JP4651367B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、半導体チップの主面上の外周部に形成された複数のバンプと半導体チップを搭載する実装基板上に形成された複数のリードとがそれぞれ電気的に接続された半導体装置に適用して有効な技術に関するものである。

例えば、ＬＣＤドライバ用半導体チップは、携帯機器等のコンパクト化や表示画面の高精細化が要求される装置の液晶表示パネルに隣接して実装され、よりいっそうの縮小化、および表示画面を高精細化する有効な手段である出力数の増加、すなわちバンプ（バンプ電極）数の増加（多ピン化）が要求されている。

ＬＣＤドライバ用半導体チップの縮小化が進むと、バンプ間ピッチが微細ピッチ（ファインピッチ）となると、そのバンプとリード（配線）との接触（接合）に対応可能な実装技術が要求される。この要求に対応しやすい実装技術の一つに、ＴＣＰ（Tape Carrier Package）等に利用されるＴＡＢ（Tape Automated Bonding）実装や、ＡＣＦ（Anisotropic Conductive Film）等を利用して達成されるようなＣＯＦ（Chip On Film）、ＣＯＧ（Chip On Glass）といった実装が知られている。

また、特開２００４−１３４４７１号公報（特許文献１）には、ＬＣＤドライバ用半導体チップ単位長さ当たりの出力数（バンプ数）の増加の要求に対して、例えば、各出力バンプを同一列上に配置せずにバンプを一つ置きに第１バンプ列と第２バンプ列とに配置する、いわゆる千鳥状に配置（千鳥配置、千鳥配列）することが記載されている。
特開２００４−１３４４７１号公報

上述のように、実装面積を小さくする実装技術およびバンプ配置をもってしても、ＬＣＤドライバ用半導体チップはさらなるファインピッチ化および多ピン化が要求され、実装技術およびバンプ配置などにもより工夫が必要である。

以下は、ＬＣＤドライバ用半導体チップを実装基板に搭載した半導体装置の開発を行っている本発明者らが見出した、特にバンプ間ピッチ（あるいはリード間ピッチ）のファインピッチ化に対する問題点について、図２３〜図２５により説明する。図２３〜図２５は、本発明者らが検討した半導体装置の概略断面図である。なお、図２３に示す半導体装置は、バンプピッチが３８μｍ程度であり、図２４および図２５に示す半導体装置は、バンプピッチが例えば３０μｍ程度である。

図２３に示すように、半導体チップ２０１Ｃの主面上の外周部に形成されたバンプ２０２と、半導体チップ２０１Ｃを搭載する基板２０３上に形成されたリード（配線）２０４とが、電気的に接続されている。

半導体チップ２０１Ｃは、例えばシリコン（Ｓｉ）の半導体基板からなり、その半導体基板の主面上には、図示しないが、例えばＭＩＳ（Metal Insulator Semiconductor）トランジスタなどが形成されている。バンプ２０２は、そのＭＩＳトランジスタなどの多層配線上に、例えば金（Ａｕ）などから形成されている。なお、１つのバンプ２０２のみ図示されているが、半導体チップ２０１Ｃの主面上の外周部には、複数のバンプ２０２が形成されている。

基板２０３は、例えばＣＯＦ（Chip On Film）用のテープ（以下、ＣＯＦテープと略する）からなり、テープには例えばポリイミド樹脂等が用いられる。リード２０４は、例えばエッチング法およびメッキ法を用いて、銅（Ｃｕ）箔に錫（Ｓｎ）メッキされて形成される。なお、１つのリード２０４のみ図示されているが、基板２０３上には複数のリード２０４が、形成されており、上述の複数のバンプ２０２とそれぞれ電気的に接続されている。

複数のバンプ２０２間ピッチおよび複数のリード２０４間ピッチが例えば３８μｍ程度の場合、図２３では、半導体チップ２０１Ｃの主面とは交差する方向において、バンプ２０２の寸法（高さ）２０２ｚが例えば１５μｍ、リード２０４の寸法（厚さ）２０４ｚが例えば８μｍとなるバンプ２０２およびリード２０４が示されている。なお、半導体チップ２０１Ｃとリード２０４との間には、１５μｍ程度の隙間２０５ｚがあることとなる。

図２３に示すようなバンプ間ピッチが３８μｍ程度の半導体装置から、さらなるファインピッチ化、例えば３０μｍ程度とするには、バンプ２０２の寸法２０２ｚを小さくしなければならない。これは、単にファインピッチ化を実現するには、バンプ２０２の寸法２０２ｚが高い（大きい）状態でパンプ２０２の幅（高さと交差する方向の厚み）を細く形成すればよい。しかしながら、幅が細くなると、バンプ２０２にクラックが生じる。更にはバンプ２０２が倒れてしまう等の課題が生じる。そのため、バンプ２０２間ピッチをファインピッチ化するには、バンプ２０２全体の大きさ自体も小さくしなければならない。また、リード２０４も同様に、リード２０４の寸法２０４ｚを小さくしなければならない。

複数のバンプ２０２間ピッチおよび複数のリード２０４間ピッチが例えば３０μｍ程度とすると、図２４に示すように、半導体チップ２０１Ｃの主面とは交差する方向において、バンプ２０２の寸法２０２ｚが例えば１０μｍ、リード２０４の寸法２０４ｚが例えば５μｍとなるバンプ２０２およびリード２０４が形成されることとなる。なお、半導体チップ２０１Ｃ（チップ端）とリード２０４との間には、例えば１０μｍ程度の隙間２０５ｚが形成されるが、この隙間２０５ｚは、寸法２０２ｚ、２０４ｚの設計値から１０μｍ程度としているので、実際にバンプ２０２とリード２０４とが接触（接合）することにより、完成寸法では１０μｍより小さくなる。

しかしながら、半導体チップ２０１Ｃとリード２０４との間の隙間２０５ｚが、１０μｍより小さくなると、符号２０５Ａの領域で半導体チップ２０１Ｃとリード２０４とが接触（エリアショート、エリアタッチ、短絡）してしまう可能性がある。特に可撓性を有するＣＯＦテープを基板２０３として適用した場合、リード２０４が形成されたＣＯＦテープが撓むことにより、半導体チップ２０１Ｃとリード２０４とが接触してしまう可能性がある。

また、図２５に示すように、バンプ２０２とリード２０４とがＡｕ−Ｓｎ合金（共晶）接合する際に、仮にＡｕ−Ｓｎ合金またはＳｎの金属物２０５Ｌがバンプ２０２の表面またはリード２０４の表面から流れだした場合、隙間２０５ｚが１０μｍより小さくなると、毛細管現象により半導体チップ２０１Ｃのチップ端側でショートする可能性がある。

また、図２５において図面に垂直な方向（リード２０４の厚さと交差する方向）におけるリード２０４の幅が細くなると、すなわちバンプ２０２とリード２０４との接触（接合）面積が小さくなると、バンプ２０２とリード２０４とがＡｕ−Ｓｎ合金（共晶）接合する際に、Ａｕ−Ｓｎ合金またはＳｎの金属物２０５Ｌがバンプ２０２の表面またはリード２０４の表面から流れだし易くなる。この結果、隙間２０５Ｌが狭くなるため、ショートの問題が生じる。更には、ファインピッチ化が実現できないため、半導体装置の小型化は困難である。

本発明の目的は、ファインピッチ化および多ピン化に対応した実装技術、並びにその実装技術により得られる半導体装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、半導体チップの主面上の外周部に形成された複数のバンプと、前記半導体チップを搭載する実装基板上に形成された複数のリードとが、それぞれ電気的に接続されており、前記バンプは、チップ端側に配置された複数の第１バンプと、チップ中心側に配置された複数の第２バンプとが互いに千鳥配置されてなり、前記リードの延在方向に沿った前記バンプの両端部と重なる領域の前記リードの幅が、前記第１バンプ間における前記リードの幅より広い。

また、本発明による他の半導体装置は、半導体チップの主面上の外周部に形成された複数のバンプと、前記半導体チップを搭載する実装基板上に形成された複数のリードとが、それぞれ電気的に接続されており、前記バンプと接触する領域の前記リードには、突起部が形成されている。

また、本発明による半導体装置の製造方法は、半導体チップの主面上の外周部に形成された複数のバンプと、前記半導体チップを搭載する実装基板上に形成された複数のリードとが、それぞれ電気的に接続された半導体装置において、前記バンプと接触する領域の前記リードに、突起部を形成する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

ファインピッチ化および多ピン化に対応した実装技術、並びにその実装技術により得られる半導体装置を提供することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態の半導体装置を図１〜図４を参照して説明する。図１は、本実施の形態の半導体装置を構成する半導体チップの全体平面図の一例である。図２は、半導体チップ上に形成されたバンプの概略断面図である。図３は、ＣＯＦ実装した半導体チップの要部概略断面図である。図４は、ＣＯＦ実装した半導体チップのバンプおよびリード（配線）の形状および配置を示す概略平面図である。

図１は、本実施の形態の半導体装置を構成する半導体チップ１Ｃの全体平面図の一例を示している。この半導体チップ１Ｃは、例えば細長い長方形状に形成された半導体基板１Ｓを有しており、その半導体基板１Ｓの主面には、例えば液晶表示装置（ＬＣＤ：Liquid Crystal Display）を駆動するＬＣＤドライバ回路が形成されている。このＬＣＤドライバ回路は、ＬＣＤのセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、例えばゲート駆動回路、ソース駆動回路、液晶駆動回路、グラフィックＲＡＭ（Random Access Memory）および周辺回路を有している。

半導体チップ１Ｃの外周近傍には、複数のバンプ２が半導体チップ１Ｃの外周に沿って所定の間隔毎に配置されている。これら複数のバンプ２の中には集積回路の構成に必要な集積回路用のバンプと、その他に集積回路の構成には必要とされないダミーバンプとが存在する。

半導体チップ１Ｃの１つの長辺および２つの短辺近傍には、上記バンプ２が千鳥配置されている。この千鳥配置されている複数のバンプ２は、主としてゲート出力信号用およびソース出力信号用である。このような千鳥配置により、半導体チップ１Ｃのサイズ増大を抑えつつ、多くの数を必要とするゲート出力信号やソース出力信号用のバンプ２を配置することができる。すなわち、チップサイズを縮小させ、かつバンプ（ピン）数を増やすことができる。

また、半導体チップ１Ｃの他方の長辺近傍に千鳥配置ではなく並んで配置された複数のバンプ２は、デジタル入力信号またはアナログ入力信号用である。

また、半導体チップ１Ｃの四隅近傍には、平面寸法が相対的に大きなバンプ２が配置されている。この相対的に大きなバンプ２は、コーナーダミーバンプである。相対的に小さなバンプ２の平面寸法は、例えば１５〜３０μｍ×５０μｍ程度である。また、相対的に大きなバンプ２（コーナーダミーバンプ）の平面寸法は、例えば８０μｍ×８０μｍ程度である。また、バンプ２の隣接ピッチ（バンプピッチ）は、例えば３０μｍ程度である。また、バンプ２の総数は、例えば８００個程度である。なお、バンプ２以外の半導体チップ１Ｃ表面は、パッシベーション膜により覆われ、保護されている。

図２は、半導体基板１Ｓに形成されたバンプ２の概略断面図を示す。半導体基板１Ｓの主面には、例えばＣＭＩＳ（Complementary Metal Insulator Semiconductor）デバイスが形成されており（図示せず）、ＣＭＩＳデバイスを覆う絶縁膜８上には、最上層配線と同一層の金属膜からなる電極パッド（電極、パッド）９が形成されている。上記金属膜は、例えば、アルミニウム合金膜であり、その厚さは、例えば８００ｎｍ程度とすることができる。

電極パッド９の上層には、パッシベーション膜１０が形成されている。このパッシベーション膜１０は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法で形成される窒化シリコン膜で構成されている。さらに、パッシベーション膜１０には、電極パッド９を露出させる開口部１１が形成されている。

開口部１１には、電極パッド９の上層にＵＢＭ（Under Bump Metal）１２を介してバンプ２が形成されている。このバンプ２は、例えば、メッキ法で形成された金（Ａｕ）膜で構成され、開口部１１を含みパッシベーション膜１０上に架かる領域に形成することで、開口部１１の段差に追従した凹形状をなしている。

図３は、本実施の形態の半導体チップ１ＣをＬＣＤにＣＯＦ実装した状態の要部概略断面図である。

半導体チップ１ＣがＣＯＦ実装されるフレキシブル基板（実装体、実装基板）１９は、例えばポリイミド樹脂等からなるＣＯＦテープ１９ａと、その表面に銅（Ｃｕ）を主体とし、錫（Ｓｎ）メッキされた配線１９ｂとを有している。

フレキシブル基板１９を形成するには、まず、例えばポリイミド樹脂等からなるＣＯＦテープ１９ａを準備し、このＣＯＦテープ１９ａの全面上に例えばＣｕ膜を形成する。次いで、このＣｕ膜等をエッチングにより所望の形状（所望のリード形状）となるようにパターニングし、リード１９ｂを形成する。次いで、リード１９ｂの表面に錫（Ｓｎ）メッキを施すことにより、フレキシブル基板１９が形成される。

このフレキシブル基板１９のリード１９ｂには、バンプ２を介して半導体チップ１Ｃが電気的に接続されている。また、リード１９ｂには、他の電子部品３０が、半田バンプ３１を介して電気的に接続されている。電子部品３０には、半導体チップ１Ｃの動作を制御する制御回路等が形成されている。

半導体チップ１ＣをＣＯＦテープ１９ａ上に実装するには、例えば次のようにする。まず、半導体チップ１Ｃを、その主面（複数のバンプ２の形成面）を上にしてボンディングステージ上に載置した後、半導体チップ１Ｃの主面内のバンプ２とＣＯＦテープ１９ａのリード１９ｂとを位置合わせする。続いて、複数のリード１９ｂを、所定の温度に加熱したボンディングツールによって複数のバンプ２に押し付けて、複数のリード１９ｂと複数のバンプ２とを一括して加熱圧着接合する。リード１９ｂの表面に錫メッキが施されていれば、リード１９ｂとバンプ２とは金−錫共晶合金により接合される。

液晶パネル１６は、ガラス基板１６ａ、１６ｂと、ガラス基板１６ａ、１６ｂの外周の間のシール材１６ｃと、２枚のガラス基板１６ａ、１６ｂの間に封じ込められた液晶材１６ｄと、液晶パネル１６の表裏面に貼り付けられた偏光板（図示せず）とを有している。

ＬＣＤには、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）を用いたアクティブ型と、単純マトリクス型（ＳＴＮ：Super-Twisted-Nematic）のパッシブ型とがある。アクティブ型の場合、ガラス基板（実装体）１６ａには、画面に文字や絵等を表示するための最小単位である画素の配列と、その画素を駆動するためのゲート線およびソース線等のような配線１７が形成されている。一方、パッシブ型の場合、ガラス基板１６ａ、１６ｂには、互いに直交する方向に延びる配線１７が形成されている。

このアクティブ型でもパッシブ型でも、配線１７には、例えばインジウムと錫との酸化物からなる透明導電膜（ＩＴＯ：Indium Tin Oxide film）が使用されている。この配線１７と、フレキシブル基板１９の複数のリード１９ｂは、異方性導電フィルム１８を介してＬＣＤの配線１７と電気的に接続されている。

図４は、半導体チップ１Ｃで千鳥配置されたバンプ２とリード１９ｂとが電気的に接続（接触）された状態の概略平面図である。

このバンプ２は、半導体チップ１Ｃのチップ端側に配置されるバンプ２ａと半導体チップ１Ｃのチップ中心側に配置されるバンプ２ｂとで千鳥配置されている。このバンプ２ａの形状は、例えば寸法Ａａ（短辺側）×寸法Ｂａ（長辺側）の長方形状である。同様に、バンプ２ｂは、例えば寸法Ａｂ（短辺側）×寸法Ｂｂ（長辺側）の長方形状である。

これらバンプ２ａとバンプ２ｂとは、バンプピッチ（間隔）Ｐで配置されている。また、半導体チップ１ＣをＣＯＦテープ１９ａ上に実装した際に、バンプ２ａ間を通って配置されるリード１９ｂと、バンプ２ａとの間でショート（短絡）を防止するために、バンプ２ａとリード１９ｂとの間にはマージンＭが確保されている。

リード１９ｂは、先端部側（チップ中心側）からチップ端側（チップ外側）の方向に延在しており、リード１９ｂの先端部から寸法Ｘ１、寸法Ｘ２および寸法Ｘ３を有している。また、リード１９ｂは、リード１９ｂの延在方向に沿ったバンプ２の辺と重なる領域の幅Ｙ１、バンプ２内の領域の幅Ｙ２、これら領域以外の幅Ｙ４が同じ幅を有して配置される。

図４中のバンプピッチＰ、マージンＭ、リード１９ｂの延在方向の寸法Ｘ１〜Ｘ３、リード１９ｂの幅Ｙ１、Ｙ２、Ｙ４、バンプ２ａの寸法Ａａ、Ｂａ、およびバンプ２ｂの寸法Ａｂ、Ｂｂに具体的な数値を用いて説明する。

規格値としてマージンＭを、例えば１１μｍ程度とする。なお、マージンＭを１１μｍ程度としたのは、現行量産品のマージンＭの規格値と同一値だからである。

バンプチップＰは、例えば３０μｍ程度としたファインピッチ化に対応する値とする。また、リード１９ｂの延在方向の寸法Ｘ１が２５μｍ程度、寸法Ｘ２が２５μｍ程度および寸法Ｘ３が２５μｍ程度、リード１９ｂの幅Ｙ１、Ｙ２およびＹ４が１２μｍ程度とする。

このような数値において、バンプ２ａの寸法Ａａが３０μｍ程度、寸法Ｂａが５０μｍ程度、およびバンプ２ｂの寸法Ａｂが３０μｍ程度、寸法Ｂｂが、５０μｍ程度として、配置した場合では、バンプ２ａとそれに隣接するバンプ２ａとの間に配置されるリード１９ｂと、バンプ２ａとの間隔が、９μｍ程度となってしまう。９μｍ程度の間隔では、規格値としたマージンＭの１１μｍ程度より狭いこととなってしまい、リード１９ｂとバンプ２ａとのショートによる不良発生の確率が高くなり、製品の信頼性を低下させてしまう。

そこで、本実施の形態では、チップ端側のバンプ２ａとチップ中心側のバンプ２ｂとの寸法を同一にしなくとも、チップ端側に位置するバンプ２ａの短辺側の寸法Ａａを調整する。すなわちリード１９ｂの延在方向と交差する方向におけるバンプ２ａ短辺側の長さの寸法Ａａを、バンプ２ｂ短辺側の長さの寸法Ａｂより短く調整することで、リード１９ｂとバンプ２ａとがショートすることを防止する。

具体的に数値を用いると、規格値１１μｍ程度のマージンＭを確保するために、バンプ２ａの寸法Ａａを２６μｍ程度としてＣＯＦ実装することで、ショートによる不良発生の確率を抑え、製品の信頼性を向上させることができる。

このように現行量産品の設計値をベースに、チップ端側に配置されるバンプ２ａの短辺側の寸法Ａａを調整するだけで、ファインピッチ化に対応することができる。

このように、本実施の形態で示す半導体装置は、主面上の外周部に複数のバンプ２が配置された半導体チップ１Ｃと、ＣＯＦテープ１９ａに形成されたリード１９ｂとが、複数のバンプ２を介して電気的に接続された半導体装置であって、複数のバンプ２は、チップ１Ｃ端側に配置された複数のバンプ２ａ（第１バンプ）と、チップ１Ｃ中心側に配置された複数のバンプ２ｂ（第２バンプ）とが互いに千鳥配置されてなり、リード１９ｂの延在方向と交差する方向におけるバンプ２ａの辺の長さ（寸法Ａａ）は、バンプ２ｂの辺の長さ（寸法Ａｂ）より短いことを特徴とする。

（実施の形態２）
本実施の形態では、ファインピッチ化に対応したＣＯＦ実装した場合において、規格値のマージンＭを確保するために、リード１９ｂの幅の調整を行う。

本実施の形態の半導体装置を、図５〜図７を参照して説明する。図５は、ＣＯＦ実装した半導体チップ１Ｃのバンプ２およびリード１９ｂの形状およびその配置を示す概略平面図である。図６は、発明過程におけるＣＯＦ実装した半導体チップ１Ｃのバンプ２およびリード１９ｂの形状およびその配置を示す概略平面図である。図７は、図６で示した半導体チップ１Ｃのバンプ２およびリード１９ｂのＣＯＦ実装時の要部概略断面図である。なお、半導体チップ１Ｃ、半導体チップ１Ｃ上に形成されたバンプ２および半導体チップ１ＣのＣＯＦ実装に関する技術については、図１〜図３を用いて説明した上記実施の形態１と同様であるので、ここではその説明は省略する。

図５は、半導体チップ１Ｃ上で千鳥配置されたバンプ２と、ＣＯＦテープ１９ａ上で形成されたリード１９ｂとが電気的に接続（接触）された状態の概略平面図である。

このバンプ２は、半導体チップ１Ｃのチップ端側に配置されるバンプ２ａと半導体チップ１Ｃのチップ中心側に配置されるバンプ２ｂとで千鳥配置されている。このバンプ２ａの形状は、例えば寸法Ａａ（短辺側）×寸法Ｂａ（長辺側）の長方形状であり、同様に、バンプ２ｂは、例えば寸法Ａｂ（短辺側）×寸法Ｂｂ（長辺側）の長方形状であり、バンプ２ａとバンプ２ｂは、バンプピッチ（間隔）Ｐで配置されている。また、半導体チップ１ＣをＣＯＦテープ１９ａ上に実装する際に、バンプ２ａとそれに隣接するバンプ２ａとの間を通るように配置されるリード１９ｂと、バンプ２ａとの間でショート（短絡）を防止するために、バンプ２ａとリード１９ｂとの間にはマージンＭを確保する必要がある。

また、このリード１９ｂは、半導体チップ１Ｃのチップ中心側のリード１９ｂ先端部側から半導体チップ１Ｃのチップ端側の方向に、寸法Ｘ１、寸法Ｘ２、寸法Ｘ３、寸法Ｘ４、寸法Ｘ５、寸法Ｘ６を有して配置される。また、この寸法Ｘ１〜Ｘ６に対応したリード１９ｂの幅は、異なって形成される。この半導体チップ１Ｃのチップ端側からチップ外側の方向に配置されるリード１９ｂは、実施の形態１で示した図４のリード１９ｂと同様なストレート形状で配置される。これに対し半導体チップ１Ｃのチップ端側からチップ中心側の方向のリード１９ｂは、バンプ２の短辺側で接触（接続）することとなる幅Ｙ１が幅Ｙ４および幅Ｙ３より広く、バンプ２ａとその隣接するバンプ２ａとの間に通して配置されることとなる幅Ｙ３が幅Ｙ４および幅Ｙ１より狭くなるようなリード１９ｂ形状で配置される。

図５において、バンプピッチＰを３０μｍ程度のファインピッチに対応したＣＯＦ実装した場合について、具体的に数値を用いて説明する。バンプ２の平面寸法は、バンプ２ａおよびバンプ２ｂともに、寸法Ａａ、寸法Ａｂ（短辺側）が、２８μｍ程度、寸法Ｂａ、寸法Ｂｂ（長辺側）が、５０μｍ程度で配置される。リード１９ｂのリード長（半導体チップ１Ｃの中心側のリード１９ｂ先端部側から半導体チップ１Ｃ端側の方向）の寸法は、リード１９ｂ先端部側から寸法Ｘ１が、例えば２５μｍ程度、寸法Ｘ２および寸法３が、例えば２５μｍ程度、寸法Ｘ４が、例えば３０μｍ程度、寸法Ｘ５の寸法は、例えば９０μｍ程度、寸法Ｘ６が、例えば３０μｍ程度である。また、リード１９ｂの幅の寸法において、寸法Ｙ１は、例えば１６μｍ程度、寸法Ｙ２は、例えば１２μｍ程度、寸法Ｙ３は、例えば８μｍ程度、寸法Ｙ４は、例えば１２μｍ程度である。なお、マージンＭは、現行量産品の規格値と同一値である、１１μｍ程度とする。

このような数値とすることにより、バンプ２ａとそれに隣接するバンプ２ａとの間に配置するリード１９ｂと、バンプ２ａとの間隔は、１２μｍ程度となり、バンプ２ａとリード１９ｂとが接触してショートすることを防止することができる。また、半導体装置の歩留りを向上することができる。

ここで、バンプ２の短辺側で接続（接触）する領域のリード１９ｂの幅Ｙ１を、Ｙ３およびＹ４よりも太くしていることについて説明する。バンプ２ａとそれに隣接するバンプ２ａとの間に配置するリード１９ｂと、バンプ２ａとが接触してショートすることを防止する対策として、単にリード１９ｂの幅Ｙ１〜Ｙ４を１２μｍ程度（現行量産レベル）から細く、同幅にして（ストレート形状にして）、バンプ２と電気的接続を行うことも考えられる。

しかし、単にリード１９ｂの幅を、例えば８μｍ程度と細くして、ＣＯＦ実装によりバンプ２と電気的接続を行った場合、図６および図７に示すように、バンプ２の短辺側の周辺で、リードが剥がれ、ＣＯＦテープとリード１９ｂとの間に錫（Ｓｎ）が回り込む問題が発生してしまう。このように局所的にリード１９ｂがＣＯＦテープより剥がれた場合、リード断線を発生させる可能性が高くなり、半導体装置の信頼性を低下してしまう。

そこで、本実施の形態では、リード１９ｂの延在方向に沿ったバンプ２の両端部と重なる領域のリード１９ｂの幅Ｙ１が、チップ端側のバンプ２ａ間におけるリード１９ｂの幅Ｙ３より広くして、リード１９ｂとＣＯＦテープ１９ａとの接触面積を大きくすることで、リード１９ｂが剥がれるのを防止し、ＣＯＦテープとリード１９ｂとの間に錫（Ｓｎ）が回り込むことを防止することができる。

さらに、バンプ２ａとその隣接するバンプ２ａとの間を通るリード１９ｂの幅Ｙ３を、チップ端側からチップ外側方向のリード１９ｂの幅Ｙ４より細くすることで、リード１９ｂとバンプ２ａとがショートすることも防止することができる。

また、バンプ２中心部領域のリード１９ｂのリード幅Ｙ２を、バンプ２の両端部と重なる領域のリード１９ｂの幅Ｙ１より細くする形状とすることで、ＣＯＦ実装時において、リード１９ｂが確実にバンプ２上で接触しているか確認することができ、半導体装置の品質管理上に役立つことができる。

また、前記実施の形態１で示したように、チップ端側のバンプ２ａの短辺側寸法Ｂａを調整して、より広い間隔（マージンＭに対応する）を確保することもできる。

このように、本実施の形態で示す半導体装置は、主面上の外周部に複数のバンプ２が配置された半導体チップ１Ｃと、ＣＯＦテープ１９ａに形成されたリード１９ｂとが、複数のバンプ２を介して電気的に接続された半導体装置であって、複数のバンプ２は、チップ１Ｃ端側に配置された複数のバンプ２ａ（第１バンプ）と、チップ１Ｃ中心側に配置された複数のバンプ２ｂ（第２バンプ）とが互いに千鳥配置されてなり、バンプ２ｂと接続されたリード１９ｂは、バンプ２ａ間における幅Ｙ３が、リード１９ｂのバンプ２ｂと接続する部分における幅Ｙ１より狭いことを特徴とする。

また、本実施の形態で示す半導体装置は、主面上の外周部に複数のバンプ２が配置された半導体チップ１Ｃと、ＣＯＦテープ１９ａに形成されたリード１９ｂとが、複数のバンプ２を介して電気的に接続された半導体装置であって、複数のバンプ２は、チップ１Ｃ端側に配置された複数のバンプ２ａ（第１バンプ）と、チップ１Ｃ中心側に配置された複数のバンプ２ｂ（第２バンプ）とが互いに千鳥配置されてなり、リード１９ｂの延在方向に沿ったバンプ２（バンプ２ａ、２ｂ）の両端部と重なる領域のリードの幅Ｙ１が、バンプ２ａ間におけるリード１９ｂの幅Ｙ３より広いことを特徴とする。

（実施の形態３）
本実施の形態では、上記実施の形態１で示したファインピッチ化に対応したバンプ２を有する半導体チップを、ＣＯＧ実装に適用した場合について説明する。

本実施の形態の半導体装置を、図８〜図１０を参照して説明する。図８はＣＯＧ実装状態を示す要部断面図であり、図９は図８の要部拡大断面図である。また図１０はＣＯＧ実装した半導体チップ１Ｃのバンプ２の形状およびその配置を示す概略平面図である。なお、半導体チップ１Ｃおよび半導体チップ上に形成されたバンプに関する技術については、図１〜図２を用いて説明した上記実施の形態１と同様であるので、ここではその説明は省略する。

図８および図９は、本実施の形態の半導体チップ１ＣをＬＣＤにＣＯＧ実装した状態の要部断面図である。ＬＣＤは、液晶パネル１６、ＬＣＤ駆動用の半導体チップ１Ｃおよびバックライト（図示せず）を有している。

液晶パネル１６は、平面四角形状の２枚のガラス基板１６ａ，１６ｂと、ガラス基板１６ａ、１６ｂの外周の間のシール材１６ｃと、２枚のガラス基板１６ａ，１６ｂの間に封じ込められた液晶材１６ｄと、液晶パネル１６の表裏面に貼り付けられた偏光板とを有している。

ＬＣＤには、薄膜トランジスタを用いたアクティブ型と、単純マトリクス型のパッシブ型とがある。アクティブ型の場合、ガラス基板（実装体）１６ａには、画面に文字や絵等を表示するための最小単位である画素の配列と、その画素を駆動するためのゲート線およびソース線等のような配線１７が形成されている。一方、パッシブ型の場合、ガラス基板１６ａ，１６ｂには、互いに直交する方向に延びる配線１７が形成されている。このアクティブ型でもパッシブ型でも、配線１７には、例えばインジウムと錫との酸化物からなる透明導電膜（ＩＴＯ：Indium Tin Oxide film）が使用されている。

また、いずれの場合も半導体チップ１Ｃは、そのバンプ２の形成面をガラス基板１６ａの主面（配線１７の形成面）に向けた状態で、例えば異方性導電フィルム（ＡＣＦ：Anisotoropic Conductive Film）１８を介してガラス基板１６ａ上に接続されている（ＣＯＧ：Chip On Glass）。よって、このガラス基板１６ａはＣＯＧ基板となる。

また、異方性導電フィルム１８は、例えばエポキシ系樹脂等のような熱硬化性樹脂からなる絶縁性接着剤１８ａ中にプラスチックボールにニッケルや金をコーティングしたような導電性粒子１８ｂを分散または配向した電気接続材料である。半導体チップ１Ｃのバンプ２とガラス基板１６ａの配線１７とは、その間に潰された状態で介在された導電性粒子１８ｂによって電気的に接続されている。

また、ガラス基板１６ａの外周の配線１７には、フレキシブル基板２０を介してプリント基板（図示せず）が電気的に接続されている。フレキシブル基板２０は、例えばポリイミド樹脂等からなる基板本体２０ａと、その表面に接合された銅（Ｃｕ）を主体とする配線２０ｂとを有している。フレキシブル基板２０の配線２０ｂの一端は、上記半導体チップ１Ｃと上記と同じ要領で異方性導体フィルム１８を介してガラス基板１６ａ上の配線１７と電気的に接続されている。一方、配線２０ｂの他端は、プリント基板（図示せず）の配線と例えばハンダ等によって電気的に接続されている。

半導体チップ１Ｃをガラス基板１６ａ上に実装するには、例えば次のようにする。まず、ガラス基板１６ａ上に異方性導電フィルム１８を貼り付けた後、半導体チップ１Ｃのバンプ２形成面をガラス基板１６ａ側に向けて、そのバンプ２を配線１７に位置合わせする。続いて、半導体チップ１Ｃのバンプ２を異方性導電フィルム１８を介して配線１７に所定の圧力で押し付け、加熱した状態を数十秒程度保持することによって複数のバンプ２と複数の配線１７とを圧接状態で一括して接続する。この加熱・加圧工程で接着剤が溶融、流動することによって半導体チップ１Ｃとガラス基板１６ａの隙間が充填され半導体チップ１Ｃの封止が行われる。また、異方性導電フィルム１８中の導電性粒子１８ｂは、バンプ２と配線１７との間に捕捉され、捕捉された導電性粒子１８ｂによってバンプ２と配線１７とが電気的に接続される。

図１０は、ＣＯＧ実装した半導体チップ１Ｃのバンプ２の形状およびその配置を示す概略平面図である。

このバンプ２は、半導体チップ１Ｃのチップ端側に配置されるバンプ２ａと半導体チップ１Ｃのチップ中心側に配置されるバンプ２ｂとで千鳥配置されている。このバンプ２ａの形状は、寸法Ａａ（短辺側）×寸法Ｂａ（長辺側）の長方形状であり、またバンプ２ｂは、寸法Ａｂ（短辺側）×寸法Ｂｂ（長辺側）の長方形状であり、バンプ２ａとバンプ２ｂとは、バンプピッチ（間隔）Ｐで配置されている。このチップ端側のバンプ２ａは、チップ中心側のバンプ２ｂより小さく、本実施の形態では、バンプ２ａの寸法Ａａ（短辺側）が、バンプ２ｂの寸法Ａｂ（短辺側）よりも小さい。具体的に数値を用いると、例えば、バンプ２の平面形状は、バンプ２ａの寸法Ａａは、２６μｍ程度、寸法Ｂａは５０μｍ程度、またバンプ２ｂの寸法Ａｂは、３０μｍ程度、寸法Ｂｂは、５０μｍ程度で配置されている。

このようなチップ中心側のバンプ２ｂよりチップ端側のバンプ２ａが小さい半導体チップ１Ｃとすることで、導電性粒子１８ｂがチップ中心側からチップ端へ流れやすくすることができる。すなわち、半導体チップ１Ｃのバンプ２を、異方性導電フィルム１８を介して配線１７に所定の圧力で押し付け、加熱した状態を数十秒程度保持する時に、導電性粒子１８ｂがチップ中心側からチップ端へ流れやすくすることができる。

したがって、バンプ２と配線１７との間に捕捉された導電性粒子１８ｂ以外の導電性粒子１８ｂが、バンプ２とそれに隣接するバンプ２の間に局所的に多数存在することによるショート（短絡）を防止することができる。

このように、本実施の形態で示す半導体装置は、主面上の外周部に複数のバンプ２が配置された半導体チップ１Ｃと、ＣＯＧ基板（ガラス基板１６ａ）に形成された配線１７とが、複数のバンプ２を介して電気的に接続された半導体装置であって、複数のバンプ２は、チップ１Ｃ端側に配置された複数のバンプ２ａ（第１バンプ）と、チップ１Ｃ中心側に配置された複数のバンプ２ｂ（第２バンプ）とが互いに千鳥配置されてなり、チップ１Ｃ端と平行するバンプ２ａの辺の長さ（寸法Ａａ）は、チップ１Ｃ端と平行するバンプ２ｂの辺の長さ（寸法Ａｂ）より短い。

（実施の形態４）
本実施の形態では、多ピンの半導体チップをＣＯＦ実装した場合について図を用いて説明する。

図１１は、４段バンプ配置の場合において、ＣＯＦ実装した半導体チップ１Ｃのバンプ２およびリード１９ｂの形状およびその配置を示す概略平面図である。図１２は、２段バンプ配置の場合において、ＣＯＦ実装した半導体チップ１Ｃのバンプ２およびリード１９ｂの形状およびその配置を示す概略平面図である。なお、半導体チップ１Ｃ、半導体チップ上に形成されたバンプおよび半導体チップのＣＯＦ実装に関する技術については、図１〜図３を用いて説明した上記実施の形態１と同様であるので、ここではその説明は省略する。

図１１は、４段バンプ配置の場合において、ＣＯＦ実装した半導体チップ１Ｃのバンプ２およびリード１９ｂの形状およびその配置を示す概略平面図である。チップ端側のバンプ２ａとその隣接するバンプ２ａとの間を通る３本のリード１９ｂは、等間隔（マージンＭ２）で配置されている。

図１１に示すように、バンプ２は、チップ端側から１段目にバンプ２ａ、２段目にバンプ２ｂ、３段目にバンプ２ｃ、４段目にバンプ２ｄがチップ端に沿った方向（第１方向）と交差する方向（第２方向）に等間隔で配置され、第１方向においてはバンプピッチＰで配置されている。このバンプ２ａと接続されるリード１９ｂは、リード幅が同幅のストレート形状でリード先端からチップ外側へ延びている。バンプ２ｂと接続されるリード１９ｂは、リード幅が同幅であり、バンプ２ａとマージンＭ１だけ離れるように、屈折（屈曲）して、チップ中心側からチップ外側へ延びている。バンプ２ｃと接続されるリード１９ｂは、同幅であり、バンプ２ｂとマージンＭ１だけ離れるように屈折し、バンプ２ｂと接続されるリード１９ｂとマージンＭ２だけ離れてチップ中心側からチップ外側へ延びている。バンプ２ｄと接続されるリード１９ｂは同幅であり、バンプ２ｃとマージンＭ１だけ離れるように屈折し、バンプ２ｃと接続されるリード１９ｂとマージンＭ２だけ離れ、かつ、バンプ２ａとマージンＭ１だけ離れて、チップ中心側からチップ外側へ延びている。

このように、広いスペースを確保しなければならないバンプ２とリード１９ｂとのマージンＭ１を必要最小限確保して、マージンＭ１よりも狭いスペースで済むリード１９ｂとリード１９ｂとのマージンＭ２により、多ピン化に対応することができる。また、半導体チップサイズの縮小、半導体チップの一辺が短くなることに対応することができる。

また、多段（本実施の形態では４段）にすることで、携帯機器等のコンパクト化や表示画面の高精細化が要求される装置の液晶表示パネルに隣接して実装されるＬＣＤドライバ用半導体チップの出力数の増加、すなわちバンプ（バンプ電極）数の増加（多ピン化）に対応することができる。また、マージンＭ２を小さくすることで、半導体チップの縮小化に対応することができる。

図１２は、図１１で示した４段バンプ配置ではなく、２段配置の場合におけるＣＯＦ実装した半導体チップ１Ｃのバンプ２およびリード１９ｂの形状およびその配置を示す概略平面図である。

図１２に示すように、バンプ２は、チップ端側から１段目にバンプ２ａ、２段目にバンプ２ｂとなるように配置されている。このバンプ２ａは、チップ端に沿った方向においてバンプピッチＰ１で配置されている。また、バンプ２ｂは、チップ端に沿った方向においてバンプピッチＰ２で配置されている。

このバンプ２ａと接続されるリード１９ｂは、同幅のストレート形状でリード先端からチップ外側へ延びている。バンプ２ｂと接続され、かつ、バンプ２ａの脇を通るリード１９ｂは、同幅であり、バンプ２ａとマージンＭ１だけ離れるように、屈折（屈曲）して、チップ中心側からチップ外側へ延びている。またバンプ２ｂと接続され、かつ、バンプ２ａの脇を通らないリード１９ｂは、同幅のストレート形状で、リード１９ｂとマージンＭ２だけ離れるように、チップ中心側からチップ外側へ延びている。

このような、バンプおよびリード配置とすることで、先述した４段バンプ配置した効果と同様の効果を得ることができ、かつ、チップ端側からの余分なスペースを削減することができる。

このように、本実施の形態で示す半導体装置は、主面上の外周部に複数のバンプ２が配置された半導体チップ１Ｃと、ＣＯＦテープ１９ａに形成されたリード１９ｂとが、複数のバンプ２を介して電気的に接続された半導体装置であって、複数のバンプ２は、チップ１Ｃ端側からチップ１Ｃ中心側へ多段に配置されてなり、チップ１Ｃ端側のバンプ２ａ間に配置され、チップ１Ｃ中心側のバンプ２ｂに接続された複数のリード１９ｂのうち、チップ１Ｃ端側のバンプ２ａに隣接するリード１９ｂは、チップ１Ｃ端側のバンプ２ａとマージンＭ１だけ離れ、複数のリード１９ｂ同士は、チップ１Ｃ端側のバンプ２ａ間において、互いにマージンＭ２だけ離れており、マージンＭ２は、マージンＭ１より小さい。

（実施の形態５）
本実施の形態で示す半導体装置を図１３〜図２２より説明する。図１３は、本実施の形態の一例である半導体装置の概略平面図であり、半導体チップ１０１Ｃの主面からみた概略平面図となっている。図１４は、図１３中のＡ−Ａ’線の概略断面図であり、図１５は、図１３中のＢ−Ｂ’線の概略断面図である。ここで、図１３には、図１４および図１５に示す実装基板１０３が取り除かれた状態が示されている。図１６〜図１８は、本実施の形態の他の一例である半導体装置の概略平面図であり、バンプ１０２が千鳥配置されている状態が示されている。図１７および図１８は、本実施の形態の他の一例である半導体装置の概略断面図である。図１９〜図２２は、本実施の形態で示す半導体装置の製造工程中の概略断面図である。なお、半導体チップ、その半導体チップ上に形成されたバンプおよび半導体チップのＣＯＦ実装に関する技術については、図１〜図３を用いて説明した上記実施の形態１と同様であるので、ここではその説明は省略する。また、ＣＯＦ実装に関する技術については、図８〜図９を用いて説明した上記実施の形態３と同様であるので、ここではその説明は省略する。

図１３〜図１５に示すように、本実施の形態で示す半導体装置は、半導体チップ１０１Ｃの主面上の外周部に形成された複数のバンプ１０２と、半導体チップ１０１Ｃを搭載する実装基板１０３上に形成された複数のリード１０４とが、それぞれ電気的に接続されている。

半導体チップ１０１Ｃは、例えばシリコン（Ｓｉ）の半導体基板からなり、その半導体基板の主面上には、例えばＭＩＳ（Metal Insulator Semiconductor）トランジスタなどが形成されている。そのＭＩＳトランジスタなどの多層配線上に、例えば金（Ａｕ）などから成るバンプ１０２が形成されている。本実施の形態における半導体チップ１０１Ｃは、その厚さと交差する平面形状が長方形である。

複数のバンプ１０２は、半導体チップ１０１Ｃの主面の外周近傍（チップ端側）に形成され、この外周に沿って一列に、かつ等間隔で配置されており、そのピッチであるバンプチップ１０７Ｐは、例えば３０μｍ程度である。このバンプ１０２は、半導体チップ１０１Ｃの主面と平行な面の寸法１０２ｘ、寸法１０２ｙおよび半導体チップ１０１Ｃの主面と交差する方向の寸法（高さ、厚さ）１０２ｚを有し、形成されている。具体的には、寸法１０２ｘが例えば１５μｍ程度、寸法１０２ｙが例えば５０μｍ程度、寸法１０２ｚが例えば１０μｍ程度である。

実装基板１０３は、例えばＣＯＦ（Chip On Film）用のテープ（以下、ＣＯＦテープと略する）から構成され、テープには例えばポリイミド樹脂等が用いられる。なお、本実施の形態で示す半導体装置では、実装基板１０３がＣＯＧ基板またはＰＣＢ基板から構成されても良いが、ＣＯＦテープのように可撓性を有する実装基板（フレキシブル基板）に本発明は特に有効である。

リード１０４は、銅（Ｃｕ）箔を主体とし、その表面が錫（Ｓｎ）メッキされてなり、実装基板１０３上に、例えばエッチング法およびメッキ法を用いて形成されている。このリード１０４は、半導体チップ１０１Ｃの主面と平行な面の寸法（幅）１０４ｘおよび半導体チップ１０１Ｃの主面と交差する方向の寸法（厚さ）１０４ｚを有して形成されている。具体的には、寸法１０４ｘが例えば７μｍ程度、１０４ｚが例えば５μｍ程度である。

また、複数のリード１０４は、その先端がチップ中心側からチップ端を通って半導体チップ１０１Ｃの外側へと延在している。また、複数のリード１０４は、それぞれ複数のバンプ１０２と電気的に接続されているので、リードピッチもバンプピッチ１０７Ｐ毎に配置されていることとなる。

これら複数のリード１０４には、突起部１０６が形成されている。すなわち、バンプ１０２と接触（接合）する領域のリード１０４に、突起部１０６が形成されている。なお、図１３で示す突起部１０６は、リード１０４下に形成されることとなるので、透視した状態で図示している。

この突起部１０６は、例えば必要な導体部分を選択して付着するアディティブ法を用いてリード１０４上に形成された、例えばＣｕ（銅）および錫（Ｓｎ）を成分含んだメッキからなる。また、この突起部１０６は、半導体チップ１０１Ｃの主面と平行な面の寸法１０６ｘ、寸法１０６ｙおよび半導体チップ１０１Ｃの主面と交差する方向の寸法（高さ、厚さ）１０６ｚを有して形成されている。具体的には、寸法１０６ｘが例えば６μｍ程度、寸法１０６ｙが例えば６０μｍ程度、寸法１０６ｚが例えば５μｍ程度である。なお、寸法１０６ｚは、例えば５μｍ〜８μｍ程度が好ましい。この寸法１０６ｚは、少なくとも基材となるリード１０４の寸法１０４ｚより長ければ（大きければ）良い。これは、寸法１０６ｚが小さすぎると、半導体チップ１０１Ｃとリード１０４との隙間が充分に確保できないため、半導体チップ１０１Ｃとリード１０４との接触を完全に抑制できない可能性がある。また、寸法１０６ｚが長すぎる（大きすぎる）とクラックが生じ、更には突起部１０６が倒れてしまう等、ファインピッチを形成しているリード１０４上には形成し難くなる。

突起部１０６の製造方法として、リード１０４上にマスク（図示しない）を介してシード層を形成する。その後、電解メッキ法または無電解メッキ法により、例えば５μｍの厚さまでメッキ膜を堆積する。上記メッキ法の場合、予め堆積したい部分のみシード層を形成し、前記シード層上にのみメッキ膜が堆積（形成）されるため、本実施の形態のようなファインピッチの半導体装置にも有効である。メッキ法により突起部１０６を形成する場合、電解メッキ法を使用することで無電解メッキ法よりもメッキ膜の堆積速度が速いことから、突起部１０６の形成時間を短縮できる。

突起部１０６の製造方法として、上記メッキ法に限定されるのではなく、例えば次のような方法で形成しても良い。リード１０４の寸法１０４ｚを、例えば１０μｍ以上と大きく形成しておき、マスク（図示しない）を介してバンプ１０２と電気的に接続される部分以外をエッチングにより除去する。エッチング除去した後、マスクで覆われていた部分が突起部１０６となる。

本実施の形態で示す半導体装置では、バンプ１０２は、リード１０４の突起部１０６を介してリード１０４と電気的に接続される。この時、バンプ１０２と突起部１０６の間は、Ａｕ−Ｓｎ合金（共晶）接合されている。このため、図１４に示すように、突起部１０６の寸法（高さ、厚さ）１０６ｚはリード１０４における他の部分よりも大きく（高く、厚く）形成され、半導体チップ１０１Ｃとリード１０４との間の隙間１０５ｚが形成されている。具体的には、隙間１０５ｚは、バンプ１０２の寸法（高さ）１０２ｚと突起部１０６の寸法（高さ）１０６ｚとの和となるため、寸法１０２ｚが例えば１０μｍ程度、寸法１０６ｚが例えば５μｍ程度であれば、隙間１０５ｚは１５μｍ程度となる。なお、これら寸法１０２ｚ、１０６ｚは、設計値であるので実際にバンプ１０２と突起部１０６とが接合することにより、若干小さくなる。このため隙間１０５ｚの完成寸法は小さくなることになるが、１０μｍ以上確保することにより半導体チップ１０１Ｃとリード１０４とが接触（エリアショート、エリアタッチ、短絡）しない。したがって、本実施の形態で示す半導体装置では、半導体チップ１０１Ｃとリード１０４との間には、１０μｍ以上の隙間があることとしている。

したがって、例えば３０μｍ以下のファインピッチ化により、バンプ１０２の寸法１０２ｚおよびリード１０４の寸法１０４ｚを短く（小さく）したとしても、半導体チップ１０１Ｃとリード１０４との接触を抑制することができる。これにより、半導体装置のファインピッチ化が実現できる。

また、仮にＡｕ−Ｓｎ合金またはＳｎがバンプ１０２の表面またはリード１０４（突起部１０６）の表面から流れだした場合、隙間１０５ｚが１０μｍ以上あるため、毛細管現象による半導体チップ１０１Ｃのチップ端側でショート（短絡）することを防止できる。

図１６には、本実施の形態で示す半導体装置の他の一例として、複数のバンプ１０２は、チップ端側に配置された複数のバンプ１０２ａ（第１バンプ）と、チップ中心側に配置された複数のバンプ１０２ｂ（第２バンプ）とが互いに千鳥配置されている場合を示す。このように千鳥配置することで、バンプピッチ１０７Ｐを例えば２５μｍ程度とすることができ、ファインピッチ化に対応した半導体装置を形成することができる。

また、前記実施の形態２で図５を用いて説明したように、リード１０４の延在方向に沿ったバンプ１０２の両端部と重なる領域のリード１０４の幅が、バンプ１０２ａ間におけるリード１０４の幅より広くすることで、リード１０４がバンプ１０２から剥がれるのを防止し、Ａｕ−ＳｎまたはＳｎが回り込むことを防止することができる。また、リード１０４とバンプ１０２ａとがショートすることも防止することができる。

また、前記実施の形態１で図４を用いて説明したように、リード１０４の延在方向と交差する方向において、バンプ１０２ａの長さ（半導体チップ１０１Ｃの主面と平行な面の寸法（幅））が、バンプ１０２ｂの長さ（半導体チップ１０１Ｃの主面と平行な面の寸法（幅））より短くすることで、リード１０４とバンプ１０２ａとがショートすることも防止することができる。

図１７に示すように、本実施の形態で示す半導体装置の他の一例として、バンプ１０２と突起部１０６が形成されたリード１０４とは、バンプ１０２および突起部１０６とＡｕ−Ｓｎ合金（共晶）接合ではなく、異方性導電フィルム（ＡＣＦ：Anisotoropic Conductive Film）１０８を介して電気的に接続されても良い。なお、この半導体装置のバンプピッチが例えば３０μｍ以下とする。

この異方性導電フィルム１０８は、例えばエポキシ系樹脂等のような熱硬化性樹脂からなる絶縁性接着剤１０８ａ中にプラスチックボールにニッケルや金をコーティングしたような導電性粒子１０８ｂを分散または配向した電気接続材料である。よって、半導体チップ１０１Ｃのバンプ１０２と実装基板１０３のリード１０４とは、その間に潰された状態で介在された導電性粒子１０８ｂによって電気的に接続されている。すなわち、バンプ１０２と、リード１０４に形成された突起部１０６とを、異方性導電フィルム１０８を介し、その間に潰された状態で介在された導電性粒子１０８ｂによって電気的に接続されている。

よって、半導体チップ１０１Ｃとリード１０４との隙間１０５ｚは、バンプ１０２とリード１０４に形成された突起部１０６との間で潰された導電性粒子１０８ｂの寸法と、バンプ１０２の寸法１０２ｚと、突起部１０６の寸法１０６ｚとの和となる。具体的には、寸法１０２ｚが例えば１０μｍ程度、寸法１０６ｚが例えば５μｍ程度であれば、隙間１０５ｚは１５μｍ程度以上となる。

仮に、リード１０４に突起部１０６が形成されていない場合は、突起部１０６の寸法１０６ｚ分だけ隙間１０５ｚが狭くなるため、チップ端側の異方性導電フィルム１０８の導電性粒子１０８ｂが、半導体チップ１０１Ｃとリード１０４との間に介在して接触（エリアショート、エリアタッチ、短絡）することがある。したがって、バンプ１０２とリード１０４とを電気的に接続するために、バンプ１０２と接触する領域のリード１０４に、突起部１０６を形成することで、異方性導電フィルム１０８を介して接続しても、半導体チップ１０１Ｃとリード１０４とが接触することを防止できる。

図１８には、本実施の形態で示す半導体装置の他の一例として、実装基板１０３が、ＰＣＢ基板から構成される場合が示されている。なお、この半導体装置のバンプピッチが例えば３０μｍ以下とする。

ＰＣＢ基板からなる実装基板１０３上にはリード１０４が形成され、さらにリード１０４を被覆する絶縁物１０９が形成されている。この絶縁膜１０９が開口され、露出したリード１０４上に突起部１０６が形成されている。このように、半導体チップ１０１Ｃの主面上の外周部に形成された複数のバンプ１０２と、半導体チップ１０１を搭載する実装基板１０３上に形成された複数のリード１０４とを、それぞれ電気的に接続するために、バンプ１０２と接触する領域のリード１０４に突起部１０６を形成することで、ファインピッチのためにバンプ１０２の寸法１０２ｚが小さくなったとしても、ＰＣＢ基板からなる実装基板１０３上に半導体チップ１０１Ｃを搭載することができる。

次に、本実施の形態で示す半導体装置の製造方法について、特にＣＯＦテープから構成される実装基板１０３のリード１０４に形成される突起部１０６をアディティブ法により形成する方法について説明する。

まず、図１９に示すように、例えばポリイミド樹脂等からなるＣＯＦテープから構成される実装基板１０３を準備し、この実装基板１０３の全面上に例えばＣｕ膜１０４ａを形成する。

次いで、図２０に示すように、このＣｕ膜等をエッチングにより所望の形状（所望のリード形状）となるようにパターニングし、リード１０４を形成する。次いで、リード１０４の表面に錫（Ｓｎ）メッキを施す。

次いで、図２１に示すように、実装基板の全面にレジスト膜１１１を形成し、フォトリソグラフィ法およびエッチング法により、所定の領域（上述のバンプと接触するリードの領域）のレジスト膜１１１を開口する。その後、メッキ法により、ＣｕおよびＳｎを含んだ突起部１０６を形成し、図２２に示すように、レジスト膜１１を除去することによって、実装基板１０３のリード１０４に突起部１０６が形成されることとなる。

このように、アディティブ法を用いることで、実装基板１０３のリード１０４に突起部１０６を形成することができる。なお、ハーフエッチング法を用いて、リード１０４とともに突起部１０６を形成することもできるが、ファインピッチに対応したリード１０４を形成するためには、アディティブ法を用いることがより好ましい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、本実施の形態では半導体基板の主面上にはＭＩＳ(Metal Insulator Semiconductor)トランジスタが形成されている場合を説明したが、これに限定されるものではなく、ＭＯＳ(Metal Oxide Semiconductor)トランジスタであってもよい。

本発明は、ファインピッチ化および多ピン化に対応した実装技術に適用して有効である。

本発明の実施の形態１における半導体装置を構成する半導体チップの全体平面図の一例である。 図１で示した半導体チップ上に形成されたバンプの概略断面図である。 図１で示した半導体チップをＣＯＦ実装した場合の要部概略断面図である。 図３で示したＣＯＦ実装した場合の半導体チップのバンプおよびリード配置を示す概略平面図の一例である。 本発明の実施の形態２におけるＣＯＦ実装した場合の半導体チップのバンプおよびリード配置を示す概略平面図の一例である。 発明過程におけるＣＯＦ実装した場合の半導体チップのバンプおよびリード配置を示す概略平面図である。 図６示した半導体チップのバンプおよびリードの概略断面図である。 本発明の実施の形態３における半導体チップをＣＯＧ実装した場合の概略断面図である。 図８に示した半導体チップをＣＯＧ実装した場合の拡大概略断面図である。 ＣＯＧ実装した場合の半導体チップのバンプ配置を示す概略平面図の一例である。 本発明の実施の形態４におけるＣＯＦ実装した場合の半導体チップのバンプおよびリード配置を示す概略平面図の一例である。 ＣＯＦ実装した場合の半導体チップのバンプおよびリード配置を示す概略平面図の一例である。 本発明の本実施の形態５で示す半導体装置の概略平面図の一例である。 図１３中のＡ−Ａ’線の概略断面図である。 図１３中のＢ−Ｂ’線の概略断面図である。 本発明の実施の形態５で示す半導体装置の概略平面図の他の一例である。 本発明の実施の形態５で示す半導体装置の概略断面図の他の一例である。 本発明の実施の形態５で示す半導体装置の概略断面図の他の一例である。 本発明の実施の形態５で示す実装基板の製造工程中の概略断面図である。 図１９に続く半導体装置の製造工程中の概略断面図である。 図２０に続く半導体装置の製造工程中の概略断面図である。 図２１に続く半導体装置の製造工程中の概略断面図である。 本発明者らが検討した半導体装置の概略断面図の一例である。 本発明者らが検討した半導体装置の概略断面図の一例である。 本発明者らが検討した半導体装置の概略断面図の一例である。

符号の説明

１Ｃ 半導体チップ
１Ｓ 半導体基板
２ バンプ
８ 絶縁膜
９ 電極パッド
１０ パッシベーション膜
１１ 開口部
１２ ＵＢＭ
１６ 液晶パネル
１６ａ、１６ｂ ガラス基板
１６ｃ シール材
１６ｄ 液晶材
１７ 配線
１８ 異方性導電フィルム
１８ａ 絶縁性接着剤
１８ｂ 導電性粒子
１９ フレキシブル基板
１９ａ ＣＯＦテープ
１９ｂ リード
２０ フレキシブル基板
２０ａ 基板本体
２０ｂ 配線
３０ 電子部品
３１ 半田バンプ
Ｐ、Ｐ１、Ｐ２ バンプピッチ
Ｍ、Ｍ１、Ｍ２ マージン
Ｘ１〜Ｘ６ 寸法
Ｙ１〜Ｙ４ 幅
Ａａ、Ｂａ、Ａｂ、Ｂｂ 寸法
１０１Ｃ 半導体チップ
１０２、１０２ａ、１０２ｂ バンプ
１０２ｘ、１０２ｙ、１０２ｚ 寸法
１０３ 実装基板
１０４ リード
１０４ａ 銅箔
１０４ｘ、１０４ｚ 寸法
１０５ｚ 隙間
１０６ 突起部
１０６ｘ、１０６ｙ、１０６ｚ 寸法
１０７Ｐ バンプピッチ
１０８ 異方性導電フィルム
１０８ａ 絶縁性接着剤
１０８ｂ 導電性粒子
１０９ 絶縁物
１１１ レジスト膜
２０１Ｃ 半導体チップ
２０２ バンプ
２０２ｚ 寸法（高さ）
２０３ 実装基板
２０４ リード（配線）
２０４ｚ 寸法（厚さ）
２０５Ａ 領域
２０５ｚ 隙間
２０５Ｌ 金属物

Claims (6)

1. テープ、および前記テープの上面に形成された複数のリードを有する実装基板と、
   平面形状が四角形から成る主面の第１辺に沿って形成された複数のバンプを有し、前記主面が前記実装基板の前記上面と対向するように、前記実装基板に搭載された半導体チップと、
   を含み、
   前記複数のバンプは、複数のメッキ膜を介して前記複数のリードと電気的に接続され、
   平面視において、前記複数のバンプのそれぞれにおける前記第１辺に沿った方向の幅は、前記複数のリードのそれぞれにおける前記第１辺に沿った方向の幅より広く、
   前記複数のバンプは、前記半導体チップの前記主面の前記第１辺に沿って２列で、かつ千鳥状に配置され、
   千鳥状に配置された前記複数のバンプは、前記半導体チップの前記主面の端部側に配置された複数の第１バンプと、前記複数の第１バンプよりも前記半導体チップの前記主面の中心側に配置された複数の第２バンプとを有し、
   前記複数のリードは、前記複数の第１バンプと電気的に接続される複数の第１リードと、前記複数の第２バンプと電気的に接続される複数の第２リードとを有し、
   前記複数の第２リードのそれぞれは、平面視において、前記第２バンプの端部と重なる第１部分と、前記複数の第１バンプのうちの互いに隣り合う第１バンプ間に位置する第２部分とを有し、
   平面視において、前記第１部分における前記第１辺に沿った方向の幅は、前記第２部分における前記第１辺に沿った方向の幅より広いことを特徴とする半導体装置。
2. 前記複数の第２リードのそれぞれは、平面視において、前記半導体チップの前記主面とは重ならない領域に位置する第３部分を有し、
   平面視において、前記第３部分における前記第１辺に沿った方向の幅は、前記第２部分における前記第１辺に沿った方向の幅より広いことを特徴とする請求項１記載の半導体装置。
3. 平面視において、前記第３部分における前記第１辺に沿った方向の幅は、前記第１部分における前記第１辺に沿った方向の幅より細いことを特徴とする請求項２記載の半導体装置。
4. 前記複数の第２リードのそれぞれは、平面視において、前記第２バンプの中心部領域と重なる第４部分を有し、
   平面視において、前記第４部分における前記第１辺に沿った方向の幅は、前記第１部分における前記第１辺に沿った方向の幅より細いことを特徴とする請求項３記載の半導体装置。
5. 前記複数のメッキ膜は、前記複数のリードのそれぞれの表面に形成されていることを特徴とする請求項１記載の半導体装置。
6. 前記複数のリードは、銅から成り、
   前記複数のバンプは、金膜から成り、
   前記複数のメッキ膜は、錫から成ることを特徴とする請求項５記載の半導体装置。

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