[go: up one dir, main page]

JP4846244B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4846244B2
JP4846244B2 JP2005037129A JP2005037129A JP4846244B2 JP 4846244 B2 JP4846244 B2 JP 4846244B2 JP 2005037129 A JP2005037129 A JP 2005037129A JP 2005037129 A JP2005037129 A JP 2005037129A JP 4846244 B2 JP4846244 B2 JP 4846244B2
Authority
JP
Japan
Prior art keywords
wiring
semiconductor device
electrode pads
signal
internal circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005037129A
Other languages
English (en)
Other versions
JP2006228770A5 (ja
JP2006228770A (ja
Inventor
進也 鈴木
和久 樋口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2005037129A priority Critical patent/JP4846244B2/ja
Priority to TW095102051A priority patent/TWI430431B/zh
Priority to CN2006100074814A priority patent/CN1822366B/zh
Priority to KR1020060014124A priority patent/KR20060092093A/ko
Priority to CN201010142391A priority patent/CN101807573A/zh
Priority to US11/353,156 priority patent/US7629652B2/en
Publication of JP2006228770A publication Critical patent/JP2006228770A/ja
Publication of JP2006228770A5 publication Critical patent/JP2006228770A5/ja
Priority to US12/620,850 priority patent/US8294214B2/en
Application granted granted Critical
Publication of JP4846244B2 publication Critical patent/JP4846244B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16K—VALVES; TAPS; COCKS; ACTUATING-FLOATS; DEVICES FOR VENTING OR AERATING
    • F16K11/00—Multiple-way valves, e.g. mixing valves; Pipe fittings incorporating such valves
    • F16K11/02—Multiple-way valves, e.g. mixing valves; Pipe fittings incorporating such valves with all movable sealing faces moving as one unit
    • F16K11/06—Multiple-way valves, e.g. mixing valves; Pipe fittings incorporating such valves with all movable sealing faces moving as one unit comprising only sliding valves, i.e. sliding closure elements
    • F16K11/065—Multiple-way valves, e.g. mixing valves; Pipe fittings incorporating such valves with all movable sealing faces moving as one unit comprising only sliding valves, i.e. sliding closure elements with linearly sliding closure members
    • F16K11/07—Multiple-way valves, e.g. mixing valves; Pipe fittings incorporating such valves with all movable sealing faces moving as one unit comprising only sliding valves, i.e. sliding closure elements with linearly sliding closure members with cylindrical slides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B13/00—Oxygen; Ozone; Oxides or hydroxides in general
    • C01B13/02—Preparation of oxygen
    • C01B13/0229—Purification or separation processes
    • C01B13/0248—Physical processing only
    • C01B13/0259—Physical processing only by adsorption on solids
    • C01B13/0262—Physical processing only by adsorption on solids characterised by the adsorbent
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B21/00—Nitrogen; Compounds thereof
    • C01B21/04—Purification or separation of nitrogen
    • C01B21/0405—Purification or separation processes
    • C01B21/0433—Physical processing only
    • C01B21/045—Physical processing only by adsorption in solids
    • C01B21/0455—Physical processing only by adsorption in solids characterised by the adsorbent
    • C01B21/0466—Zeolites
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
    • F16K—VALVES; TAPS; COCKS; ACTUATING-FLOATS; DEVICES FOR VENTING OR AERATING
    • F16K31/00—Actuating devices; Operating means; Releasing devices
    • F16K31/02—Actuating devices; Operating means; Releasing devices electric; magnetic
    • F16K31/04—Actuating devices; Operating means; Releasing devices electric; magnetic using a motor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • General Engineering & Computer Science (AREA)
  • Analytical Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Inorganic Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Mechanical Engineering (AREA)
  • Power Engineering (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • General Life Sciences & Earth Sciences (AREA)
  • Geology (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Liquid Crystal (AREA)

Description

本発明は、半導体装置に関し、特に、携帯電話用および大型ディスプレイ用に用いる液晶表示ディスプレイ（ＬＣＤ（Liquid Crystal Display））ドライバに適用して有効な技術に関するものである。
例えばＬＣＤドライバのような半導体装置には、液晶表示画面の高精細化に伴った膨大な量の信号を半導体装置から液晶パネルに送信するため、半導体装置の多出力化、すなわち半導体装置の外部端子であるバンプ、およびバンプ下に形成される電極パッドの数の増加が要求されている。
この電極パッドの寸法は、接合強度の確保、接合精度あるいは半導体チップを実装する側の規格等により、半導体素子や配線の寸法縮小に比べてあまり小さくできない。このため、多出力の半導体装置では、例えば電極パッドを、半導体チップのより内側の半導体素子や配線等が配置されている領域に設ける方式が採用されている。
特許文献１には、半導体チップの主面の半導体素子や配線等が配置されている領域上に配置された複数の電極パッドの下地を均一として、複数の電極パッドの高さを揃える記述がある。
また、特許文献２には、ＬＣＤドライバに形成された内部回路と電極パッドとの間に、保護素子を設ける記述がある。
特開２００４−９５５７７号公報 特開２００２−２４６４７０号公報
ＬＣＤドライバのような半導体装置においては、半導体チップの面積の縮小が要求されている。しかしながら、上記のように電極パッドの寸法は半導体素子や配線に比べると、その縮小が難しい問題がある。従って、配線等が占める領域を有効に使用する必要性がある。
本発明の目的は、チップ面積を増加させずに、半導体チップの主面上に占める配線領域、特に、ＬＣＤドライバの半導体チップ主面内に占める信号配線領域を拡大できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、例えばＬＣＤドライバのような半導体装置の半導体チップのチップ端側に配置され、第１保護素子が形成された第１領域と、第１領域より半導体チップの内側に配置され、第２保護素子が形成された第２領域と、第２領域より半導体チップの内側に配置され、内部回路が形成された第３領域とを有し、内部回路と第１および第２保護素子と電気的に接続する配線の第１および第２保護素子の取り出しを第２領域の第１領域側に設けている。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体チップ面積を増加させずに、半導体チップの主面上に占める配線領域を拡大することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図２０は、本発明に係るＬＣＤドライバを備えたシステムの一例としての携帯電話器の全体構成を示すブロック図である。
この実施例の携帯電話器は、表示手段としてのＬＣＤ表示領域（液晶表示領域）１０３、送受信用のアンテナ３１０、音声出力用のスピーカ３２０、音声入力用のマイクロホン３３０、ＣＣＤ（チャージ・カップルド・デバイス）やＭＯＳセンサなどからなる固体撮像素子３４０、該固体撮像素子３４０からの画像信号を処理するＤＳＰ（Digital Signal Processor）などからなる画像信号処理回路２３０、本発明に係る液晶表示駆動制御装置としてのＬＣＤドライバ１０４、スピーカ３２０やマイクロホン３３０の信号の入出力を行なう音声インタフェース２４１、アンテナ３１０との間の信号の入出力を行なう高周波インタフェース２４２、音声信号や送受信信号に係る信号処理等を行なうベースバンド部２５０、ＭＰＥＧ方式等に従った動画処理等マルチメディア処理機能や解像度調整機能、ジャバ高速処理機能等を有するマイクロプロセッサなどからなるアプリケーションプロセッサ２６０、電源用ＩＣ２７０およびデータ記憶用のメモリ２８１，２８２等を備えてなる。
アプリケーションプロセッサ２６０は、固体撮像素子３４０からの画像信号の他、高周波インタフェース２４２を介して他の携帯電話器から受信した動画データも処理する機能を有する。液晶コントローラドライバ１０４とベースバンド部２５０とアプリケーションプロセッサ２６０とメモリ２８１、２８２と画像信号処理回路２３０はシステムバス２９１によりデータ転送可能に接続されている。図２０の携帯電話システムでは、システムバス２９１の他に表示データバス２９２が設けられ、この表示データバス２９２には液晶コントローラドライバ１０４とアプリケーションプロセッサ２６０およびメモリ２８１が接続されている。
なお、上記ベースバンド部２５０は、例えばＤＳＰ（Digital Signal Processor）などからなり音声信号処理を行なう音声信号処理回路２５１、カスタム機能（ユーザ論理）を提供するＡＳＩＣ（application specific integrated circuits）２５２、ベースバンド信号の生成や表示制御、システム全体の制御等を行なうシステム制御装置としてのマイコン２５３等により構成される。
メモリ２８１、２８２のうち２８１は揮発性メモリで通常ＳＲＡＭやＳＤＲＡＭにより構成され、さまざまな画像処理を行った画像データ等が保存されるフレームバッファ等として用いられる。メモリ２８２は不揮発性メモリで例えば所定のブロック単位で一括消去可能なフラッシュメモリにより構成され、表示制御を含む携帯電話器システム全体の制御プログラムや制御データの記憶用に使用される。
このようなＬＣＤドライバを用いた本システムでは、液晶表示領域１０３として、表示画素がマトリックス状に配列されたドットマトリックス方式のカラーＴＦＴ液晶パネルを用いることができる。さらに、液晶表示領域１０３がＴＦＴ液晶パネルを２画面を有するものである場合にも１つのＬＣＤドライバで駆動することができる。
以下に、例えばＬＣＤドライバのような半導体装置の半導体チップのチップ面積を縮小、ならびに多出力とすることに関し、本発明者が検討した内容を図１５〜図１９により説明する。
図１５（ａ）および図１５（ｂ）は、ＬＣＤパネル（液晶表示パネル）１０１を模式的に示した平面図である。図１６は、ＬＣＤドライバ１０４を模式的に示した平面図である。図１７は、ＬＣＤドライバ１０４の要部を模式的に示した平面図である。図１８は、内部回路１０８、保護素子１１８および保護素子１１９の接続を模式的に示した平面図であり、電極パッド１１０が千鳥配置されている状態を示している。図１９は、内部回路１０８、保護素子１１８および保護素子１１９の接続を模式的に示した平面図であり、電極パッド１１０がストレート配置されている状態を示している。
図１５に示すように、ＬＣＤパネル１０１は、例えばガラス基板などの基板１０２上に、配置されたＬＣＤ表示領域１０３と、その近傍に配置されたＬＣＤドライバ１０４などを有している。さらにＬＣＤ表示領域１０３の裏側にある光源のバックライト（図示せず）などによりＬＣＤパネル１０１は構成されることとなる。このＬＣＤ表示領域１０３には、表示画面用の画素が基板１０２上にてマトリクス状に複数配置されており、画素選択用のゲート線およびソース線（図示せず）の交点上に配置されている。また、ゲート線およびソース線とＬＣＤドライバ１０４のバンプ（外部出力端子）とを電気的に接続する複数の基板配線１０５が、基板１０２に配置されている。したがって、ＬＣＤドライバ１０４からの出力信号が、基板配線１０５を介してＬＣＤ表示領域１０３の画素のオン／オフ駆動を行うこととなる。
まず、本発明者はＬＣＤパネルの縮小を検討した結果、以下のような問題があることを初めて見出した。
すなわち、図１５（ａ）と図１５（ｂ）とを比較して示すように、ＬＣＤパネル１０１の縮小化、すなわち基板１０２のサイズが縮小すると、ＬＣＤ表示領域１０３のサイズは同一であったとしても、平面略矩形状のＬＣＤドライバ１０４のチップ面積は縮小化される。また、図１５（ｂ）に示すようにＬＣＤドライバ１０４がＬＣＤ表示領域１０３の近傍に沿って配置されるため、ＬＣＤドライバ１０４の短辺側から出力を取り出すのではなく、ＬＣＤ表示領域１０３側のＬＣＤドライバ１０４の長辺側からすべての出力を取り出す、いわゆる１辺出しとすることがチップ面積の縮小化などの点で有効である。すなわち、ＬＣＤドライバ１０４の４辺のうち、ＬＣＤ表示領域１０３側のみに出力線を設けている。言い換えれば、ＬＣＤドライバ１０４の４辺のうち、長辺側には電極パッド１１０を設けているが、短辺側には電極パッド１１０を設けていない。したがって、図１５（ｂ）に示すように、ＬＣＤドライバ１０４の長辺は長く、短辺は短くなり、ＬＣＤドライバ１０４の平面形状はスリム化への傾向とすることができ、チップ面積の縮小を図ることが出来る。すなわち、ＬＣＤパネルの縮小を図ることができる。
しかしながら、以下に詳細に説明するが、ＬＣＤドライバ１０４の長辺側では多出力化となってしまう問題がある。
図１６に示すように、平面略矩形状のＬＣＤドライバ１０４は、半導体チップを構成する半導体基板１０６上に形成された例えばＭＩＳトランジスタ、ダイオードなどを含んで構成される入力側の内部回路１０７と、出力側の内部回路１０８を有する。この内部回路１０７への入力信号は、内部回路１０７と電気的に接続された複数の入力用の電極パッド１０９を介して外部から入力される。一方、内部回路１０８からの出力信号が、内部回路１０８と電気的に接続された複数の出力用の電極パッド１１０を介して出力される。図１６における内部回路１０８のうち、左右側に配置された内部回路１０８は、ＬＣＤパネル１０１のＴＦＴトランジスタのゲートを出力するための回路であり、中央に配置された内部回路１０８は、ＬＣＤパネル１０１のＴＦＴトランジスタのソースを出力するための回路である。また、半導体基板１０６には、内部回路１０８と電極パッド１１０との間を電気的に接続する複数の信号配線１１１が形成されている。なお、符号１１２は信号配線領域であり、信号配線１１１が半導体基板１０６上に占める領域を示している。
ＬＣＤドライバ１０４の出力用の電極パッド１１０は、例えば図１７に示すように、ＬＣＤドライバ１０４のチップ端側に沿って千鳥状に２列で配置されている。ここで、図１７に示す符号１１３は半導体ウエハから半導体チップを切り出すためのスクライブ領域、符号１１４および１１５は保護素子（図示せず）が形成される素子領域、符号１１６は内部回路１０８が形成される素子領域であり、また符号１１７は、素子領域１１５と素子領域１１６とを絶縁分離する素子分離領域である。なお、例えば保護素子は内部回路１０８の静電保護のため電源−内部回路１０８間、ＧＮＤ−内部回路１０８間に２つ設けられている。
また、図１６で示した信号配線１１１は、この素子分離領域１１７上に形成されるため、図１６で示した信号配線領域１１２と素子分離領域１１７とは重なって、図１７には示されていることとなる。
すなわち、図１７に示すように、チップ端側からチップ中心側には、スクライブ領域１１３、素子領域１１４、素子領域１１５、素子分離領域１１７、素子領域１１６が順に配置されている。
図１８には、出力用の電極パッド１１０が千鳥配置されると共に、保護素子１１８、保護素子１１９が内部回路１０８と電気的に接続された状態が示されている。これら保護素子１１８と、保護素子１１９とは、配線１２０により電気的に接続されている。また、内部回路１０８と、保護素子１１９とは、信号配線１１１と電気的に接続されている。すなわち、信号配線１１１の一端が、保護素子１１９から取り出されて、その他端が、内部回路１０８と電気的に接続されている。したがって、保護素子１１９から取り出され、内部回路１０８で接続される信号配線１１１が占める領域が、信号配線領域１１２となって示されている。
また、図１９では出力用の電極パッド１１０がストレート配置されているが、上述の千鳥配置された場合と同様に、信号配線１１１の一端が、保護素子１１９から取り出されて、その他端が、内部回路１０８と電気的に接続されている。
上述したように、液晶表示画面の画素は、液晶表示領域にてマトリクス状に配置されており、その画素を選択するためのゲート線およびソース線の交点上に配置されている。このため液晶表示画面の高精細化に伴い、画素を選択するゲート線およびソース線も増加する、すなわちゲート線およびソース線に送られるＬＣＤドライバ１０４からの出力用の電極パッド１１０が増加することとなる。
また、電極パッド１１０の寸法が、接合強度の確保、接合精度あるいはチップを実装する側であるＬＣＤパネル１０１の規格などにより、信号配線１１１などの寸法縮小に比べて小さくできないことから、電極パッド数などによりチップ面積が決定することもある。
さらに、図１６に示すように、ＬＣＤドライバ１０４の外部出力端子であるバンプを形成するために、その下地の出力用の電極パッド１１０は互いにピッチＰ１で配置されなければならない。このため出力用の電極パッド１１０のピッチＰ１は、電極パッド１１０と電気的に接続される信号配線１１１の内部回路１０８側のピッチＰ２より大きく、そのため信号配線１１１が占める信号配線領域１１２も拡大する。
すなわち、ＬＣＤドライバ１０４のチップ面積を縮小する際の問題点として、ＬＣＤドライバ１０４の長辺側の出力用の電極パッド１１０が増加すると、信号配線１１１が増加すると共に信号配線領域１１２が拡大し、さらにチップ面積が拡大してしまう問題がある。
（実施の形態１）
本実施の形態で示す半導体装置を、半導体チップのチップ面積の縮小化、ならびに多出力化が要求されるＬＣＤドライバに適用して図１〜図１１により説明する。
図１は、半導体装置１の要部を模式的に示した平面図である。なお、併せて透視した状態の電極パッド９も示している。
半導体装置１の半導体チップの主面上には、チップ端側からチップ中心側（図１の上下方向）には、スクライブ領域２、素子領域３、素子領域４、素子分離領域５、素子領域６が順に配置されている。
この素子領域６は、例えばＭＩＳトランジスタ、ダイオードなどを含んで構成される内部回路７が形成される領域である。素子分離領域５は、例えばＭＩＳトランジスタなどの素子が形成される領域を絶縁分離するための例えばＬＯＣＯＳ（local oxidation of silicon）が形成される領域である。この素子分離領域５以外でもＬＯＣＯＳが形成されることがあるが、本実施の形態では、素子領域４と素子領域６との間に配置された領域を素子分離領域５としている。また、素子分離領域５として、ＳＧＩ（Shallow Groove Isolation）またはＳＴＩ(Shallow Trench Isolation)と称される溝型の分離領域を用いて形成することもできる。ＳＴＩは、例えば、半導体基板内に形成された溝内に酸化膜や窒化膜等の絶縁膜を堆積させることで形成される。なお、後に詳述するが、内部回路７と電極パッド９との間に配置され、それらを電気的に接続する信号配線８が、素子分離領域５上を通過している。
また、スクライブ領域２は、半導体ウエハから半導体チップを切り出すための領域である。素子領域３および素子領域４は、例えばＭＩＳトランジスタのゲート絶縁膜が静電破壊されないように内部回路７を静電気から保護する保護素子が形成される領域である。
また、電極パッド９が半導体装置１のチップ端側に沿って千鳥状に２列で配置されている。本実施の形態では、素子領域３、素子領域４、素子分離領域５および素子領域６上に電極パッド９が配置されている。内部回路７の信号が信号配線８を通して、この電極パッド９に出力される。
また、符号１０で示す信号配線領域は、内部回路７と電極パッド９とを電気的に接続する信号配線８が半導体装置１の半導体チップ上に占める領域である。図１では内部回路７が形成される素子領域６から、素子分離領域５、さらに素子領域４の一部にまで信号配線領域１０が延びている場合を示している。
ここで、図１と、発明を実施するための最良の形態の冒頭で示した図１７とを比較する。図１のチップ端から素子領域６までの大きさおよび図１７のチップ端から素子領域１１６までの大きさ（図１および図１７に示す上下方向の大きさ）は、ほぼ均一とした場合、信号配線８が占める領域の信号配線領域１０の大きさは、信号配線１１１が占める領域の信号配線領域１１２の大きさより大きい。言い換えると図１で示す信号配線８の本数が図１７で示す信号配線１１１の本数より多く配置されている。すなわち図１の半導体装置１では、そのチップ面積を拡大させずに、信号配線８を増加できることを示している。
図２は、図１で示した半導体装置１の要部の接続を模式的に示した平面図である。なお、併せて電極パッド９を透視した状態で示している。
符号１１は、図１で示した素子領域３に形成された保護素子であり、符号１２は、図１で示した素子領域４に形成された保護素子である。また、符号１３は、これら保護素子１１と、保護素子１２とを電気的に接続する配線である。また、図２に示すように、その一端が内部回路７に、その他端が配線１３上の取り出し口２９に、信号配線８が電気的に接続されている。ここで、図２で示した半導体装置１の要部の接続を示した接続図を図３に示す。なお、保護素子１１および保護素子１２として、例えばダイオードを適用した場合を示している。
図３に示すように、内部回路７と電極パッド９とは電気的に接続されており、信号配線８を介して出力用の電極パッド９に内部回路７からの信号が出力される。この内部回路７と電極パッド９との間には、内部回路７を静電破壊から保護する保護素子１１および保護素子１２が電気的に接続されており、それぞれが電源側、ＧＮＤ側に電気的に接続されている。
ここで、図２と、前記発明が解決しようとする課題で示した図１８とを比較する。図２には信号配線８が占める領域である信号配線領域１０、図１８には信号配線１１１が占める信号配線領域１１２が示されている。図１８では、内部回路１０８から延びた信号配線１１１は保護素子１１８の内部回路１０８側で接続されているので、信号配線１１１が占める信号配線領域１１２が、保護素子１１８はもちろん保護素子１１９上を通過していない。一方、図２では、内部回路７から延びた信号配線８は保護素子１１と保護素子１２との間の配線１３と接続されているので、信号配線８が占める信号配線領域１０が、保護素子１２上を通過している。この保護素子１２上に信号配線領域１０を設けることで、図１を用いて説明したように、半導体装置１は、そのチップ面積を拡大させずに、信号配線８を増加できる。
このように保護素子１１および保護素子１２から内部回路７に電気的に接続する信号配線８を、保護素子１１と保護素子１２の間の配線１３から取り出すことで、保護素子１２上に信号配線８を配置することができるようになるため、信号配線数の増加に対し、チップ面積を拡大させなくて良い。すなわち、保護素子１２上に信号配線８が占める領域である信号配線領域１０を設けるため、チップ面積を拡大させなくて良い。
したがって、信号配線数が同一の場合、本発明を適用することで、半導体チップの主面上に占める配線領域、特に、多出力化のＬＣＤドライバの半導体チップ主面内に占める信号配線領域を低減できる。
次に、本実施の形態で示す半導体装置１における電極パッド９下の状態を説明する。図４は、図１で示した半導体装置１の要部を模式的に示した平面図である。なお、併せて電極パッド９を透視した状態で示している。
図４で示す符号９ａ、９ｂは、半導体装置１のチップ端側に沿って２列で千鳥配置された電極パッド９の内側（図４の上下方向では、下側）の電極パッドであり、内部回路７からの信号を出力するために配置されている。一方、符号９ｃ、９ｄは、半導体装置１のチップ端側に沿って２列で千鳥配置された電極パッド９の外側（図４の上下方向では、上側）の電極パッドであり、同様に、内部回路７からの信号を出力するために配置されている。また、信号配線８は、内部回路７から上記の取り出し口２９へ階段状に配置されている。これは、内部回路７での配線ピッチと各電極パッド９の間隔が異なり、各電極パッド９の間隔が大きいためである。
また、符号１４は、内部回路７、保護素子１１および保護素子１２とは電気的に接続されていないダミー配線であり、図４では、電極パッド９ｂおよび９ｄ下に配置されている。電極パッド９のうち、ＬＣＤドライバである半導体装置１の周縁部の電極パッド９下では、ＬＣＤドライバの中央部に比べて信号配線８の本数が少なくなるため、周縁部の電極パッド９下の配線占有率が低くなってしまう。そのため、ダミー配線１４を配置することで、その配線占有率を揃えることが出来るように工夫されている。
また、符号１５で示す領域は、このダミー配線１４が半導体装置１の半導体チップ上に占めるダミー配線領域を示している。ここで、信号配線領域１０とダミー配線領域１５とを比較すると、信号配線領域１０におけるダミー配線１４の本数は、ダミー配線領域１５におけるダミー配線１４の本数よりも多く配置されている。言い換えれば、ＬＣＤドライバ１０４の周縁部（図４右側）に配置されたダミー配線１４の本数は、ＬＣＤドライバ１０４の中央部（図４左側）に配置されたダミー配線１４の本数よりも多い。
なお、電極パッド９ｃおよび電極パッド９ｄ下には、内部回路７などの電源／ＧＮＤ用の電源配線が配置されるが、ここでは電極パッド９ａ、電極パッド９ｂ下の信号配線８およびダミー配線１４について説明するため、図示していない。
上述したように、保護素子１１および保護素子１２から内部回路７に電気的に接続する信号配線８を、保護素子１１と保護素子１２の間に形成された配線１３上の取り出し口２９から取り出すことで、保護素子１２上に信号配線８を配置できる。したがって、電極パッド９ａ下には、複数の信号配線８が存在することとなる。この場合、電極パッド９ａ下に配置される信号配線の配線占有率を均一にすることで、電極パッド９ａの上面の高さをほぼ均一にすることができる、すなわち電極パッド９ａの上面の平坦性を向上できる。また、電極パッド９ａの上面の高さをほぼ均一にすることで、これに接合されるバンプの天辺の高さをほぼ均一にすることができる。
ここで、本実施の形態においては、配線の占有率がほぼ等しいと記載した場合、１０％以内の範囲、より好ましくは５％以内の範囲を製造工程上の誤差と認識し、均一であると表現している。また、電極パッド９下の配線占有率は、各電極パッド下および各配線層において５０％以上になるように形成されている。
また、電極パッド９下の領域内の配線占有率を等しくするために配置されたダミー配線１４が形成されている。このように電極パッド９ｂ下には、複数のダミー配線１４が存在しているため、電極パッド９ｂ下に配置される配線の配線占有率を均一にすることで、電極パッド９ｂの上面の高さをほぼ均一にすることができる。また、電極パッド９ｂの上面の高さをほぼ均一にすることで、これに接合されるバンプの天辺の高さをほぼ均一にすることができる。また、電極パッド９ｄ下の領域内のように、電極パッド９下の領域内の配線占有率を等しくするために配置されたダミー配線１４が補われて形成されても良い。
したがって、半導体装置１の半導体チップ上に形成された電極パッド９の上面の平坦性が良いので、複数の電極パッド９（９ａ〜９ｄ）上に各々形成されたバンプと、半導体チップを実装する実装体とを、バンプを介して不具合なく良好に接続できる。
次に、本実施の形態で示す半導体装置１の要部の構造を説明する。図５は、図４で示した半導体装置１の要部を模式的に示した平面図であり、チップ端側に沿って２列で千鳥配置された電極パッド９の外側（図４の上下方向では、上側）の電極パッド９の周辺を示している。図６は、図５のＸ−Ｘ’線の断面図である。ここで、図５では、配線層Ｍ１〜Ｍ４の配置関係を示すために、配線層Ｍ１および配線層Ｍ４にはハッチングしていないが、配線層Ｍ２および配線層Ｍ３にはハッチングしている。また、図５では、併せて拡散層２３にもハッチングしている。また、図６では示されているバンプ１６は、図５では図示していない。しかし、バンプ１６の下部には配線層Ｍ１〜Ｍ４および所望の半導体素子（例えば、ｐｎ接合ダイオードからなる保護素子１１、１２等）が形成されるようになっている。
半導体基板２１は、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、その主面のデバイス形成面には、素子分離部２２が形成され、隣接して拡散層２３が形成されている。素子分離部２２は、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成された酸化シリコン（ＳｉＯ２等）膜からなる。なお、素子分離部２２は溝型（ＳＧＩ：Shallow Groove IsolationまたはＳＴＩ：Shallow Trench Isolation）で形成しても良い。
半導体基板２１の主面には、例えばＭＩＳトランジスタを含んでなる内部回路（図示せず）、および例えばｐｎ接合ダイオードからなる保護素子１１、１２が形成されている。このｐｎ接合ダイオードは、静電破壊防止用の保護素子１１および保護素子１２であり、半導体基板２１のｎ型またはｐ型のウエル２４と、その上部のｐ型またはｎ型の拡散層２３とのｐｎ接合により形成されている。
この内部回路、保護素子１１および保護素子１２上には、層間絶縁膜２５により絶縁分離された配線層Ｍ１〜Ｍ４が形成されている。この配線層Ｍ１〜Ｍ４は、例えばアルミニウム（またはアルミニウム合金）を主成分として構成されているが、銅（または銅合金）を主成分としてダマシン構造によって形成された配線層であってもよい。ダマシン構造の配線層は、通常、各配線層間の層間膜内に形成された溝に、上記の銅を主成分とした導電性膜を埋め込むことで形成される。
配線層Ｍ１は、コンタクトホールＨ１を通じて、配線層Ｍ１下の内部回路、保護素子１１および保護素子１２と電気的に接続されている。また、配線層Ｍ２は、コンタクトホールＨ２を通じて、配線層Ｍ１と電気的に接続されている。また、配線層Ｍ３は、コンタクトホールＨ３を通じて、配線層Ｍ２と電気的に接続されている。また、配線層Ｍ４は、コンタクトホールＨ４を通じて、配線層Ｍ３と電気的に接続されている。
この配線層Ｍ４により電極パッド９が構成されている。また、配線層Ｍ２およびＭ３により信号配線８が構成されている。さらに、配線層Ｍ１により配線１３が構成されている。また、配線層Ｍ４（電極パッド９）上に形成された下地金属膜２６を介してバンプ１６が接合されている。なお、下地金属膜２６は、バンプ１６と電極パッド９や層間絶縁膜２５との接着性を向上させる機能などを有する膜であり、例えばチタン（Ｔｉ）またはチタンタングステン（ＴｉＷ）等のような高融点金属膜の単体膜やチタン膜上にニッケル（Ｎｉ）膜および金（Ａｕ）を下層から順に積み重ねた構造を有する積層膜からなる。また、バンプ１６は、例えば金（Ａｕ）等からなり、例えばメッキ法によって形成されている。
図５および図６に示すように、半導体装置１には、信号配線８が半導体基板２１の主面上に占める領域である信号配線領域１０、および電源配線２７が半導体基板２１の主面上に占める領域である電源配線領域２８が存在している。
これら信号配線８および電源配線２７は、配線層Ｍ２および配線層Ｍ３により構成されている。また、配線層Ｍ３上の配線層Ｍ４により、外部出力端子であるバンプ１６と電気的に接続された電極パッド９が構成されている。また、配線層Ｍ２下の配線層Ｍ１により、保護素子１１および保護素子１２とを電気的に接続する配線１３が構成されている。
半導体装置１の主面に形成された内部回路から延びた信号配線８は、保護素子１２上を通過して配線１３上の取り出し口２９で、コンタクトホールＨ２およびＨ３を介して配線１３と電気的に接続されている。さらに、配線１３は、コンタクトホールＨ２、コンタクトホールＨ３およびコンタクトホールＨ４を介して電極パッド９と電気的に接続されている。これらの接続により、内部回路からの信号を外部に出力していることとなる。
その一方で、例えば外部からの静電気による内部回路の破壊、例えばＭＩＳトランジスタのゲート絶縁膜の破壊を防止するために、保護素子１１および保護素子１２が、内部回路と、電極パッド９との間に電気的に接続されている。
図６に示すように、保護素子１１および保護素子１２からの信号配線８の取り出し口２９を、保護素子１１と保護素子１２とのほぼ間に位置した配線１３上に設けている。したがって、保護素子１１および保護素子１２が形成されている領域上に、信号配線領域１０として使用できる構成となる。従来では、例えば信号配線８の取り出し口２９を、内部回路側（図６の左右方向では、左側）の配線１３上に設ける場合では、信号配線領域１０として、保護素子１１上に信号配線８を設けることをしていなかった。しかしながら、ＬＣＤドライバなどの内部回路からの出力が多い半導体装置において、信号配線の増加に伴い、信号配線領域１０が増加した場合、チップ面積に及ぼす影響が大きくなる。このため、保護素子１１および保護素子１２からの信号配線８の取り出し口２９を、保護素子１１と保護素子１２とのほぼ間に位置した配線１３上に設けることで、従来では信号配線領域１０として使用していなかった保護素子１２、さらには保護素子１１上に信号配線８を配置することができるようになるため、信号配線領域１０が拡大しても、チップ面積を抑えることができる。言い換えると、保護素子１１および保護素子１２からの信号配線８の取り出し口２９を、保護素子１１と保護素子１２とのほぼ間に位置した配線１３上に設けることで、従来では信号配線領域１０として使用していなかった電極パッド９下にも、信号配線８を配置することができるため、信号配線領域１０が拡大しても、チップ面積を抑えることができる。さらに、電極パッド９下に、信号配線８を配置する場合、電極パッド９下に配置される信号配線の配線占有率を均一にすることで、電極パッド９の上面の高さをほぼ均一にすることができる、すなわち電極パッド９の上面の平坦性を向上できる。また、電極パッド９の上面の高さをほぼ均一にすることで、これに接合されるバンプ１６の天辺の高さをほぼ均一にすることができる。
次に、この半導体装置の製造工程の一例を説明する。図７〜図１１は、製造工程中における半導体装置の要部を模式的に示した平面図である。なお、図６で示す図５のＸ−Ｘ’線の断面図が、図７〜図１１で示すＸ−Ｘ’線の断面図として対応している。
図６に示すように、まず、平面略円形状の半導体ウエハを構成する半導体基板２１の主面に、例えばＬＯＣＯＳ法によって素子分離部２２を形成した後、内部回路（図示せず）、保護素子１１、保護素子１２を形成する。
続いて、半導体基板２１の主面上に絶縁膜をＣＶＤ（Chemical Vapor Deposition）法等によって堆積した後、絶縁膜の所定の箇所にコンタクトホールＨ１をフォトリソグラフィ技術およびドライエッチング技術によって形成する。
続いて、その絶縁膜上に、例えば窒化チタン、チタン膜、アルミニウム膜および窒化チタン膜を下層から順にスパッタリング法等によって堆積した後、その積層金属膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより配線層Ｍ１を形成する。図７は、この配線層Ｍ１を模式的に示した平面図である。すなわち、素子領域３、４には保護素子１１、１２上を通過する配線層Ｍ１が形成されている。
続いて、同様に層間絶縁膜２５にコンタクトホールＨ２を形成後、その層間絶縁膜２５上に配線層Ｍ２を形成する。図８は、この配線層Ｍ２を模式的に示した平面図である。すなわち、素子領域３には保護素子１１上を通過する電源配線２７が形成されており、素子領域４および素子分離領域５には保護素子１２上を通過する信号配線８が形成されている。また、この信号配線８は、前述の図４での説明と同様に、内部回路７から上記の取り出し口２９へ向かって階段状に配置されている。また、前述の図４での説明と同様に、ダミー配線１４が形成されている場合もある。
続いて、同様に層間絶縁膜２５にコンタクトホールＨ３を形成後、その層間絶縁膜２５上に配線層Ｍ３を形成する。図９は、この配線層Ｍ３を模式的に示した平面図である。すなわち、素子領域３には保護素子１１上を通過する電源配線２７が形成されており、素子領域４および素子分離領域５には保護素子１２上を通過する信号配線８が形成されている。また、この信号配線８は、前述の図４での説明と同様に、内部回路７から上記の取り出し口２９へ向かって階段状に配置されている。また、前述の図４での説明と同様に、ダミー配線１４が形成されている場合もある。
続いて、同様に層間絶縁膜２５にコンタクトホールＨ４を形成後、その層間絶縁膜２５上に配線層Ｍ４を形成する。図１０は、この配線層Ｍ４を模式的に示した平面図である。すなわち、素子領域３、４及び素子分離領域５には電極パッド９を含む配線層Ｍ４が形成されている。また、電極パッド９の下部には、各配線層Ｍ１〜Ｍ３および保護素子１１、１２の半導体素子が存在しており、各配線層Ｍ１〜Ｍ３で、その電極パッド９下の配線線占有率は等しい。また、それぞれの電極パッド９下の配線線占有率が等しくなるように形成されている。
続いて、表面保護用の層間絶縁膜２５を堆積した後、配線層Ｍ４の一部が露出される開口部を形成し、電極パッド９を形成する。図１１は、この電極パッド９を模式的に示した平面図である。
続いて、層間絶縁膜２５上に、例えばチタンまたはチタンタングステン等のような高融点金属膜の単体膜やチタン膜上にニッケル膜および金膜を下層から順に積み重ねた構造を有する積層膜からなる導体膜をスパッタリング法等によって堆積した後、その上にバンプ形成領域が露出され、それ以外が覆われるようなフォトレジストパターンを形成する。
続いて、例えば金等からなるバンプ１６をメッキ法等によって形成した後、フォトレジストパターンを除去し、さらに下地の導体膜をエッチング除去することにより、下地金属膜２６を形成する。このようにして電極パッド９上にバンプ１６を有する半導体装置１が完成する。
（実施の形態２）
前記実施の形態１では、図２に示したように、チップ端側に沿って２列で千鳥配置された電極パッド９を有する半導体装置において、信号配線８の取り出し口２９を保護素子１１と保護素子１２との間に設けた場合について説明した。本実施の形態では、信号配線８の取り出し口をチップ端側にした場合の半導体装置について説明する。
図１２は、本実施の形態で示す半導体装置の要部の接続を模式的に示した平面図である。なお、併せて電極パッド９を透視した状態で示している。
図１２に示すように、保護素子１１および保護素子１２から内部回路７に電気的に接続する信号配線８を、保護素子１１のチップ端側（図１２の上下方向の、上側）に信号配線８の取り出し口２９を設けることで、保護素子１２上、さらに保護素子１１上に信号配線８を配置することができるようになるため、信号配線数の増加に対し、チップ面積を拡大させなくて良い。すなわち、保護素子１２上に信号配線８が占める領域である信号配線領域１０を設けるため、チップ面積を拡大させなくて良い。
したがって、信号配線数が同一の場合、本発明を適用することで、半導体チップの主面上に占める配線領域、特に、多出力化のＬＣＤドライバの半導体チップ主面内に占める信号配線領域を低減できる。
（実施の形態３）
前記実施の形態１では、図２に示したように、チップ端側に沿って２列で千鳥配置された電極パッド９を有する半導体装置において、信号配線８の取り出し口２９を保護素子１１と保護素子１２との間に設けた場合について説明した。本実施の形態では、チップ端側に沿って１列でストレート配置された電極パッド９を有する半導体装置について説明する。
図１３は、本実施の形態で示す半導体装置の要部の接続を模式的に示した平面図である。なお、併せて電極パッド９を透視した状態で示している。
図１３に示すように、電極パッド９がストレート配置の場合であっても、保護素子１１および保護素子１２から内部回路７に電気的に接続する信号配線８を、保護素子１１と保護素子１２の間の配線１３上の取り出し口２９から取り出して、保護素子１２上に信号配線８を配置することができるようになるため、信号配線数の増加に対し、チップ面積を拡大させなくて良い。すなわち、保護素子１２上に信号配線８が占める領域である信号配線領域１０を設けるため、チップ面積を拡大させなくて良い。
したがって、信号配線数が同一の場合、本発明を適用することで、半導体チップの主面上に占める配線領域、特に、多出力化のＬＣＤドライバの半導体チップ主面内に占める信号配線領域を低減できる。
（実施の形態４）
前記実施の形態３では、図１３に示したように、チップ端側に沿って１列でストレート配置された電極パッド９を有する半導体装置において、信号配線８の取り出し口２９を保護素子１１と保護素子１２との間に設けた場合について説明した。本実施の形態では、信号配線８の取り出し口２９をチップ端側にした場合の半導体装置について説明する。
図１４は、本実施の形態で示す半導体装置の要部の接続を模式的に示した平面図である。なお、併せて電極パッド９を透視した状態で示している。
図１４に示すように、保護素子１１および保護素子１２から内部回路７に電気的に接続する信号配線８を、保護素子１１のチップ端側（図１４の上下方向の、上側）に信号配線８の取り出し口２９を設けることで、保護素子１２上、さらに保護素子１１上に信号配線８を配置することができるようになるため、信号配線数の増加に対し、チップ面積を拡大させなくて良い。すなわち、保護素子１２上に信号配線８が占める領域である信号配線領域１０を設けるため、チップ面積を拡大させなくて良い。
したがって、信号配線数が同一の場合、本発明を適用することで、半導体チップの主面上に占める配線領域、特に、多出力化のＬＣＤドライバの半導体チップ主面内に占める信号配線領域を低減できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＬＣＤドライバに適用した場合について説明したが、それに限定されるものではなく、例えばＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）等のようなメモリ回路を有する半導体装置またはメモリ回路と論理回路とを同一基板に設けている混載型の半導体装置にも適用できる。
また、前記実施の形態１では、４層配線構造の半導体装置を例示したが、これに限定されるものではなく、多層の配線層を有する半導体装置にも適用できる。
また、前記実施の形態１では、ダミー配線が、内部回路、保護素子および保護素子とは電気的に接続されず、すなわち配線全体がダミーでありフローティング状態とされている場合として適用したが、内部回路の配線の一部で形成されている場合であっても良い。
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
本発明の実施の形態１における半導体装置の要部を模式的に示した平面図である。 本実施の形態１における半導体装置の内部回路および保護素子の接続を模式的に示した平面図である。 図２における半導体装置の内部回路および保護素子の接続の接続図である。 図１における半導体装置の要部を模式的に示した平面図である。 図４における半導体装置の要部を模式的に示した平面図である。 図５におけるＸ−Ｘ’線の断面図である。 本実施の形態１で示す半導体装置の製造工程中における半導体装置の要部を模式的に示した平面図である。 本実施の形態１で示す半導体装置の製造工程中における半導体装置の要部を模式的に示した平面図である。 本実施の形態１で示す半導体装置の製造工程中における半導体装置の要部を模式的に示した平面図である。 本実施の形態１で示す半導体装置の製造工程中における半導体装置の要部を模式的に示した平面図である。 本実施の形態１で示す半導体装置の製造工程中における半導体装置の要部を模式的に示した平面図である。 本実施の形態２で示す半導体装置の内部回路および保護素子の接続を模式的に示した平面図である。 本実施の形態３で示す半導体装置の内部回路および保護素子の接続を模式的に示した平面図である。 本実施の形態４で示す半導体装置の内部回路および保護素子の接続を模式的に示した平面図である。 （ａ）および（ｂ）はＬＣＤパネルの一例を模式的に示した平面図である。 ＬＣＤドライバの一例を模式的に示した平面図である。 本発明者らが検討したＬＣＤドライバの要部を模式的に示した平面図である。 本発明者らが検討したＬＣＤドライバの内部回路および保護素子の接続の一例を模式的に示した平面図である。 本発明者らが検討したＬＣＤドライバの内部回路および保護素子の接続の他の一例を模式的に示した平面図である。 本発明に係るＬＣＤドライバを備えたシステムの一例としての携帯電話器の全体構成を示すブロック図である。
符号の説明
１ 半導体装置
２ スクライブ領域
３ 素子領域
４ 素子領域
５ 素子分離領域
６ 素子領域
７ 内部回路
８ 信号配線
９ 電極パッド
９ａ 電極パッド
９ｂ 電極パッド
９ｃ 電極パッド
９ｄ 電極パッド
１０ 信号配線領域
１１ 保護素子
１２ 保護素子
１３ 配線
１４ ダミー配線
１５ ダミー配線領域
１６ バンプ
２１ 半導体基板
２２ 素子分離部
２３ 拡散層
２４ ウエル
２５ 層間絶縁膜
２６ 下地金属膜
２７ 電源配線
２８ 電源配線領域
２９ 取り出し口
１０１ ＬＣＤパネル
１０２ 基板
１０３ ＬＣＤ表示領域（液晶表示領域）
１０４ ＬＣＤドライバ
１０５ 基板配線
１０６ 半導体基板
１０７ 内部回路
１０８ 内部回路
１０９ 電極パッド
１１０ 電極パッド
１１１ 信号配線
１１２ 信号配線領域
１１３ スクライブ領域
１１４ 素子領域
１１５ 素子領域
１１６ 素子領域
１１７ 素子分離領域
１１８ 保護素子
１１９ 保護素子
１２０ 配線
２３０ 画像信号処理回路
２４１ 音声インタフェース
２４２ 高周波インタフェース
２５０ ベースバンド部
２５１ 音声信号処理回路
２５２ ＡＳＩＣ
２５３ マイコン
２６０ アプリケーションプロセッサ
２７０ 電源用ＩＣ
２８１、２８２ メモリ
２９１ システムバス
２９２ 表示データバス
３１０ アンテナ
３２０ スピーカ
３３０ マイクロホン
３４０ 固体撮像素子
Ｈ１ コンタクトホール
Ｈ２ コンタクトホール
Ｈ３ コンタクトホール
Ｈ４ コンタクトホール
Ｍ１ 配線層
Ｍ２ 配線層
Ｍ３ 配線層
Ｍ４ 配線層
Ｐ１ ピッチ
Ｐ２ ピッチ

Claims (9)

  1. 主面を有する長方形状の半導体基板と、
    前記半導体基板の第１長辺に沿って、前記主面上に形成された複数の入力用電極パッドと、
    前記第１長辺に対向する前記半導体基板の第２長辺に沿って、前記主面上に形成された複数の出力用電極パッドと、
    前記複数の入力用電極パッドと前記複数の出力用電極パッドの間に形成され、前記複数の出力用電極パッドに所定の出力信号を供給するための内部回路と、
    前記内部回路を静電破壊から保護するための複数の保護素子であって、前記複数の出力用電極パッドの各々に対応して電気的に接続された前記複数の保護素子と、
    一端部が前記内部回路に接続され、他端部が前記複数の保護素子に接続された複数の信号配線であって、前記所定の出力信号を前記出力用電極パッドに供給するための前記複数の信号配線と、
    前記複数の保護素子上に形成され、前記出力用電極パッドの下部に形成され、かつ、前記複数の保護素子と前記内部回路とは接続しない複数のダミー配線と、
    を有し、
    前記複数の保護素子は、対応する前記複数の出力用電極パッドの下部の前記半導体基板の主面に形成され、
    前記複数の信号配線の他端部は、前記複数の保護素子が形成された領域上であって、かつ、前記複数の出力用電極パッドの下部において、対応する前記複数の保護素子と電気的に接続され、
    前記半導体基板の長辺方向において、前記半導体基板の周縁部に配置される前記複数のダミー配線の数は、前記半導体基板の中央部に形成される前記複数のダミー配線の数よりも多いことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記複数の保護素子の各々は、前記第２長辺側に形成された第１保護素子と、前記内部回路側に形成された第２保護素子とを有し、前記複数の信号配線の他端部は、前記第１保護素子上に配置されていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１保護素子は、前記半導体基板の主面に形成されたｎ型ウエル層と前記ｎ型ウエル層中に形成されたｐ型半導体層とによって形成されたｐｎ接合ダイオードであり、前記第２保護素子は、前記半導体基板の主面に形成されたｐ型ウエル層と前記ｐ型ウエル層中に形成されたｎ型半導体層とによって形成されたｐｎ接合ダイオードであることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記ｎ型ウエル層には、電源電位が供給され、前記ｐ型ウエル層には、接地電位が供給されていることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第１保護素子の前記ｐ型半導体層と前記第２保護素子の前記ｎ型半導体層は、その上部に形成された第１配線層により共通接続され、前記複数の信号配線は、前記第１配線層よりも上層の配線層で形成され、前記複数の信号配線の他端部は、前記第１配線層上に形成された絶縁膜の開口を介して、前記第１配線層に接続されていることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記複数の出力用電極パッドの各々と前記第１配線層とを接続する第２配線層とを更に有し、前記第２配線層は、前記第１配線層及び前記複数の信号配線と同層で形成された複数層の配線で形成され、前記第２配線層は、前記複数の信号配線の他端部よりも前記第２長辺に近い側に形成されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記複数の出力用電極パッド及び前記複数の入力用電極パッドは、最上層の配線層により形成されていることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    前記複数の出力用電極パッドは、平面視において、千鳥状に配置されていることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、
    前記内部回路は、ＬＣＤドライバ回路であることを特徴とする半導体装置。
JP2005037129A 2005-02-15 2005-02-15 半導体装置 Expired - Fee Related JP4846244B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2005037129A JP4846244B2 (ja) 2005-02-15 2005-02-15 半導体装置
TW095102051A TWI430431B (zh) 2005-02-15 2006-01-19 半導體裝置
KR1020060014124A KR20060092093A (ko) 2005-02-15 2006-02-14 반도체 장치
CN201010142391A CN101807573A (zh) 2005-02-15 2006-02-14 半导体器件
CN2006100074814A CN1822366B (zh) 2005-02-15 2006-02-14 半导体器件
US11/353,156 US7629652B2 (en) 2005-02-15 2006-02-14 Semiconductor device with signal wirings that pass through under the output electrode pads and dummy wirings near the peripheral portion
US12/620,850 US8294214B2 (en) 2005-02-15 2009-11-18 Semiconductor device with signal wirings and dummy wirings that pass through under electrode pads and in which the number of dummy wirings near the peripheral portion of the device being greater than at a more centrally located portion

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005037129A JP4846244B2 (ja) 2005-02-15 2005-02-15 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011161526A Division JP5272052B2 (ja) 2011-07-25 2011-07-25 半導体装置

Publications (3)

Publication Number Publication Date
JP2006228770A JP2006228770A (ja) 2006-08-31
JP2006228770A5 JP2006228770A5 (ja) 2008-03-21
JP4846244B2 true JP4846244B2 (ja) 2011-12-28

Family

ID=36814810

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005037129A Expired - Fee Related JP4846244B2 (ja) 2005-02-15 2005-02-15 半導体装置

Country Status (5)

Country Link
US (2) US7629652B2 (ja)
JP (1) JP4846244B2 (ja)
KR (1) KR20060092093A (ja)
CN (2) CN101807573A (ja)
TW (1) TWI430431B (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4846244B2 (ja) * 2005-02-15 2011-12-28 ルネサスエレクトロニクス株式会社 半導体装置
JP4151688B2 (ja) 2005-06-30 2008-09-17 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010334B2 (ja) * 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4951902B2 (ja) * 2005-06-30 2012-06-13 セイコーエプソン株式会社 集積回路装置及び電子機器
KR100828792B1 (ko) 2005-06-30 2008-05-09 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기
JP4010335B2 (ja) 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4552776B2 (ja) * 2005-06-30 2010-09-29 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4010336B2 (ja) 2005-06-30 2007-11-21 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4186970B2 (ja) 2005-06-30 2008-11-26 セイコーエプソン株式会社 集積回路装置及び電子機器
US7755587B2 (en) 2005-06-30 2010-07-13 Seiko Epson Corporation Integrated circuit device and electronic instrument
JP4661400B2 (ja) 2005-06-30 2011-03-30 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4830371B2 (ja) 2005-06-30 2011-12-07 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4665677B2 (ja) 2005-09-09 2011-04-06 セイコーエプソン株式会社 集積回路装置及び電子機器
JP4586739B2 (ja) 2006-02-10 2010-11-24 セイコーエプソン株式会社 半導体集積回路及び電子機器
JP5123510B2 (ja) * 2006-09-28 2013-01-23 ルネサスエレクトロニクス株式会社 半導体装置
JP4882700B2 (ja) * 2006-11-22 2012-02-22 セイコーエプソン株式会社 集積回路装置及び電子機器
JP5147234B2 (ja) * 2006-12-28 2013-02-20 パナソニック株式会社 半導体集積回路装置
JP5234717B2 (ja) * 2007-03-20 2013-07-10 ローム株式会社 半導体集積回路装置
JP5097096B2 (ja) * 2007-12-28 2012-12-12 パナソニック株式会社 半導体集積回路
JP5301231B2 (ja) * 2008-09-30 2013-09-25 株式会社テラミクロス 半導体装置
JP5395407B2 (ja) * 2008-11-12 2014-01-22 ルネサスエレクトロニクス株式会社 表示装置駆動用半導体集積回路装置および表示装置駆動用半導体集積回路装置の製造方法
JP2010224084A (ja) * 2009-03-23 2010-10-07 Hitachi Displays Ltd 液晶表示装置
JP5503208B2 (ja) 2009-07-24 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置
JP5315186B2 (ja) 2009-09-18 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5746494B2 (ja) * 2010-11-24 2015-07-08 ルネサスエレクトロニクス株式会社 半導体装置、液晶ディスプレイパネル及び携帯情報端末
US9799587B2 (en) * 2011-05-24 2017-10-24 Sony Corporation Semiconductor device
CN104715082A (zh) * 2013-12-12 2015-06-17 北京华大九天软件有限公司 一种平板显示器设计中通过重复的特征形状实现窄边框布线轮廓的翼状布线方法
KR102272214B1 (ko) * 2015-01-14 2021-07-02 삼성디스플레이 주식회사 표시 장치
JP6664897B2 (ja) * 2015-07-22 2020-03-13 ルネサスエレクトロニクス株式会社 半導体装置
JP2018142688A (ja) * 2017-02-28 2018-09-13 株式会社村田製作所 半導体装置
CN108511411B (zh) 2017-02-28 2021-09-10 株式会社村田制作所 半导体装置
US11227862B2 (en) 2017-02-28 2022-01-18 Murata Manufacturing Co., Ltd. Semiconductor device
CN109377874B (zh) * 2018-12-21 2021-07-09 上海中航光电子有限公司 显示面板和显示装置
JP7451362B2 (ja) 2020-09-11 2024-03-18 キオクシア株式会社 半導体装置及び配線構造

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07153844A (ja) * 1993-12-01 1995-06-16 Nec Corp 半導体集積回路装置
US5514892A (en) * 1994-09-30 1996-05-07 Motorola, Inc. Electrostatic discharge protection device
JP3509875B2 (ja) * 1995-06-16 2004-03-22 株式会社 日立製作所 狭額縁に適した液晶表示装置
KR100197989B1 (ko) * 1996-06-24 1999-06-15 김영환 정전기 보호회로를 구비한 반도체장치
JP3948822B2 (ja) * 1998-04-21 2007-07-25 ローム株式会社 半導体集積回路
JP3693843B2 (ja) * 1999-02-25 2005-09-14 株式会社日立製作所 液晶表示装置
US6825504B2 (en) * 1999-05-03 2004-11-30 Hitachi, Ltd. Semiconductor integrated circuit device and method of manufacturing the same
JP4017060B2 (ja) * 2000-09-06 2007-12-05 株式会社ルネサステクノロジ 半導体装置
JP4298179B2 (ja) 2001-02-13 2009-07-15 セイコーインスツル株式会社 半導体装置
JP4907797B2 (ja) * 2001-08-21 2012-04-04 ルネサスエレクトロニクス株式会社 半導体集積回路および液晶表示装置
TW200305272A (en) * 2002-03-29 2003-10-16 Sanyo Electric Co Semiconductor integrated circuit device
JP2004006691A (ja) * 2002-03-29 2004-01-08 Sanyo Electric Co Ltd 半導体集積回路装置
JP4445189B2 (ja) * 2002-08-29 2010-04-07 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2004296998A (ja) * 2003-03-28 2004-10-21 Matsushita Electric Ind Co Ltd 半導体装置
JP4428504B2 (ja) * 2003-04-23 2010-03-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP5008840B2 (ja) * 2004-07-02 2012-08-22 ローム株式会社 半導体装置
JP4846244B2 (ja) * 2005-02-15 2011-12-28 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20060180864A1 (en) 2006-08-17
CN1822366A (zh) 2006-08-23
TW200723498A (en) 2007-06-16
KR20060092093A (ko) 2006-08-22
CN1822366B (zh) 2010-05-12
TWI430431B (zh) 2014-03-11
US7629652B2 (en) 2009-12-08
US20100059882A1 (en) 2010-03-11
US8294214B2 (en) 2012-10-23
JP2006228770A (ja) 2006-08-31
CN101807573A (zh) 2010-08-18

Similar Documents

Publication Publication Date Title
JP4846244B2 (ja) 半導体装置
CN101593742B (zh) 半导体器件及其制造方法
TWI459483B (zh) Manufacturing method of semiconductor device
JP4094656B2 (ja) 半導体装置
US7915744B2 (en) Bond pad structures and semiconductor devices using the same
US7253531B1 (en) Semiconductor bonding pad structure
KR102714981B1 (ko) 집적회로 칩과 이를 포함하는 집적회로 패키지 및 디스플레이 장치
US11721640B2 (en) Integrated circuit chip, integrated circuit package and display apparatus including the integrated circuit chip
US9196580B2 (en) Semiconductor device and semiconductor package containing the same
JP5272052B2 (ja) 半導体装置
US6762499B2 (en) Semiconductor integrated device
US11088113B2 (en) Semiconductor storage device and method of manufacturing the same
JP4890827B2 (ja) 半導体装置
JP4585564B2 (ja) 半導体装置
JP3922046B2 (ja) 半導体集積回路装置
JP2005012209A (ja) 半導体装置の信号バスラインレイアウト構造及びその方法
JP2011258743A (ja) 半導体チップ及び半導体装置
JP2011023746A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080204

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080204

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110524

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110725

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110913

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111012

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141021

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4846244

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D03

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees