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JP4445189B2 - 半導体装置およびその製造方法 - Google Patents

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JP4445189B2
JP4445189B2 JP2002250537A JP2002250537A JP4445189B2 JP 4445189 B2 JP4445189 B2 JP 4445189B2 JP 2002250537 A JP2002250537 A JP 2002250537A JP 2002250537 A JP2002250537 A JP 2002250537A JP 4445189 B2 JP4445189 B2 JP 4445189B2
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semiconductor device
wiring
electrode pads
manufacturing
pad
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卓 金岡
政司 佐原
吉生 深山
雄太郎 江畑
和久 樋口
幸二 藤嶋
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Renesas Technology Corp
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Renesas Technology Corp
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、突起電極を有する半導体装置およびその製造技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
例えばＬＣＤ（Liquid Crystal Display）ドライバのように多ピンの半導体装置では、電極パッド数の増加によりチップサイズが増大する問題がある。これは、半導体チップ内の集積回路の電極を引き出す電極パッドの寸法は、接合強度の確保、接合精度あるいは半導体チップを実装する側の規格等により、素子や配線の寸法縮小に比べてあまり小さくできないことから、電極パッドの数や寸法によりチップサイズが決まってしまうことが原因である。そこで、多ピンの半導体装置では、例えば電極パッドを半導体チップのより内側の素子や配線等が配置されている領域（アクティブ領域）に配置する方式が採用されつつある。
【０００３】
なお、突起電極を有する半導体装置については、例えば特許第３０２２５６５号公報に開示があり、電極パッドの下方にダミーパターンを配置する技術が開示されている。
【０００４】
【発明が解決しようとする課題】
ところが、上記アクティブ領域に電極パッドを配置する構造においては、以下の新規な課題があることを本発明者が初めて見出した。
【０００５】
すなわち、電極パッドの下方に素子や配線等が形成されており、電極パッドの下方の構造が各電極パッドによって異なるために、隣り合う電極パッド同士であっても、また、バンプの厚さが均一であっても、半導体チップの主面内における電極パッドの高さ、すなわち、電極パッドに接合される突起電極の高さが不均一になってしまう結果、半導体チップの電極パッドと半導体チップを実装する実装体の配線との間で接合不良が発生するという問題がある。
【０００６】
本発明の目的は、半導体チップの主面内の複数の電極パッドの高さを揃えるようにすることのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、本発明は、半導体チップの主面の素子や配線等が配置された領域に配置された複数の電極パッドの下地の構造が均一になるようにしたものである。
【００１０】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。以下、本発明の実施の形態を図面に基づき説明する。
【００１１】
（実施の形態１）
本実施の形態では、半導体チップの素子または配線が配置されたアクティブ領域に複数の電極パッド（以下、単にパッドという）を配置するアクティブ・オン・パッド構成の半導体装置において、上記複数のパッドの各々の下層の構造が均一になるようにされている。具体的には、第１に、各パッド領域内に配置されるパッド下層の配線の占有率（配線占有率）が各配線層毎に均一になるようにする。そのために、同一配線層の複数のパッド領域のうち、配線占有率が他のパッド領域の配線占有率と比べて少ない箇所ではダミー配線を配置する。また、同一配線層の複数のパッド領域のうち、配線占有率が他のパッド領域の配線占有率に比べて多い箇所では配線にスリット（配線の一部を除去した領域）を形成する。また、第２に、半導体チップの全てのパッド、すなわち、集積回路用のパッドと、ダミーパッドとの下層に活性領域を配置する。
【００１２】
まず、上記ダミー配線の配置例を説明する。図１〜図３は、パッドＰＤ１〜ＰＤ３の下層の所定同一配線層における配線ＭＸａ，ＭＸｂ，ＭＸｃ，ＭＸｄ，ＭＸｅの要部平面図の一例を示している。また、図４〜図６は、図１〜図３の配線ＭＸａ〜ＭＸｅのＹ１−Ｙ１線、Ｙ２−Ｙ２線およびＹ３−Ｙ３線の断面図を示している。パッドＰＤ１〜ＰＤ３は、上記バンプが接合される部分であり、同一の半導体チップのアクティブ領域の異なる位置に配置されている。各パッドＰＤ１〜ＰＤ３の平面寸法および平面形状は等しい。配線ＭＸａ，ＭＸｂ，ＭＸｃ，ＭＸｄは半導体チップの集積回路の構成に必要とされる信号または電源用の配線を示し、配線ＭＸｅは半導体チップの集積回路の構成には必要とされないダミー配線を示している。いずれの配線ＭＸａ〜ＭＸｅも、例えばアルミニウム等を主体とする金属膜またはアルミニウム等を主体とする金属膜と他の導体膜との積層導体膜（例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム等を主体とする金属膜および窒化チタンを下層から順に堆積した積層導体膜）をフォトリソグラフィ技術およびエッチング技術によりパターニングすることで絶縁膜ＩＳａ上に形成され、絶縁膜ＩＳｂで覆われている。ここでは、図３および図６に示すように、パッドＰＤ３領域の本来、配線が配置されない領域にダミー用の配線ＭＸｅが配置されている。これにより、パッドＰＤ３領域内の下層配線の占有率が、図１および図２のパッドＰＤ１，ＰＤ２領域内の下層配線の占有率と等しくなるようにされている。このため、図１〜図３のパッドＰＤ１〜ＰＤ３領域内の下地の絶縁膜ＩＳｂの上面の高さを図４〜図６に示すように揃えるようにすることができる。また、各パッドＰＤ１〜ＰＤ３領域内の下地の絶縁膜ＩＳｂの上面部分の平坦性を向上させることができる。
【００１３】
ここで図３のダミー用の配線ＭＸｅは、他の配線と電気的に接続されていないフローティング状態の配線を想定しているが、ダミー配線は、集積回路の構成に必要とされる配線（ここでは配線ＭＸｄ等）の一部をダミー配線の配置が必要とされる領域に延在させることで形成しても良い。この場合、配線自体はダミー配線ではないが、本実施の形態では、本来、配線を配置する必要性のない領域に本実施の形態の目的達成のために延在された配線部分をダミーとして捉えるものとする。また、図７および図８は、ダミー用の配線の配置の変形例を示している。図７は図１〜図６で示した配線と同一層の配線の要部平面図の一例を示し、図８は図７の配線のＹ４−Ｙ４線の断面図を示している。パッドＰＤ４は、図１〜図３のパッドＰＤ１〜ＰＤ３が配置された半導体チップの異なるアクティブ領域に配置されたパッドを示しており、その平面寸法および平面形状はパッドＰＤ１〜ＰＤ３と等しい。配線ＭＸｆ，ＭＸｇは、半導体チップの集積回路の構成に必要とされる信号または電源用の配線を示し、配線ＭＸｈはダミー配線を示している。この場合、パッドＰＤ４領域内の下層の配線ＭＸｆ，ＭＸｇの占有率は図１〜図３とほぼ等しく、配線占有率を揃えるという観点からはダミー配線を必要としないので、パッドＰＤ４の領域内にはダミー配線が配置されていない。ここでは、ダミー用の配線ＭＸｈが、パッドＰＤ４の外周近傍に配置されている。このダミー用の配線ＭＸｈを配置しないと、パッドＰＤ４の外周近傍の絶縁膜ＩＳｂの上面が窪み、段差が生じるが、パッドＰＤ４に接合されるバンプの平面積はパッドＰＤ４よりも若干大きいので、上記パッドＰＤ４の外周近傍の絶縁膜ＩＳｂ上面の段差がバンプ電極上面に反映され、バンプの天辺の平坦性が損なわれ、また、他のバンプの天辺の高さよりも低くなる場合が生じる。そこで、パッドＰＤ４の外周近傍にダミー用の配線ＭＸｈを配置することにより、パッドＰＤ４の外周部の絶縁膜ＩＳｂ上面に段差が形成されるのを防止でき、パッドＰＤ４の上面の平坦性を向上させ、パッドＰＤ４の高さを確保することができるので、パッドＰＤ４に接合されるバンプの天辺の高さを他のバンプの天辺の高さと等しくなるようにすることができる。なお、バンプの厚さが均一に形成される。すなわち、バンプの厚さのバラツキはほとんど無視できる。
【００１４】
次に、上記スリットの配置例について説明する。図９〜図１１は、パッドＰＤ５〜ＰＤ７の下層の所定同一配線層における配線ＭＸｉ，ＭＸｊ，ＭＸｋ，ＭＸｍの要部平面図の一例を示している。また、図１２〜図１４は、図９〜図１１の配線ＭＸｉ，ＭＸｊ，ＭＸｋ，ＭＸｍのＹ５−Ｙ５線、Ｙ６−Ｙ６線およびＹ７−Ｙ７線の断面図を示している。パッドＰＤ５〜ＰＤ７は、上記パッドＰＤ１〜ＰＤ３と同様なので説明を省略する。配線ＭＸｉ，ＭＸｊ，ＭＸｋ，ＭＸｍは、半導体チップの集積回路の構成に必要とされる信号または電源用の配線を示している。配線ＭＸｉ，ＭＸｊ，ＭＸｋ，ＭＸｍの材料や形成方法等は、上記配線ＭＸａ等と同じである。ここでは、図１０、図１１、図１３および図１４に示すように、配線ＭＸｋ，ＭＸｍの一部にスリットＳＬが形成されている。スリットＳＬは、配線ＭＸｋ，ＭＸｍの一部を除去することで形成されている。これにより、パッドＰＤ６，ＰＤ７領域内の下層配線の占有率が、図９のパッドＰＤ５領域内の下層配線の占有率と等しくなるようにされている。このため、図９〜図１１のパッドＰＤ５〜ＰＤ７領域内の下地の絶縁膜ＩＳｂの上面の高さを図１２〜図１４に示すように揃えるようにすることができる。また、各パッドＰＤ５〜ＰＤ７領域内の下地の絶縁膜ＩＳｂの上面部分の平坦性を向上させることができる。スリットＳＬは、図１０のように配線ＭＸｋの中央に形成しても良いし、図１１のように配線ＭＸｍの外周から中央に向かって延びるように形成しても良い。ここでは、図１０および図１１のスリットＳＬが図９の配線ＭＸｉ，ＭＸｊの隣接間の隙間の位置に合うように形成されている。これにより、パッドＰＤ５〜ＰＤ７の下地の状態をさらに同じような状態にすることができるので、パッドＰＤ５〜ＰＤ７領域内の下地の絶縁膜ＩＳｂの上面の高さおよび平坦性をさらに揃えることができる。
【００１５】
また、図１５および図１６はスリットＳＬの変形例を示している。図１５では、スリットＳＬの配線中央側端部を図１５の下方向に折り曲げて延在させた例を示している。また、図１６では、図１６の上下方向（パッドＰＤ６の長手方向）に延在する複数のスリットＳＬを互いに平行になるように形成した例を示している。また、図１７〜図１９は、パッドＰＤ８〜ＰＤ１０の下層の所定同一配線層における配線ＭＸｎ，ＭＸｐ，ＭＸｑ，ＭＸｒ，ＭＸｓの要部平面図の一例を示している。パッドＰＤ８〜ＰＤ１０は、上記パッドＰＤ１〜ＰＤ３と同様なので説明を省略する。配線ＭＸｎ，ＭＸｐ，ＭＸｑ，ＭＸｒ，ＭＸｓは、半導体チップの集積回路の構成に必要とされる信号または電源用の配線を示しており、その材料や形成方法等は、上記配線ＭＸａ等と同じである。ここでは、図１８および図１９に示すように、スリットＳＬが図１７の配線ＭＸｎ，ＭＸｐ，ＭＸｑの隣接間の隙間の位置に合うように形成されている。図１９では、スリットＳＬが枠状に形成されている。なお、上記パッドＰＤ１〜ＰＤ１０は、半導体チップの集積回路の構成に必要とされる信号または電源用のパッドの場合もあるし、上記集積回路の構成自体には必要とされないダミーパッドの場合もある。
【００１６】
このように本実施の形態では、ダミー配線やスリットを形成することにより、半導体チップの主面の全てのパッド領域内に配置されるパッド下層の配線の占有率が各配線層毎に均一になるようにされている。図２０は、パッド領域内の下層配線の占有率について、本発明者が検討した技術（改善前）と、本実施の形態の技術（改善後）とを比較して例示した図である。改善前では、第１層配線Ｍ１、第２層配線Ｍ２および第３層配線Ｍ３のそれぞれの配線層で、各パッドＰＤ１〜ＰＤｎの領域内の配線面積占有率にばらつきがある。あるいはパッドＰＤ１〜ＰＤｎの下層に活性領域が有ったり無かったりする箇所がある。これらの理由からパッドＰＤ１〜ＰＤｎ毎に下地の段差に違いが生じる結果、パッドＰＤ１〜ＰＤｎの高さにばらつきが生じる。半導体装置の製造工程では、例えば露光処理やエッチングを良好に行うために配線の下地の絶縁膜に対してエッチバック処理を施して平坦にしている。このため、露光処理やエッチングに対する観点からは下地の絶縁膜の上面の平坦性が充分に得られているが、パッドＰＤ１〜ＰＤｎの高さという観点からは、上記のようなエッチバック処理を施していてもパッドＰＤ１〜ＰＤｎの領域内の配線占有面積率のばらつきや活性領域の有無によりパッドＰＤ１〜ＰＤｎの高さのばらつきが大きくなってしまう場合がある。また、パッドＰＤ１〜ＰＤｎがアクティブ領域に配置されていることから、パッドＰＤ１〜ＰＤｎの下層にベタ配線を設けることにより下地の絶縁膜上面の平坦性を確保するという手法を採用することはできない。
【００１７】
これに対して、本実施の形態（改善後）では、第１層配線Ｍ１、第２層配線Ｍ２および第３層配線Ｍ３のそれぞれの配線層毎に、各パッドＰＤ１〜ＰＤｎの領域内の配線面積占有率が均一になるようにされている。また、全てのパッドＰＤ１〜ＰＤｎの下に活性領域を配置する。これらにより、半導体チップの主面内（半導体装置の製造工程ではウエハの主面内）の複数のパッドの下地の状態をほぼ揃えることができるので、複数のパッドの上面の高さをほぼ均一にすることができる。このため、その各パッドに接合されるバンプ（突起電極）の天辺の高さをほぼ均一にすることができる。また、各パッドの上面の平坦性を向上できるので、これに接合されるバンプの天辺の平坦性を向上させることができる。したがって、半導体チップの複数のパッドと半導体チップを実装する実装体の複数の配線とをバンプを介して不具合無く良好に接続することが可能となる。また、各パッド下層の配線の形状、寸法、パターン配置位置および配置ピッチ等も互いに等しくなるように形成することが好ましい。これにより、複数のパッドの下地の状態をさらに揃えることができ、複数のパッドの上面の高さおよび平坦性をさらに均一にすることができるので、その各パッドに接合されるバンプの天辺の高さおよび平坦性をさらに均一にすることができる。
【００１８】
このように、本実施の形態においては、複数のパッドの上面の高さおよび平坦性をさらに均一にするため、複数のパッドの下地の状態を均一に揃えるようにしているが、完全に均一でない場合においても、ある程度の誤差の範囲内であればこの効果は失われるものではない。好ましくは、各パッド下の配線占有率がおよそ１０％程度、より好ましくは５％程度の範囲内の誤差であればパッドの上面の高さおよび平坦性をほぼ均一なものとすることができる。
【００１９】
また、本実施の形態においては、各パッド下の配線層を第１層配線Ｍ１、第２層配線Ｍ２および第３層配線Ｍ３で記しているが、各配線層の配線占有率はおよそ５０％以上であることが好ましい。これは、各パッド下に絶縁膜が多い場合、上面が窪み、段差が生じやすくなるが、絶縁膜よりも硬性の金属層を多く配置することで段差の変動が少なくなり、パッドの上面の高さおよび平坦性を均一にしやすくするためである。
【００２０】
次に、上記活性領域の配置について説明する。図２１および図２２は、パッドＰＤ１１，ＰＤ１２の下層の半導体基板（以下、単に基板という）１Ｓの要部平面図の一例を示している。また、図２３および図２４は、図２１および図２２のＹ８−Ｙ８線および９−Ｙ９線の断面図を示している。図２１および図２２では図面を見易くするため分離部２にハッチングを付す。この分離部２はたとえば基板１Ｓを酸化することで形成されるＬＯＣＯＳ（Local Oxidization of Silicon）、あるいは基板１Ｓに溝を形成し、その溝に絶縁膜を埋め込んで形成されたＳＴＩ（Shallow Trench Isolation）等であり、各活性領域を絶縁分離するために形成されている。パッドＰＤ１１は、半導体チップの集積回路の構成に必要とされる信号または電源用のパッドである。パッドＰＤ１１の下層には所定の素子が形成される活性領域Ｌａが配置されている。一方、パッドＰＤ１２は、半導体チップの集積回路の構成には必要とされないダミーパッドである。ここでは、ダミー用のパッドＰＤ１２の平面寸法が、上記パッドＰＤ１１よりも大きい場合が例示されている。このダミー用のパッドＰＤ１２の下層にも活性領域Ｌｂが配置されている。この活性領域Ｌｂは、所定の素子を形成するために配置されたものではなく、上記のように半導体チップの複数のパッドの上面高さ（すなわち、複数のバンプの天辺の高さ）を揃えるために設けられたダミー用の活性領域である。このようにダミー用のパッドＰＤ１２を含む全てのパッドの下層に活性領域を配置することにより、全てのパッドの下地の絶縁膜上面における平坦性および高さを揃え易くすることができる。すなわち、複数のパッドの下地の状態をさらに揃えることができ、複数のパッドの上面の高さおよび平坦性をさらに均一にすることができるので、その各パッドに接合されるバンプの天辺の高さおよび平坦性をさらに均一にすることができる。
【００２１】
次に、本実施の形態の半導体装置の具体的な適用例を説明する。図２５は、本実施の形態の半導体装置を構成する半導体チップ１Ｃの全体平面図の一例を示している。この半導体チップ１Ｃは、例えば細長い長方形状に形成された基板１Ｓを有しており、その主面には、例えば液晶表示装置（ＬＣＤ：Liquid Crystal Display）を駆動するＬＣＤドライバ回路が形成されている。このＬＣＤドライバ回路は、ＬＣＤのセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、ゲート駆動回路３、ソース駆動回路４、液晶駆動回路５、グラフィックＲＡＭ（Random Access Memory）６および周辺回路７を有している。半導体チップ１Ｃの外周近傍には、上記した複数のパッドＰＤが半導体チップ１Ｃの外周に沿って所定の間隔毎に配置されている。これら複数のパッドＰＤは、半導体チップ１Ｃの素子や配線が配置されたアクティブ領域上に配置されている。これら複数のパッドＰＤの中には集積回路の構成に必要な集積回路用のパッドと、その他に集積回路の構成には必要とされないダミーパッドとが存在する。半導体チップ１Ｃの１つの長辺および２つの短辺近傍には、上記パッドＰＤが千鳥配置されている。この千鳥配置されている複数のパッドは、主としてゲート出力信号用およびソース出力信号用のパッドである。半導体チップ１Ｃの長辺の中央の千鳥配置された複数のパッドＰＤがソース出力信号用のパッドであり、半導体チップ１Ｃの長辺の両角近傍側および半導体チップ１Ｃの両短辺の千鳥配置された複数のパッドＰＤがゲート出力信号用のパッドである。このような千鳥配置により、半導体チップ１Ｃのサイズ増大を抑えつつ、多くの数を必要とするゲート出力信号やソース出力信号用のパッドを配置することができる。すなわち、チップサイズを縮小させ、かつパッド（ピン）数を増やすことができる。また、半導体チップ１Ｃの他方の長辺近傍に千鳥配置ではなく並んで配置された複数のパッドＰＤは、デジタル入力信号またはアナログ入力信号用のパッドである。また、半導体チップ１Ｃの四隅近傍には、平面寸法が相対的に大きなパッドＰＤが配置されている。この相対的に大きなパッドＰＤは、コーナーダミーパッドである。相対的に小さなパッドＰＤの平面寸法は、例えば３５μｍ×５０μｍ程度である。また、相対的に大きなパッドＰＤ（コーナーダミーパッド）の平面寸法は、例えば８０μｍ×８０μｍ程度である。また、パッドＰＤの隣接ピッチは、例えば３０μｍ〜５０μｍ程度である。また、パッドＰＤの総数は、例えば８００個程度である。
【００２２】
次に、本実施の形態の半導体装置における上記パッドＰＤの下層の状態を図２６〜図４５により説明する。ここでは、第３層配線構造を有する半導体装置を例示している。最上の第３配線層に上記パッドＰＤが形成されている。図２６〜図３１は、パッドＰＤ１３〜ＰＤ１８（ＰＤ）の直下の第２配線層における配線Ｍ２の要部平面図の一例を示し、図３２〜図３７は、上記図２６〜図３１と同じパッドＰＤ１３〜ＰＤ１８（ＰＤ）の下層の第１配線層における配線Ｍ１の要部平面図の一例を示し、図３８〜図４３は、上記図２６〜図３１と同じパッドＰＤ１３〜ＰＤ１８（ＰＤ）の下層の基板主面の要部平面図の一例を示している。また、図４４は、図２７、図３３および図３９のＹ１０−Ｙ１０線の断面図を示し、図４５は、図２９、図３５および図４１のＹ１１−Ｙ１１線の断面図を示している。パッドＰＤ１３，ＰＤ１４は、例えばゲート出力信号用のパッドＰＤである。パッドＰＤ１３は、千鳥配置されたパッドのうちの外側（半導体チップ１Ｃの外周により近い側）のパッドを示し、パッドＰＤ１４は千鳥配置されたパッドのうちの内側（半導体チップ１Ｃの中心により近い側）のパッドを示している。パッドＰＤ１５は、例えばソース出力信号用のパッドＰＤであって、千鳥配置されたパッドのうちの内側のパッドを示している。パッドＰＤ１６は、例えば上記コーナーダミーパッドである。パッドＰＤ１７，ＰＤ１８は、例えばアナログ入力信号用のパッドＰＤである。なお、ここでは説明のため一部のパッドＰＤ１３〜ＰＤ１８を抜き出して示したが、実際には全てのパッドＰＤに対して本実施の形態の構成が適用されている。また、図面を見易くするため第１層配線Ｍ１、第２層配線Ｍ２および分離部２にハッチングを付した。
【００２３】
まず、パッドＰＤ１３〜ＰＤ１８の直下の第２層配線Ｍ２について図２６〜図３１により説明する。パッドＰＤ１３〜ＰＤ１８の直下の第２層配線Ｍ２では、例えば形状、寸法および配線パターンの位置関係等が、図２６と図２７の第２層配線Ｍ２や図３０と図３１の第２層配線Ｍ２のように、同じになるように、あるいは似せて形成されている。また、パッドＰＤ直下の第２層配線Ｍ２同士の形状、寸法または配線パターンの位置関係が異なっていても、複数のパッドＰＤ１３〜ＰＤ１８領域内の第２層配線Ｍ２の占有率（配線占有率）が等しくなるようにスリットＳＬやダミー配線が形成されている領域もある。なお、パッドＰＤ領域内の第２層配線Ｍ２の中には、実際に半導体チップの集積回路の構成に必要な第２層配線Ｍ２と、その他に、集積回路の構成自体には必要とされないが上記したパッド領域内の占有率が等しくなるようにする観点から配置されたダミー用の第２層配線Ｍ２（配線全体がダミーでありフローティング状態とされている場合の他、集積回路用の配線の一部で形成されている場合もある）が存在する場合もある。
【００２４】
次に、パッドＰＤ１３〜ＰＤ１８の下層の第１層配線Ｍ１について図３２〜図３７により説明する。パッドＰＤ１３〜ＰＤ１８の下層の第１層配線Ｍ１でも、例えば形状、寸法および配線パターンの位置関係等が、図３２と図３３の第１層配線Ｍ１や図３６と図３７の第１層配線Ｍ１のように、同じになるように、あるいは似せて形成されている。また、形状、寸法または配線パターンの位置関係が異なっていても、複数のパッドＰＤ１３〜ＰＤ１８領域内の第１層配線Ｍ１の占有率（配線占有率）が等しくなるようにスリットＳＬやダミー配線が形成されている領域もある。なお、パッドＰＤ領域内の第１層配線Ｍ１の中にも、実際に半導体チップの集積回路の構成に必要な第１層配線Ｍ１と、その他に、集積回路の構成自体には必要とされないが上記したパッド領域内の占有率が等しくなるようにする観点から配置されたダミー用の第１層配線Ｍ１（配線全体がダミーでありフローティング状態とされている場合の他、集積回路用の配線の一部で形成されている場合もある）が存在する場合もある。
【００２５】
このように、本実施の形態では、パッドＰＤ下の全ての配線層においてその配線層（ここでは第１、第２配線層）毎に、パッドＰＤ領域内の配線の占有率が均一になるようにしたことにより、半導体チップ１Ｃの主面内の複数のパッドＰＤの上面の高さをほぼ均一にすることができる。このため、その各パッドＰＤに接合されるバンプの天辺の高さをほぼ均一にすることができる。また、各パッドＰＤの上面の平坦性を向上できるので、これに接合されるバンプの天辺の平坦性を向上させることができる。したがって、半導体チップ１Ｃの複数のパッドＰＤと半導体チップ１Ｃを実装する実装体の複数の配線とをバンプを介して不具合無く良好に接続することが可能となる。
【００２６】
次に、パッドＰＤ１３〜ＰＤ１８の下層の基板１Ｓの主面状態について図３８〜図４３により説明する。本実施の形態では、半導体チップ１Ｃの全てのパッドＰＤの下層に活性領域Ｌａ，Ｌｂを設けている。活性領域は、基板１Ｓの主面に素子領域を形成するために分離部２で規定された領域である。したがって、ダミーパッドの下には一般的に活性領域を設ける必要がないが、本実施の形態では、半導体チップ１Ｃの主面内の複数のパッドＰＤの上面高さ、すなわち、複数のバンプの天辺の高さが均一になるようにするために、ダミーパッド（パッドＰＤ１６等）の下にも活性領域Ｌｂを設けている。このようにダミー用のパッドＰＤを含む全てのパッドの下層に活性領域を配置することにより、全てのパッドＰＤの下地の絶縁膜上面における平坦性および高さを揃えるようにすることができる。すなわち、複数のパッドＰＤの下地の状態をさらに揃えることができ、複数のパッドＰＤの上面の高さおよび平坦性をさらに均一にすることができるので、その各パッドＰＤに接合されるバンプの天辺の高さおよび平坦性をさらに均一にすることができる。
【００２７】
次に、半導体装置の断面構造を図４４および図４５により説明する。基板１Ｓは、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、その主面のデバイス形成面には、分離部２が形成され上記活性領域Ｌａおよびダミーの活性領域Ｌｂが規定されている。分離部２は、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成された酸化シリコン（ＳｉＯ2等）膜からなる。ただし、分離部２を溝型（ＳＧＩ：Shallow Groove IsolationまたはＳＴＩ：Shallow Trench Isolation）の分離部２で形成しても良い。
【００２８】
図４４に示すパッドＰＤ１４下層の基板１Ｓの分離部２に囲まれた活性領域Ｌａには、例えばｐｎ接合ダイオードＤが形成されている。このｐｎ接合ダイオードＤは、例えば静電破壊防止用の保護ダイオードであり、基板１ＳのｐウエルＰＷＬとその上部のｎ型の半導体領域８とのｐｎ接合により形成されている。基板１Ｓの主面上には、例えば酸化シリコン膜からなる絶縁膜ＩＳ１が形成されている。その上には、第１層配線Ｍ１が形成されている。第１層配線Ｍ１は、例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（またはアルミニウム合金）および窒化チタン（ＴｉＮ）が下層から順に堆積される構成を有している。このアルミニウムまたはアルミニウム合金等の膜が主配線材料であり、最も厚く形成されている。また、その主配線材料の下層のチタンおよび窒化チタンは、アルミニウムが基板１Ｓ側に移動したり逆に基板１Ｓのシリコンが配線側に移動するのを抑制するバリア機能、絶縁膜ＩＳ１と第１層配線Ｍ１との密着性を向上させたりする機能さらにはエレクトロマイグレーションやストレスマイグレーションによる配線断線不良を抑制または防止する機能を有する機能膜である。さらに、主配線材料の上層の窒化チタンは、上記機能の他に、露光処理時にハレーションを抑制または防止する反射防止膜としての機能を有する機能膜である。第１層配線Ｍ１は、絶縁膜ＩＳ１に形成された平面円形状の複数のコンタクトホールＣＮＴを通じてｎ型の半導体領域８と、すなわち、ｐｎ接合ダイオードＤ１と接続されている。第１層配線Ｍ１は、例えば酸化シリコン膜からなる絶縁膜ＩＳ２によって覆われている。本実施の形態では、上記複数のパッド領域内の絶縁膜ＩＳ２上面の高さが揃うようになっている。また、上記複数のパッド領域内の絶縁膜ＩＳ２の上面は高い平坦性が得られている。この絶縁膜ＩＳ２上には、第２層配線Ｍ２が形成されている。第２層配線Ｍ２の材料構成は、上記第１層配線Ｍ１と同じである。第２層配線Ｍ２は、絶縁膜ＩＳ２に形成された平面円形状の複数のスルーホールＴＨ１を通じて第１層配線Ｍ１と電気的に接続されている。第２層配線Ｍ２は、例えば酸化シリコン膜からなる絶縁膜ＩＳ３によって覆われている。本実施の形態では、上記複数のパッド領域内の絶縁膜ＩＳ３上面の高さが揃うようになっている。また、上記複数のパッド領域内の絶縁膜ＩＳ３の上面は高い平坦性が得られている。その絶縁膜ＩＳ３上には、第３層配線Ｍ３が形成されている。第３層配線Ｍ３は、絶縁膜ＩＳ３に形成された平面円形状の複数のスルーホールＴＨ２を通じて第２層配線Ｍ２と電気的に接続されている。さらに、第３層配線Ｍ３は、表面保護用の絶縁膜ＩＳ４によってその大半が覆われているが、第３層配線Ｍ３の一部は絶縁膜ＩＳ４の一部に形成された平面長方形状の開口部９から露出されている。この開口部９から露出された第３層配線Ｍ３部分がパッドＰＤ１４（ＰＤ）となっている。本実施の形態では、複数のパッド領域内の絶縁膜ＩＳ２，ＩＳ３の上面高さが均一になるように形成されているので、パッドＰＤの上面高さも均一になるように形成される。表面保護用の絶縁膜ＩＳ４は、例えば酸化シリコン膜の単体膜、酸化シリコン膜上に窒化シリコン膜が積み重ねた構造を有する積層膜あるいは酸化シリコン膜上に窒化シリコン膜およびポリイミド膜を下層から順に積み重ねた構造を有する積層膜からなる。パッドＰＤ１４（ＰＤ）は、開口部９を通じて下地金属膜１０を介してバンプ１１と接合されている。下地金属膜１０は、バンプ１１とパッドＰＤや絶縁膜ＩＳ４との接着性を向上させる機能の他、バンプ１１の金属元素が第３層配線Ｍ３側に移動することや反対に第３層配線Ｍ３の金属元素がバンプ１１側に移動するのを抑制または防止するバリア機能を有する膜であり、例えばチタン（Ｔｉ）またはチタンタングステン（ＴｉＷ）等のような高融点金属膜の単体膜やチタン膜上にニッケル（Ｎｉ）膜および金（Ａｕ）を下層から順に積み重ねた構造を有する積層膜からなる。下地金属膜１０の平面寸法は、パッドＰＤ１４（ＰＤ）の開口部９よりも若干大きく、バンプ１１とほぼ同じであり、例えば４０μｍ×７０μｍ程度である。バンプ１１は、例えば金（Ａｕ）等からなり、例えばメッキ法によって形成されている。バンプ１１の材料として、例えば鉛（Ｐｂ）−錫（Ｓｎ）半田を用いることもできる。
【００２９】
一方、図４５に示すダミー用のパッドＰＤ１６下層の基板１Ｓには上記のように活性領域Ｌｂが形成されているが、その活性領域Ｌｂには、特に素子は形成されていない。もちろん、他のパッドＰＤと同様にダイオードや他の素子を形成したり、ｐウエルやｎウエル等を設けても良い。このダミー用のパッドＰＤ１６下層の第２層配線Ｍ２と第１層配線Ｍ１とは複数のスルーホールＴＨ１を通じて電気的に接続されている。パッドＰＤ１６は、ダミーなのでその下層の第２層配線Ｍ２と第１層配線Ｍ１とを電気的に接続する必要はないが、第１層配線Ｍ１においては、他のパッドＰＤの下層の構造と同じようにするために、パッドＰＤ１６の下層にも複数のスルーホールＴＨ１が配置されている。これにより、ダミー用のパッドＰＤ１６の上面高さを他のパッドＰＤの上面高さにさらに近づけることができる。すなわち、ダミー用のパッドＰＤ１６に接合されるバンプ１１の天辺の高さを、他のパッドＰＤに接合されるバンプ１１の天辺の高さにさらに近づけることができる。
【００３０】
次に、この半導体装置の製造工程の一例を説明する。平面略円形状のウエハを構成する基板１Ｓの主面に、例えばＬＯＣＯＳ法によって分離部２を形成し、活性領域Ｌａ，Ｌｂを形成した後、分離部２に囲まれた活性領域Ｌａに素子を形成する。ダミー用のパッドＰＤ１６下の活性領域Ｌｂには素子を形成しない。続いて、基板１Ｓの主面上に絶縁膜ＩＳ１をＣＶＤ（Chemical Vapor Deposition）法等によって堆積した後、絶縁膜ＩＳ１の所定の箇所に平面円形状のコンタクトホールＣＮＴをフォトリソグラフィ技術およびドライエッチング技術によって形成する。その後、その絶縁膜ＩＳ１上に、例えば窒化チタン、チタン膜、アルミニウム膜および窒化チタン膜を下層から順にスパッタリング法等によって堆積した後、その積層金属膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより第１層配線Ｍ１を形成する。次いで、同様に絶縁膜ＩＳ１上に絶縁膜ＩＳ２を堆積し、絶縁膜ＩＳ２にスルーホールＴＨ１を形成後、その絶縁膜ＩＳ２上に第１層配線Ｍ１と同様に第２層配線Ｍ２を形成する。続いて、同様に絶縁膜ＩＳ２上に絶縁膜ＩＳ３を堆積し、絶縁膜ＩＳ３にスルーホールＴＨ２を形成後、その絶縁膜ＩＳ３上に第１層配線Ｍ１と同様に第３層配線Ｍ３を形成する。これら各層の配線層には、上述したように配線の占有率を揃えるため、スリットＳＬが設けられることもある（図示はしない）。例えば、第１配線層Ｍ１を形成した後に、フォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより第１配線層Ｍ１に溝を形成し、絶縁膜ＩＳ２を堆積する工程によって溝内部にも絶縁膜ＩＳ２が埋め込まれることでスリットＳＬを形成することができる。他の配線層、第２配線層Ｍ２および第３配線層Ｍ３にスリットＳＬを形成する場合も同様の方法で形成することができる。その後、絶縁膜ＩＳ３上に表面保護用の絶縁膜ＩＳ４を堆積した後、絶縁膜ＩＳ４に、第３層配線Ｍ３の一部が露出される開口部９を形成し、パッドＰＤを形成する。次いで、絶縁膜ＩＳ４上に、例えばチタンまたはチタンタングステン等のような高融点金属膜の単体膜やチタン膜上にニッケル膜および金膜を下層から順に積み重ねた構造を有する積層膜からなる導体膜をスパッタリング法等によって堆積した後、その上にバンプ形成領域が露出され、それ以外が覆われるようなフォトレジストパターンを形成する。続いて、例えば金等からなるバンプ１１をメッキ法等によって形成した後、フォトレジストパターンを除去し、さらに下地の導体膜をエッチング除去することにより、下地金属膜１０を形成する。このようにしてパッドＰＤ上にバンプ１１を有する半導体装置を製造する。このような半導体装置の製造工程において、絶縁膜ＩＳ１〜ＩＳ３の上面をエッチバック法や化学機械研磨（ＣＭＰChemical Mechanical Polishing）法によって平坦にすることにより、半導体チップ１Ｃの主面内の複数のパッドＰＤの上面高さ、すなわち、バンプ１１の天辺の高さがさらに均一になるようにでき、また、各パッドＰＤ上面の平坦性を向上させることができる。上記エッチバック法を採用する場合には、例えば絶縁膜ＩＳ１を堆積後その上面をエッチバックし、その上に絶縁膜ＩＳ２を堆積後その上面をエッチバックするというように、各絶縁膜ＩＳ１〜ＩＳ３毎に異方性のドライエッチング法によりエッチバックを施すことが好ましい。また、上記ＣＭＰ法を採用する場合は、各絶縁膜ＩＳ１〜ＩＳ３毎に施しても良いが、パッドＰＤが形成される下地の絶縁膜ＩＳ３の上面に対してのみＣＭＰを施すだけでも充分な効果が得られる。すなわち、各絶縁膜ＩＳ１〜ＩＳ３形成後にエッチバックまたはＣＭＰ、もしくは絶縁膜ＩＳ３の上面に対してのみＣＭＰを行うことで、バンプ１１の天辺の高さの均一性を高めることができる。
【００３１】
次に、図４６は、図２５に示した本実施の形態の半導体装置の各パッドＰＤの下の各配線層毎の配線占有率を示している。また、図４７は、図４６の第１層配線の占有率を棒グラフで示している。また、図４８は、図４６の第２層配線の占有率を棒グラフで示している。各配線層毎にパッドＰＤ下の配線の面積占有率が等しくなるようにされている。改善前の半導体チップ１Ｃの主面内におけるバンプ１１の天辺の高さばらつき（４σ）は、ロット内平均で、例えば１．５μｍ程度であるのに対して、本実施の形態では、半導体チップ１Ｃの主面内におけるバンプ１１の天辺の高さばらつき（４σ）が、ロット内平均で、例えば０．８５μｍ程度とされ、４σ＜１．０μｍを達成できた。また、半導体チップ１Ｃの主面内のパッドＰＤの高低差（最も高いものと最も低いものとの差）は、例えば０．３μｍ程度とされた。また、半導体チップ１Ｃの主面内のバンプ１１の高低差は、例えば３．０μｍ程度とされた。この時のパッドＰＤ下の配線の面積占有率のばらつきは、例えば３％程度である。本発明者の検討によれば、パッドＰＤ下の配線の面積占有率のばらつきが、１０％以内、好ましくは５％以内の場合が良い。また、パッドＰＤ下の配線の面積占有率が、５０％（パッドＰＤの領域の半分）以上を占めることが好ましい。また、上記ＣＭＰ処理を施した場合、半導体チップ１Ｃの主面内におけるバンプ１１の天辺の高さばらつき（４σ）は、ロット内平均で、例えば０．７８μｍ程度、バンプ１１の高低差は、例えば２．３μｍ程度とされた。なお、４σは、半導体チップ１Ｃの主面内における数カ所（例えば６０箇所）のバンプ高さを統計処理して算出したバンプ高さのばらつきを示す値である。また、この時のバンプ高さは、所定の基準位置からバンプ１１の天辺までの距離をいう。ここでは、所定の基準位置を表面保護用の絶縁膜ＩＳ４の上面としたが、基板１Ｓの主面を基準位置としても良い。
【００３２】
次に、本実施の形態の半導体装置を組み込んだＬＣＤの一例を説明する。図４９はＬＣＤ１５の要部平面図、図５０は図４９の要部断面図、図５１は図５０の要部拡大断面図、図５２は図５１の要部拡大断面図を示している。ＬＣＤ１５は、液晶パネル１６、ＬＣＤ駆動用の半導体チップ１Ｃおよびバックライトを有している。液晶パネル１６は、平面四角形状の２枚のガラス基板１６ａ，１６ｂと、ガラス基板１６ａ、１６ｂの外周の間のシール部１６ｃと、２枚のガラス基板１６ａ，１６ｂの間に封じ込められた液晶材１６ｄと、液晶パネル１６の表裏面に貼り付けられた偏光板とを有している。ＬＣＤ１５には、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）を用いたアクティブ型と、単純マトリクス型（ＳＴＮ：Super-Twisted-Nematic）のパッシブ型とがある。アクティブ型の場合、ガラス基板（実装体）１６ａには、画面に文字や絵等を表示するための最小単位である画素の配列と、その画素を駆動するためのゲート線およびソース線等のような配線１７が形成されている。この場合、複数の画素の各々は、ＴＦＴとキャパシタとを有している。また、アクティブ型の場合、ガラス基板１６ｂにはカラーフィルタが形成されている。そして、この場合、ガラス基板１６ａ，１６ｂの材料は、例えば無アルカリガラスが用いられている。一方、パッシブ型の場合、ガラス基板１６ａ，１６ｂには、互いに直交する方向に延びる配線１７が形成されている。また、偏光板の他に位相差板が配置される。この場合、ガラス基板１６ａ，１６ｂの材料は、例えばソーダライムまたは低アルカリガラスが用いられている。アクティブ型でもパッシブ型でも、配線１７には、例えばインジウムと錫との酸化物からなる透明導電膜（ＩＴＯ：Indium Tin Oxide film）が使用されている。また、いずれの場合も半導体チップ１Ｃは、そのバンプ１１の形成面をガラス基板１６ａの主面（配線１７の形成面）に向けた状態で、例えば異方性導電フィルム（ＡＣＦ：Anisotoropic Conductive Film）１８を介してガラス基板１６ａ上に接続されている（ＣＯＧ：Chip On Glass）。異方性導電フィルム１８は、例えばエポキシ系樹脂等のような熱硬化性樹脂からなる絶縁性接着剤１８ａ中にカーボンブラック、ニッケル微粒子またはボール半田等のような導電粒子１８ｂを分散または配向した電気接続材料である。半導体チップ１Ｃのバンプ１１とガラス基板１６ａの配線１７とは、その間に潰された状態で介在された導電粒子１８ｂによって電気的に接続されている。このＡＣＦに代えて異方性導電ペースト（ＡＣＰ：Anisotoropic Conductive Paste）を用いても良い。また、ガラス基板１６ａの外周の配線１７には、フレキシブル基板１９を介してプリント基板２０が電気的に接続されている。フレキシブル基板１９は、例えばポリイミド樹脂等からなる基板本体１９ａと、その表面に接合された銅（Ｃｕ）を主体とする配線１９ｂとを有している。フレキシブル基板１９の配線１９ｂの一端は、上記半導体チップ１Ｃと上記と同じ要領で異方性導体フィルム１８を介してガラス基板１６ａ上の配線１７と電気的に接続されている。一方、配線１９ｂの他端は、プリント基板２０の配線と半田２１等によって電気的に接続されている。プリント基板２０には、半導体チップ１ＣのＬＣＤドライバ回路の動作を制御する制御回路用の半導体チップやその他の電子部品等が搭載されている。
【００３３】
半導体チップ１Ｃをガラス基板１６ａ上に実装するには、例えば次のようにする。まず、ガラス基板１６ａ上に異方性導電フィルム１８を貼り付けた後、半導体チップ１Ｃのバンプ１１形成面をガラス基板１６ａ側に向けて、そのバンプ１１を配線１７に位置合わせする。続いて、半導体チップ１Ｃのバンプ１１を異方性導電フィルム１８を介して配線１７に所定の圧力で押し付け、加熱した状態を数十秒程度保持することによって複数のバンプ１１と複数の配線１７とを圧接状態で一括して接続する。この加熱・加圧工程で接着剤が溶融、流動することによって半導体チップ１Ｃとガラス基板１６ａの隙間が充填され半導体チップ１Ｃの封止が行われる。また、異方性導電フィルム１８中の導電粒子１８ｂは、バンプ１１と配線１７との間に捕捉され、捕捉された導電粒子によってバンプ１１と配線１７とが電気的に接続される。このようなＡＣＦ（またはＡＣＰ）を用いた接続方式に代えて、ＮＣＰ（Non Conductive Paste）を用いた接続方式を採用しても良い。ＮＣＰ接続は、ＡＣＰ接続の導電粒子の無い接続構造をした絶縁ペースト（絶縁性接着剤）による接続方式である。ＮＣＰ接続の場合も、半導体チップ１Ｃの実装方法自体は上記ＡＣＦやＡＣＰを用いた場合と同じであるが、ＮＣＰでは、ＡＣＰのような導電粒子を媒体とする接続ではなく、バンプ１１と配線１７とを直接圧接させて、その圧接状態のまま絶縁性接着剤により固定される。ＡＣＦ、ＡＣＰおよびＮＣＰは、実装時の加圧力や加熱温度がバンプ１１を溶融することで接合する方式に比べて低いので、バンプ１１の高さのばらつきや表面平坦性が、バンプ１１と配線１７との接合の安定性を得る上で重要な要素である。したがって、半導体チップ１Ｃの主面内のバンプ１１の高さ揃えることができ、また、各バンプ１１において高い表面平坦性が得られる上記本実施の形態を用いることは半導体チップ１Ｃの主面内の複数のバンプ１１と複数の配線１７とを良好に接続する上で有効である。特に、ＮＣＰにおいては、バンプ１１と配線１７との間に導電粒子が介在されないので、バンプ１１の高さのばらつきや表面平坦性がバンプ１１と配線１７との接合の安定性を得る上で大きく作用することから、上記本実施の形態を用いることは複数のバンプ１１と複数の配線１７とを良好に接続する上でさらに有効である。したがって、本実施の形態によれば、半導体チップ１ＣをＬＣＤ１５にＣＯＧ実装する際の組立不良率を低減できる。
【００３４】
（実施の形態２）
本実施の形態では、例えばＴＣＰ（Tape Carrier Package）に適用した場合について説明する。図５３は、ＴＣＰの要部斜視図、図５４は図５３のＴＣＰのインナーリード側の要部拡大断面図である。
【００３５】
ＴＣＰは、ベーステープ（実装体）２５と、その表面に形成された複数のリード２６と、そのリード２６のインナーリード２６ａ先端にバンプ１１を介して接続された半導体チップ１Ｃと、半導体チップ１Ｃおよびインナーリード２６ａ等を封止する封止部２７、ベーステープ２５の表面のリード２６の一部を覆うソルダレジスト２８とを有している。ベーステープ２５は、例えばポリイミド樹脂等からなる。リード２６は、例えば銅（Ｃｕ）と錫（Ｓｎ）との合金からなり、その表面には半田（Ｐｂ−Ｓｎ）または金（Ａｕ）のメッキ処理が施されている。リード２６において封止部２７で覆われている部分のインナーリード２６ａと、封止部２７から露出されているアウターリード２６ｂとは一体的に形成されている。封止部２７は、例えばエポキシ系樹脂からなる。
【００３６】
半導体チップ１Ｃをベーステープ２５上に実装するには、例えば次のようにする。まず、半導体チップ１Ｃを、その主面（複数のバンプ１１の形成面）を上にしてボンディングステージ上に載置した後、半導体チップ１Ｃの主面内のバンプ１１とベーステープ２５のインナーリード２６ａとを位置合わせする。続いて、複数のインナーリート２６ａを、所定温度に加熱したボンディングツールによって複数のバンプ１１に押し付けて、複数のインナーリート２６ａと複数のバンプ１１とを一括して圧着接合する。インナーリード２６ａの表面に半田メッキが施されていればインナーリード２６ａとバンプ１１とは金−錫共晶合金により接合され、また、インナーリード２６ａの表面に金メッキが施されていれば、インナーリード２６ａとバンプ１１とは金−金接合により接合される。
【００３７】
次に、図５５は図５３のＴＣＰをＬＣＤ１５に実装した状態の要部断面図である。ＴＣＰの一方の長辺側のリード２６（アウターリード２６ｂ）は、異方性導電フィルム１８を介してＬＣＤ１５の配線１７と上記したのと同じように電気的に接続されている。一方、ＴＣＰの他方の長辺側のリード２６（アウターリード２６ｂ）は、半田２１によってプリント基板２０の配線２９と電気的に接続されている。半田２１に代えて異方性導電フィルム１８を使用しても良い。
【００３８】
本実施の形態においても、半導体チップ１Ｃの主面内の複数のバンプ１１の高さが均一となっており、また、各バンプ１１の表面の平坦性が高いので、半導体チップ１Ｃの複数のバンプ１１とＴＣＰの複数のインナーリード２６ａとを良好に接続することができる。したがって、本実施の形態によれば、半導体チップ１Ｃをテープキャリアに実装する際の組立不良率を低減できる。
【００３９】
（実施の形態３）
本実施の形態においては、例えばＣＯＦ（Chip On Film）に適用した場合について説明する。
【００４０】
図５６は本実施の形態の半導体装置をＣＯＦでＬＣＤ１５に実装した状態の要部断面図である。フレキシブル基板（実装体）１９の複数の配線１９ｂは、異方性導電フィルム１８を介してＬＣＤ１５の配線１７と上記したのと同じように電気的に接続されている。また、フレキシブル基板１９の配線１９ｂには、バンプ１１を介して半導体チップ１Ｃが電気的に接続されている。また、配線１９ｂには、他の電子部品３０が、半田バンプ３１を介して電気的に接続されている。電子部品３０には、半導体チップ１Ｃの動作を制御する制御回路等が形成されている。半導体チップ１Ｃをフレキシブル基板１９に実装する方法は、前記実施の形態１と同じである。
【００４１】
本実施の形態においても、半導体チップ１Ｃの主面内の複数のバンプ１１の高さが均一となっており、また、各バンプ１１の表面の平坦性が高いので、半導体チップ１Ｃの複数のバンプ１１とフレキシブル基板１９の複数の配線１９ｂとを良好に接続することができる。したがって、本実施の形態によれば、半導体チップ１Ｃをフレキシブル基板１９に実装する際の組立不良率を低減できる。
【００４２】
（実施の形態４）
本実施の形態においては、例えばＢＧＡ（Ball Grid Array）に適用した場合について説明する。図５７は、例えばＦａｎ−ＯｕｔタイプのＴ−ＴＦ（Tape-type Thin Fine-pitch）・ＢＧＡ（ＣＳＰ：Chip Size Package）の断面図を示している。ベーステープ２５上のリード２６は、バンプ１１を介して半導体チップ１Ｃと電気的に接続されている。この場合、半導体チップ１Ｃには、上記ＬＣＤドライバ回路に代えて、例えばマイクロプロセッサ等のような論理回路またはセルベースＩＣやゲートアレイ等のようなＡＳＩＣ（Application Specific IC）等、多ピンの回路が形成されている。パッドＰＤの全部または少なくとも一部は、前記実施の形態１等と同様にアクティブ領域に配置されている。また、リード２６は、半導体チップ１Ｃの外周側の半田ボール３２と電気的に接続される。この半田ボール３２は、ベーステープ２５上のソルダレジスト２８の開口部を通じて接続されている。半田ボール３２の平坦性を確保するため、ベーステープ２５の裏面側にはスティフナ（補強枠材）３３が接着剤３４により貼り付けられている。スティフナ３３は、例えば銅を主体としてなり、実装基板への実装後の半田ボール３２への応力が小さくなるように、実装基板との熱膨張係数差が小さくなるような材料が選択されている。半導体チップ１Ｃと実装基板との熱膨張係数差による応力は、ベーステープ２５により緩和される構成になっている。したがって、実装後のアンダーフィルは不要である。
【００４３】
本実施の形態においても、半導体チップ１Ｃの主面内の複数のバンプ１１の高さが均一となっており、また、各バンプ１１の表面の平坦性が高いので、半導体チップ１Ｃの複数のバンプ１１とベーステープ２５上の複数のリード２６とを良好に接続することができる。したがって、本実施の形態によれば、半導体装置の組立不良率を低減できる。
【００４４】
（実施の形態５）
本実施の形態においては、例えばＢＧＡ（Ball Grid Array）に適用した場合の他の例について説明する。図５８は、例えばＦａｎ−ＩｎタイプのＴ−ＴＦ・ＢＧＡ（ＣＳＰ）の平面図、図５９は図５８のＸ１−Ｘ１線の断面図、図６０は図５８および図５９の要部拡大断面図を示している。なお、図６０のＩＳは絶縁膜を示している。
【００４５】
本実施の形態では、半導体チップ１Ｃの主面に上記ＬＣＤドライバ回路に代えてＤＲＡＭ（Dynamic Random Access Memory）等のようなメモリ回路が形成されている。パッドＰＤは、半導体チップ１Ｃの中央に図５８の上下方向に沿って並んで配置されており（いわゆるセンターパッド方式）、ＤＲＡＭの周辺回路等を構成する素子や配線等が配置されたアクティブ領域内に配置されている。半導体チップ１Ｃの主面上（パッド形成領域を除く）にはエラストマ（弾性を有する樹脂）３５が、接着剤３６により接着されている。さらにそのエラストマ３５上にベーステープ２５が接着されている。半田ボール３２は、ベーステープ２５に形成されたスルーホールを通じてリード２６と電気的に接続されている。この半田ボール３２は、半導体チップ１Ｃの主面下のみに配置される構造となっている。上記のように半導体チップ１Ｃの主面とベーステープ２５との間にエラストマ３５を介在させたことにより、安価なガラスエポキシ基板を実装基板として用いた場合でも、半田ボール３２の付け根部の熱応力を抑制できる。また、リード２６を略Ｓ字状に撓ませた状態でパッドＰＤと接続させている。これにより、リード２６とパッドＰＤとの接合部に集中する応力を緩和できる。リード２６の先端の表面には、例えば金（Ａｕ）メッキが施されている。そして、そのリード２６の先端とパッドＰＤとはバンプを介さずに直接接合されている。リード２６およびパッドＰＤ等は封止部２７で封止されている。この場合も実装後のアンダーフィルは不要である。
【００４６】
本実施の形態においては、半導体チップ１Ｃの主面内の複数のパッドＰＤの高さが均一となっており、また、各パッドＰＤの表面の平坦性が高いので、半導体チップ１Ｃの複数のパッドＰＤとベーステープ２５の複数のリード２６とを良好に接続することができる。したがって、本実施の形態によれば、半導体装置の組立不良率を低減できる。
【００４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４８】
例えば前記実施の形態では、半導体装置のパッド下の全ての配線層毎にパッド領域内の配線の占有率が等しくなるようにしたが、一部の配線層のパッド領域内の配線の占有率が等しくなるようにしても良い。
【００４９】
また、前記実施の形態では、３層配線構造の半導体装置を例示したが、これに限定されるものではなく、２層配線構造または３層以上の配線層を有する半導体装置にも適用できる。
【００５０】
また、前記実施の形態では、実装体に実装する前の半導体チップの電極パッドにバンプを接合しておく形式のものについて説明したが、これに限定されるものではなく、例えば実装体に実装する前の半導体チップの電極パッドにはバンプを接合せず、実装体の配線側（例えばベーステープのリードの先端）にバンプを接合しておき、半導体チップを実装体に実装したときに半導体チップの電極パッドと実装体の配線とをバンプを介して接続する形式のものにも適用できる。この場合も、前記実施の形態と同様に、半導体チップ側の複数の電極パッドの高さが揃っているので、半導体チップの複数の電極パッドと、実装体の配線とを不具合なく良好に接続することができる。
【００５１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＬＣＤドライバ回路、マイクロプロセッサまたはＤＲＡＭに適用した場合について説明したが、それに限定されるものではなく、例えばＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）等のようなメモリ回路を有する半導体装置またはメモリ回路と論理回路とを同一基板に設けている混載型の半導体装置にも適用できる。
【００５２】
以上、これらの実施の形態によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５３】
複数の電極パッド下の各層の配線層の配線占有率を揃えることで、半導体チップの主面内の複数の電極パッドの上面の高さをほぼ均一にすることができる。さらに、電極パッド下の各層の配線層の形状、寸法または配置間隔を同じようにすることで、電極パッドの上面の高さの均一性を高めることができる。
【００５４】
また、ダミー用の電極パッドを含む全ての電極パッドの下層に活性領域を配置することにより、全ての電極パッドの下地の絶縁膜上面における平坦性および高さを揃えるようにすることができる。
【００５５】
すなわち、半導体チップの主面の素子や配線等が配置された領域内に配置された複数の電極パッドの下地の構造が均一になるようにしたことにより、半導体チップの主面内の複数の電極パッドの高さをほぼ均一にすることができる。
【００５６】
また、半導体チップの電極パッドと半導体チップを実装する実装体の配線との間で接合不良が低減できるため、半導体チップ１Ｃを実装する際の組立不良率を低減できる。
【００５７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５８】
すなわち、半導体チップの主面内の複数の電極パッドの高さを揃えることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の電極パッドの下層における配線例の要部平面図である。
【図２】本発明の一実施の形態である半導体装置の電極パッドの下層における図１と同層の配線例の要部平面図である。
【図３】本発明の一実施の形態である半導体装置の電極パッドの下層における図１および図２と同層の配線例の要部平面図である。
【図４】図１の配線のＹ１−Ｙ１線の断面図である。
【図５】図２の配線のＹ２−Ｙ２線の断面図である。
【図６】図３の配線のＹ３−Ｙ３線の断面図である。
【図７】本発明の一実施の形態である半導体装置の電極パッドの下層における図１、図２および図３と同層の配線例の要部平面図である。
【図８】図７の配線のＹ４−Ｙ４線の断面図である。
【図９】本発明の一実施の形態である半導体装置の電極パッドの下層における配線例の要部平面図である。
【図１０】本発明の一実施の形態である半導体装置の電極パッドの下層における図９と同層の配線例の要部平面図である。
【図１１】本発明の一実施の形態である半導体装置の電極パッドの下層における図９および図１０と同層の配線例の要部平面図である。
【図１２】図９の配線のＹ５−Ｙ５線の断面図である。
【図１３】図１０の配線のＹ６−Ｙ６線の断面図である。
【図１４】図１１の配線のＹ７−Ｙ７線の断面図である。
【図１５】本発明の一実施の形態である半導体装置の電極パッドの下層における配線例の要部平面図である。
【図１６】本発明の一実施の形態である半導体装置の電極パッドの下層における配線例の要部平面図である。
【図１７】本発明の一実施の形態である半導体装置の電極パッドの下層における配線例の要部平面図である。
【図１８】本発明の一実施の形態である半導体装置の電極パッドの下層における図１７と同層の配線例の要部平面図である。
【図１９】本発明の一実施の形態である半導体装置の電極パッドの下層における図１７および図１８と同層の配線例の要部平面図である。
【図２０】パッド領域内の下層配線の占有率について、本発明者が検討した技術（改善前）と、本発明の一実施の形態の技術（改善後）とを比較して示した説明図である。
【図２１】本発明の一実施の形態である半導体装置の電極パッドの下層の半導体基板の一例の要部平面図である。
【図２２】本発明の一実施の形態である半導体装置の図２０の電極パッドとは別の電極パッドの下層の半導体基板の一例の要部平面図である。
【図２３】図２１の半導体基板のＹ８−Ｙ８線の断面図である。
【図２４】図２２の半導体基板のＹ９−Ｙ９線の断面図である。
【図２５】本発明の一実施の形態である半導体装置を構成する半導体チップの一例の全体平面図である。
【図２６】本発明の一実施の形態である半導体装置の電極パッドの直下における第２層配線例の要部平面図である。
【図２７】本発明の一実施の形態である半導体装置の図２６とは異なる電極パッドの直下における第２層配線例の要部平面図である。
【図２８】本発明の一実施の形態である半導体装置の図２６および図２７とは異なる電極パッドの直下における第２層配線例の要部平面図である。
【図２９】本発明の一実施の形態である半導体装置の図２６〜図２８とは異なる電極パッドの直下における第２層配線例の要部平面図である。
【図３０】本発明の一実施の形態である半導体装置の図２６〜図２９とは異なる電極パッドの直下における第２層配線例の要部平面図である。
【図３１】本発明の一実施の形態である半導体装置の図２６〜図３０とは異なる電極パッドの直下における第２層配線例の要部平面図である。
【図３２】本発明の一実施の形態である半導体装置の図２６と同じ電極パッドの下層における第１層配線例の要部平面図である。
【図３３】本発明の一実施の形態である半導体装置の図２７と同じ電極パッドの下層における第１層配線例の要部平面図である。
【図３４】本発明の一実施の形態である半導体装置の図２８と同じ電極パッドの下層における第１層配線例の要部平面図である。
【図３５】本発明の一実施の形態である半導体装置の図２９と同じ電極パッドの下層における第１層配線例の要部平面図である。
【図３６】本発明の一実施の形態である半導体装置の図３０と同じ電極パッドの下層における第１層配線例の要部平面図である。
【図３７】本発明の一実施の形態である半導体装置の図３１と同じ電極パッドの下層における第１層配線例の要部平面図である。
【図３８】本発明の一実施の形態である半導体装置の図２６と同じ電極パッドの下層における半導体基板の主面例の要部平面図である。
【図３９】本発明の一実施の形態である半導体装置の図２７と同じ電極パッドの下層における半導体基板の主面例の要部平面図である。
【図４０】本発明の一実施の形態である半導体装置の図２８と同じ電極パッドの下層における半導体基板の主面例の要部平面図である。
【図４１】本発明の一実施の形態である半導体装置の図２９と同じ電極パッドの下層における半導体基板の主面例の要部平面図である。
【図４２】本発明の一実施の形態である半導体装置の図３０と同じ電極パッドの下層における半導体基板の主面例の要部平面図である。
【図４３】本発明の一実施の形態である半導体装置の図３１と同じ電極パッドの下層における半導体基板の主面例の要部平面図である。
【図４４】図２７、図３３および図３９のＹ１０−Ｙ１０線の断面図である。
【図４５】図２９、図３５および図４１のＹ１１−Ｙ１１線の断面図である。
【図４６】図２５に示した半導体装置の各電極パッドの下の各配線層毎の配線占有率の説明図である。
【図４７】図４６の第１層配線の占有率を示す棒グラフ図である。
【図４８】図４６の第２層配線の占有率を示す棒グラフ図である。
【図４９】液晶表示装置の要部平面図である。
【図５０】図４９の要部断面図である。
【図５１】図５０の要部拡大断面図である。
【図５２】図５１の要部拡大断面図である。
【図５３】本発明の他の実施の形態であるＴＣＰの要部斜視図である。
【図５４】図５３のＴＣＰのインナーリード側の要部拡大断面図である。
【図５５】図５３のＴＣＰを液晶表示装置に実装した状態の要部断面図である。
【図５６】本発明の他の実施の形態の半導体装置をＣＯＦで液晶表示装置に実装した状態の要部断面図である。
【図５７】本発明のさらに他の実施の形態であるＦａｎ−ＯｕｔタイプのＴ−ＴＦ・ＢＧＡ（ＣＳＰ）の断面図図である。
【図５８】本発明の他の実施の形態であるＦａｎ−ＩｎタイプのＴ−ＴＦ・ＢＧＡ（ＣＳＰ）の平面図である。
【図５９】図５８のＸ１−Ｘ１線の断面図である。
【図６０】図５８および図５９の要部拡大断面図である。
【符号の説明】
１Ｓ 半導体基板
２ 分離部
３ ゲート駆動回路
４ ソース駆動回路
５ 液晶駆動回路
６ グラフィックＲＡＭ
７ 周辺回路
８ ｎ型の半導体領域
９ 開口部
１０ 下地金属膜
１１ バンプ
１５ 液晶表示装置
１６ａ、１６ｂ ガラス基板
１６ｃ シール材
１６ｄ 液晶材
１７ 配線
１８ 異方性導電フィルム
１８ａ 絶縁性接着剤
１８ｂ 導電粒子
１９ フレキシブル基板
１９ａ 基板本体
１９ｂ 配線
２０ プリント基板
２１ 半田
２５ ベーステープ
２６ リード
２６ａ インナーリード
２６ｂ アウターリード
２７ 封止部
２８ ソルダレジスト
２９ 配線
３０ 電子部品
３１ 半田バンプ
３２ 半田ボール
３３ スティフナ
３４ 接着剤
３５ エラストマ
３６ 接着剤
ＰＤ，ＰＤ１〜ＰＤ１８ 電極パッド
ＭＸａ〜ＭＸｋ，ＭＸｍ，ＭＸｎ，ＭＸｐ〜ＭＸｓ 配線
ＩＳ，ＩＳａ，ＩＳｂ，ＩＳ１〜ＩＳ４ 絶縁膜
Ｍ１ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
Ｄ ｐｎ接合ダイオード
ＰＷＬ ｐウエル

Claims (22)

  1. 半導体チップに形成された素子分離領域と、
    前記素子分離領域によって規定され、且つ、半導体装置の回路構成に寄与する半導体素子が形成されたアクティブ領域と、
    前記半導体素子上に配置された複数の配線層と、
    前記複数の配線層上に形成され、且つ、前記複数の配線層を介して前記半導体素子と電気的に接続する複数の電極パッドと、
    前記複数の電極パッド上にそれぞれ形成された複数のバンプとを有し、
    前記複数の電極パッドの平面領域内において、前記複数の電極パッドの下に前記複数の配線層および前記アクティブ領域が形成されており、
    前記複数の配線層のうち、前記複数の電極パッドよりも下の前記配線層毎に、前記複数の電極パッドの前記平面領域内の各々に配置される配線の占有率のばらつきが１０％以内になるようにされており、
    前記複数の電極パッドの前記平面領域内の各々に配置される前記配線の占有率が５０％以上であることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記複数の電極パッドの前記平面領域内の各々に配置される配線の占有率のばらつきが５％以内であることを特徴とする半導体装置。
  3. 請求項１または２記載の半導体装置において、
    前記複数の電極パッドは、前記半導体素子とは電気的に接続しない複数のダミー電極パッドを含むことを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記複数のダミー電極パッドのうちの少なくとも１つは、前記複数の電極パッドのうちの集積回路用の電極パッドよりも面積が大きいことを特徴とする半導体装置。
  5. 請求項３または４記載の半導体装置において、
    前記ダミー電極パッドの下層の前記アクティブ領域は、前記半導体素子が形成されないダミーアクティブ領域であることを特徴とする半導体装置。
  6. 請求項１〜５のいずれか１項に記載の半導体装置において、
    前記複数の電極パッドの前記平面領域内に、前記半導体素子および前記複数の配線層から切り離され、フローティング状態であるダミー配線を配置したことを特徴とする半導体装置。
  7. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記複数の電極パッドの前記平面領域内に配置された前記複数の配線層において、前記配線の一部にスリットを形成したことを特徴とする半導体装置。
  8. 請求項１〜７のいずれか１項に記載の半導体装置において、
    前記半導体素子は、液晶表示装置駆動用の回路の一部を構成していることを特徴とする半導体装置。
  9. 請求項１〜８のいずれか１項に記載の半導体装置において、
    前記半導体装置に含まれる全ての前記電極パッド下の前記配線の占有率のばらつきが１０％以内であることを特徴とする半導体装置。
  10. 請求項１〜９のいずれか１項に記載の半導体装置において、
    前記複数のバンプは金からなることを特徴とする半導体装置。
  11. （ａ）半導体基板に素子分離領域を形成することで、前記素子分離領域によって規定されるアクティブ領域を形成する工程、
    （ｂ）前記アクティブ領域に半導体素子を形成する工程、
    （ｃ）前記半導体素子上に複数の配線層を形成する工程、
    （ｄ）前記複数の配線層上に、前記複数の配線層を介して前記半導体素子と電気的に接続する複数の電極パッドを形成する工程、
    （ｅ）前記複数の電極パッド上にそれぞれ複数のバンプを形成する工程を有し、
    前記複数の電極パッドの平面領域内において、前記複数の電極パッドの下には前記複数の配線層および前記アクティブ領域が形成されており、
    前記複数の配線層のうち、前記複数の電極パッドよりも下の前記配線層毎に、前記複数の電極パッドの前記平面領域内の配線の占有率のばらつきが１０％以内になるようにされており、
    前記複数の電極パッドの前記平面領域内の各々に配置される前記配線の占有率が５０％以上であることを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記複数の電極パッドの前記平面領域内の各々に配置される前記配線の占有率のばらつきが５％以内であることを特徴とする半導体装置の製造方法。
  13. 請求項１１または１２記載の半導体装置の製造方法において、
    前記複数のバンプとガラス基板の配線とを一括して圧接接合する工程を有することを特徴とする半導体装置の製造方法。
  14. 請求項１１〜１３のいずれか１項に記載の半導体装置の製造方法において、
    前記複数の電極パッドとテープに設けられたリードとを前記複数のバンプを介して一括して接合する工程を有することを特徴とする半導体装置の製造方法。
  15. 請求項１１〜１４のいずれか１項に記載の半導体装置の製造方法において、
    前記複数の電極パッドの前記平面領域内に、フローティング状態のダミー配線を形成することを特徴とする半導体装置の製造方法。
  16. 請求項１１〜１５のいずれか１項に記載の半導体装置の製造方法において、
    前記複数の電極パッドの前記平面領域内に配置された前記複数の配線層において、前記配線の一部にスリットを形成することを特徴とする半導体装置の製造方法。
  17. 請求項１１〜１６のいずれか１項に記載の半導体装置の製造方法において、
    前記複数の配線層のうち、少なくとも前記複数の電極パッドが配置された前記配線層の下地を化学機械研磨法により研磨することを特徴とする半導体装置の製造方法。
  18. 請求項１１〜１７のいずれか１項に記載の半導体装置の製造方法において、
    前記半導体素子は、液晶表示装置駆動用の回路の一部を構成することを特徴とする半導体装置の製造方法。
  19. 請求項１１〜１８のいずれか１項に記載の半導体装置の製造方法において、
    前記半導体装置に含まれる全ての前記電極パッド下の前記配線の占有率のばらつきが１０％以内であることを特徴とする半導体装置の製造方法。
  20. 請求項１１〜１９のいずれか１項に記載の半導体装置の製造方法において、
    前記複数のバンプは、メッキ法によって金で形成されることを特徴とする半導体装置の製造方法。
  21. 請求項１１〜２０のいずれか１項に記載の半導体装置の製造方法において、
    前記素子分離領域は、前記半導体基板を熱酸化することで形成されることを特徴とする半導体装置の製造方法。
  22. 請求項１１〜１９のいずれか１項に記載の半導体装置の製造方法において、
    前記素子分離領域を形成する工程は、
    前記半導体基板に溝を形成する工程と、
    前記溝内を含む前記半導体基板上に絶縁膜を堆積する工程と、
    前記絶縁膜を研磨することで、前記溝内に前記絶縁膜を埋め込む工程とを有することを特徴とする半導体装置の製造方法。
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