[go: up one dir, main page]

JP6142710B2 - 半導体装置及びその設計方法 - Google Patents

半導体装置及びその設計方法 Download PDF

Info

Publication number
JP6142710B2
JP6142710B2 JP2013153383A JP2013153383A JP6142710B2 JP 6142710 B2 JP6142710 B2 JP 6142710B2 JP 2013153383 A JP2013153383 A JP 2013153383A JP 2013153383 A JP2013153383 A JP 2013153383A JP 6142710 B2 JP6142710 B2 JP 6142710B2
Authority
JP
Japan
Prior art keywords
capacitor
width
semiconductor device
dummy
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013153383A
Other languages
English (en)
Other versions
JP2015026635A (ja
Inventor
渡辺　賢治
賢治 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2013153383A priority Critical patent/JP6142710B2/ja
Priority to US14/335,389 priority patent/US9455258B2/en
Priority to EP14177616.1A priority patent/EP2830092B1/en
Publication of JP2015026635A publication Critical patent/JP2015026635A/ja
Application granted granted Critical
Publication of JP6142710B2 publication Critical patent/JP6142710B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置及びその設計方法に関する。
強誘電体メモリ素子を有する半導体装置では、強誘電体キャパシタの積層構造をエッチングする際のウェーハ面内均一性を向上する観点から、強誘電体キャパシタのチップ内の占有率を上げるべく、周辺回路領域にダミーキャパシタを配置することがある。
特開２００１−１９６３７２号公報 特開２００３−１００９１０号公報 特開２００４−０９５５７７号公報
しかしながら、周辺回路領域に設けられたダミーキャパシタは、パターンの欠損が発生することがあり、半導体装置の歩留まりや信頼性を低下することがあった。
本発明の目的は、ダミーキャパシタのパターンの欠損を抑制し歩留まり及び信頼性を向上しうる半導体装置及びその設計方法を提供することにある。
実施形態の一観点によれば、メモリセルアレイ領域と周辺回路領域とを有する半導体基板と、前記メモリセルアレイ領域の前記半導体基板上に形成され、第１の面積及び第１の幅を有する強誘電体キャパシタと、前記周辺回路領域の前記半導体基板上に形成され、前記強誘電体キャパシタと同じ積層構造を有し、前記第１の面積よりも大きい第２の面積を有し、前記第１の幅以下の第２の幅を有するダミーキャパシタとを有しており、前記第１の面積は、前記強誘電体キャパシタの底面積であり、前記第２の面積は、前記ダミーキャパシタの底面積であり、前記第１の幅は、前記強誘電体キャパシタの底面の幅のうち最小の幅であり、前記第２の幅は、前記ダミーキャパシタの底面の幅のうち最小の幅であり、前記ダミーキャパシタは、複数の並列するスリットが設けられて隣り合う前記スリットにより前記第２の幅が規定されており、連続的に一体となるように形成されていることを特徴とする半導体装置が提供される。
また、実施形態の他の観点によれば、メモリセルアレイ領域に形成された強誘電体キャパシタと、周辺回路領域に形成され、前記強誘電体キャパシタと同じ積層構造を有するダミーキャパシタとを有する半導体装置の設計方法であって、前記ダミーキャパシタを、前記強誘電体キャパシタの第１の幅と同じ第２の幅のパターンで、前記強誘電体キャパシタよりも底面積が大きくなるようにレイアウトし、前記第１の幅は、前記強誘電体キャパシタの底面の幅のうち最小の幅であり、前記第２の幅は、前記ダミーキャパシタの底面の幅のうち最小の幅であり、前記ダミーキャパシタを、複数の並列するスリットを設けて隣り合う前記スリットにより前記第２の幅を規定し、連続的に一体となるようにレイアウトすることを特徴とする半導体装置の設計方法が提供される。
開示の半導体装置及びその設計方法によれば、ダミーキャパシタのパターンの欠損を効果的に抑制することができる。これにより、半導体装置の歩留まり及び信頼性を向上することができる。
図１は、第１実施形態による半導体装置の構造を示す概略断面図（その１）である。 図２は、第１実施形態による半導体装置の構造を示す概略断面図（その１）である。 図３は、第１実施形態による半導体装置の構造を示す平面図（その１）である。 図４は、第１実施形態による半導体装置の構造を示す平面図（その２）である。 図５は、第１実施形態による半導体装置の構造を示す平面図（その３）である。 図６は、典型的なダミーキャパシタのパターンを示す平面図である。 図７は、強誘電体キャパシタとダミーキャパシタの構造の違いを説明する図である。 図８は、ダミーキャパシタのパターンの欠損を説明する図である。 図９は、強誘電体キャパシタの積層構造のパターニング方法とその課題を説明する図（その１）である。 図１０は、強誘電体キャパシタの積層構造のパターニング方法とその課題を説明する図（その２）である。 図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図１５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図１７は、第２実施形態による半導体装置の構造を示す平面図である。 図１８は、第１実施形態による半導体装置のダミーキャパシタの課題を説明する図である。 図１９は、第３実施形態による半導体装置の構造を示す平面図である。 図２０は、第２実施形態による半導体装置のダミーキャパシタの課題を説明する図である。 図２１は、第４実施形態による半導体装置の構造を示す概略断面図である。 図２２は、実施形態の変形例による半導体装置の構造を示す平面図（その１）である。 図２３は、実施形態の変形例による半導体装置の構造を示す平面図（その２）である。 図２４は、実施形態の変形例による半導体装置の構造を示す平面図（その３）である。
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図１６を用いて説明する。
図１及び図２は、本実施形態による半導体装置の構造を示す概略断面図である。図３乃至図５は、本実施形態による半導体装置の構造を示す平面図である。図６は、典型的なダミーキャパシタのパターンを示す平面図である。図７は、強誘電体キャパシタとダミーキャパシタの構造の違いを説明する図である。図８は、ダミーキャパシタのパターンの欠損を説明する図である。図９及び図１０は、強誘電体キャパシタの積層構造のパターニング方法とその課題を説明する図である。図１１乃至図１６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
はじめに、本実施形態による半導体装置の構造について図１乃至図３を用いて説明する。
シリコン基板１０は、図１に示すように、メモリセルアレイ領域１０２と、メモリセルアレイ領域１０２の周囲に設けられた周辺回路領域１０４とを有している。シリコン基板１０の表面部には、活性領域を画定する素子分離絶縁膜１２が設けられている。メモリセルアレイ領域１０２内に画定された活性領域には、選択トランジスタとしてのＭＩＳトランジスタ２４が形成されている。周辺回路領域１０４内に画定された活性領域には、周辺回路用トランジスタとしてのＭＩＳトランジスタ２６が形成されている。
ＭＩＳトランジスタ２４，２６が形成されたシリコン基板１０上には、層間絶縁膜３０が形成されている。層間絶縁膜３０には、ＭＩＳトランジスタ２４，２６に接続されたコンタクトプラグ３２が埋め込まれている。
コンタクトプラグ３２が埋め込まれた層間絶縁膜３０上には、層間絶縁膜３６が形成されている。層間絶縁膜３０には、コンタクトプラグ３２を介してＭＩＳトランジスタ２４に電気的に接続された配線層３８（ビット線）と、コンタクトプラグ３２を介してＭＩＳトランジスタ２６に接続された配線層４０が埋め込まれている。
配線層３８，４０が埋め込まれた層間絶縁膜３６上には、層間絶縁膜４４が形成されている。層間絶縁膜４４，３６には、コンタクトプラグ３２に接続されたコンタクトプラグ４６が埋め込まれている。
コンタクトプラグ４６が埋め込まれた層間絶縁膜４４上には、強誘電体キャパシタ７６と、ダミーキャパシタ７８とが形成されている。強誘電体キャパシタ７６は、メモリセルアレイ領域１０２に設けられている。強誘電体キャパシタ７６の下部電極は、コンタクトプラグ４６，３２を介してＭＩＳトランジスタ２４に電気的に接続されている。ダミーキャパシタ７８は、周辺回路領域１０４に設けられている。ダミーキャパシタ７８は、強誘電体キャパシタ７６と同じ積層構造を有する構造体であり、他の素子とは電気的に接続されていない。
なお、ダミーキャパシタ７８とは、強誘電体キャパシタの積層構造をエッチングする際のウェーハ面内均一性を向上する観点から、強誘電体キャパシタのチップ内の占有率を上げるべく、周辺回路領域に配置されるものである。かかる観点から、ダミーキャパシタ７８は、配線とシリコン基板１０とを接続するコンタクトプラグの形成領域を除いた領域や、特定の配置禁止領域を除いた領域に、主に配置される。
強誘電体キャパシタ７６及びダミーキャパシタ７８が形成された層間絶縁膜４４上には、アルミナ等よりなる強誘電体キャパシタ７６保護用の保護絶縁膜８０と、層間絶縁膜８２とが形成されている。層間絶縁膜８２，４４には、強誘電体キャパシタ７６、配線層３８，４０等に接続されたコンタクトプラグ８４が埋め込まれている。
コンタクトプラグ８４が埋め込まれた層間絶縁膜８２上には、コンタクトプラグ８４に接続された配線層８６が形成されている。配線層８６が形成された層間絶縁膜８２上には、層間絶縁膜８８が形成されている。層間絶縁膜８８上には、配線層８６に接続されたコンタクトプラグ９０が埋め込まれている。
コンタクトプラグ９０が埋め込まれた層間絶縁膜８８上には、コンタクトプラグ９０に接続された配線層９２が形成されている。配線層９２が形成された層間絶縁膜８８上には、層間絶縁膜９４が形成されている。
ここで、本実施形態による半導体装置１００では、ダミーキャパシタ７８の面積が強誘電体キャパシタ７６の面積よりも大きくなっており、ダミーキャパシタ７８の線幅が強誘電体キャパシタ７６の幅以下になっている。
一例として、メモリセルアレイ領域内に形成された強誘電体キャパシタ７６のサイズが、例えば図２に示すように、底面が一辺０．６３μｍの正方形形状であり、上面が一辺０．４５μｍの正方形である場合を想定する。また、隣接する強誘電体キャパシタ７６の間隔は、０．０７μｍであるものとする。
このとき、ダミーキャパシタ７８の平面形状は、例えば図３に示すようなものとする。図３に示すキャパシタパターンは、線幅が０．６３μｍのラインパターンを、間隔が０．０７μｍとなるように蛇行状に配置したものである。或いは、線幅が０．６３μｍのラインパターンを形成するように間隔が０．０７μｍのスリット９８を設けたと考えることもできる。この場合、ダミーキャパシタ７８の底面積はおよそ７．０μｍ２となり、強誘電体キャパシタ７６の底面積である０．４μｍ２よりも大きくなる。また、ダミーキャパシタ７８の線幅は０．６３μｍであり、強誘電体キャパシタ７６の幅の０．６３μｍと同じである。
ダミーキャパシタ７８のラインパターンの線幅間隔を、隣接する強誘電体キャパシタ７６の間隔と同じ０．０７μｍにしているのは、強誘電体キャパシタ７６のエッチングプロファイルとダミーキャパシタ７８のエッチングプロファイルとを近似させるためである。
なお、ダミーキャパシタ７８の形状を特定するうえで「線幅」との表現は必ずしも適切ではないが、本実施形態のダミーキャパシタ７８は蛇行状のラインパターンで描かれたものと考えられることから、ここでは配線と同様に見立て、「線幅」と表現する。また、他の実施形態においても同様に、ダミーキャパシタ７８の形状を特定するために、ダミーキャパシタ７８を部分毎にラインパターンと見立て、「線幅」との表現することがある。本願明細書におけるダミーキャパシタ７８の「線幅」は、例えば、ダミーキャパシタ７８のある領域を画定する対向する側面の間隔のうち最小幅のもの、と定義することができる。
具体的には、ダミーキャパシタ７８の底部を画定する対向する側面の間隔のうち最小幅のものを「線幅」と定義することができる。同様に、強誘電体キャパシタの「幅」を、強誘電体キャパシタの底部を画定する対向する側面の間隔のうち最小幅のものと定義することもできる。かかる場合、強誘電体キャパシタの幅よりも大きい線幅を有するダミーキャパシタを形成するためには、ダミーキャパシタの上面は強誘電体キャパシタの上面よりも幅広とする必要がある。
次に、ダミーキャパシタ７８をこのようなパターンにする理由について、図４乃至図１０を用いて説明する。
図４は本実施形態による半導体装置の構造を示す平面図であり、図５は図４の点線部分を拡大した平面図である。
シリコン基板１０には、例えば図４に示すように、複数のメモリセルアレイ領域１０２が設けられる。周辺回路領域１０４は、これらメモリセルアレイ領域１０２の周囲に配置される。ここで、本実施形態による半導体装置１００のダミーキャパシタ７８は、図１及び図４に示すように、周辺回路領域１０４内に設けられるものである。
キャパシタのダミー構造体としては、種々の目的のものがある。典型的な例としては、強誘電体キャパシタ７６のサイズばらつきの影響を少なくするために、メモリセルアレイの外周部に配置するダミー構造体がある。本実施形態による半導体装置１００のダミーキャパシタ７８は、メモリセルアレイ領域１０２内に配置されるこのようなダミー構造体ではなく、周辺回路領域１０４内に配置されるものである。周辺回路領域１０４に配置されるダミー構造体の役割は、強誘電体キャパシタとなる積層膜をパターニングする際のドライエッチングの面内均一性を向上するために、強誘電体キャパシタ構造体のチップ内占有率を高めるためのものである。
このような目的で設けられるダミーキャパシタ７８は、典型的には、メモリセルアレイ領域１０２内に配置される強誘電体キャパシタ７６と同じ形状・サイズのパターンを、同じ間隔で並べたものである。これは、強誘電体キャパシタ７６のエッチングプロファイルとダミーキャパシタ７８のエッチングプロファイルとを近似させるためである。強誘電体キャパシタ７６と同じ形状・サイズのパターンを同じ間隔で並べることにより、強誘電体キャパシタ７６のエッチングプロファイルとダミーキャパシタ７８のエッチングプロファイルとを同じにすることができる。これにより、強誘電体キャパシタ７６の加工条件そのままでダミーキャパシタ７８を形成することができる。
図２に示す強誘電体キャパシタ７６を有する半導体装置の場合、典型的なダミーキャパシタ７８は、図６に示すようなパターンとなる。
しかしながら、強誘電体キャパシタ７６は層間絶縁膜４４及びコンタクトプラグ４６に接続されているのに対して（図７（ａ）参照）、ダミーキャパシタ７８は層間絶縁膜４４だけに接続されている（図７（ｂ））。このため、強誘電体キャパシタ７６ではコンタクトプラグ４６がくさびとなって下部電極の膜剥がれによるパターンの欠損が生じにくいのに対し、ダミーキャパシタ７８ではパターンの欠損が生じやすい（図８参照）。パターンの欠損が生じると、最悪の場合には剥離したキャパシタ構造体が他の機能領域に付着し、半導体装置の動作不良や信頼性低下を引き起こす虞がある。
そこで、本実施形態による半導体装置では、ダミーキャパシタ７８の底面積を強誘電体キャパシタ７６の底面積よりも大きくして層間絶縁膜４４との接触面積を増加し、パターンの欠損を生じにくくしている。
ただし、ダミーキャパシタ７８の底面積を単純に増加しただけでは、強誘電体キャパシタ７６及びダミーキャパシタ７８の加工の際に新たな課題が生じる。
強誘電体キャパシタ７６は、図９（ａ）に示すように、下部電極層５８、強誘電体膜６０、上部電極層７０、ハードマスク膜７２，７４を堆積した後、フォトレジスト膜９６を用いて加工される。まず、フォトレジスト膜９６をマスクとしてハードマスク膜７２，７４をパターニングし、その後、パターニングしたハードマスク膜７２，７４をマスクとして上部電極層７０、強誘電体膜６０及び下部電極層５８がパターニングされる。上部電極層７０上のハードマスク膜７２，７４は、上部電極層７０、強誘電体膜６０及び下部電極層５８のパターニングの際に除去される（図９（ｂ）参照）。
しかしながら、大面積のダミーキャパシタ７８を強誘電体キャパシタ７６と同時に形成しようとすると、エッチング抜け性が低下し、図１０（ａ），（ｂ）に示すように、ダミーキャパシタ７８の上部電極７０の中央部にハードマスク膜７２が残存することがある。上部電極７０上に残存するハードマスク膜７２は、その後の工程で剥離するとパーティクルとなり、半導体装置の動作不良や信頼性低下を引き起こす虞がある。本願発明者の検討では、２．５μｍ×２．５μｍの矩形パターンのダミーキャパシタ７８において、ハードマスク膜７２の残渣が生じることが確認された。
このような観点から、本実施形態による半導体装置では、ダミーキャパシタ７８の底面積を大面積化して層間絶縁膜４４との接触面積を増加するとともに、線幅が強誘電体キャパシタ７６の幅以下になるように、ダミーキャパシタ７８のパターンを工夫している。
このようにすることで、ダミーキャパシタ７８のパターンの欠損を抑制するとともに、強誘電体キャパシタ７６と同様のエッチングプロファイルを得ることができ、また、ハードマスク膜の残渣発生を防止することができる。これにより、半導体装置の歩留まり及び信頼性を向上することができる。
なお、ダミーキャパシタ７８が複数の線幅を含む場合は、これらのうち最大の線幅が強誘電体キャパシタ７６の幅以下になるようにする。また、強誘電体キャパシタ７６が縦横で異なる幅を有する場合には、ダミーキャパシタ７８の線幅が強誘電体キャパシタ７６の最小幅以下になるようにする。
次に、本実施形態による半導体装置の製造方法について図１１乃至図１６を用いて説明する。
まず、例えばＰ型のシリコン基板１０の表面に、通常の素子分離絶縁膜形成方法、例えばＳＴＩ（Shallow Trench Isolation）法等により、活性領域を画定する素子分離絶縁膜１２を形成する（図１１）。
次いで、シリコン基板１０の活性領域に、通常のＭＩＳトランジスタ形成方法により、Ｐウェル１４、ゲート電極１６、ソース／ドレイン領域１８、サイドウォール絶縁膜２０、シリサイド層２２等を有するＭＩＳトランジスタ２４，２６を形成する（図１２）。ここで、ＭＩＳトランジスタ２４はメモリセルの選択トランジスタであり、ＭＩＳトランジスタ２６は周辺回路を構成する周辺トランジスタである。
次いで、ＭＩＳトランジスタ２４，２６が形成されたシリコン基板１０上に、通常の配線形成工程により、ストッパ絶縁膜としてのシリコン窒化膜２８を含む層間絶縁膜３０と、層間絶縁膜３０に埋め込まれたコンタクトプラグ３２とを形成する。
次いで、層間絶縁膜３０上に、通常の配線形成工程により、ストッパ絶縁膜としてのシリコン窒化膜３４を含む層間絶縁膜３６と、層間絶縁膜３６に埋め込まれた配線層３８，４０とを形成する。配線層３８はビット線であり、配線層４０は例えば中継配線である。
次いで、層間絶縁膜３６上に、通常の配線形成工程により、ストッパ絶縁膜としてのシリコン窒化膜４２を含む層間絶縁膜４４と、層間絶縁膜４４，３６に埋め込まれたコンタクトプラグ４６とを形成する（図１３）。
なお、コンタクトプラグ４６は、層間絶縁膜４４，３６にビアホールを形成後、このビアホール内に導電膜を埋め込み、層間絶縁膜４４上の余剰の導電膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により除去することにより形成される。このとき、コンタクトプラグ４６の上部が過度に研磨されることがある。この場合、コンタクトプラグ４６の上面の高さは層間絶縁膜４４の上面の高さよりも低くなり、コンタクトプラグ４６が埋め込まれた箇所には凹部（図示せず）が生じる。
次いで、例えばスパッタ法により、例えば膜厚５ｎｍのＴｉ膜を堆積した後、このＴｉ膜の窒化処理を行う。これにより、コンタクトプラグ４６が埋め込まれた層間絶縁膜４４上に、ＴｉＮ膜よりなる下地導電膜４８を形成する。
次いで、下地導電膜４８上に、例えばスパッタ法により、例えば膜厚４０ｎｍのＴｉＡｌＮ膜を形成する。
次いで、ＣＭＰ法によりこのＴｉＡｌＮ膜の表面を研磨し、コンタクトプラグ４６部の段差を緩和する。この研磨により、ＴｉＡｌＮ膜の膜厚は、２０ｎｍ程度となる。なお、コンタクトプラグ４６部に段差がない場合には、この研磨工程は必ずしも必要はない。
次いで、表面を研磨したＴｉＡｌＮ膜上に、例えばスパッタ法により、例えば膜厚２５ｎｍのＴｉＡｌＮ膜を形成する。これにより、下地導電膜４８上に、トータルの膜厚が例えば４５ｎｍのＴｉＡｌＮ膜よりなる導電性酸素バリア膜５０を形成する。
次いで、導電性酸素バリア膜５０上に、例えばスパッタ法により、例えば膜厚３０ｎｍのＩｒ膜５２と、例えば膜厚３０ｎｍのＩｒＯｘ膜５４と、例えば膜厚５０ｎｍのＰｔ膜５６とを堆積し、Ｐｔ膜５６／ＩｒＯｘ膜５４／Ｉｒ膜５２構造の下部電極層５８を形成する。ＩｒＯｘ膜５４は、密着性の向上及び配向性のキャンセルのための膜である。Ｐｔ膜５６は、強誘電体膜６０の配向性の向上のための膜である。なお、本願明細書では、下地導電膜４８及び導電性酸素バリア膜５０をも含めて下部電極層５８と呼ぶこともある。
次いで、下部電極５８上に、例えばＰＺＴ膜よりなる強誘電体膜６０を形成する。例えば、スパッタ法により下部電極５８上に膜厚７５ｎｍのＰＺＴ膜を堆積した後、ＡｒとＯ２とを含む雰囲気中で短時間熱処理を行うことにより、下地のＰｔ膜５６に揃うようにＰＺＴ膜の結晶を配向させ、強誘電体膜６０を形成する。
次いで、強誘電体膜６０上に、例えばスパッタ法により、例えば膜厚２５ｎｍのＩｒＯｘ膜６２を形成する。ＩｒＯｘ膜６２の成膜条件は、例えば、イリジウムターゲットを使用し、反応ガスとしてＡｒ及び酸素を用い、圧力を２Ｐａ、基板温度を３００℃、スパッタパワーを１ｋＷ〜２ｋＷ程度とする。Ａｒと酸素の流量比は例えば１００対５６の割合とする。この条件で成膜することにより、成膜の時点で結晶化するＩｒＯｘ膜６２を形成することができる。なお、ＩｒＯｘ膜６２の形成前に、例えば膜厚１０ｎｍ程度のアモルファスの強誘電体膜を成膜してもよい。
次いで、酸素含有雰囲気で短時間熱処理を行う。熱処理条件は、例えば、Ａｒと酸素の流量比を１００対１の割合とし、基板温度を７２５℃、熱処理時間を６０秒間とする。
この熱処理により、ＩｒＯｘ膜６２のＩｒが下方に拡散していくのと同時に、下地の強誘電体膜６０の結晶配向性に倣ってアモルファス強誘電体膜の下部側から結晶配向が進む。このアモルファス強誘電体であった膜は、Ｉｒの拡散によって電極として機能する。また、Ｉｒは僅かに強誘電体膜６０の部分にも拡散しており、電極と強誘電体の境界部分は、強誘電体膜６０の中に存在することになる。
次いで、酸化物導電膜６２上に、例えばスパッタ法により、例えば膜厚１２５ｎｍのＩｒＯｘ膜６４を形成する。
ＩｒＯｘ膜６４の成膜の際には、異常成長を抑制するために、成膜温度を１００℃以下に設定することが望ましい。また、その後の工程における劣化を抑制するために、ＩｒＯｘ膜を化学量論的組成に近い組成を有するＩｒＯ２膜により形成してもよい。これにより、水素に対する触媒作用を抑制し、強誘電体膜６０が水素ラジカルによって還元されるのを防止することができ、水素耐性が向上する。
次いで、ＩｒＯｘ膜６４上に、例えばスパッタ法により、例えば膜厚８０ｎｍのＩｒ膜６８を形成する。
これにより、Ｉｒ膜６８／ＩｒＯｘ膜６４／ＩｒＯｘ膜６２の積層構造の上部電極層７０を形成する。
次いで、上部電極層７０上に、例えばスパッタ法により、例えば膜厚２００ｎｍのＴｉＡｌＮ膜を堆積し、ＴｉＡｌＮ膜のマスク膜７２を形成する。
次いで、マスク膜７２上に、例えばＣＶＤ法により、例えば膜厚２８０ｎｍのＴＥＯＳ膜７４を形成する（図１４）。
次いで、フォトリソグラフィ及びドライエッチングにより、ＴＥＯＳ膜７４及びマスク膜７２をパターニングする。
この際、ダミーキャパシタ７８を形成するためのパターンは、強誘電体キャパシタ７６を形成するためのパターンよりも底面積が大きくなるように設計する。また、ダミーキャパシタ７８を形成するパターンの線幅は、誘電体キャパシタ７６を形成するパターンの幅以下になるように設計する。また、スリット９８の幅は、誘電体キャパシタ７６の間隔と同じに設計する。
例えば、強誘電体キャパシタ７６を形成するためのパターンは、例えば一辺が０．６３μｍの矩形形状とし、隣接する強誘電体キャパシタ７６間の間隔を０．０７μｍとする。また、ダミーキャパシタ７８を形成するためのパターンは、例えば図３に示すように、線幅が０．６３μｍのラインパターンを間隔が０．０７μｍとなるように蛇行状に配置したものとする。なお、図３に示すキャパシタパターンは、図６に示すキャパシタパターンにおいて、隣接する個々のパターンを、全体として蛇行状のラインパターンをなすように接続したものと考えることができる。
なお、強誘電体キャパシタ７６のサイズ及びその間隔は、典型的な例では、プロセスに許容される最小加工寸法で設計される。この場合、ダミーキャパシタ７８の最大線幅は、強誘電体キャパシタ７６のサイズと同じサイズで設計し、スリット９８の幅は、強誘電体キャパシタ７６の間隔と同じサイズで設計する。強誘電体キャパシタ７６とダミーキャパシタ７８とでサイズを共通にすることは、設計工数の削減にも繋がる。
次いで、ＴＥＯＳ膜７４及びマスク膜７２のパターニングに用いたフォトレジスト膜を除去した後、ＴＥＯＳ膜７４及びマスク膜７２をマスクとして、上部電極７０、強誘電体膜６０、下部電極５８、導電性酸素バリア膜５０及び下地導電膜４８をパターニングする。
上述のパターンを用いて強誘電体キャパシタ７６及びダミーキャパシタ７８のパターン形成を行うことにより、ダミーキャパシタ７８部でも強誘電体キャパシタ７６部と同様のエッチングプロファイルが得られるとともに、マスク膜７２の残渣発生を防止することができる。また、ダミーキャパシタ７８の大面積化を行うことで、その後の工程におけるパターンの欠損を防止することができる。
このようにして、メモリセルアレイ領域１０２内に、上部電極層７０／強誘電体膜６０／下部電極層５８の積層構造を有する強誘電体キャパシタ７６を形成し、周辺回路領域１０４内に、同様の積層構造を有するダミーキャパシタ７８を形成する。
強誘電体キャパシタ７６の下部電極層５８は、コンタクトプラグ４６，３２等を介して選択トランジスタ（ＭＩＳトランジスタ２４）に電気的に接続される。これにより、メモリセルアレイ領域には、１Ｔ−１Ｃ型の複数のメモリセルが形成される。
次いで、酸素含有雰囲気中で、例えば３５０℃、４０分間の熱処理を行う。
次いで、強誘電体キャパシタ７６及びダミーキャパシタ７８が形成された層間絶縁膜４４上に、例えばスパッタ法により、例えば膜厚５ｎｍ〜２０ｎｍのアルミナ膜を形成する。
次いで、酸素含有雰囲気中で、例えば５００℃〜６５０℃の熱処理を行い、アルミナ膜の成膜の際に導入されたダメージを回復する。
次いで、このアルミナ膜上に、例えばＭＯＣＶＤ法又はＡＬＤ法により、例えば膜厚３０ｎｍ〜１００ｎｍのアルミナ膜を形成する。
これにより、トータルの膜厚が例えば３５ｎｍ〜１２０ｎｍのアルミナ膜よりなる保護絶縁膜８０を形成する。
次いで、保護絶縁膜８０上に、例えば膜厚１４００ｎｍの層間絶縁膜８２を形成する。層間絶縁膜８２をシリコン酸化膜により形成する場合には、例えばプラズマＣＶＤ法により、原料ガスとして例えばＴＥＯＳと酸素とヘリウムの混合ガスを用いてシリコン酸化膜の成膜を行う。なお、層間絶縁膜８２は、シリコン酸化膜のみならず、例えば絶縁性を有する無機膜等により形成してもよい。
次いで、ＣＭＰ法により、層間絶縁膜８２の表面を研磨し、平坦化する（図１５）。
次いで、Ｎ２Ｏガス又はＮ２ガス等を用いて発生したプラズマ雰囲気にシリコン基板１０を曝し、熱処理を行う。熱処理の結果、層間絶縁膜８２等の中の水分が除去されるとともに、層間絶縁膜８２等の膜質が変化し、膜中に水分が入りにくくなる。
また、層間絶縁膜８２の平坦化のためのＣＭＰの後に、ＣＭＰで起こりうるキャパシタ−キャパシタ間のスリットを埋めるために、例えば膜厚２５０ｎｍ程度のＰ−ＴＥＯＳ膜を堆積するようにしてもよい。この場合も、膜中水分を減少させるため、堆積後の膜をＮ２Ｏガス又はＮ２ガス等を用いて発生したプラズマ雰囲気に曝すことが望ましい。
次いで、通常の配線形成工程により、層間絶縁膜８２，４４内に、強誘電体キャパシタ７６の上部電極層７０、配線層３８，４０等に接続されたコンタクトプラグ８４を形成する。
次いで、通常の配線形成工程により、層間絶縁膜８２上に、コンタクトプラグ８４に接続された配線層８６を形成する。
次いで、通常の配線形成工程により、配線層８６が形成された層間絶縁膜８２上に、層間絶縁膜８８と、層間絶縁膜８８に埋め込まれ配線層８６に接続されたコンタクトプラグ９０とを形成する。
次いで、通常の配線形成工程により、コンタクトプラグ９０が埋め込まれた層間絶縁膜８８上に、コンタクトプラグ９０に接続された配線層９２を形成する。
次いで、配線層９２が形成された層間絶縁膜８８上に、層間絶縁膜９４を形成する（図１６）。
この後、必要なバックエンドプロセスを行い、本実施形態による半導体装置を完成する。
このように、本実施形態によれば、ダミーキャパシタのパターンの欠損やハードマスク膜の残渣の発生を抑制することができる。これにより、半導体装置の歩留まり及び信頼性を向上することができる。
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図１７及び図１８を用いて説明する。図１乃至図１６に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図１７は、本実施形態による半導体装置の構造を示す平面図である。図１８は、第１実施形態による半導体装置のダミーキャパシタの課題を説明する図である。
はじめに、本実施形態による半導体装置の構造について図１７及び図１８を用いて説明する。
本実施形態による半導体装置は、ダミーキャパシタ７８のパターンが異なるほかは、第１実施形態による半導体装置と同様である。
本実施形態による半導体装置のダミーキャパシタ７８は、図１７に示すように、強誘電体キャパシタ７６の底面積よりも大きい矩形状の外形を有し、その内側に、パターンの線幅が強誘電体キャパシタ７６の幅以下になるようにスリット９８が設けられている。なお、図１７に示す本実施形態のダミーキャパシタ７８のパターンにおいて、「線幅」とは、外周の辺とスリット９８との間の最短距離、並びに、スリット９８間の最短距離、が該当する。
このようにすることで、第１実施形態の場合と同様、ダミーキャパシタ７８の下部電極の膜剥がれによるパターンの欠損を抑制するとともに、強誘電体キャパシタ７６と同様のエッチングプロファイルを得ることができ、また、ハードマスク膜の残渣発生を防止することができる。これにより、半導体装置の歩留まり及び信頼性を向上することができる。
本実施形態による半導体装置のダミーキャパシタ７８において、パターンの内側にスリット９８を設けているのは、以下の理由からである。
半導体装置の製造では、１枚の半導体ウェーハ上に複数のチップ領域が設けられる。半導体ウェーハの周縁部分に配置されるチップ領域の中には、パターンの一部が形成されないものも生じうる。
ここで、図６に示す第１実施形態による半導体装置のダミーキャパシタ７８を用いた場合を考慮する。このダミーキャパシタ７８を含むチップ領域が半導体ウェーハの端部に配置された場合、ダミーキャパシタ７８の一部分のみが半導体ウェーハ上に形成される可能性がある。例えば、ダミーキャパシタ７８のパターンのうち、図１８の点線で囲った部分のみが半導体ウェーハ上に形成されると、強誘電体キャパシタ７６の底面積よりも小さい微小面積のダミーキャパシタ７８ａが発生してしまう。このような微小面積のダミーキャパシタ７８ａの発生は、パターンの欠損の原因となる。
微小面積のダミーキャパシタ７８ａが発生する原因の一つは、ダミーキャパシタ７８の最大線幅を強誘電体キャパシタ７６の最小幅以下にするために設けられたスリット９８が、ダミーキャパシタ７８のパターンの外周部まで達しているからである。
スリット９８をパターンの内側に配置することにより、ダミーキャパシタ７８の一部分のみが形成された場合にも、パターンが複数に分割されるのを防止することができ、微小面積のダミーキャパシタ７８ａが発生する確率を低減することができる。これにより、ダミーキャパシタ７８のパターンの欠損を抑制し、半導体装置の歩留まり及び信頼性を更に向上することができる。
本実施形態による半導体装置の製造方法は、ダミーキャパシタ７８のパターンが異なるほかは、第１実施形態による半導体装置の製造方法と同様である。
このように、本実施形態によれば、ダミーキャパシタのパターンの欠損やハードマスク膜の残渣の発生を抑制することができる。これにより、半導体装置の歩留まり及び信頼性を向上することができる。
［第３実施形態］
第３実施形態による半導体装置及びその製造方法について図１９及び図２０を用いて説明する。図１乃至図１８に示す第１及び図２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図１９は、本実施形態による半導体装置の構造を示す平面図である。図１８は、第２実施形態による半導体装置のダミーキャパシタの課題を説明する図である。
はじめに、本実施形態による半導体装置の構造について図１７及び図１８を用いて説明する。
本実施形態による半導体装置は、ダミーキャパシタ７８のパターンが異なるほかは、第１及び第２実施形態による半導体装置と同様である。
本実施形態による半導体装置のダミーキャパシタ７８は、図１９に示すように、図１７に示す第２実施形態による半導体装置のダミーキャパシタ７８において、矩形状の外形の角部を面取りしたものである。
第２実施形態による半導体装置のダミーキャパシタ７８では、パターンの外周部よりも内側にスリット９８を形成しているため、例えば図２０に矢印で示す部分のように、場所によってはスリット９８からパターン端までの距離が長くなる。このような場所ではスリット９８部におけるエッチングの抜け性が悪くなり、エッチングをする際のハードマスクが残ることが懸念される。
矩形状の外形の角部を面取りすることで、スリット９８からパターン端までの距離を第２実施形態の場合よりも短くなる。これにより、エッチング抜け性が改善し、ハードマスクが残存することを更に抑制することができる。
本実施形態による半導体装置の製造方法は、ダミーキャパシタ７８のパターンが異なるほかは、第１実施形態による半導体装置の製造方法と同様である。
このように、本実施形態によれば、ダミーキャパシタの下部電極の膜剥がれによるパターンの欠損やハードマスク膜の残渣の発生を抑制することができる。これにより、半導体装置の歩留まり及び信頼性を向上することができる。
［第４実施形態］
第４実施形態による半導体装置及びその製造方法について図２１を用いて説明する。図１乃至図２０に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図２１は、本実施形態による半導体装置の構造を示す概略断面図である。
はじめに、本実施形態による半導体装置の構造について図２１を用いて説明する。
本実施形態による半導体装置は、図２１に示すように、層間絶縁膜４４に埋め込まれたダミープラグ１１０を更に有し、ダミーキャパシタ７８がダミープラグ１１０に接続されている。ダミーキャパシタ７８は、特に限定されるものではなく、例えば図６に示すパターンを用いることができる。図６のパターンを用いる場合、ダミーキャパシタ７８の個々のパターンに対して少なくとも１つのダミープラグ１１０が設けられる。ダミーキャパシタ７８をダミープラグ１１０に接続することにより、強誘電体キャパシタ７６の場合と同様、ダミープラグ１１０がくさびとなり、下部電極の膜剥がれによるパターンの欠損を抑制することができる。
ダミーキャパシタ７８は、図３，１７，１９に示す第１乃至第３実施形態による半導体装置のダミーキャパシタ７８と同様のパターンとしてもよい。このようにすることで、ダミーキャパシタ７８の面積増加と相俟って、パターンの欠損を更に抑制することができる。
本実施形態による半導体装置は、第１実施形態による半導体装置の製造方法における図１３の工程において、通常の配線形成工程により、層間絶縁膜４４に埋め込まれたダミープラグ１１０を形成することにより、製造することができる。
なお、図２１においてダミープラグ１１０は層間絶縁膜４４に埋め込まれているが、コンタクトプラグ４６と同様、層間絶縁膜４４，３６に埋め込むようにしてもよい。この場合は、ダミープラグ１１０とコンタクトプラグ４６とを同時に形成することも可能である。
このように、本実施形態によれば、ダミーキャパシタのパターンの欠損を抑制することができる。これにより、半導体装置の歩留まり及び信頼性を向上することができる。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、上記第１乃至第３実施形態では、強誘電体キャパシタ７６よりも底面積が大きく、線幅が強誘電体キャパシタ７６の幅以下であるダミーキャパシタ７８として、図３，１７，１９のパターンを例示したが、ダミーキャパシタ７８のパターンはこれらに限定されるものではない。ダミーキャパシタ７８には、強誘電体キャパシタ７６よりも底面積が大きく線幅が強誘電体キャパシタ７６の幅以下である任意のパターンを適用することができる。
例えば、図２２に示すように、ラインパターンをストライプ状に配置してもよい。或いは、例えば図２３及び図２４に示すように、櫛型状のパターンとしてもよい。
また、強誘電体キャパシタ７６及びダミーキャパシタ７８の各部分のサイズは、一例を示したものであり、半導体装置のデザインルールやその他の要求等に応じて適宜変更することができる。
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１） メモリセルアレイ領域と周辺回路領域とを有する半導体基板と、
前記メモリセルアレイ領域の前記半導体基板上に形成され、第１の面積及び第１の幅を有する強誘電体キャパシタと、
前記周辺回路領域の前記半導体基板上に形成され、前記強誘電体キャパシタと同じ積層構造を有し、前記第１の面積よりも大きい第２の面積を有し、前記第１の幅以下の線幅を有するダミーキャパシタと
を有することを特徴とする半導体装置。
（付記２） 付記１記載の半導体装置において、
前記ダミーキャパシタに、前記線幅を規定するスリットが設けられている
ことを特徴とする半導体装置。
（付記３） 付記２記載の半導体装置において、
前記メモリセルアレイ領域に形成された複数の前記強誘電体キャパシタを有し、
前記スリットの幅は、前記メモリセルアレイ領域に隣接して配置された前記強誘電体キャパシタの間隔と同じである
ことを特徴とする半導体装置。
（付記４） 付記２又は３記載の半導体装置において、
前記スリットは、前記ダミーキャパシタの内側の領域に形成されている
ことを特徴とする半導体装置。
（付記５） 付記１乃至４のいずれか１項に記載の半導体装置において、
前記ダミーキャパシタは、平面形状における角部が面取りされている
ことを特徴とする半導体装置。
（付記６） 付記１乃至５のいずれか１項に記載の半導体装置において、
前記ダミーキャパシタは、蛇行状に配置されたラインパターンを有する
ことを特徴とする半導体装置。
（付記７） 付記１乃至６のいずれか１項に記載の半導体装置において、
前記第２の幅は、前記第１の幅と同じである
ことを特徴とする半導体装置。
（付記８） 付記１乃至７のいずれか１項に記載の半導体装置において、
前記第１の面積は、前記強誘電体キャパシタの底面積であり、
前記第１の幅は、前記強誘電体キャパシタの底面の幅のうち最小の幅であり、
前記第２の面積は、前記ダミーキャパシタの底面積であり、
前記第２の幅は、前記ダミーキャパシタの底面の幅のうち最小の幅である
ことを特徴とする半導体装置。
（付記９） 付記１乃至８のいずれか１項に記載の半導体装置において、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜に埋め込まれたダミープラグとを更に有し、
前記ダミーキャパシタは、前記絶縁膜上に、前記ダミープラグに接続して形成されている
ことを特徴とする半導体装置。
（付記１０） メモリセルアレイ領域と周辺回路領域とを有する半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記メモリセルアレイ領域の前記絶縁膜上に形成された強誘電体キャパシタと、
前記周辺回路領域の前記絶縁膜に埋め込まれたダミープラグと、
前記メモリセルアレイ領域の前記絶縁膜上に形成され、前記ダミープラグに接続されたダミーキャパシタと
を有することを特徴とする半導体装置。
（付記１１） メモリセルアレイ領域に形成された強誘電体キャパシタと、周辺回路領域に形成され、前記強誘電体キャパシタと同じ積層構造を有するダミーキャパシタとを有する半導体装置の設計方法であって、
前記ダミーキャパシタは、前記強誘電体キャパシタの幅と同じ線幅のパターンで、前記強誘電体キャパシタよりも面積が大きくなるようにレイアウトする
ことを特徴とする半導体装置の設計方法。
（付記１２） 付記１０記載の半導体装置の設計方法において、
前記ダミーキャパシタに、前記メモリセルアレイ領域に隣接配置される前記強誘電体キャパシタの間隔と同じ幅のスリットを設けることにより、前記ダミーキャパシタの前記線幅と前記強誘電体キャパシタの前記幅とを同じにする
ことを特徴とする半導体装置の設計方法。
１０…シリコン基板
１２…素子分離絶縁膜
１４…Ｐウェル
１６…ゲート電極
１８…ソース／ドレイン領域
２０…サイドウォール絶縁膜
２２…シリサイド層
２４，２６…ＭＩＳトランジスタ
２８，３４，４２…シリコン窒化膜
３０，３６，４４．８２，８８，９４…層間絶縁膜
３２，４６，８４，９０…コンタクトプラグ
３８，４０，８６，９２…配線層
４８…下地導電膜
５０…導電性酸素バリア膜
５２…Ｉｒ膜
５４，６２，６４…ＩｒＯｘ膜
５６…Ｐｔ膜
５８…下部電極層
６０…強誘電体膜
７０…上部電極層
７２…マスク膜
７４…ＴＥＯＳ膜
７６…強誘電体キャパシタ
７８…ダミーキャパシタ
８０…保護絶縁膜
９６…フォトレジスト膜
９８…スリット
１００…半導体装置
１０２…メモリセルアレイ領域
１０４…周辺回路領域
１１０…ダミープラグ

Claims (7)

  1. メモリセルアレイ領域と周辺回路領域とを有する半導体基板と、
    前記メモリセルアレイ領域の前記半導体基板上に形成され、第１の面積及び第１の幅を有する強誘電体キャパシタと、
    前記周辺回路領域の前記半導体基板上に形成され、前記強誘電体キャパシタと同じ積層構造を有し、前記第１の面積よりも大きい第２の面積を有し、前記第１の幅以下の第２の幅を有するダミーキャパシタと
    を有しており、
    前記第１の面積は、前記強誘電体キャパシタの底面積であり、
    前記第２の面積は、前記ダミーキャパシタの底面積であり、
    前記第１の幅は、前記強誘電体キャパシタの底面の幅のうち最小の幅であり、
    前記第２の幅は、前記ダミーキャパシタの底面の幅のうち最小の幅であり、
    前記ダミーキャパシタは、複数の並列するスリットが設けられて隣り合う前記スリットにより前記第２の幅が規定されており、連続的に一体となるように形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記メモリセルアレイ領域に形成された複数の前記強誘電体キャパシタを有し、
    前記スリットの幅は、前記メモリセルアレイ領域に隣接して配置された前記強誘電体キャパシタの間隔と同じである
    ことを特徴とする半導体装置。
  3. 請求項１又は２記載の半導体装置において、
    前記スリットは、前記ダミーキャパシタの内側の領域に形成されている
    ことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか１項に記載の半導体装置において、
    前記ダミーキャパシタは、平面形状における角部が面取りされている
    ことを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか１項に記載の半導体装置において、
    前記半導体基板上に形成された絶縁膜と、
    前記絶縁膜に埋め込まれたダミープラグとを更に有し、
    前記ダミーキャパシタは、前記絶縁膜上に、前記ダミープラグに接続して形成されている
    ことを特徴とする半導体装置。
  6. メモリセルアレイ領域に形成された強誘電体キャパシタと、周辺回路領域に形成され、前記強誘電体キャパシタと同じ積層構造を有するダミーキャパシタとを有する半導体装置の設計方法であって、
    前記ダミーキャパシタを、前記強誘電体キャパシタの第１の幅と同じ第２の幅のパターンで、前記強誘電体キャパシタよりも底面積が大きくなるようにレイアウトし、
    前記第１の幅は、前記強誘電体キャパシタの底面の幅のうち最小の幅であり、
    前記第２の幅は、前記ダミーキャパシタの底面の幅のうち最小の幅であり、
    前記ダミーキャパシタを、複数の並列するスリットを設けて隣り合う前記スリットにより前記第２の幅を規定し、連続的に一体となるようにレイアウトすることを特徴とする半導体装置の設計方法。
  7. 請求項６記載の半導体装置の設計方法において、
    前記ダミーキャパシタの前記スリットを、前記メモリセルアレイ領域に隣接配置される前記強誘電体キャパシタの間隔と同じ幅とすることにより、前記ダミーキャパシタの前記第２の幅と前記強誘電体キャパシタの前記第１の幅とを同じにする
    ことを特徴とする半導体装置の設計方法。
JP2013153383A 2013-07-24 2013-07-24 半導体装置及びその設計方法 Active JP6142710B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013153383A JP6142710B2 (ja) 2013-07-24 2013-07-24 半導体装置及びその設計方法
US14/335,389 US9455258B2 (en) 2013-07-24 2014-07-18 Semiconductor device and method of designing the same
EP14177616.1A EP2830092B1 (en) 2013-07-24 2014-07-18 Semiconductor device and method of designing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013153383A JP6142710B2 (ja) 2013-07-24 2013-07-24 半導体装置及びその設計方法

Publications (2)

Publication Number Publication Date
JP2015026635A JP2015026635A (ja) 2015-02-05
JP6142710B2 true JP6142710B2 (ja) 2017-06-07

Family

ID=51212711

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013153383A Active JP6142710B2 (ja) 2013-07-24 2013-07-24 半導体装置及びその設計方法

Country Status (3)

Country Link
US (1) US9455258B2 (ja)
EP (1) EP2830092B1 (ja)
JP (1) JP6142710B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102302597B1 (ko) 2015-09-10 2021-09-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP6617394B2 (ja) * 2015-12-18 2019-12-11 ローム株式会社 半導体装置
US10679688B2 (en) * 2018-04-16 2020-06-09 Samsung Electronics Co., Ltd. Ferroelectric-based memory cell usable in on-logic chip memory

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100303682B1 (ko) * 1996-04-19 2001-11-02 마츠시타 덴끼 산교 가부시키가이샤 반도체장치
JP3607032B2 (ja) * 1996-06-03 2005-01-05 東芝マイクロエレクトロニクス株式会社 不揮発性強誘電体メモリ及びその駆動方法
JP3800294B2 (ja) * 1999-10-25 2006-07-26 日本電気株式会社 半導体装置およびその製造方法
JP2001196372A (ja) 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置
JP4688343B2 (ja) * 2001-05-16 2011-05-25 ルネサスエレクトロニクス株式会社 強誘電体メモリ装置
US6762445B2 (en) 2001-07-19 2004-07-13 Matsushita Electric Industrial Co., Ltd. DRAM memory cell with dummy lower electrode for connection between upper electrode and upper layer interconnect
JP3871618B2 (ja) 2001-07-19 2007-01-24 松下電器産業株式会社 半導体記憶装置及びその製造方法
JP2004047943A (ja) * 2002-03-20 2004-02-12 Fujitsu Ltd 半導体装置
JP4536314B2 (ja) * 2002-06-18 2010-09-01 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP4445189B2 (ja) 2002-08-29 2010-04-07 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JPWO2006134631A1 (ja) * 2005-06-13 2009-01-08 富士通マイクロエレクトロニクス株式会社 半導体装置
KR20100002596A (ko) * 2008-06-30 2010-01-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5412785B2 (ja) * 2008-10-06 2014-02-12 富士通セミコンダクター株式会社 半導体装置とその製造方法

Also Published As

Publication number Publication date
EP2830092B1 (en) 2023-07-05
US9455258B2 (en) 2016-09-27
JP2015026635A (ja) 2015-02-05
US20150028451A1 (en) 2015-01-29
EP2830092A2 (en) 2015-01-28
EP2830092A3 (en) 2015-05-06

Similar Documents

Publication Publication Date Title
KR101129919B1 (ko) 반도체 소자 및 그의 형성 방법
JP5091452B2 (ja) 半導体装置の製造方法
TW201320245A (zh) 半導體裝置的製造方法
JP2008283045A (ja) 半導体装置の製造方法および半導体装置
TW201405715A (zh) 半導體結構的製造方法
JP2016072502A (ja) 半導体装置及びその製造方法
JP2011233694A (ja) 半導体装置の製造方法
JP6142710B2 (ja) 半導体装置及びその設計方法
JP6617394B2 (ja) 半導体装置
JP2009289813A (ja) 不揮発性半導体記憶装置の製造方法
TWI653712B (zh) 半導體結構及其製造方法
JP2014096475A (ja) 半導体装置の製造方法
JP2008091835A (ja) 半導体装置およびその製造方法
JP3851909B2 (ja) 強誘電体記憶装置の製造方法
TWI499005B (zh) 3d記憶體製造方法及結構
US10985262B2 (en) Semiconductor structure and manufacturing method thereof
KR100517911B1 (ko) 하부전극과 스토리지 노드 콘택간의 오정렬 및확산방지막의 산화를 방지할 수 있는 반도체 장치 제조 방법
JP2013191664A (ja) 半導体装置及びその製造方法
CN110391185A (zh) 制作半导体元件的方法
KR20120124349A (ko) 반도체 소자 및 이의 제조 방법
JP6617393B2 (ja) 半導体装置
JP2011155268A (ja) 半導体装置の製造方法
JP2018046261A (ja) 強誘電体メモリ装置の製造方法
JP2008226979A (ja) 半導体装置およびその製造方法
KR100629692B1 (ko) 강유전체 메모리 장치의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160401

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170411

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170424

R150 Certificate of patent or registration of utility model

Ref document number: 6142710

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250