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KR950011726B1 - 전기적 소거가 가능한 불휘발성 반도체기억장치와 그 선택적 데이터 소거방법 및 전기적 소거 및 프로그램이 가능한 리드온리 메모리 - Google Patents

전기적 소거가 가능한 불휘발성 반도체기억장치와 그 선택적 데이터 소거방법 및 전기적 소거 및 프로그램이 가능한 리드온리 메모리 Download PDF

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KR950011726B1
KR950011726B1 KR1019910005833A KR910005833A KR950011726B1 KR 950011726 B1 KR950011726 B1 KR 950011726B1 KR 1019910005833 A KR1019910005833 A KR 1019910005833A KR 910005833 A KR910005833 A KR 910005833A KR 950011726 B1 KR950011726 B1 KR 950011726B1
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KR
South Korea
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voltage
transistor
substrate
line
memory cell
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KR1019910005833A
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KR910019060A (ko
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세이이치 아리토메
리이치로 시로타
료우헤이 기리사와
요시히사 이와타
마사키 모모도미
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication of KR950011726B1 publication Critical patent/KR950011726B1/ko
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Abstract

내용 없음.

Description

전기적 소거가 가능한 불휘발성 반도체기억장치와 그 선택적 데이터 소거방법 및 전기적 소거 및 프로그램이 가능한 리드온리 메모리
제1도는 본 발명의 1실시예에 따른 NAND 셀형 EEPROM의 데이터소거시의 전위관계를 나타낸 도면.
제2도는 상기와 같은 EEPROM의 데이터소거, 기록 및 독출동작을 설명하기 위한 타이밍도.
제3도는 1개의 NAND셀부의 평면도.
제4도는 및 제5도는 각각 제3도의 A-A' 및 B-B'에 따른 단면도.
제6도는 다른 실시예의 NOR형 EEPROM의 데이터소거시의 전위관계를 나타낸 도면.
제7도는 다른 실시예의 NAND셀형 EEPROM의 데이터소거시의 전위관계를 나타낸 도면.
제8도는 상기와 같은 EEPROM의 데이터소거, 기록 및 독출동작을 설명하기 위한 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
M∼M4 : 메모리트랜지스터 Qs1,Qs2: 선택게이트트랜지스터
1 : n형 실리콘기판 2 : P형 웰
31: 게이트절연막 4(41∼44) : 부유게이트
5 : 층간절연막 6(61∼64) : 제어게이트
45,46,65,66: 게이트전극 8∼10 : n형 층(소오스,드레인확산층)
11 : CVD절연막 12 : 비트선
[산업상의 이용분야]
본 발명은 부유게이트와 제어게이트를 갖춘 전기적으로 데이터 교환이 가능한 메모리트랜지스터를 이용한 불휘발성 반도체기억장치(EEPROM)에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, 상기와 같은 종류의 EEPROM중에서 고집적화가 가능한 것으로서 메모리트랜지스터를 복수개 직렬접속한 NAND셀형 EEPROM이 알려져 있다. 하나의 메모리트랜지스터는 반도체기판상에 절연막을 매개로 부유게이트와 제어게이트가 적층된FETMOS구조를 갖추고 있고, 복수개의 메모리트랜지스터가 인접한 것끼리 그 소오스, 드레인을 공용하는 형태로 직렬접속되어 NAND셀을 구성한다. NAND셀의 일단측 드레인은 선택게이트 트랜지스터를 매개로 비트선에 접속되고, 타단측 소오스는 마찬가지로 선택게이트 트랜지스터를 매개로 공통소오스선에 접속된다. 이러한 형태의 메모리셀이 복수개 매트릭스 배열되어 EEPROM이 구성된다.
이 NAND셀형 EEPROM의 동작은 다음과 같다. 데이터기록은 비트선에서 먼쪽의 메모리트랜지스터로부터 차례로 행해진다. n채널의 경우를 설명하면, 선택된 메모리트랜지스터의 제어게이트에는 고전위(예컨대, 20V)를 인가하고, 비트선측의 임의의 비선택 메모리트랜지스터의 제어게이트 및 선택게이트트랜지스터의 게이트전극에는 중간전위(예컨대, 10V)를 인가하며, 비트선에는 데이터에 따라(0V, 예컨대 "1") 또는 중간전위(예컨대 "0")를 인가한다. 이때, 비트선의 전위는 비선택메모리트랜지스터를 지나 선택메모리트랜지스터의 드레인까지 전달된다. 데이터 "1" 일 때는 선택메모리트랜지스터의 부유게이트와 드레인간에 고전계가 걸려 기판으로부터 부유게이트로 전자가 터널주입되어 임계치가 정방향으로 이동한다. 데이터 "0"일 때는 임계치는 변화되지 않는다.
데이터소거는 반도체기판(웰구조의 경우는 n형 반도체기판 및 여기에 형성된 P형 웰)에 고전위를 인가하고, 모든 메모리트랜지스터의 제어게이트 및 선택게이트트랜지스터의 게이트전극을 0V로 한다. 그에 따라 모든 메모리트랜지스터에 있어서 부유게이트의 전자가 기판으로 방출되어 임계치가 부의 방향으로 이동한다.
데이터독출은 선택게이트트랜지스터 및 선택메모리트랜지스터에 비해 비트선측의 비선택메모리트랜지스터를 온하고, 선택메모리트랜지스터의 제어게이트를 0V로 해서 그 콘덕턴스를 읽음으로써 행한다.
이러한 형태의 종래의 NAND셀형 EEPROM에 있어서, 데이터소거시의 선택게이트트랜지스터를 살펴보면, 게이트전극이 0V일때 기판에 고전위가 인가되기 때문에 그 게이트절연막에는 고전계가 걸린다. 따라서, 데이터소거를 반복하면 선택게이트트랜지스터의 게이트절연막의 절연내압의 열화가 가속되고 이윽고 절연파괴가 생겨 불량으로 되는 현상이 나타난다.
이러한 문제점은 NAND셀형 EEPROM에 한정되지 않고, 같은 메모리트랜지스터를 이용하는 선택게이트를 갖춘 NOR형 EEPROM에도 있다. 또, 종래의 웰구조의 EEPROM에서는 블럭소거를 할 수 없다는 문제점도 있었다.
이상과 같이, 종래의 EEPROM에서는 데이터소거시에 선택게이트트랜지스터의 게이트 절연막에 고전계가 걸리는데 이것이 신뢰성 저하의 원인이 된다고 하는 문제점이 있었다.
또, 종래의 웰구조의 EEPROM에서는 블럭소거를 할 수 없다고 하는 문제점도 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 상기한 문제점을 해결해서 신뢰성의 향상을 도모한 EEPROM을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 전기적 소거가 가능한 불휘발성 반도체 기억장치는, 반도체기판과: 이 기판상에 배열 설치된 데이터전송선; 교차점을 정의하도록 상기 기판상의 상기 데이터 전송선을 절연적으로 교차하는 프로그램선; 각각 캐리어 저장부와 상기 프로그램선의 대응하는 하나에 연결된 제어 게이트를 갖추고, 각각 적어도 하나의 메모리셀 트랜지스터와 다수의 직렬접속된 메모리셀 트랜지스터를 갖춘 다수의 셀유니트로 분할된 메모리셀 트랜지스터로서 상기 교차점에서의 전계효과 트랜지스터; 절연된 게이트를 갖추면서 상기 각 셀유니트를 상기 데이터 전송선에 선택적으로 연결하도록 상기 각 셀유니트의 제1단부에 제공되는 스위칭 트랜지스터 및; 상기 기억장치의 소거동작 동안 상기 기판에 인가되어질 미리 선택된 전압의 극성과 동일한 극성을 갖춘 특정 전압을 구비한 상기 절연된 게이트를 인가하기 위한 제어기수단을 구비하여 구성되고; 상기 제어기수단이 소거동작 동안 상기 특정 전압을 선택된 하나 또는 상기 프로그램선중 하나에 인가함으로써 선택된 프로그램선과 관련된 소정의 메모리셀 트랜지스터의 소거를 방지하는 것을 특징으로 한다.
또한 본 발명에 따른 전기적 소거 및 프로그램이 가능한 리드온리 메모리는, 제1도전형의 반도체기판과; 이 기판상에 배열 설치된 데이터전송선; 교차점을 정의하도록 상기 기판상의 상기 데이터 전송선을 절연적으로 교차하는 프로그램선; 상기 데이터전송선 및 상기 프로그램선과 관련되고, 각각 상기 교차점에 배열 설치된 메모리셀 트랜지스터의 직렬회로를 갖추며, 상기 각 트랜지스터가 대응하는 프로그램선이 각 트랜지스터에 연결된 곳에서 캐리어 저장층과 제어게이트를 갖추고, 상기 직렬회로가 대응하는 데이터선에 연결된 제1단과 다른 직렬회로와 함께 소오스전압에 연결되는 제2단을 갖추는 다수의 셀유니트; 제1선택트랜지스터로서 상기 제1단에 제공된 금속절연 반도체 전계효과 트랜지스터; 제2선택트랜지스터로서 상기 제2단에 제공된 금속절연 반도체 전계효과 트랜지스터; 상기 기판에 정극성의 제1전압을 인가하고, 상기 프로그램선의 지정된 하나에 상기 제1전압 보다 더 낮은 제2전압을 인가함으로써 소거동작을 수행하여 상기 메모리셀 트랜지스터의 캐리어 저장부에서의 캐리어 양을 변화시키는 소거수단; 소거동작동안 상기 제1 및 제2선택트랜지스터에 정극성의 제3전압을 인가하고, 상기 선택트랜지스터의 전계를 감소시키기 위한 전압인가수단 및; 상기 메모리셀 트랜지스터와 상기 제1 및 제2선택트랜지스터가 배열 설치되고, 제2형의 상기 기판에 형성된 웰영역을 구비하여 구성되고; 상기 전압인가수단이 상기 프로그램선의 선택된 하나에 상기 제3전압을 인가함으로써 나머지 메모리셀 트랜지스터의 소거를 허용하는 동안 관련된 메모리셀 트랜지스터의 소거를 방지하는 것을 특징으로 한다.
또한 본 발명에 따른 선택적 데이터 소거방법은, 상기 기판에 미리 선택된 전위의 제1전압을 인가하는 단계와; 상기 프로그램선의 지시된 하나에 상기 제1전압과 동일한 극성의 제2전압을 실질적으로 동시에 인가하는 단계 및; 나머지 프로그램선과 관련된 메모리셀 트랜지스터의 상기 캐리어저장부에 저장된 캐리어의 양을 변화시키는 미리 선택된 전위로 유지되도록 상기 프로그램선의 나머지 하나를 야기시킴으로써 소거동작이 상기 메모리셀 트랜지스터에서 선택적으로 수행되는 단계를 구비하여 이루어진 것을 특징으로 한다.
[작용]
상기와 같이 이루어진 본 발명은, EEPROM의 데이터소거동작의 반복에 따른 선택게이트트랜지스터의 단시간적인 절연내압특성의 저하가 방지되어 신뢰성이 높은 EEPROM을 얻을 수 있게 된다. 또, 본 발명에 의하면, 같은 웰내의 셀어레이중의 일부를 데이터소거하는 불럭소거가 가능한 EEPROM을 얻을 수 있다.
[실시예]
이하, n채널 FETMOS를 메모리트랜지스터로 이용한 NAND셀형 EEPROM의 실시예에 대해 도면을 참조해서 설명한다.
제3도는 실시예의 메모리셀의 하나의 NAND셀부의 평면도이고, 제4도, 제5도는 각각 제3도의 A-A' 및 B-B'단면도이다.
n형 실리콘기판(1)에 P형 웰(2)이 형성되고, 소자분리절연막(13)에 의해 구분된 영역에, 본 실시예에서는 4개의 메모리트랜지스터(M1~M4)와 2개의 선택게이트트랜지스터(QS1, QS2)에 의해 NAND셀이 구성되어 있다. 각 메모리트랜지스터는 기판상에 열산화로 형성된 얇은 게이트절연막(31)을 매개로 제1층다결정 실리콘막에 의해 부유게이트(4 ; 41∼44)가 형성되고, 그 위에 층간절연막(5)을 매개로 제2층다결정실리콘막에 의해 제어게이트(6 : 61∼62)가 적층형성되어 있다. 부유게이트(4)가 전하축적층이다.
각 메모리트랜지스터의 제어게이트(6)는 횡방향으로 배열된 NAND셀에 대해서 연속적으로 제어게이트선(CG;CG1∼CG4)으로서 배열 설치되고, 통상 이것이 워드선으로 된다. 메모리트랜지스터의 소오스, 드레인확산층인 n형 층(8)이 인접한 것끼리 공용되면서 4개의 메모리트랜지스터(M1∼M4)가 직렬접속되어 있다. 이들 4개의 메모리트랜지스터의 드레인측, 소오스측에는 각각 선택게이트트랜지스터(QS1, QS2)가 설치되어 있다. 이들 선택게이트트랜지스터(QS1, QS2)의 게이트절연막(32)은 메모리트랜지스터와는 별도로 그 보다 두껍게 형성되고, 그 위에 2층의 게이트전극(45, 65및 46, 66)이 형성되어 있다. 이들 게이트전극(45, 65및 46, 66)은 메모리트랜지스터(M1~M4)의 부유게이트와 제어게이트를 구성하는 제1층다결정실리콘막, 제2층다결정실리콘막을 동시에 패터닝해서 구성되어 있다. 이들 2층 게이트 전극(45, 65및 46, 66)은 소정간격으로 접속되어 제어게이트선(CG)의 방향으로 연속적으로 배열 설치되어 선택게이트선(SG1,SG2)으로 된다. 소자형성된 기판상은 CVD절연막 (11)에 의해 덮히고, 그 위에 비트선(12)이 배열 설치되어 있다. 비트선(12)은 한쪽의 선택게이트트랜지스터(QS1)의 드레인확산층(9)에 접속되어 있다. 이 드레인확산층(9)에는 접속을 양호하게 하기 위해 접속구멍을 통해서 중복되게 n형 불순물이 도핑되어 있다. 다른쪽의 선택게이트트랜지스터(QS2)의 소오스확산층(10)은 통상 공통소오스선으로서 복수의 NAND셀에 공통으로 배열 설치된다.
각 메모리트랜지스터에서의 부유게이트(4)와 P형 웰(2)간의 결합용량은 부유게이트(4)와 제어게이트(6)간의 결합용량에 비해서 적게 설정되어 있다. 구체적으로 형태크기를 설명하면, 부유게이트(4) 및 제어게이트(6)는 폭이 1um이므로 메모리트랜지스터의 채널길이는 1um이고, 부유게이트(4)는 제5도에 나타낸 바와 같이 소자분리절연막(13)상에 측면으로 1um씩 연장되어 있다. 부유게이트(4) 아래의 게이트절연막(31)은 예컨대 110Å의 열산화막이고, 충간절연막(5)은 350Å의 열산화막이다. 선택게이트트랜지스터(QS1, QS2)에 있어서는 드레인측의 트랜지스터(QS1)의 채널길이가 소오스측의 트랜지스터(QS2)의 그것보다 길게 설정되어 있다. 이는 드레인측의 선택게이트트랜지스터(QS1)에는 비트선(12)을 매개로 고전위가 인가되는 것이 있어 펀치드로우를 방지할 필요가 있기 때문이다.
본 실시예의 NAND셀형 EEPROM의 동작을 메모리트랜지스터(M1~M4)로 이루어진 NAND셀에 주목해서 다음에 설명한다.
제1도는 데이터소거시의 각 부분의 전위관계이고, 제2도는 데이터소거, 기록 및 독출시의 일련의 동작 타이밍도이다. 데이터소거 및 기록은 메모리트랜지스터(M1~M4)의 부유게이트(4)와 P형 웰(2)간의 F-N 터널링을 이용한 전하의 주고 받음에 의해 행해진다.
우선, 데이터소거는 모든 제어게이트선(CG1~CG4)을 0V로 하고, P형 웰(2) 및 n형 기판(1)에 Vwell=Vsub=18V의 고전위를 인가하며, 동시에 선택게이트선(SG1,SG2)에도 18V의 고전위를 인가한다. 선택게이트선(SG1,SG2)에도 18V의 고전위를 인가하는 점이 종래의 방식과 다른데, 그에 따라 NAND셀을 구성하는 모든 메모리트랜지스터에 있어서 부유게이트(4)의 전자가 P형 웰(2)로 방출되어 임계치가 부의 방향으로 이동된 소거상태가 얻어진다.
데이터기록은 비트선에서 먼쪽의 메모리트랜지스터로부터 차례로 행한다. 우선, 메모리트랜지스터(M4)에서의 기록은 선택된 제어게이트선(CG4)에 20V의 고전위를 공급하고, 이외의 모든 제어게이트선(CG1~CG3) 및 선택게이트선(SG1)에 중간전위로서 10V를 인가하며, 비트선에는 데이터에 따라 0V 또는 10V를 공급한다. 그에 따라, 비트선에 0V가 공급된 NAND셀의 메모리트랜지스터(M4)에서는 드레인으로부터 부유게이트(4)로 전자가 터널주입되어 임계치가 정방향으로 이동한 상태가 얻어진다. 비트선전위가 10V일 때는 이 임계치변화는 없고, 본래의 상태로 유지된다. 이하 차례로 제어게이트선(CG3,CG2,CG1)에 고전위를 공급해서 마찬가지로 데이터기록을 행한다.
데이터독출은 선택된 제어게이트선에 0V, 그리고 비트선측의 제어게이트선 및 선택게이트선에는 5V 정도의 전위를 걸고 비트선에 1V 정도의 전위를 걸어 전류가 흐르는지의 여부를 검출하는 것에 의해 행한다.
이렇게 해서 본 실시예에 의하면, 데이터소거시에 P형 웰(2) 및 기판(1)과 동시에 선택게이트선에도 고전위를 인가하므로 선택게이트트랜지스터(QS1, QS2)의 게이트절연막(32) 에 걸리는 전계가 완화된다. 따라서 선택게이트트랜지스터(QS1, QS2)의 게이트절연막(32)이 데이터소거의 반복에 따른 특성열화로 파괴되지 않아 EEPROM의 신뢰성이 향상된다.
실시예에서는 NAND셀형 EEPROM을 설명했지만, 본 발명은 같은 원리의 메모리트랜지스터를 이용한 NOR형 EEPROM의 경우에도 선택게이트트랜지스터를 갖춘 경우에는 마찬가지로 적용할 수 있다.
제6도는 이러한 NOR형 EEPROM에 본 발명을 적용할 경우의 데이터소거시의 전위관계를 나타낸 것이다. NOR형에서는 도시한 바와같이 1개씩의 메모리트랜지스터(M11,M12)가 각각 선택게이트트랜지스터(QS1, QS2)를 매개로 비트선에 접속되어 메모리셀이 구성된다. 데이터소거시는 제어게이트선(CG11,CG12)을 0V로하고, P형 웰 및 n형 기판에 고전위 Vwell=Vsub=18V를 동시에 선택게이트선(SG11,SG12)에도 고전위인 18V를 인가한다.
본 실시예에 의해서도 선택게이트트랜지스터의 게이트절연막에 걸리는 전계가 완화되어 신뢰성이 향상된다.
그런데, 앞의 NAND셀형 EEPROM의 실시예에서의 데이터소거는 모든 메모리트랜지스터의 데이터가 소거되는 일괄소거를 하고 있다. 그러나, 실제의 EEPROM 응용에 있어서는 데이터소거시 셀어레이의 일부에 대해서는 소거시키지 않고 남겨놓는 블럭소거모드가 있는 것이 바람직하다. 이러한 블럭소거모드를 취한 실시예를 다음에 설명한다.
제7도는 앞의 NAND셀형 EEPROM의 실시예의 메모리어레이구성에 있어서, 블럭소거모드에서의 각 부분의 전위관계를 나타낸 것이고, 제8도는 이러한 모드를 채용한 데이터소거, 기록 및 독출시의 일련의 동작타이밍도를 나타낸 것이다. 제1도, 제2도와 비교해서 명확히 알수있는 바와 같이 기본적인 동작을 앞의 실시예와 같지만, 본 실시예에 있어서는 소거하지 않을 부분의 제어게이트선(CG3)에는 P형 웰 및 기판에 공급되는 고전위인 18V를 공급하고 있다. 따라서, 제어게이트선(CG3)에 따른 메모리트랜지스터에 있어서는 부유게이트와 기판간에 고전계가 걸리지 않게 되어 부유게이트로부터의 전자방출이 없다. 그에 따라 1개의 제어게이트선이 에컨대 1워드선을 구성하는 경우에는 1워드선분의 데이터만 남고 그 밖의 데이터는 소거된다. 그후의 데이터기록 및 독출동작은 앞의 실시예와 같다.
이렇게 해서 본 실시예에 의하면, 제어게이트선의 전위제어에 의해서 블럭소거등의 부분소거가 가능한 EEPROM이 얻어진다.
이상의 실시예에서는 데이터소거시, 선택게이트선에 인가되는 고전위를 P형 웰(2) 및n형 기판(1)에 인가되는 고전위와 같은 값으로 한 경우를 설명했지만, 반드시 같은 값일 필요는 없다. 예컨대 P형 웰(2) 및 n형 기판(1)에 인가되는 고전위에 대해서 전위차가 10V 정도의 범위내인 동극성의 소정전위, 예컨대 데이터기록에 이용되는 중간전위 혹은 고전위, 나아가 예컨대 5V 정도의 외부전원전위등을 선택게이트선에 공급하면, 선택게이트트랜지스터의 게이트절연막에 걸리는 전계가 완회되고 그 특성열화가 억제되는 일정효과를 얻을 수 있다. 부분소거를 행하는 경우의 제어게이트선 전위에 대해서도 마찬가지이다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 데이터 소거시에 선택게이트트랜지스터의 게이트전극에 소정의 전위를 공급함으로써 선택게이트트랜지스터의 게이트절연막의 파괴를 방지하여 신뢰성 향상을 도모한 EEPROM을 얻을 수 있게 된다.

Claims (13)

  1. 반도체기판과; 이 기판상에 배열 설치된 데이터전송선; 교차점을 정의하도록 상기 기판상의 상기 데이터 전송선을 절연적으로 교차하는 프로그램선; 각각 캐리어 저장부와 상기 프로그램선의 대응하는 하나에 연결된 제어게이트를 갖추고, 각각 적어도 하나의 메모리셀 트랜지스터와 다수의 직렬접속된 메모리셀트랜지스터를 갖춘 다수의 셀유니트로 분할된 메모리셀 트랜지스터로서 상기 교차점에서의 전계효과 트랜지스터; 절연된 게이트를 갖추면서 상기 각 셀유니트를 상기 데이터 전송선에 선택적으로 연결하도록 상기 각 셀유니트의 제1단부에 제공되는 스위칭 트랜지스터 및; 상기 기억장치의 소거동작 동안 상기 기판에 인가되어질 미리 선택된 전압의 극성과 동일한 극성을 갖춘 특정 전압을 구비한 상기 절연체게이트를 인가하기 위한 제어기수단을 구비하여 구성되고; 상기 제어기수단이 소거동작 동안 상기 특정 전압을 선택된 하나 또는 상기 프로그램선중 하나에 인가함으로써 선택된 프로그램선과 관련된 소정의 메모리셀 트랜지스터의 소거를 방지하는 것을 특징으로 하는 전기적 소거가 가능한 불휘발성 반도체 기억장치.
  2. 제1항에 있어서, 상기 제어기수단이 제로로부터 상기 미리 선택된 전압까지의 범위의 전위를 갖춘 직류전압을 상기 특징 전압으로서 발생시키는 것을 특징으로 하는 전기적 소거가 가능한 불휘발성 반도체 기억장치.
  3. 제1항에 있어서, 상기 제어기수단이 그 자체와 상기 미리 선택된 전압 사이의 10V 보다 더 작거나 동일한 차를 정의하는 전위를 갖춘 직류전압을 상기 특정 전압으로서 발생시키는 것을 특징으로 하는 전기적 소거가 가능한 불휘발성 반도체 기억장치.
  4. 제3항에 있어서, 상기 기판과 반대 도전형의 상기 기판에 반도체 웰영역을 더 구비하여 구성되고, 상기 메모리셀 트랜지스터와 상기 스위칭 트랜지스터가 상기 웰영역에 배열 설치되는 것을 특징으로 하는 전기적 소거가 가능한 불휘발성 반도체 기억장치.
  5. 제4항에 있어서, 상기 각 셀유니트를 상기 장치의 소오스전압에 전기적으로 연결하기 위해 절연된 게이트를 갖추면서 상기 각 셀유니트의 제2단부에 제공되는 다른 스위칭 트랜지스터를 더 구비하여 구성된 것을 특징으로 하는 전기적 소거가 가능한 불휘발성 반도체 기억장치.
  6. 제1항에 있어서, 상기 제어기수단은 전위 레벨이 실질적으로 상기 미리 선택된 전압과 동일한 직류 전압을 특징 전압으로서 발생시키는 것을 특징으로 하는 전기적 소거가 가능한 불휘발성 반도체 기억장치.
  7. 제1도전형의 반도체기판과; 이 기판상에 배열 설치된 데이터전송선; 교차점을 정의하도록 상기 기판상의 상기 데이터전송선을 절연적으로 교차하는 프로그램선; 상기 데이터전송선 및 상기 프로그램선과 관련되고, 각각 상기 교차점에 배열 설치된 메모리셀 트랜지스터의 직렬회로를 갖추며, 상기 각 트랜지스터가 대응하는 프로그램선이 각 트랜지스터에 연결된 곳에서 캐리어 저장층과 제어게이트를 갖추고, 상기 직렬회로가 대응하는 데이타선에 연결된 제1단과 다른 직렬회로와 함께 소오스전압에 연결되는 제2단을 갖추는 다수의 셀유니트; 제1선택트랜지스터로서 상기 제1단에 제공된 금속절연 반도체 전계효과 트랜지스터; 제2선택트랜지스터로서 상기 제2단에 제공된 금속절연 반도체 전계효과 트랜지스터; 상기 기판에 정극성의 제1전압을 인가하고, 상기 프로그램선의 지정된 하나에 상기 제1전압보다 더 낮은 제2전압을 인가함으로써 소거동작을 수행하여 상기 메모리셀 트랜지스터의 캐리어 저장부에서의 캐리어 양을 변화시키는 소거수단; 소거동작동안 상기 제1 및 제2선택트랜지스터에 정극성에 제3전압을 인가하고, 상기 선택트랜지스터의 전계를 감소시키기 위한 전압인가수단 및; 상기 메모리셀 트랜지스터와 상기 제1 및 제2선택트랜지스터가 배열 설치되고, 제2형의 상기 기판에 형성된 웰영역을 구비하여 구성되고; 상기 전압인가수단이 상기 프로그램선의 선택된 하나에 상기 제3전압을 인가함으로써 나머지 메모리셀 트랜지스터의 소거를 허용하는 동안 관련된 메모리셀 트랜지스터의 소거를 방지하는 것을 특징으로 하는 전기적 소거 및 프로그램이 가능한 리드온리 메모리.
  8. 반도체기판상의 데이터전송선과; 교차점을 제공하도록 기판상의 상기 데이터전송선을 절연적으로 교차하는 프로그램선; 상기 데이터전송선 및 상기 프로그램선과 관련되고, 각각 상기 교차점에 배열 설치된 메모리셀 트랜지스터의 직렬회로를 갖추며, 상기 각 트랜지스터가 대응하는 프로그램선이 각 트랜지스터에 연결된 곳에서 캐리어 저장층과 제어게이트를 갖추고, 상기 직렬회로가 대응하는 데이터선에 연결된 제1단과 다른 직렬회로와 함께 소오스전압에 연결되는 제2단을 갖추는 다수의 셀유니트 및; 상기 셀유니트를 대응하는 데이터전송선에 선택적으로 연결하기 위해 각 셀유니트에 제공된 절연된 게이트를 갖춘 스위칭 트랜지스터를 구비하여 이루어진 전기적 소거가 가능한 불휘발성 반도체 기억장치를 위한 선택적 데이터 소거 방법이, 상기 기판에 미리 선택된 전위의 제1전압을 인가하는 단계와; 상기 프로그램선의 지시된 하나에 상기 제1전압과 동일한 극성의 제2전압을 실질적으로 동시에 인가하는 단계 및; 나머지 프로그램선과 관련된 메모리셀 트랜지스터의 상기 캐리어저장부에 저장된 캐리어의 양을 변화시키는 미리 선택된 전위로 유지되도록 상기 프로그램선의 나머지 하나를 야기시킴으로써 소거동작이 상기 메모리셀 트랜지스터에서 선택적으로 수행되는 단계를 구비하여 이루어진 것을 특징으로 하는 선택적 데이터 소거방법.
  9. 제8항에 있어서, 소거동작 동안 스위칭 트랜지스터의 게이트에 상기 제1전압과 동일한 극성의 제3전압을 인가함으로써 상기 스위칭 트랜지스터에서 발생된 전계를 약화시키는 단계를 더 구비하여 이루어진 것을 특징으로 하는 선택적 데이터 소거방법.
  10. 제9항에 있어서, 제1, 제2, 제3전압이 정의 전위를 갖추는 것을 특징으로 하는 선택적 데이터 소거방법.
  11. 제10항에 있어서, 제2 및 제3전압이 상기 제1전압 보다 낮거나 동일한 것을 특징으로 하는 선택적 데이터 소거방법.
  12. 제11항에 있어서, 상기 제1전압이 상기 메모리의 전원전압 보다 더 높은 것을 특징으로 하는 선택적 데이터 소거방법.
  13. 반도체기판과; 이 기판상에 배열 설치된 데이터 전송선; 교차점을 정의하도록 상기 기판상의 상기 데이터전송선을 절연적으로 교차하는 프로그램선; 각각 캐리어저장부와 상기 프로그램선의 대응하는 하나에 연결된 제어게이트를 갖추고, 각각 적어도 하나의 메모리셀 트랜지스터와 다수의 직렬 접속된 메모리셀 트랜지스터를 갖춘 다수의 셀유니트로 분할된 메모리셀 트랜지스터로서 상기 교차점에서의 전계효과 트랜지스터; 절연된 게이트를 갖추면서 상기 각 셀유니트를 상기 데이터전송선에 선택적으로 연결하도록 상기 각 셀유니트의 제1단부에 제공되는 스위칭 트랜지스터 및; 상기 기억장치의 소거동작 동안 상기 기판에 인가되어질 미리 선택된 전압의 극성과 동일한 극성을 갖춘 특정 전압을 구비한 상기 절연된 게이트를 인가하기위한 제어기수단을 구비하여 구성되고; 상기 제어기수단이 세로 보다 더 높으면서 상기 미리 선택된 전압보다 더 낮거나 동일한 전위레벨의 직류전압을 특정 전압으로서 발생시키는 것을 특징으로 하는 전기적 소거가 가능한 불휘발성 반도체 기억장치.
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