JP5785826B2 - Ｏｔｐメモリ - Google Patents

Description

本発明は、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリに関する。

秘密情報（例えば、ＳＴＢ（Ｓｅｔ Ｔｏｐ Ｂｏｘ）の暗号用キー情報）を格納するために、ＯＴＰメモリが用いられている。そのようなＯＴＰメモリにおいては、特許文献１〜３に例示されるように、データを記録するためにゲート酸化膜破壊型のアンチフューズが用いられる。

参考技術として、図１にＯＴＰメモリの断面図の一例を示す。素子分離領域１０２で分離された１メモリセルが描かれている。ＮＭＯＳゲート容量（Ｆｕｓｅ部１１１）に拡散層を介してＮＭＯＳトランジスタ（選択トランジスタ１１０）が接続されている。Ｆｕｓｅ部１１１用に薄いゲート酸化膜１０８（例えば、５ｎｍ未満）が形成され、選択Ｔｒ用に厚いゲート酸化膜１０７（例えば、５ｎｍ超）が形成される。

Ｆｕｓｅ部ゲート１０６に高電圧Ｖｐｐ（≧ゲート酸化膜破壊電圧。例えば、７Ｖ）、選択トランジスタゲート１０５にＶｄｄ＿ｈｉｇｈ（≧Ｖｄｄ。例えば、２．５Ｖ）、選択Ｔｒ側の拡散層１０３に０Ｖを印加することにより、Ｆｕｓｅ部のゲート酸化膜１０８を破壊し情報を書き込む。情報を読み出す際には、Ｆｕｓｅ部ゲート１０６にＶｄｄ（例えば、１．５Ｖ）を印加する（その他は前述と同様）。ゲート酸化膜が破壊されたセルには電流が流れ、破壊されていないセルには電流が流れないことにより情報が読み出される。

図２は、このＯＴＰメモリのアレイ構成および書き込み時の電圧関係を示す。セルＣ１１はＦｕｓｅ部ゲート１０６の電位がＶｐｐ、選択トランジスタゲート１０５の電位がＶｄｄ＿ｈｉｇｈのため情報が書き込まれる。セルＣ２１はＦｕｓｅ部ゲート１０６にＶｐｐが印加されないため書き込めない。セルＣ１２は選択トランジスタゲート１０５の電位が０Ｖで選択トランジスタ１１０を通じて破壊電流が十分流れないためゲート酸化膜が破壊できない。セルＣ２２はＦｕｓｅ部ゲート１０６の電位と選択トランジスタゲート１０５の電位が共に０Ｖのため書き込めない。したがって、所望のセルだけを選択的に書き込むことができる。

図３に読み出し時の電圧関係を示す。Ｆｕｓｅ部ゲート１０６の電位がＶｄｄである以外は書き込み時と同様であり、所望のセルのデータを選択的に読み出すことができる。

特許公表２００５−５０４４３４号公報 特許公開２０１０−１０３５６３号公報 米国特許明細書第６７９８６９３号公報

上記のＯＴＰメモリでは、ゲート酸化膜破壊型アンチフューズのゲート酸化膜を破壊することにより情報を書き込む。ゲート酸化膜を破壊することにより、ゲート−基板間にＳｉフィラメントが形成される。このＳｉフィラメントを物理解析（ＴＥＭ等）することにより、ゲート酸化膜の破壊箇所を特定することが可能である。すなわち上記のＯＴＰメモリでは、物理解析により、記録された秘密情報を解読される可能性がある。より秘匿性の高いＯＴＰメモリが望まれる。

本発明の一側面において、メモリセルは、ゲートに印加される電圧に応じて第１ノードと第２ノードとの間に電流経路を形成するＭＩＳトランジスタであるメモリトランジスタと、ゲートに印加される電圧に応じて第３ノードと第４ノードとの間に電流経路を形成し、第３ノードがゲートと配線により接続されたＭＩＳトランジスタである選択トランジスタと、第１ノードに一方の電極が接続されたキャパシタとを備えるＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリ用のメモリセルである。

このような構成を備えたメモリセルによれば、メモリトランジスタに対してゲート酸化膜が破壊されずゲートリーク電流が増大する程度の高電圧を印加することによりデータを書き込み、キャパシタの蓄積電荷のリークの有無によりデータを読み出すことが可能となる。

本発明の他の側面において、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリは、複数のビット線と、複数のワード線と、複数のワード線の各々に対応して配置される複数の容量用配線と、複数のビット線と複数のワード線との交点に対応して配置される複数のメモリセルとを備える。複数のメモリセルの各々は、ゲートに印加される電圧に応じて第１ノードと第２ノードとの間に電流経路を形成するＭＩＳトランジスタであるメモリトランジスタと、ゲートに印加される電圧に応じて第３ノードと第４ノードとの間に電流経路を形成し、第３ノードがメモリトランジスタのゲートと配線により接続されたＭＩＳトランジスタである選択トランジスタと、第１ノードに一方の電極が接続されたキャパシタとを備える。第２ノードは複数のビット線のうちの対応するビット線に接続される。選択トランジスタのゲートは複数のワード線のうちの対応するワード線に接続される。キャパシタの他方の電極は複数の容量用配線のうちの対応する容量用配線に接続される。第４ノードは複数のサブワード線のうちの対応するサブワード線に接続される。

本発明の更に他の側面において、本発明におけるＯＴＰメモリに対して、第１値と第２値とのいずれかの値を取る２値データを複数のメモリセルの各々に書き込むデータ書き込み方法が提供される。複数のメモリセルのうち、第１値を書き込むメモリセルにのみ、以下の工程：第２ノードとメモリトランジスタのゲートとの間に、ゲート酸化膜のリーク電流が増大する程度の電圧Ｖｐｐ’を印加する工程と、選択トランジスタのゲートに電圧Ｖｐｐ’よりも小さい電圧Ｖｄｄ＿ｈｉｇｈを印加する工程と、第４ノードに０Ｖを印加する工程と、キャパシタの他方の電極に０Ｖを印加する工程とを実行する。

本発明の更に他の側面において、本発明によるＯＴＰメモリに含まれる複数のメモリセルの各々に書き込まれたデータを読み出す方法が提供される。データの読み出し方法は、第２ノードに電圧Ｖｄｄ＿ｈｉｇｈ以下の電圧Ｖｄｄを印加する工程と、選択トランジスタのゲートに電圧Ｖｄｄ＿ｈｉｇｈを印加する工程と、第４ノードに電圧Ｖｄｄを印加する工程と、キャパシタの他方の電極に０Ｖを印加する工程と、第２ノードの電位によりデータをセンスする工程とを備える。

本発明の更に他の側面において、本発明によるＯＴＰメモリに含まれる複数のメモリセルの各々に書き込まれたデータを読み出す方法が提供される。データの読み出し方法は、第２ノードに０Ｖを印加する工程と、選択トランジスタのゲートに電圧Ｖｄｄ＿ｈｉｇｈを印加する工程と、第４ノードに電圧Ｖｄｄ＿ｈｉｇｈ以下の電圧Ｖｄｄを印加する工程と、キャパシタの他方の電極に電圧Ｖｄｄを印加する工程とを備える。

本発明により、より秘匿性の高いＯＴＰメモリを提供することが可能となる。

図１は、参考技術におけるメモリセルのデバイス構造である。 図２は、参考技術におけるメモリのアレイ構成および書き込み時の電圧関係である。 図３は、参考技術における読み出し時の電圧関係である。 図４は、一実施形態におけるメモリセルのデバイス構造である。 図５は、一実施形態におけるメモリのアレイ構成および書き込み時の電圧関係である。 図６は、一実施形態における第1の読み出し時の電圧関係（プリチャージ状態）を示す。 図７は、一実施形態における第１の読み出し時の電圧関係（電圧センス状態）を示す。 図８は、一実施形態における第2の読み出し時の電圧関係である。 図９は、ＯＴＰメモリセルのアレイ構成を示す。 図１０は、ＯＴＰメモリセルのレイアウトを示す。 図１１は、セルアレイのレイアウトを示す。 図１２は、半導体装置の製造の一工程を示す。 図１３は、半導体装置の製造の一工程を示す。 図１４は、半導体装置の製造の一工程を示す。 図１５は、半導体装置の製造の一工程を示す。 図１６は、半導体装置の製造の一工程を示す。

以下、添付図面を参照して、本発明の実施形態を説明する。図４は、本発明の一実施形態におけるＯＴＰメモリデバイスのメモリセルを示す断面図である。メモリセルは、２個のＮＭＩＳ（Ｎ−Ｔｙｐｅ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（第１選択トランジスタＴｒ１、第２選択トランジスタＴｒ２）と、１個の容量ＭＩＭを備える。以下の説明では、ＭＩＳトランジスタはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するものとする。第１選択トランジスタＴｒ１のゲート８に第２選択トランジスタＴｒ２のソース拡散層９が配線１７を介して接続される。第１選択トランジスタＴｒ１のソース拡散層５に容量ＭＩＭの下部プレート１４が接続される。

第１選択トランジスタＴｒ１は、第１ノードであるソース拡散層５と、第２ノードであるドレイン拡散層６とを備える。ゲート８に印加する電圧に応じて、第１ノードと第２ノードとの間に電流経路が形成される。第２選択トランジスタＴｒ２は、第３ノードであるソース拡散層９と、第４ノードであるドレイン拡散層１０とを備える。ゲート１２に印加する電圧に応じて、第３ノードと第４ノードの間に電流経路が形成される。

容量ＭＩＭは、上部プレート１６の金属層と下部プレート１４の金属層が絶縁層１５を介して対向するＭｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ型の容量素子である。このような容量に替えて、例えばポリシリコン−絶縁層−ポリシリコンの積層構造を有する容量を用いてもよい。ＯＴＰメモリを例えばＤＲＡＭと同じシリコンチップ上に形成する場合は、ＭＩＭ型の容量を有するＯＴＰメモリは、ＤＲＡＭと同一の工程で容量を形成することができるため好ましい。

第１選択トランジスタＴｒ１の例えば酸化膜からなるゲート絶縁膜７と第２選択トランジスタＴｒ２の例えば酸化膜からなるゲート絶縁膜１１は薄い（例えば５ｎｍ未満）。第１選択トランジスタＴｒ１のゲート−ドレイン間に高電圧を印加することにより、第１選択トランジスタＴｒ１のゲート絶縁膜リークを増大することができる。このリーク電流の増大の有無により、データを書き込むことができる。

このようなデバイスでは、ゲート絶縁膜を破壊することによりデータを書き込むＯＴＰメモリとは異なり、書き込み後の変化点であるゲート絶縁膜リーク箇所を物理解析では判別できない。そのため、例えば廃棄された半導体製品を入手した場合でも、そのＯＴＰメモリに格納された秘密情報を解読するのが困難であり、秘匿性が高いＯＴＰメモリを製造することができる。

以下、本実施形態について、より詳細に説明する。第１選択トランジスタＴｒ１は、メモリセルの選択に用いられると共に、データを格納するためのメモリトランジスタとして機能する。第１選択トランジスタＴｒ１と第２選択トランジスタＴｒ２のゲート絶縁膜は、例えばコアトランジスタ用の薄い酸化膜であり、約２ｎｍの厚さである。

第１選択トランジスタＴｒ１のドレイン拡散層６に高電圧Ｖｐｐ’を印加する。この高電圧Ｖｐｐ’の値は、ゲート絶縁膜の破壊電圧よりも小さく、例えば３〜４Ｖである。同時に、第２選択トランジスタＴｒ２のゲート１２にＶｄｄ＿ｈｉｇｈ（≧Ｖｄｄ。例えば、約２Ｖ）が印加され、ドレイン拡散層１０に０Ｖが印加され、容量ＭＩＭの上部プレート１６に０Ｖが印加される。その結果、第１選択トランジスタＴｒ１のゲート−ドレイン間にＶｐｐ’が印加される。

第１選択トランジスタＴｒ１のゲート−ドレイン間にＶｐｐ’が印加されることにより、ゲート絶縁膜７が劣化してゲートリーク電流が増加する。ゲートリーク電流が１桁以上増加すると、ある一定時間以上では、容量ＭＩＭの蓄積電荷が第２選択トランジスタＴｒ２のソース拡散層９へ抜けて保持できない。したがって、容量ＭＩＭに電荷を蓄積してから或る一定時間以上経過した後における容量ＭＩＭの電荷の保持／非保持を識別することにより、ゲート絶縁膜７の非劣化／劣化を認識することができる。すなわち、ゲート絶縁膜７の非劣化／劣化によって、１ビットの情報を記憶することができる。このような書き込みを可能とするために、ＯＴＰメモリを搭載した半導体製品には、外部から電圧Ｖｐｐ’を印加するための端子が設けられる。

ＯＴＰメモリの各メモリセルには、上述した手段によって、１ビットの情報（第１値と第２値とのいずれかの値を取る２値データ）を記録することができる。例えば、ＯＴＰメモリに書き込み動作を実行する前の各メモリセルが第２値に相当するものとする。このようなＯＴＰメモリのうち、第１値を書き込むように指示されたメモリセルに対してのみ上述のＶｐｐ’を印加することにより、ゲート絶縁膜７が劣化し、データの書き込みが行われる。以下の説明では、ゲート絶縁膜７が劣化していない状態が“０”、劣化した状態が“１”に対応するものとする。

次に、本実施形態におけるＯＴＰメモリの動作方法について説明する。図５は、本実施形態におけるメモリのアレイ構成および書き込み時の電圧関係を示す。容量ＭＩＭの上部プレート１６は容量用配線ＣＬ１、ＣＬ２を介して、第２選択トランジスタのドレイン拡散層１０はサブワード線ＳＬ１、ＳＬ２を介して、０Ｖの定電圧源に接続される。セルＣ１１においては、第１選択トランジスタＴｒ１のドレイン拡散層６の電位がＶｐｐ’であり、第２選択トランジスタＴｒ２のゲート１２の電位がＶｄｄ＿ｈｉｇｈのため情報“１”が書き込まれる。

セルＣ２１においては、第１選択トランジスタＴｒ１のドレインにＶｐｐ’が印加されないためゲート絶縁膜７が劣化せず、“０”が維持される。セルＣ１２は第２選択トランジスタＴｒ２のゲート電位が０Ｖで第２選択トランジスタＴｒ２を通じてストレス電流が十分流れないためゲート絶縁膜７が劣化されない。セルＣ２２は第２選択トランジスタＴｒ２のゲート電位と、第１選択トランジスタＴｒ１のドレイン電位が共に０Ｖのためゲート絶縁膜７が劣化せず、“０”が維持される。このようにワード線ＷＬ１、ＷＬ２及びビット線ＢＬ１、ＢＬ２を制御することにより、所望のセルにのみデータ“１”を選択的に書き込むことができる。

図６は、本実施形態における読み出し時の電圧関係の第１例を示す。この図６の状態においては、全てのセルの容量ＭＩＭがプリチャージされる。セルＣ１１においては、第１選択トランジスタＴｒ１のドレイン電圧がＶｐｐ’よりも小さい充電用電位Ｖｄｄ（例えば、約１Ｖ）であり、第２選択トランジスタＴｒ２のゲート／ドレイン電位がそれぞれＶｄｄ＿ｈｉｇｈ／Ｖｄｄであり、容量ＭＩＭの上部プレート電位が０Ｖである。このような動作により、指定したメモリセルＣ１１の容量ＭＩＭに電荷をプリチャージすることができる。

その後、第１選択トランジスタＴｒ１を通じて容量ＭＩＭの蓄積電位がセンスされる。その結果、図７に示されるように、セルＣ１１のビット線（被選択ビット線）に被選択ビット線電圧Ｖｂｌ＿ｓｅｌが発生し、センスアンプに出力される。その結果、セルＣ１１のデータが読み出される。

セルＣ２１においては、第１選択トランジスタＴｒ１のドレイン電位が０Ｖであるため、蓄積電位をセンスできない。セルＣ１２においては、第２選択トランジスタＴｒ２のゲート電位が０Ｖであり、第１選択トランジスタＴｒ１が開いているため蓄積電位をセンスできない。セルＣ２２においては、第１選択トランジスタＴｒ１のドレイン電位と、第２選択トランジスタＴｒ２のゲート電位が共に０Ｖのため、蓄積電位をセンスできない。したがって、所望のセルに格納されたデータだけを選択的に読み出すことができる。

セルＣ１１のようにゲートリーク電流が増大したセルにおいて、容量ＭＩＭの電荷が十分にディスチャージするまでに或る程度の時間を要する場合は、ＯＴＰメモリの制御部に予め読み出し時間の閾値を登録しておき、読み出し動作の開始からその閾値時間を経過した後に選択ビット線電圧Ｖｂｌ＿ｓｅｌをセンスすることにより、確実にデータを読み出すことができる。

図８は、本実施形態における読み出し時の電圧関係の第２例を示す。セルＣ１１においては、第１選択トランジスタＴｒ１のドレイン電位が０Ｖであり、第２選択トランジスタＴｒ２のゲート／ドレイン電位がそれぞれＶｄｄ＿ｈｉｇｈ／Ｖｄｄであり、容量ＭＩＭの上部プレート電位がＶｄｄである。この場合、容量ＭＩＭの下部プレート電位が０Ｖとなり、上部プレートの蓄積電位がセンスされ読み出される。

セルＣ２１においては、第１選択トランジスタＴｒ１のドレイン電位がＶｄｄである。従って、容量ＭＩＭの下部プレート電位が上部プレート電位と同じになるため、蓄積電位をセンスできない。セルＣ１２においては、第２選択トランジスタＴｒ２のゲート電位が０Ｖであり、第１選択トランジスタＴｒ１が開いており容量ＭＩＭの下部プレートが浮遊状態のため、蓄積電位をセンスできない。セルＣ２２においては、第１選択トランジスタＴｒ１のドレイン電位がＶｄｄであり、第２選択トランジスタＴｒ２のゲート電位が０Ｖのため、蓄積電位をセンスできない。したがって、所望のセルだけを選択的に読み出すことができる。

このようなＯＴＰメモリにおいては、データ“１”を書き込んだときの変化点であるゲート酸化膜リーク箇所を物理解析では判別できない。従って、データ“０”が維持されたセルとデータ“１”が書き込まれたセルとを物理解析によって識別することができない。そのため秘密情報を解読するのが困難であり、秘匿性が高いＯＴＰメモリが実現される。

以上の説明においては、第１選択トランジスタＴｒ１と第２選択トランジスタＴｒ２としてＮＭＯＳトランジスタが用いられた。ＰＭＯＳトランジスタを用いることによっても、同様のＯＴＰメモリを構成することができる。図９は、そのようなＯＴＰメモリのアレイ構成を示す。この場合、書き込みに用いられる高電圧Ｖｐｐ’とＶｄｄ＿ｈｉｇｈとしては、ＮＭＯＳの場合とは逆符号の負電圧が用いられる。

図１０は、本実施形態におけるＯＴＰメモリセルのレイアウトを示す平面図である。図１１は、２列２行のセルアレイのレイアウトを示す。この図の例では、容量ＭＩＭが第１選択トランジスタＴｒ１のみならず第２トランジスタＴｒ２の上部にまで配置される。このような配置により、容量ＭＩＭの容量値を大きくすることができ、書き込まれたデータの信頼性が向上する。

拡散層１−１と拡散層１−２とは、基板１内に形成され、それぞれ図４の素子分離領域２で分離されたＰウェルの第１選択トランジスタＴｒ１側の領域と第２選択トランジスタＴｒ２側の領域を示す。第１選択トランジスタＴｒ１のゲート８は、図４の配線１７に相当するコンタクトプラグと配線１７−１、１７−２とを介して、第２選択トランジスタＴｒ２のソース拡散層に接続される。第１選択トランジスタＴｒ１のドレイン拡散層６は、コンタクトプラグを介して第１金属配線１９に接続される。この第１金属配線１９は、ビット線を形成する。第１選択トランジスタＴｒ１のソース拡散層は、コンタクトプラグ１８を介して、この図に示された回路構成の中で最上層に形成される容量ＭＩＭの下部プレート１４に接続される。

第２選択トランジスタＴｒ２のゲート１２は、ワード線を形成する。第２選択トランジスタＴｒ２のドレイン拡散層１０は、コンタクトプラグを介して第２金属配線２０に接続される。この第２金属配線２０は、図５〜図７に示されたサブワード線ＳＬ１、ＳＬ２として機能する。

図１２〜図１６は、本実施形態におけるＯＴＰメモリを搭載した半導体装置の製造プロセスを示す断面図である。半導体装置には、ＯＴＰメモリを構成するメモリセル部２１と、メモリを駆動するための周辺回路である制御回路部２２が形成される。

図１２を参照して、基板１にＰウェルが形成される。Ｐウェルは、基板１に素子分離領域２を形成することによって複数の領域に分離される。基板１上に、ゲート絶縁膜となる絶縁層が形成される。制御回路部２２においては、例えば酸化膜からなる厚膜ゲート絶縁膜２４（例えば５ｎｍ以上、典型的には８ｎｍ程度の厚さ）が形成される。メモリセル部２１においては、厚膜ゲート絶縁膜２４よりも薄く、例えば２ｎｍ程度の厚さを有する薄膜ゲート絶縁膜２３が形成される。

図１３を参照して、ゲート電極となる層が薄膜ゲート絶縁膜２３上と厚膜ゲート絶縁膜２４との上に形成される。ゲート絶縁膜とゲート電極がフォトリソグラフィ等によって素子の形状に成型されることにより、第１選択トランジスタＴｒ１のゲート絶縁膜７とゲート８、第２選択トランジスタＴｒ２のゲート絶縁膜１１とゲート１２、制御回路部２２のゲート絶縁膜２５とゲート２７が形成される。それらのゲートに対応して、各素子を形成するために必要な拡散層（図４に示されたソース拡散層５、ドレイン拡散層６、ソース拡散層９、ドレイン拡散層１０等と、制御回路部２２の拡散層２６）が基板１内に形成される。

図１４を参照して、ソース／ドレイン拡散層の形成後、第１層間絶縁膜２８が形成される。各素子のソース／ドレイン拡散層に接続するように第１層間絶縁膜２８の内部に第１コンタクトプラグ３０、３１、３３、３４が形成される。更に、第１選択トランジスタＴｒ１のゲート８に接続する第１コンタクトプラグ３２も形成される。その第１コンタクトプラグ３２と、第２選択トランジスタＴｒ２のソース拡散層９に接続するコンタクトプラグ３１とを同一電位のノードとなるように電気的に接続するために、第１層間絶縁膜２８の上に第１金属配線１９が形成される。

図１５を参照して、第１層間絶縁膜２８の上に第２層間絶縁膜３５が形成される。コンタクトプラグ３０、３３、３４に接続するように第２コンタクトプラグ３７、３８、３９が第２層間絶縁膜３５の内部に形成される。第２層間絶縁膜３５の上に、第３層間絶縁膜３６が形成される。第３層間絶縁膜３６の所定領域を第２層間絶縁膜３５の表面高さまでエッチングし、一般的なＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）の容量と同様の工程により、容量ＭＩＭを形成する。具体的には、第２コンタクトプラグ３８と接続するように下部プレート１４を形成する。下部プレート１４上に、容量絶縁膜１５と上部プレート１６とを形成することにより、容量ＭＩＭを形成する。図１５の例においては、第１選択トランジスタＴｒ１のみならず、第２選択トランジスタＴｒ２に平面レイアウト上で重なる領域にまで容量ＭＩＭが形成される。

図１６を参照して、第３層間絶縁膜３６上に第４層間絶縁膜４０が形成される。第３層間膜３６と第４層間膜４０とを貫通するように、第２コンタクトプラグ３７、３９とそれぞれ接続する第３コンタクトプラグ４２が形成される。第４層間絶縁膜４０上に第５層間絶縁膜４１が形成される。第５層間絶縁膜４１の内部に、各第３コンタクトプラグと接続するように第２金属配線４３が形成される。以上の工程により、本実施形態におけるＯＴＰメモリを備えた半導体装置が製造される。

１ 基板
１−１、１−２ 拡散層
２ 素子分離領域
５ ソース拡散層
６ ドレイン拡散層
７ ゲート酸化膜
８ 第１選択トランジスタゲート
９ ソース拡散層
１０ ドレイン拡散層
１１ ゲート絶縁膜
１２ 第２選択トランジスタゲート
１４ 下部プレート
１５ 絶縁層
１６ 上部プレート
１７、１７−１、１７−２ 配線
１８ コンタクトプラグ
１９ 第１金属配線
２０ 第２金属配線
２１ メモリセル部
２２ 制御回路部
２３ 薄膜ゲート絶縁膜
２４ 厚膜ゲート絶縁膜
２５ ゲート絶縁膜
２６ 拡散層
２７ ゲート
２８ 第１層間絶縁膜
３０、３１、３２、３３、３４ 第１コンタクトプラグ
３５ 第２層間絶縁膜
３６ 第３層間絶縁膜
３７、３８、３９ 第２コンタクトプラグ
４０ 第４層間絶縁膜
４１ 第５層間絶縁膜
４２ 第３コンタクトプラグ
４３ 第２金属配線
１０１ 基板
１０２ 素子分離領域
１０３ 拡散層
１０４ 拡散層
１０５ 選択トランジスタゲート
１０６ Ｆｕｓｅ部ゲート
１０７ ゲート絶縁膜
１０８ ゲート絶縁膜
１１０ 選択トランジスタ
１１１ Ｆｕｓｅ部
ＢＬ１、ＢＬ２ ビット線
Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２ セル
ＣＬ１、ＣＬ２ 容量用配線
ＭＩＭ 容量
ＳＬ１、ＳＬ２ サブワード線
Ｔｒ１ 第１選択トランジスタ
Ｔｒ２ 第２選択トランジスタ
ＷＬ１、ＷＬ２ ワード線

Claims (5)

1. 複数のビット線と、
   複数のワード線と、
   前記複数のワード線にそれぞれ対応して配置される複数のサブワード線と、
   前記複数のワード線の各々に対応して配置される複数の容量用配線と、
   前記複数のビット線と前記複数のワード線との交点に対応して配置される複数のメモリセルと
   を具備し、
   前記複数のメモリセルの各々は、
   ゲートに印加される電圧に応じて第１ノードと第２ノードとの間に電流経路を形成するＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであるメモリトランジスタと、
   ゲートに印加される電圧に応じて第３ノードと第４ノードとの間に電流経路を形成し、前記第３ノードが前記メモリトランジスタの前記ゲートと配線により接続されたＭＩＳトランジスタである選択トランジスタと、
   前記第１ノードに一方の電極が接続されたキャパシタと
   を具備し、
   前記第２ノードは前記複数のビット線のうちの対応するビット線に接続され、
   前記選択トランジスタのゲートは前記複数のワード線のうちの対応するワード線に接続され、
   前記第４ノードは前記複数のサブワード線のうちの対応するサブワード線に接続され、
   前記キャパシタの他方の電極は前記複数の容量用配線のうちの対応する容量用配線に接続される
   ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリ。
2. 請求項１に記載されたＯＴＰメモリであって、
   更に、前記メモリトランジスタのゲート酸化膜よりも厚いゲート酸化膜を有するＭＩＳトランジスタを備える周辺回路
   を具備する
   ＯＴＰメモリ。
3. 請求項１又は２に記載されたＯＴＰメモリに対して、第１値と第２値とのいずれかの値を取る２値データを前記複数のメモリセルの各々に書き込むデータ書き込み方法であって、
   前記複数のメモリセルのうち、前記第１値を書き込むメモリセルにのみ、以下の工程：
   前記第２ノードと前記メモリトランジスタのゲートとの間に、ゲート酸化膜のリーク電流が増大する程度の電圧Ｖｐｐ’を印加する工程と、
   前記選択トランジスタのゲートに前記電圧Ｖｐｐ’よりも小さい電圧Ｖｄｄ＿ｈｉｇｈを印加する工程と、
   前記第４ノードに０Ｖを印加する工程と、
   前記キャパシタの他方の電極に０Ｖを印加する工程と
   を実行する
   データ書き込み方法。
4. 請求項１又は２に記載されたＯＴＰメモリに含まれる複数のメモリセルの各々に書き込まれたデータを読み出す方法であって、
   前記第２ノードに前記電圧Ｖｄｄ＿ｈｉｇｈ以下の電圧Ｖｄｄを印加する工程と、
   前記選択トランジスタのゲートに前記電圧Ｖｄｄ＿ｈｉｇｈを印加する工程と、
   前記第４ノードに前記電圧Ｖｄｄを印加する工程と、
   前記キャパシタの他方の電極に０Ｖを印加する工程と、
   前記第２ノードの電位によりデータをセンスする工程と
   を具備する
   データ読み出し方法。
5. 請求項１又は２に記載されたＯＴＰメモリに含まれる複数のメモリセルの各々に書き込まれたデータを読み出す方法であって、
   前記第２ノードに０Ｖを印加する工程と、
   前記選択トランジスタのゲートに前記電圧Ｖｄｄ＿ｈｉｇｈを印加する工程と、
   前記選択トランジスタのドレインに前記電圧Ｖｄｄ＿ｈｉｇｈ以下の電圧Ｖｄｄを印加する工程と、
   前記キャパシタの他方の電極に前記電圧Ｖｄｄを印加する工程と
   を具備する
   データ読み出し方法。
   

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