JP3522836B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3522836B2 JP3522836B2 JP14809894A JP14809894A JP3522836B2 JP 3522836 B2 JP3522836 B2 JP 3522836B2 JP 14809894 A JP14809894 A JP 14809894A JP 14809894 A JP14809894 A JP 14809894A JP 3522836 B2 JP3522836 B2 JP 3522836B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive film
- potential
- insulating film
- semiconductor device
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 46
- 239000000758 substrate Substances 0.000 claims description 44
- 239000003990 capacitor Substances 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 5
- 230000008859 change Effects 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 210000004027 cell Anatomy 0.000 claims 19
- 210000004128 D cell Anatomy 0.000 claims 1
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 34
- 230000008878 coupling Effects 0.000 description 14
- 238000010168 coupling process Methods 0.000 description 14
- 238000005859 coupling reaction Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- LZIAMMQBHJIZAG-UHFFFAOYSA-N 2-[di(propan-2-yl)amino]ethyl carbamimidothioate Chemical compound CC(C)N(C(C)C)CCSC(N)=N LZIAMMQBHJIZAG-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係わり、
特に新規な構造のＭＯＳトランジスタ、及び新規な構造
のＭＯＳトランジスタを含む半導体装置に関する。より
具体的には、１つのトランジスタとキャパシタにより構
成されるダイナミック型半導体記憶装置（ＤＲＡＭ）
と、電荷蓄積層と制御ゲートを有する電気的書替え可能
な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、
特に複数個のメモリセルを接続したメモリセルユニット
からなるアレイを有するＥＥＰＲＯＭに関する。
特に新規な構造のＭＯＳトランジスタ、及び新規な構造
のＭＯＳトランジスタを含む半導体装置に関する。より
具体的には、１つのトランジスタとキャパシタにより構
成されるダイナミック型半導体記憶装置（ＤＲＡＭ）
と、電荷蓄積層と制御ゲートを有する電気的書替え可能
な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、
特に複数個のメモリセルを接続したメモリセルユニット
からなるアレイを有するＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
してビット線に接続するものである。
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
してビット線に接続するものである。
【０００３】この構造を、図１２及び図１３に示す。図
１２（ａ）は１つのＮＡＮＤセルユニットを示す平面
図、図１２（ｂ）は等価回路図、図１３（ａ）は図１２
（ａ）の矢視Ａ−Ａ′断面図、図１３（ｂ）は図１２
（ａ）の矢視Ｂ−Ｂ′断面図である。
１２（ａ）は１つのＮＡＮＤセルユニットを示す平面
図、図１２（ｂ）は等価回路図、図１３（ａ）は図１２
（ａ）の矢視Ａ−Ａ′断面図、図１３（ｂ）は図１２
（ａ）の矢視Ｂ−Ｂ′断面図である。
【０００４】メモリセルは通常、電荷蓄積層（浮遊ゲー
ト）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有す
る。メモリセルアレイは、ｐ型基板又はｎ型基板に形成
されたｐ型ウェル内に集積形成される。ＮＡＮＤセルの
ドレイン側は選択ゲートを介してビット線に接続され、
ソース側はやはり選択ゲートを介してソース線（基準電
位配線）に接続される。メモリセルの制御ゲートは、行
方向に連続的に配設されてワード線となる。
ト）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有す
る。メモリセルアレイは、ｐ型基板又はｎ型基板に形成
されたｐ型ウェル内に集積形成される。ＮＡＮＤセルの
ドレイン側は選択ゲートを介してビット線に接続され、
ソース側はやはり選択ゲートを介してソース線（基準電
位配線）に接続される。メモリセルの制御ゲートは、行
方向に連続的に配設されてワード線となる。
【０００５】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書き込みの動作は、ビット
線から最も離れた位置のメモリセルから順に行う。選択
されたメモリセルの制御ゲートには、高電圧Ｖpp（＝２
０Ｖ程度）を印加し、それよりビット線側にあるメモリ
セルの制御ゲート及び選択ゲートには中間電位ＶppM
（＝１０Ｖ程度）を印加し、ビット線にはデータに応じ
て０Ｖ又は中間電位を与える。ビット線に０Ｖが与えら
れた時、その電位は選択メモリセルのドレインまで伝達
されて、基板側から浮遊ゲートに電荷注入が生じる。
は、次の通りである。データ書き込みの動作は、ビット
線から最も離れた位置のメモリセルから順に行う。選択
されたメモリセルの制御ゲートには、高電圧Ｖpp（＝２
０Ｖ程度）を印加し、それよりビット線側にあるメモリ
セルの制御ゲート及び選択ゲートには中間電位ＶppM
（＝１０Ｖ程度）を印加し、ビット線にはデータに応じ
て０Ｖ又は中間電位を与える。ビット線に０Ｖが与えら
れた時、その電位は選択メモリセルのドレインまで伝達
されて、基板側から浮遊ゲートに電荷注入が生じる。
【０００６】これにより、その選択されたメモリセルの
しきい値は正方向にシフトする。この状態を、例えば
“１”とする。ビット線に中間電位が与えられたときは
電荷注入が起こらず、従ってしきい値は変化せず、負に
止まる。この状態は“０”である。
しきい値は正方向にシフトする。この状態を、例えば
“１”とする。ビット線に中間電位が与えられたときは
電荷注入が起こらず、従ってしきい値は変化せず、負に
止まる。この状態は“０”である。
【０００７】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ートを０Ｖとし、選択ゲート，ビット線，ソース線，メ
モリセルアレイが形成されたｐ型ウェル及びｎ型基板に
高電圧２０Ｖを印加する。これにより、全てのメモリセ
ルで浮遊ゲートの電荷が基板側に放出され、しきい値は
負方向にシフトする。
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ートを０Ｖとし、選択ゲート，ビット線，ソース線，メ
モリセルアレイが形成されたｐ型ウェル及びｎ型基板に
高電圧２０Ｖを印加する。これにより、全てのメモリセ
ルで浮遊ゲートの電荷が基板側に放出され、しきい値は
負方向にシフトする。
【０００８】データ読出し動作は、ビット線に電源電位
Ｖccを、ソース線に０Ｖを与え、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。
Ｖccを、ソース線に０Ｖを与え、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）とし
て、選択メモリセルで電流が流れるか否かを検出するこ
とにより行われる。
【０００９】ところで、従来のＮＡＮＤセル型ＥＥＰＲ
ＯＭの構造では、ＮＡＮＤセルを構成する各メモリセル
間をソース・ドレイン拡散層にて接続していた。このた
め、拡散層が必ずゲート下にもしみ出すことになり、こ
れが実効チャネル長を短くする要因となり、メモリセル
の微細化の妨げになっている。また、メモリセルの微細
化に伴い、制御ゲートと浮遊ゲートとのカップリング容
量が低下するため、メモリセルのカップリング比の低下
という現象が現れてきている。
ＯＭの構造では、ＮＡＮＤセルを構成する各メモリセル
間をソース・ドレイン拡散層にて接続していた。このた
め、拡散層が必ずゲート下にもしみ出すことになり、こ
れが実効チャネル長を短くする要因となり、メモリセル
の微細化の妨げになっている。また、メモリセルの微細
化に伴い、制御ゲートと浮遊ゲートとのカップリング容
量が低下するため、メモリセルのカップリング比の低下
という現象が現れてきている。
【００１０】
【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭにおいては、拡散層のゲート
下へのしみ出しによる実効チャネル長の低下及びメモリ
セルのカップリング比の低下が問題となっていた。ま
た、これらの問題は、ＮＡＮＤセル型ＥＥＰＲＯＭに限
らず、他のＥＥＰＲＯＭ，ＤＲＡＭ，ＭＯＳトランジス
タにおいても同様に言えることである。
ＡＮＤセル型ＥＥＰＲＯＭにおいては、拡散層のゲート
下へのしみ出しによる実効チャネル長の低下及びメモリ
セルのカップリング比の低下が問題となっていた。ま
た、これらの問題は、ＮＡＮＤセル型ＥＥＰＲＯＭに限
らず、他のＥＥＰＲＯＭ，ＤＲＡＭ，ＭＯＳトランジス
タにおいても同様に言えることである。
【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、拡散層のゲート下への
しみ出しに起因する実効チャネル長の低下を防止するこ
とができるＭＯＳトランジスタを提供することにある。
また、本発明の他の目的は、拡散層のゲート下へのしみ
出しに起因する実効チャネル長の低下を防止することが
でき、かつメモリセルのカップリング比の増大をはかり
得るＥＥＰＲＯＭを提供することにある。
ので、その目的とするところは、拡散層のゲート下への
しみ出しに起因する実効チャネル長の低下を防止するこ
とができるＭＯＳトランジスタを提供することにある。
また、本発明の他の目的は、拡散層のゲート下へのしみ
出しに起因する実効チャネル長の低下を防止することが
でき、かつメモリセルのカップリング比の増大をはかり
得るＥＥＰＲＯＭを提供することにある。
【００１２】
【課題を解決するための手段】本発明の骨子は、メモリ
セル間のスペースに導電膜を形成し、この導電膜への電
圧印加により半導体基板表面に拡散層の代わりとしての
反転層を形成することにある。
セル間のスペースに導電膜を形成し、この導電膜への電
圧印加により半導体基板表面に拡散層の代わりとしての
反転層を形成することにある。
【００１３】即ち本発明は、半導体基板と、前記半導体
基板上に形成された第１絶縁膜と、前記第１絶縁膜を介
して前記半導体基板上に形成され、ゲートとして機能す
る複数の第１の導電層と、前記制御ゲートの上部及び側
面に形成された第２絶縁膜と、前記複数の第１の導電層
の選択数に応じた第１の導電層の少なくとも側面に前記
第２絶縁膜を介して共通に形成され、前記基板の表面領
域に反転層を形成する第２の導電膜と、前記第２の導電
膜に接続され、前記第２の導電膜に所定の電圧を印加す
る電圧印加手段とを具備し、所定の電圧が前記第２の導
電膜に印加されたときに、前記反転層が前記基板の表面
領域に形成され、ソースとドレインを形成して、複数の
トランジスタが、ゲートとして機能する第１の導電層と
ソース及びドレインとして機能する前記反転層によって
形成されることを特徴とする。
基板上に形成された第１絶縁膜と、前記第１絶縁膜を介
して前記半導体基板上に形成され、ゲートとして機能す
る複数の第１の導電層と、前記制御ゲートの上部及び側
面に形成された第２絶縁膜と、前記複数の第１の導電層
の選択数に応じた第１の導電層の少なくとも側面に前記
第２絶縁膜を介して共通に形成され、前記基板の表面領
域に反転層を形成する第２の導電膜と、前記第２の導電
膜に接続され、前記第２の導電膜に所定の電圧を印加す
る電圧印加手段とを具備し、所定の電圧が前記第２の導
電膜に印加されたときに、前記反転層が前記基板の表面
領域に形成され、ソースとドレインを形成して、複数の
トランジスタが、ゲートとして機能する第１の導電層と
ソース及びドレインとして機能する前記反転層によって
形成されることを特徴とする。
【００１４】また本発明は、半導体基板と、前記半導体
基板上に形成された第１絶縁膜と、前記第１絶縁膜を介
して前記半導体基板上に形成された制御ゲートを有し、
前記第１絶縁膜と前記制御ゲートとの間に形成された電
荷蓄積層を含み、前記電荷蓄積層との電荷の授受により
電気的書き替え可能な複数の半導体メモリセルと、前記
制御ゲートの上部と制御ゲート及び電荷蓄積層の側面に
形成された第２絶縁膜と、前記制御ゲート及び電荷蓄積
層の少なくとも側面に前記第２絶縁膜を介して形成され
た導電膜とを具備し、下記のような特徴を有している。 （１） 前記導電膜が、メモリブロック内の隣接ワード
線間を覆っていること。 （２） 前記導電膜が、前記メモリセルのそれぞれを構
成する全素子領域を覆っていること。 （３）前記導電膜が、対称軸としての前記制御ゲートの
両側に対称に形成され、その両側に形成された前記導電
膜が電気的に接続されていること。
基板上に形成された第１絶縁膜と、前記第１絶縁膜を介
して前記半導体基板上に形成された制御ゲートを有し、
前記第１絶縁膜と前記制御ゲートとの間に形成された電
荷蓄積層を含み、前記電荷蓄積層との電荷の授受により
電気的書き替え可能な複数の半導体メモリセルと、前記
制御ゲートの上部と制御ゲート及び電荷蓄積層の側面に
形成された第２絶縁膜と、前記制御ゲート及び電荷蓄積
層の少なくとも側面に前記第２絶縁膜を介して形成され
た導電膜とを具備し、下記のような特徴を有している。 （１） 前記導電膜が、メモリブロック内の隣接ワード
線間を覆っていること。 （２） 前記導電膜が、前記メモリセルのそれぞれを構
成する全素子領域を覆っていること。 （３）前記導電膜が、対称軸としての前記制御ゲートの
両側に対称に形成され、その両側に形成された前記導電
膜が電気的に接続されていること。
【００１５】
【作用】本発明によれば、例えばＥＥＰＲＯＭのような
半導体記憶装置であれば、データの読み出し時及び書き
込み時（電荷蓄積層への電荷の注入時）に、導電膜に電
圧を印加することにより、各メモリセル間のスペースの
半導体基板表面に反転層を形成することができ、この反
転層によって各メモリセルを接続している。このため、
メモリセル毎のソース・ドレイン拡散層が不要となり、
拡散層のゲート下へのしみ出しによる実効チャネル長の
低下を未然に防止することができる。この実効チャネル
長の低下防止という効果は、半導体記憶装置のみなら
ず、通常のＭＯＳトランジスタに関しても同様に言える
ことである。
半導体記憶装置であれば、データの読み出し時及び書き
込み時（電荷蓄積層への電荷の注入時）に、導電膜に電
圧を印加することにより、各メモリセル間のスペースの
半導体基板表面に反転層を形成することができ、この反
転層によって各メモリセルを接続している。このため、
メモリセル毎のソース・ドレイン拡散層が不要となり、
拡散層のゲート下へのしみ出しによる実効チャネル長の
低下を未然に防止することができる。この実効チャネル
長の低下防止という効果は、半導体記憶装置のみなら
ず、通常のＭＯＳトランジスタに関しても同様に言える
ことである。
【００１６】また、書き込み，消去的にそれぞれ、この
導電膜の電位を“Ｈ”又は“Ｌ”にすることで、電荷蓄
積層は制御ゲートだけでなく導電膜ともカップリングす
るので、メモリセルのカップリング比を大きくすること
が可能となる。そして、実効チャネル長の低下を防止で
き、カップリング比の増大はメモリセルの微細化に際し
て極めて有効である。
導電膜の電位を“Ｈ”又は“Ｌ”にすることで、電荷蓄
積層は制御ゲートだけでなく導電膜ともカップリングす
るので、メモリセルのカップリング比を大きくすること
が可能となる。そして、実効チャネル長の低下を防止で
き、カップリング比の増大はメモリセルの微細化に際し
て極めて有効である。
【００１７】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。 （実施例１）図１は本発明の第１の実施例に係わるＮＡ
ＮＤセル型ＥＥＰＲＯＭの２つのＮＡＮＤセル部分を示
す平面図、図２は図１の矢視Ａ−Ａ′及びＢ−Ｂ′断面
図、図３はその等価回路図である。
説明する。 （実施例１）図１は本発明の第１の実施例に係わるＮＡ
ＮＤセル型ＥＥＰＲＯＭの２つのＮＡＮＤセル部分を示
す平面図、図２は図１の矢視Ａ−Ａ′及びＢ−Ｂ′断面
図、図３はその等価回路図である。
【００１８】ｎ型Ｓｉ基板１０の上にｐ型ウェル１１が
形成され、ウェル１１には素子分離酸化膜１２で囲まれ
た素子形成領域に複数のＮＡＮＤセルからなるメモリセ
ルアレイが形成されている。１つのＮＡＮＤセルに着目
して説明するとこの実施例では、８個のメモリセルＭ 1
〜Ｍ 8 が直列接続されて１つのＮＡＮＤセルを構成して
いる。
形成され、ウェル１１には素子分離酸化膜１２で囲まれ
た素子形成領域に複数のＮＡＮＤセルからなるメモリセ
ルアレイが形成されている。１つのＮＡＮＤセルに着目
して説明するとこの実施例では、８個のメモリセルＭ 1
〜Ｍ 8 が直列接続されて１つのＮＡＮＤセルを構成して
いる。
【００１９】メモリセルはそれぞれ、ウェル１１に厚さ
約１０ｎｍのトンネル酸化膜１４を介してポリＳｉから
なり、電荷蓄積層として機能する浮遊ゲート１５（１５
1 ，１５ 2 ，〜，１５ 8 ）を形成し、この上に厚さ約２
０ｎｍのゲート絶縁膜１６を介してポリＳｉからなる制
御ゲート１７（１７ 1 ，１７ 2 ，〜，１７ 8 ）を形成し
て、構成されている。
約１０ｎｍのトンネル酸化膜１４を介してポリＳｉから
なり、電荷蓄積層として機能する浮遊ゲート１５（１５
1 ，１５ 2 ，〜，１５ 8 ）を形成し、この上に厚さ約２
０ｎｍのゲート絶縁膜１６を介してポリＳｉからなる制
御ゲート１７（１７ 1 ，１７ 2 ，〜，１７ 8 ）を形成し
て、構成されている。
【００２０】ＮＡＮＤセルのドレイン側，ソース側には
それぞれ、メモリセルの制御ゲート１７と同時に形成さ
れた選択ゲート１８（１８1 ，１８2 ）が設けられてい
る。これら選択ゲート１８は、メモリセル部と同様に２
層構造としてもよい。また、ＮＡＮＤセルのドレイン側
端部にはｎ+ 型拡散層１３1 が形成され、ソース側端部
にはｎ+ 型拡散層１３2 が形成されている。
それぞれ、メモリセルの制御ゲート１７と同時に形成さ
れた選択ゲート１８（１８1 ，１８2 ）が設けられてい
る。これら選択ゲート１８は、メモリセル部と同様に２
層構造としてもよい。また、ＮＡＮＤセルのドレイン側
端部にはｎ+ 型拡散層１３1 が形成され、ソース側端部
にはｎ+ 型拡散層１３2 が形成されている。
【００２１】ここまでの構成は従来装置と略同様である
が、ＮＡＮＤセルを構成するメモリセル間にソース・ド
レイン拡散層を形成していない点が異なる。この代わり
に本実施例では、制御ゲート１７の上及び制御ゲート１
７，浮遊ゲート１５の各側面に酸化膜１９が形成され、
その上にポリＳｉからなる導電膜２０が形成されてい
る。前記制御ゲート１７，浮遊ゲート１５の側面の酸化
膜はＵ字型の空隙を有しており、前記導電膜２０はＵ字
型の空隙を埋めるように、複数のＮＡＮＤセルに跨がる
ように形成されている。そして、この最上層の導電膜２
０に電圧印加することによって、メモリセル間の基板上
に破線で示される反転層２５を形成し、これにより各メ
モリセルを直列接続するものとなっている。
が、ＮＡＮＤセルを構成するメモリセル間にソース・ド
レイン拡散層を形成していない点が異なる。この代わり
に本実施例では、制御ゲート１７の上及び制御ゲート１
７，浮遊ゲート１５の各側面に酸化膜１９が形成され、
その上にポリＳｉからなる導電膜２０が形成されてい
る。前記制御ゲート１７，浮遊ゲート１５の側面の酸化
膜はＵ字型の空隙を有しており、前記導電膜２０はＵ字
型の空隙を埋めるように、複数のＮＡＮＤセルに跨がる
ように形成されている。そして、この最上層の導電膜２
０に電圧印加することによって、メモリセル間の基板上
に破線で示される反転層２５を形成し、これにより各メ
モリセルを直列接続するものとなっている。
【００２２】なお本実施例においては、この導電膜２０
を形成するためにメモリセル間の前記空隙を広くするこ
とは必要でない。このようにメモリセルの面積を広げる
ことなく導電膜２０を形成できることも本実施例の利点
の一つである。
を形成するためにメモリセル間の前記空隙を広くするこ
とは必要でない。このようにメモリセルの面積を広げる
ことなく導電膜２０を形成できることも本実施例の利点
の一つである。
【００２３】この導電膜２０は、図１のＡ−Ａ′方向に
関しては、少なくともｎ+ 拡散層１３1 のビット線コン
タクトとショートしないように配置される。図に示され
るように、ドレイン側の選択ゲート上で終端していても
よい。また、図２（ａ）では、同導電膜２０はソース側
の選択ゲート上で終端しているが、これを伸長してソー
スに対して折り返しのＮＡＮＤセルの導電膜２０とつな
げてもよい。これを図４に示す。なお、この図では２セ
ルの直列構造になっている。
関しては、少なくともｎ+ 拡散層１３1 のビット線コン
タクトとショートしないように配置される。図に示され
るように、ドレイン側の選択ゲート上で終端していても
よい。また、図２（ａ）では、同導電膜２０はソース側
の選択ゲート上で終端しているが、これを伸長してソー
スに対して折り返しのＮＡＮＤセルの導電膜２０とつな
げてもよい。これを図４に示す。なお、この図では２セ
ルの直列構造になっている。
【００２４】さらにまた、前記導電膜２０は、浮遊ゲー
ト側壁に選択的に形成するような構成とすることも可能
である。この場合、ワード線容量が低減でき、より高速
化が可能となる。
ト側壁に選択的に形成するような構成とすることも可能
である。この場合、ワード線容量が低減でき、より高速
化が可能となる。
【００２５】素子形成された基板上はＣＶＤ酸化膜２１
により覆われ、この上にビット線２２が配設されてい
る。ビット線２２はＮＡＮＤセルの一端のドレイン側拡
散層１３1 にコンタクトさせている。行方向に並ぶＮＡ
ＮＤセルの制御ゲート１７は共通に制御ゲート線ＣＧ1
，ＣＧ2 ，〜，ＣＧ8 として配設されている。これら
制御ゲート線はワード線となる。選択ゲート１８1 ，１
８2 もそれぞれ行方向に連続的に選択ゲート線ＳＧ1 ，
ＳＧ2 として配設されている。
により覆われ、この上にビット線２２が配設されてい
る。ビット線２２はＮＡＮＤセルの一端のドレイン側拡
散層１３1 にコンタクトさせている。行方向に並ぶＮＡ
ＮＤセルの制御ゲート１７は共通に制御ゲート線ＣＧ1
，ＣＧ2 ，〜，ＣＧ8 として配設されている。これら
制御ゲート線はワード線となる。選択ゲート１８1 ，１
８2 もそれぞれ行方向に連続的に選択ゲート線ＳＧ1 ，
ＳＧ2 として配設されている。
【００２６】次に、本実施例の動作について、図３の等
価回路及び下記の（表１）を参照して説明する。基本的
な動作は従来装置と同様であるが、この実施例では導電
膜２０（ＩＧ）に次のように電圧を印加する。なお、
（表１）ではビット線２２（ＢＬ1 ）に繋がるＮＡＤＮ
セルのメモリセルＭ3 に対してデータの読み出し及び書
き込みを行う例を示している。
価回路及び下記の（表１）を参照して説明する。基本的
な動作は従来装置と同様であるが、この実施例では導電
膜２０（ＩＧ）に次のように電圧を印加する。なお、
（表１）ではビット線２２（ＢＬ1 ）に繋がるＮＡＤＮ
セルのメモリセルＭ3 に対してデータの読み出し及び書
き込みを行う例を示している。
【００２７】
【表１】
【００２８】データ書き込みの動作では、選択されたメ
モリセルＭ3 の制御ゲート線ＣＧ3には高電圧Ｖpp（＝
２０Ｖ程度）を印加し、それ以外のメモリセルの制御ゲ
ート線には中間電位ＶppM （＝１０Ｖ程度）を印加し、
選択ゲート線ＳＧ1 には高電圧（＝１０Ｖ程度）を、選
択ゲート線ＳＧ2 には０Ｖを印加し、ビット線ＢＬ1に
はデータに応じて０Ｖ又は中間電位ＶppM を与える。さ
らに、導電膜ＩＧに高電圧（＝２０Ｖ程度）を与える。
この導電膜ＩＧへの電圧印加により、メモリセル間には
反転層が形成され、ソース・ドレインを形成したのと同
じとなる。
モリセルＭ3 の制御ゲート線ＣＧ3には高電圧Ｖpp（＝
２０Ｖ程度）を印加し、それ以外のメモリセルの制御ゲ
ート線には中間電位ＶppM （＝１０Ｖ程度）を印加し、
選択ゲート線ＳＧ1 には高電圧（＝１０Ｖ程度）を、選
択ゲート線ＳＧ2 には０Ｖを印加し、ビット線ＢＬ1に
はデータに応じて０Ｖ又は中間電位ＶppM を与える。さ
らに、導電膜ＩＧに高電圧（＝２０Ｖ程度）を与える。
この導電膜ＩＧへの電圧印加により、メモリセル間には
反転層が形成され、ソース・ドレインを形成したのと同
じとなる。
【００２９】そして、ビット線ＢＬ1 に０Ｖが与えられ
た時、その電位は選択メモリセルＭ3 まで伝達されて、
基板ＳＵＢ側から浮遊ゲートに電荷注入が生じる。これ
により、選択されたメモリセルＭ3 のしきい値は正方向
にシフトする。この状態を例えば“１”とする。一方、
ビット線ＢＬ1 に中間電位ＶppM が与えられたときは電
荷注入が起こらず、従ってしきい値は変化せず、負に止
まる。この状態は“０”である。
た時、その電位は選択メモリセルＭ3 まで伝達されて、
基板ＳＵＢ側から浮遊ゲートに電荷注入が生じる。これ
により、選択されたメモリセルＭ3 のしきい値は正方向
にシフトする。この状態を例えば“１”とする。一方、
ビット線ＢＬ1 に中間電位ＶppM が与えられたときは電
荷注入が起こらず、従ってしきい値は変化せず、負に止
まる。この状態は“０”である。
【００３０】データ消去では、全ての制御ゲート線を０
Ｖとし、ビット線ＢＬ1 ，ソース線ＳＬ，メモリセルア
レイが形成されたｐ型ウェル及びｎ型基板ＳＵＢに高電
圧２０Ｖを印加し、選択ゲート線ＳＧ1 ，ＳＧ2 に高電
圧２０Ｖを印加する。このとき、導電膜ＩＧは０Ｖとす
る。これにより、全てのメモリセルで浮遊ゲートの電荷
が基板側に放出され、しきい値は負方向にシフトする。
Ｖとし、ビット線ＢＬ1 ，ソース線ＳＬ，メモリセルア
レイが形成されたｐ型ウェル及びｎ型基板ＳＵＢに高電
圧２０Ｖを印加し、選択ゲート線ＳＧ1 ，ＳＧ2 に高電
圧２０Ｖを印加する。このとき、導電膜ＩＧは０Ｖとす
る。これにより、全てのメモリセルで浮遊ゲートの電荷
が基板側に放出され、しきい値は負方向にシフトする。
【００３１】データ読み出し動作では、選択されたメモ
リセルＭ3 の制御ゲート線ＣＧ3 を０Ｖとし、それ以外
のメモリセルの制御ゲート線及び選択ゲート線、さらに
導電膜ＩＧを電源電位Ｖcc（＝５Ｖ）とする。そして、
選択メモリセルＭ3 で電流が流れるか否かを検出するこ
とによりデータ読み出しが行われる。
リセルＭ3 の制御ゲート線ＣＧ3 を０Ｖとし、それ以外
のメモリセルの制御ゲート線及び選択ゲート線、さらに
導電膜ＩＧを電源電位Ｖcc（＝５Ｖ）とする。そして、
選択メモリセルＭ3 で電流が流れるか否かを検出するこ
とによりデータ読み出しが行われる。
【００３２】なお、導電膜２０は複数のＮＡＮＤセルに
跨がって形成されているが、ここでＮＡＮＤセルを複数
個ずつにブロック分けし、各ブロック毎に導電膜２０が
形成されているものとする。この場合、データの読み出
し時には、選択ブロック内の導電膜２０の電位を“Ｈ”
にし、非選択ブロック内の導電膜２０の電位を“Ｌ”に
すればよい。さらに、データの書き込み時には、選択ブ
ロック内の導電膜２０の電位を“Ｈ”にし、非選択ブロ
ック内の導電膜２０の電位を“Ｌ”にすればよい。
跨がって形成されているが、ここでＮＡＮＤセルを複数
個ずつにブロック分けし、各ブロック毎に導電膜２０が
形成されているものとする。この場合、データの読み出
し時には、選択ブロック内の導電膜２０の電位を“Ｈ”
にし、非選択ブロック内の導電膜２０の電位を“Ｌ”に
すればよい。さらに、データの書き込み時には、選択ブ
ロック内の導電膜２０の電位を“Ｈ”にし、非選択ブロ
ック内の導電膜２０の電位を“Ｌ”にすればよい。
【００３３】また、本実施例では、新たに導電膜２０を
形成したことにより、図５に示すようにカップリング容
量が形成される。即ち、浮遊ゲート１５と基板間の容量
をＣ1 、浮遊ゲート１５と制御ゲート１７間の容量をＣ
2 、浮遊ゲート１５と導電膜２０間の容量をＣ3 ＋Ｃ4
とすると、制御ゲート１７及び導電膜２０への電圧印加
（Ｖpp）により浮遊ゲート１５と基板との間に加わる電
圧ＶF は、 ＶF ＝｛（Ｃ2+Ｃ3+Ｃ4)／（Ｃ1+Ｃ2+Ｃ3+Ｃ4)｝・Ｖpp … (1) となる。導電膜２０がない従来装置では、制御ゲート１
７への電圧印加（Ｖpp）により浮遊ゲート１５と基板と
の間に加わる電圧ＶF'は、 ＶF'＝｛Ｃ2 ／（Ｃ1 + Ｃ2 ）｝・Ｖpp … (2) であるから、 ＶF ＞ＶF' … (3) となり、本実施例の方が従来例よりも浮遊ゲート１５に
対する電圧印加が有効に作用することになる。つまり、
カップリング比が大きくなる。
形成したことにより、図５に示すようにカップリング容
量が形成される。即ち、浮遊ゲート１５と基板間の容量
をＣ1 、浮遊ゲート１５と制御ゲート１７間の容量をＣ
2 、浮遊ゲート１５と導電膜２０間の容量をＣ3 ＋Ｃ4
とすると、制御ゲート１７及び導電膜２０への電圧印加
（Ｖpp）により浮遊ゲート１５と基板との間に加わる電
圧ＶF は、 ＶF ＝｛（Ｃ2+Ｃ3+Ｃ4)／（Ｃ1+Ｃ2+Ｃ3+Ｃ4)｝・Ｖpp … (1) となる。導電膜２０がない従来装置では、制御ゲート１
７への電圧印加（Ｖpp）により浮遊ゲート１５と基板と
の間に加わる電圧ＶF'は、 ＶF'＝｛Ｃ2 ／（Ｃ1 + Ｃ2 ）｝・Ｖpp … (2) であるから、 ＶF ＞ＶF' … (3) となり、本実施例の方が従来例よりも浮遊ゲート１５に
対する電圧印加が有効に作用することになる。つまり、
カップリング比が大きくなる。
【００３４】このように本実施例では、ＮＡＮＤセルを
構成するメモリセル間にソース・ドレイン拡散層を形成
しないにも拘らず、導電膜２０の電圧印加により反転層
を形成してメモリセル間を接続することができるので、
メモリセル間にソース・ドレイン拡散層を形成したＮＡ
ＮＤセルと同様にデータの書き込み，読み出し及び消去
を行うことができる。
構成するメモリセル間にソース・ドレイン拡散層を形成
しないにも拘らず、導電膜２０の電圧印加により反転層
を形成してメモリセル間を接続することができるので、
メモリセル間にソース・ドレイン拡散層を形成したＮＡ
ＮＤセルと同様にデータの書き込み，読み出し及び消去
を行うことができる。
【００３５】そしてこの場合、ソース・ドレイン拡散層
を形成しないことから、ゲート下への拡散層のしみ出し
をなくして実効チャネル長の低下を未然に防止すること
ができる。さらに、導電膜２０と浮遊ゲート１５間にも
カップリング容量が形成されるので、メモリセルのカッ
プリング比を大きくすることができる。従って、メモリ
セルの微細化に対して極めて有効である。 （実施例２）図６は本発明の第２の実施例に係わるＮＡ
ＮＤセル型ＥＥＰＲＯＭの２つのＮＡＮＤセル部分を示
す平面図、図７（ａ）（ｂ）は図６の矢視Ａ−Ａ′及び
Ｂ−Ｂ′断面図である。なお、図１及び図２と同一部分
には同一符号を付して、その詳しい説明は省略する。
を形成しないことから、ゲート下への拡散層のしみ出し
をなくして実効チャネル長の低下を未然に防止すること
ができる。さらに、導電膜２０と浮遊ゲート１５間にも
カップリング容量が形成されるので、メモリセルのカッ
プリング比を大きくすることができる。従って、メモリ
セルの微細化に対して極めて有効である。 （実施例２）図６は本発明の第２の実施例に係わるＮＡ
ＮＤセル型ＥＥＰＲＯＭの２つのＮＡＮＤセル部分を示
す平面図、図７（ａ）（ｂ）は図６の矢視Ａ−Ａ′及び
Ｂ−Ｂ′断面図である。なお、図１及び図２と同一部分
には同一符号を付して、その詳しい説明は省略する。
【００３６】この実施例では、セル面積を微細化するた
めに浮遊ゲート１５をＳＤＧに対してセルフアラインに
形成している。具体的には、浮遊ゲート１５と第１の制
御ゲート１７は同一マスクを用いた選択エッチングによ
り形成され、さらにこのマスクを利用して素子分離のた
めのトレンチが形成されている。また、分離された制御
ゲート１７をつなぐために第２の制御ゲート１７′が形
成されている。
めに浮遊ゲート１５をＳＤＧに対してセルフアラインに
形成している。具体的には、浮遊ゲート１５と第１の制
御ゲート１７は同一マスクを用いた選択エッチングによ
り形成され、さらにこのマスクを利用して素子分離のた
めのトレンチが形成されている。また、分離された制御
ゲート１７をつなぐために第２の制御ゲート１７′が形
成されている。
【００３７】ここで、従来構造では、セルカップリング
比Ｃ2 ／（Ｃ1 ＋Ｃ2 ）を大きくするために、Ｃ2 を大
きくする必要があり、浮遊ゲートを素子分離領域まで張
り出していた。これに対し、図７（ａ）に示すように浮
遊ゲート１５をＳＤＧにセルフアラインで形成すると、
Ｃ2 が小さくなりセルカップリング比が小さくなり、セ
ル特性が劣化してしまう。
比Ｃ2 ／（Ｃ1 ＋Ｃ2 ）を大きくするために、Ｃ2 を大
きくする必要があり、浮遊ゲートを素子分離領域まで張
り出していた。これに対し、図７（ａ）に示すように浮
遊ゲート１５をＳＤＧにセルフアラインで形成すると、
Ｃ2 が小さくなりセルカップリング比が小さくなり、セ
ル特性が劣化してしまう。
【００３８】そこで本実施例では、図７（ｂ）に示すよ
うに、導電膜２０を浮遊ゲート１５間に形成する。これ
により、浮遊ゲート１５は制御ゲート１７とカップリン
グするだけでなく、導電膜２０ともカップリングするた
め、実質的にＣ2 が大きくなりセル特性が改善する。ま
た、隣接する各セルの浮遊ゲート１５間の干渉も導電膜
２０により、電気的にスクリーニングされる。
うに、導電膜２０を浮遊ゲート１５間に形成する。これ
により、浮遊ゲート１５は制御ゲート１７とカップリン
グするだけでなく、導電膜２０ともカップリングするた
め、実質的にＣ2 が大きくなりセル特性が改善する。ま
た、隣接する各セルの浮遊ゲート１５間の干渉も導電膜
２０により、電気的にスクリーニングされる。
【００３９】なお、図７（ｂ）の変形例として、図７
（ｃ）に示すように、導電膜２０と同一の層をビット線
コンタクト部にも埋込み形成し、ビット線コンタクト部
を積層構造にしてもよい。また、上記実施例では、セル
間に拡散層を形成してもよい。このようにすることで、
コンタクト埋め込み工程と導電膜２０を形成する工程が
共通かでき、工程簡略化の点からも有利である。 （実施例３）図８（ａ）は本発明の第３の実施例に係わ
るＡＮＤセル型ＥＥＰＲＯＭの２つのＡＮＤセル部分を
示す平面図、図８（ｂ）は（ａ）の矢視Ａ−Ａ′断面
図、図８（ｃ）は等価回路図である。なお、図１及び図
２と同一部分には同一符号を付して、その詳しい説明は
省略する。
（ｃ）に示すように、導電膜２０と同一の層をビット線
コンタクト部にも埋込み形成し、ビット線コンタクト部
を積層構造にしてもよい。また、上記実施例では、セル
間に拡散層を形成してもよい。このようにすることで、
コンタクト埋め込み工程と導電膜２０を形成する工程が
共通かでき、工程簡略化の点からも有利である。 （実施例３）図８（ａ）は本発明の第３の実施例に係わ
るＡＮＤセル型ＥＥＰＲＯＭの２つのＡＮＤセル部分を
示す平面図、図８（ｂ）は（ａ）の矢視Ａ−Ａ′断面
図、図８（ｃ）は等価回路図である。なお、図１及び図
２と同一部分には同一符号を付して、その詳しい説明は
省略する。
【００４０】この実施例は、メモリセルユニットとし
て、ビット線とソース線との間に複数のメモリセルを並
列接続してなるＡＮＤ型ＥＥＰＲＯＭセルに適用した例
である。基本的な構成は第１の実施例と同様であるが、
本実施例では、ビット線２２とソース線３１との間に４
個のメモリセルが並列接続され、そのビット線側及びソ
ース線側にそれぞれ選択ゲート１８が挿入されている。
て、ビット線とソース線との間に複数のメモリセルを並
列接続してなるＡＮＤ型ＥＥＰＲＯＭセルに適用した例
である。基本的な構成は第１の実施例と同様であるが、
本実施例では、ビット線２２とソース線３１との間に４
個のメモリセルが並列接続され、そのビット線側及びソ
ース線側にそれぞれ選択ゲート１８が挿入されている。
【００４１】このような実施例においても、導電膜２０
と浮遊ゲート１５がカップリングするため、実質的にＣ
2 が大きくなってセル特性が向上する。また、各セルの
浮遊ゲート１５間の干渉が導電膜２０によって電気的に
シールドされることにより、セル間干渉がなくなる。
と浮遊ゲート１５がカップリングするため、実質的にＣ
2 が大きくなってセル特性が向上する。また、各セルの
浮遊ゲート１５間の干渉が導電膜２０によって電気的に
シールドされることにより、セル間干渉がなくなる。
【００４２】なお、本実施例では、ビット線側及びソー
ス線側の両方に選択ゲート１８を設けたが、ビット線側
のみに選択ゲート１８を設けたＤＩＮＯＲ型セルに適用
することも可能である。また、セル間の拡散層は省略し
てもよい。 （実施例４）これまでの実施例は、ＥＥＰＲＯＭであっ
たが、本発明はこれに限らず、各種のデバイスに適用す
ることができる。
ス線側の両方に選択ゲート１８を設けたが、ビット線側
のみに選択ゲート１８を設けたＤＩＮＯＲ型セルに適用
することも可能である。また、セル間の拡散層は省略し
てもよい。 （実施例４）これまでの実施例は、ＥＥＰＲＯＭであっ
たが、本発明はこれに限らず、各種のデバイスに適用す
ることができる。
【００４３】図９（ａ）（ｂ）は本発明をＭＯＳトラン
ジスタに適用した実施例であり、（ａ）は平面図、
（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。図中４０
はｐ型基板、４３は拡散層、４７はゲート電極、５０は
導電膜である。
ジスタに適用した実施例であり、（ａ）は平面図、
（ｂ）は（ａ）の矢視Ａ−Ａ′断面図である。図中４０
はｐ型基板、４３は拡散層、４７はゲート電極、５０は
導電膜である。
【００４４】基本的な構成は通常のＭＯＳトランジスタ
と同様であり、これと異なる点は、ソース・ドレイン拡
散層を形成する代わりに、ソース・ドレイン形成領域上
にゲート絶縁膜を介して導電膜５０を形成したことであ
る。ここで、ゲート４７と導電膜５０は同一層で形成す
ればよい。
と同様であり、これと異なる点は、ソース・ドレイン拡
散層を形成する代わりに、ソース・ドレイン形成領域上
にゲート絶縁膜を介して導電膜５０を形成したことであ
る。ここで、ゲート４７と導電膜５０は同一層で形成す
ればよい。
【００４５】このような構成であれば、導電膜５０に電
圧を印加することによりソース・ドレイン形成領域に反
転層が形成され、これがソース・ドレインとして機能す
ることになる。従って、ソース・ドレイン拡散層を形成
することなしに、ＭＯＳトランジスタとして動作させる
ことができる。このため、拡散層のゲート下へのしみ出
しによる実効チャネル長の低下を未然に防止することが
できる。
圧を印加することによりソース・ドレイン形成領域に反
転層が形成され、これがソース・ドレインとして機能す
ることになる。従って、ソース・ドレイン拡散層を形成
することなしに、ＭＯＳトランジスタとして動作させる
ことができる。このため、拡散層のゲート下へのしみ出
しによる実効チャネル長の低下を未然に防止することが
できる。
【００４６】図９（ｃ）（ｄ）も本発明をＭＯＳトラン
ジスタに適用した実施例であり、（ｃ）は平面図、
（ｄ）は（ｃ）の矢視Ａ−Ａ′断面図である。図９
（ａ）（ｂ）の例と実質的に同じ構成であるが、この例
では、ゲート４７を覆うように導電膜５０を形成してい
る。この場合も、ソース・ドレイン形成領域上に絶縁膜
を介して導電膜５０を配置した構成であるので、図９
（ａ）（ｂ）と同様にソース・ドレイン形成領域に反転
層を形成することができ、ＭＯＳトランジスタとして動
作させることができる。
ジスタに適用した実施例であり、（ｃ）は平面図、
（ｄ）は（ｃ）の矢視Ａ−Ａ′断面図である。図９
（ａ）（ｂ）の例と実質的に同じ構成であるが、この例
では、ゲート４７を覆うように導電膜５０を形成してい
る。この場合も、ソース・ドレイン形成領域上に絶縁膜
を介して導電膜５０を配置した構成であるので、図９
（ａ）（ｂ）と同様にソース・ドレイン形成領域に反転
層を形成することができ、ＭＯＳトランジスタとして動
作させることができる。
【００４７】図１０も本発明をＭＯＳトランジスタに適
用した実施例であり、（ａ）は平面図、（ｂ）は（ａ）
の矢視Ａ−Ａ′断面図である。図１１は本発明をＤＲＡ
Ｍに適用した実施例であり、（ａ）は平面図、（ｂ）〜
（ｃ）は（ａ）の矢視Ａ−Ａ′断面図である。いずれも
図９（ｃ）（ｄ）のＭＯＳトランジスタを用いてメモリ
セルを構成している。
用した実施例であり、（ａ）は平面図、（ｂ）は（ａ）
の矢視Ａ−Ａ′断面図である。図１１は本発明をＤＲＡ
Ｍに適用した実施例であり、（ａ）は平面図、（ｂ）〜
（ｃ）は（ａ）の矢視Ａ−Ａ′断面図である。いずれも
図９（ｃ）（ｄ）のＭＯＳトランジスタを用いてメモリ
セルを構成している。
【００４８】図１１（ｂ）は、通常のＤＲＡＭに適用し
た例であり、拡散層６１とプレート電極６０でキャパシ
タを形成している。図１１（ｃ）は、スタック型ＤＲＡ
Ｍに適用した例であり、蓄積電極６２とプレート電極６
０でキャパシタを形成している。図１１（ｄ）は、トレ
ンチ型ＤＲＡＭに適用した例であり、トレンチ側壁の拡
散層６３とプレート電極６０でキャパシタを形成してい
る。
た例であり、拡散層６１とプレート電極６０でキャパシ
タを形成している。図１１（ｃ）は、スタック型ＤＲＡ
Ｍに適用した例であり、蓄積電極６２とプレート電極６
０でキャパシタを形成している。図１１（ｄ）は、トレ
ンチ型ＤＲＡＭに適用した例であり、トレンチ側壁の拡
散層６３とプレート電極６０でキャパシタを形成してい
る。
【００４９】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では電荷蓄積層として浮遊ゲ
ートを用いたが、必ずしも浮遊ゲートを用いる必要はな
く、例えば酸化膜と窒化膜の界面にキャリアをトラップ
するタイプのいわゆるＭＮＯＳに適用することも可能で
ある。また、導電膜を跨がって形成するＮＡＮＤセルの
数は、仕様に応じて適宜定めればよい。また、実施例で
はデータ書き込み動作の際に電荷蓄積層へ電荷を注入
し、消去動作の際に電荷蓄積層から電荷を排出したが、
これらを逆にしてもよいのは勿論である。その他、本発
明の要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。
れるものではない。実施例では電荷蓄積層として浮遊ゲ
ートを用いたが、必ずしも浮遊ゲートを用いる必要はな
く、例えば酸化膜と窒化膜の界面にキャリアをトラップ
するタイプのいわゆるＭＮＯＳに適用することも可能で
ある。また、導電膜を跨がって形成するＮＡＮＤセルの
数は、仕様に応じて適宜定めればよい。また、実施例で
はデータ書き込み動作の際に電荷蓄積層へ電荷を注入
し、消去動作の際に電荷蓄積層から電荷を排出したが、
これらを逆にしてもよいのは勿論である。その他、本発
明の要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。
【００５０】
【発明の効果】以上詳述したように本発明によれば、メ
モリセル間のスペースに導電膜を形成し、この導電膜へ
の電圧印加により半導体基板表面に拡散層の代わりとし
ての反転層を形成することにより、拡散層のゲート下へ
のしみ出しに起因する実効チャネル長の低下を防止する
ことができ、メモリセルのカップリング比の増大をはか
り得るＥＥＰＲＯＭを実現することが可能となる。
モリセル間のスペースに導電膜を形成し、この導電膜へ
の電圧印加により半導体基板表面に拡散層の代わりとし
ての反転層を形成することにより、拡散層のゲート下へ
のしみ出しに起因する実効チャネル長の低下を防止する
ことができ、メモリセルのカップリング比の増大をはか
り得るＥＥＰＲＯＭを実現することが可能となる。
【００５１】また、ＭＯＳトランジスタのソース・ドレ
イン形成領域上に絶縁膜を介して導電膜を形成している
ので、この導電膜への電圧印加によりソース・ドレイン
として機能する反転層を形成することができる。従っ
て、ソース・ドレイン拡散層を形成する必要がなくな
り、拡散層のゲート下へのしみ出しによる実効チャネル
長の低下を未然に防止することができる。
イン形成領域上に絶縁膜を介して導電膜を形成している
ので、この導電膜への電圧印加によりソース・ドレイン
として機能する反転層を形成することができる。従っ
て、ソース・ドレイン拡散層を形成する必要がなくな
り、拡散層のゲート下へのしみ出しによる実効チャネル
長の低下を未然に防止することができる。
【図１】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの２つのＮＡＮＤセル部分を示す平面図。
ＯＭの２つのＮＡＮＤセル部分を示す平面図。
【図２】図１の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。
【図３】図１の素子構造の等価回路図。
【図４】図１の矢視Ａ−Ａ′断面に相当する変形例を示
す図。
す図。
【図５】実施例におけるカップリング比の増大効果を説
明するための模式図。
明するための模式図。
【図６】第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの２つのＮＡＮＤセル部分を示す平面図。
ＯＭの２つのＮＡＮＤセル部分を示す平面図。
【図７】図６の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。
【図８】第３の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭの２つのＮＡＮＤセル部分を示す平面図と断面図。
ＯＭの２つのＮＡＮＤセル部分を示す平面図と断面図。
【図９】第４の実施例に係わるＭＯＳトランジスタの構
成を示す平面図と断面図。
成を示す平面図と断面図。
【図１０】第４の実施例に係わるＭＯＳトランジスタの
構成を示す平面図と断面図。
構成を示す平面図と断面図。
【図１１】第４の実施例に係わるＤＲＡＭのセル構成を
示す平面図と断面図及び等価回路図。
示す平面図と断面図及び等価回路図。
【図１２】従来のＮＡＮＤセル型ＥＥＰＲＯＭの構成を
示す平面図と等価回路図。
示す平面図と等価回路図。
【図１３】従来のＮＡＮＤセル型ＥＥＰＲＯＭの構成を
示す断面図。
示す断面図。
１０…ｎ型Ｓｉ基板
１１…ｐ型ウェル
１２…素子分離酸化膜
１３（131 ，132 ）…ｎ+ 型拡散層（ＮＡＮＤセルのソ
ース・ドレイン） １４…トンネル酸化膜 １５（151 〜158 ）…浮遊ゲート １６…ゲート絶縁膜 １７（171 〜178 ）…制御ゲート １８（181 ，182 ）…選択ゲート １９…酸化膜 ２０…導電膜 ２１…ＣＶＤ酸化膜 ２２…ビット線
ース・ドレイン） １４…トンネル酸化膜 １５（151 〜158 ）…浮遊ゲート １６…ゲート絶縁膜 １７（171 〜178 ）…制御ゲート １８（181 ，182 ）…選択ゲート １９…酸化膜 ２０…導電膜 ２１…ＣＶＤ酸化膜 ２２…ビット線
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−34379（ＪＰ，Ａ)
特開 昭63−1053（ＪＰ，Ａ)
特開 平２−110966（ＪＰ，Ａ)
特開 平４−213837（ＪＰ，Ａ)
特開 平５−251669（ＪＰ，Ａ)
特開 平５−291584（ＪＰ，Ａ)
特開 平７−50396（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/112 - 27/115
H01L 29/788
H01L 29/792
Claims (18)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された第１絶縁膜と、 前記第１絶縁膜を介して前記半導体基板上に形成され、
ゲートとして機能する複数の第１の導電層と、 前記第１の導電層の上部及び側面に形成された第２絶縁
膜と、 前記複数の第１の導電層の少なくとも側面に前記第２絶
縁膜を介して形成され、前記基板の表面領域に反転層を
形成する第２の導電膜と、 前記第２の導電膜に接続され、前記第２の導電膜に所定
の電圧を印加する電圧印加手段とを具備し、 所定の電圧が前記第２の導電膜に印加されたときに、前
記反転層が前記基板の表面領域に形成されることによ
り、第１の導電層がゲートとして機能し、前記反転層が
ソース及びドレインとして機能する複数のトランジスタ
が形成されることを特徴とする半導体装置。 - 【請求項２】 各前記複数のトランジスタは蓄積電荷の
変化により電気的な書き換え動作ができるように前記第
１の絶縁膜と前記第１の導電層との間に形成された電荷
蓄積層を更に備えたメモリセルであり、前記第２の導電
膜は前記電荷蓄積層の側面に形成されることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】 前記メモリセルは複数個直列接続されて
ＮＡＮＤセルを構成することを特徴とする請求項２記載
の半導体装置。 - 【請求項４】 前記トランジスタは、少なくとも２つが
直列接続されることを特徴とする請求項１に記載の半導
体装置。 - 【請求項５】 複数のトランジスタと接続され、トラン
ジスタと接続されて複数のメモリセルを構成する複数の
キャパシタと、トランジスタに接続されるビット線を備
えたことを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記キャパシタを構成する一方の電極
は、前記第１の導電層と同一平面に形成されることを特
徴とする請求項５記載の半導体装置。 - 【請求項７】 前記キャパシタを構成する一方の電極
は、前記第２の導電膜の上方に形成された第３絶縁膜を
介して形成されることを特徴とする請求項５記載の半導
体装置。 - 【請求項８】 前記キャパシタを構成する一方の電極
は、基板に選択的に形成されたトレンチ内に第４絶縁膜
を介して形成されることを特徴とする請求項５記載の半
導体装置。 - 【請求項９】 前記メモリセルを複数個ずつにブロック
分けし、各々のブロック毎に前記第２の導電膜を形成
し、データの読出し，書き込み，若しくは消去の時に、
選択したワード線に第１の電位が印加される時に、その
選択したワード線を含む選択ブロック内の前記第２の導
電膜に第２の電位を与え、その他の非選択ブロック内の
前記導電層には第３の電位を与える手段を具備すること
を特徴とする請求項５記載の半導体装置。 - 【請求項１０】 半導体基板と、 前記半導体基板上に形成された第１絶縁膜と、 前記第１絶縁膜を介して前記半導体基板上に形成された
制御ゲートを有し、前記第１絶縁膜と前記制御ゲートと
の間に形成された電荷蓄積層を含み、前記電荷蓄積層と
の電荷の授受により電気的書き替え可能な複数の半導体
メモリセルと、 前記制御ゲートの上部と制御ゲート及び電荷蓄積層の側
面に形成された第２絶縁膜と、 前記制御ゲート及び電荷蓄積層の少なくとも側面に前記
第２絶縁膜を介して形成された導電膜とを具備し、 前記導電膜は、メモリブロック内の隣接ワード線間を覆
っていることを特徴とする半導体装置。 - 【請求項１１】 半導体基板と、 前記半導体基板上に形成された第１絶縁膜と、 前記第１絶縁膜を介して前記半導体基板上に形成された
制御ゲートを有し、前記第１絶縁膜と前記制御ゲートと
の間に形成された電荷蓄積層を含み、前記電荷蓄積層と
の電荷の 授受により電気的書き替え可能な複数の半導体
メモリセルと、 前記制御ゲートの上部と制御ゲート及び電荷蓄積層の側
面に形成された第２絶縁膜と、 前記制御ゲート及び電荷蓄積層の少なくとも側面に前記
第２絶縁膜を介して形成された導電膜とを具備し、 前記導電膜は、対称軸としての前記制御ゲートの両側に
対称に形成され、両側に形成された前記導電膜は電気的
に接続されていることを特徴とする半導体装置。 - 【請求項１２】 前記制御ゲート側面の導電膜に前記第
２の絶縁膜を介して接続された電圧印加手段を具備し、
前記電圧印加手段から前記導電膜に電圧が印加された時
に、前記導電膜と対向する基板の表面領域に反転層が形
成されることを特徴とする請求項１０から請求項１１の
いずれか１項に記載の半導体装置。 - 【請求項１３】 前記メモリセルは、少なくとも２つの
メモリブロックを構成し、同じ電圧が前記メモリブロッ
クのそれぞれの相当する領域内に設けられた前記導電膜
に印加されることを特徴とする請求項１０から請求項１
１のいずれか１項に記載の半導体装置。 - 【請求項１４】 選択された前記メモリセルは、直列接
続されたユニットを構成することを特徴とする請求項１
０から請求項１１のいずれか１項に記載の半導体装置。 - 【請求項１５】 前記メモリセルは、複数個並列接続さ
れてメモリセルユニットを構成することを特徴とする請
求項２及び請求項１０から請求項１１のいずれか１項に
記載の半導体装置。 - 【請求項１６】 前記メモリセルを複数個ずつにブロッ
ク分けし、各々のブロック毎に前記導電層を形成し、デ
ータの読出し，書き込み若しくは消去の時に、選択した
ワード線に第１の電位が印加される時に、その選択した
ワード線を含む選択ブロック内の前記第２の導電膜に第
２の電位を与え、その他の非選択ブロック内の前記第２
の導電膜には第３の電位を与える手段を具備することを
特徴とする請求項２及び請求項１０から請求項１１のい
ずれか１項に記載の半導体装置。 - 【請求項１７】 データの読み出し時には、前記ＮＡＮ
Ｄセルの選択ゲート及びドレインを電源電位、制御ゲー
トからなるワード線のうちの選択ワード線の電位を " Ｌ
" 、非選択ワード線を電源電位、ＮＡＮＤセルのソース
の電位を " Ｌ " 、基板の電位を " Ｌ " にして、導電層を電源
電位にする動作、若しくは、 データの消去時には、ＮＡＮＤセルの選択ゲート及びド
レインの電位を " Ｈ " 、ＮＡＮＤセル内の全ワード線の電
位を " Ｌ " 、基板の電位を " Ｈ " にして、導電層の電位を "
Ｌ " にする動作、若しくは、 データの書き込み時には、ＮＡＮＤセルのドレインの電
位を " Ｌ " 又は " Ｍ " 、選択ワード線の電位を " Ｈ " 、ドレイ
ン側の選択ゲート及び非選択ワード線の電位を " Ｍ " 、ソ
ース側の選択ゲート及び基板の電位を " Ｌ " にして、導電
層の電位を " Ｈ " にする動作を有する、 ことを特徴とする請求項３、請求項４及び請求項１４の
いずれか１項に記載の半導体装置。 - 【請求項１８】 ＮＡＮＤセルを複数個ずつにブロック
分けし、各々のブロック毎に前記第２の導電膜を形成
し、データの読み出し時に、選択ブロック内の第２の導
電膜を電源電位にし、非選択ブロック内の第２の導電膜
の電位を " Ｌ " にする動作を有し、データの書き込み時
に、選択ブロック内の第２の導電膜の電位を " Ｈ " にし、
非選択ブロック内の導電層の電位を " Ｌ " にする動作を有
することを特徴とする請求項３、請求項４、請求項１４
及び請求項１７のいずれか１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14809894A JP3522836B2 (ja) | 1993-06-29 | 1994-06-29 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15837893 | 1993-06-29 | ||
| JP5-158378 | 1993-06-29 | ||
| JP14809894A JP3522836B2 (ja) | 1993-06-29 | 1994-06-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147406A JPH07147406A (ja) | 1995-06-06 |
| JP3522836B2 true JP3522836B2 (ja) | 2004-04-26 |
Family
ID=26478433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14809894A Expired - Fee Related JP3522836B2 (ja) | 1993-06-29 | 1994-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3522836B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8369152B2 (en) | 2009-06-18 | 2013-02-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device including charge accumulation layer |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100549591B1 (ko) * | 2003-11-05 | 2006-02-08 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자 및 그의 제조 방법 |
| KR100680455B1 (ko) * | 2005-06-30 | 2007-02-08 | 주식회사 하이닉스반도체 | Ｎａｎｄ형 플래쉬 메모리 소자, 그 제조 방법 및 그 구동방법 |
| KR100854498B1 (ko) | 2006-09-04 | 2008-08-26 | 삼성전자주식회사 | 펀치쓰루 억제용 불순물 영역을 갖는 선택 트랜지스터들을구비하는 낸드형 플래쉬 메모리 소자 및 그 제조방법 |
-
1994
- 1994-06-29 JP JP14809894A patent/JP3522836B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8369152B2 (en) | 2009-06-18 | 2013-02-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device including charge accumulation layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07147406A (ja) | 1995-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5677556A (en) | Semiconductor device having inversion inducing gate | |
| US11610630B2 (en) | Semiconductor memory device with memory cells each including a charge accumulation layer and a control gate | |
| US5568421A (en) | Semiconductor memory device on which selective transistors are connected to a plurality of respective memory cell units | |
| JP4040534B2 (ja) | 半導体記憶装置 | |
| US6781187B2 (en) | Nonvolatile semiconductor memory device | |
| KR20050091702A (ko) | 메모리 셀 전하 저장 요소 당 2중 제어 게이트들을구비하는 플래시 메모리 셀 어레이 | |
| CN104332470A (zh) | 一种集成电路装置 | |
| US7177192B2 (en) | Method of operating a flash memory device | |
| US6646916B2 (en) | Non-volatile semiconductor memory device | |
| US6707695B2 (en) | Nonvolatile semiconductor memory device | |
| US6744106B2 (en) | Non-volatile semiconductor memory device | |
| KR100532429B1 (ko) | 바이트 오퍼레이션 비휘발성 반도체 메모리 장치 | |
| US6654282B2 (en) | Nonvolatile semiconductor memory device | |
| US6650591B2 (en) | Nonvolatile semiconductor memory device | |
| US6922357B2 (en) | Non-volatile semiconductor memory device | |
| US6822926B2 (en) | Non-volatile semiconductor memory device | |
| JP3522836B2 (ja) | 半導体装置 | |
| JPH11195718A (ja) | 不揮発性半導体記憶装置と、その製造方法及びその駆動方法 | |
| JPH04278297A (ja) | 不揮発性半導体記憶装置 | |
| JP3856559B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2008277544A (ja) | 半導体記憶装置 | |
| JP2809802B2 (ja) | 不揮発性半導体記憶装置 | |
| JP7520928B2 (ja) | フラッシュメモリ | |
| JP3400129B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH065873A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031209 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040109 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040203 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040205 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080220 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |