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KR930703518A - 소거특성을 개량한 플래쉬메모리 및 그것에 대한 회로 - Google Patents

소거특성을 개량한 플래쉬메모리 및 그것에 대한 회로

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KR930703518A
KR930703518A KR1019930702211A KR930702211A KR930703518A KR 930703518 A KR930703518 A KR 930703518A KR 1019930702211 A KR1019930702211 A KR 1019930702211A KR 930702211 A KR930702211 A KR 930702211A KR 930703518 A KR930703518 A KR 930703518A
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KR
South Korea
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transistor
voltage
electric
electrical
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KR1019930702211A
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다까오 아까오기
히로미 가와시마
데쓰지 다께구시
료지 하지와라
야쓰시 가사
기요시 이따노
야쓰시게 오까와
쇼이찌 가와무라
Original Assignee
세끼사와 다까시
후지쓰 가부시끼가이샤
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Priority claimed from JP34657191A external-priority patent/JPH05182483A/ja
Priority claimed from JP467892A external-priority patent/JPH05189984A/ja
Priority claimed from JP4145300A external-priority patent/JPH05343985A/ja
Priority claimed from JP25659492A external-priority patent/JP3182917B2/ja
Priority claimed from JP29998792A external-priority patent/JP3119740B2/ja
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Abstract

플래쉬메모리의 소거동작의 개선에 관하여 소거시간을 단축하는 것을 목적으로 하고, 소거전 써넣기시에 워드선과 빗트선의 적어도 일방의 선을 복수개단위로 동시에 선택하여 복수개의 트란지스터에 동시에 써넣기를 행한다.

Description

소거특성을 개량한 플래쉬메모리 및 그것에 대한 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용되는 플래쉬메모리의 전체 구성도이다. 제2도는 제1도의 요부의 회로도이다.

Claims (68)

  1. 복수개의 워드선이 이 각각이 행방향으로 배열된 복수개의 트란지스터셀(Qi1∼Qin)의 게이트에 공통으로 각각 접속되고, 또한 복수개의 빗트선의 각각이 열방향으로 배열된 복수개의 트란지스터(Q1J∼Qnj)의 드레인에 공통으로 각각 접속되고 적어도 한개의 빗트선에 접속된 트란지스터셀에 기억된 데이타의 전기적 일괄소거가능한 플래쉬메모리에 있어서, 데이타소거전의 전트란지스터셀의 소,정치의 데이타 써넣기시에 모든 전기 빗트선과 모든 전기 워드선중의 적어도 일방의 선을 복수개단위로 동시에 선택하여 그 다중선택된 복수개의 빗트선 또는 워드선에 접속된 복수개의 트란지스터셀에 각각 전기 소정치의 데이터를 동시에 써넣는 것을 특징으로 하는 플래쉬메모리.
  2. 제1항에 있어서, 모든 전기 트란지스터셀(QII∼Qnn)을 분할하여 얻은 복수개씩의 트란지스터셀로서 되고 어드레스신호가 공통으로 입력되는 복수의 분할셀블럭(611,612)과, 그 분할셀블럭(611,612)의 각각에 대응하여 설치되고, 동작시에 대응하는 분할셀블럭에 데이타를 써넣는 복수의 써넣기회로(631,632)와 그복수의 써넣기회로(631,632)를 통상의 써넣기시는 일회로만 동작상태로 하고 전기데이타소거전의 전트란지스터셀에의 소정치의 데이타써넣기시는 그 복수의 써넣기회로(631,632)를 각각 동작상태로 하는 써넣기제어회로(65)를 설치한 것을 특징으로 하는 불휘발성반도체기억장치.
  3. 제2항에 있어서, 전기 복수의 분할셀블럭(611,612)내의 불량트란지스터셀에 대신하여 사용하는 트란지스터셀로서되는 스페어셀블럭(62)와 그 스페어셀블럭(62)에 대응하여 설치된 스페어용 써넣기회로(64)를 다시금 설치하고, 전기 써넣기제어회로(65)는 전기복수의 써넣기회로(631,632)를 동작상태로 했을때, 전기 불량트란지스터셀에 접속된 빗트선의 각 트란지스터셀의 써넣기를 금지하고 전기 스페어용써넣기회로(64)를 동작 상태로 하여 전기 스페어셀블럭(62)내의 트란지스터 셀에 써넣기를 하도록 제어하는 것을 특징으로 하는 불휘발성반도체기억장치.
  4. 기판 또는 웰에 인가되는 전압에 대하여 부전압을 발생하는 부전압원(81)를 갖추고, 발생된 부전압을 콘트롤게이트(CG)에 인가함으로써 플로팅게이드(FG)내의 전하를 소거하는 플래쉬메모리에 있어서, 부전압원(81)이 발생하는 부전압이 전기 기판 또는 웰의 전위에 대하여 소정치로 되도록 규제하는 전압규제수단(85)를 갖추는 것을 특징으로 하는 플래쉬메모리.
  5. 기판 또는 웰에 인가하는 전압을 발생하는 기판전압원(98)과 콘트롤게이트(CG)에 인가하는 부전압을 발생하는 부전압원(91)과를 갖추고, 전기 기판 또는 웰의 전위에 대하여 부전압을 전기콘틀로게이트(CG)에 인가함으로써 플로팅게이트(FG)내의 전하를 소거하는 플래쉬메모리에 있어서, 전기 기판전압원(98)가 발생하는 전압을 기준전위에 대하여 제1의 소정치로 되도록 규제하는 기판전압규제수단(97)과 전기 부전압원(91)이 발생하는 부전압을 전기 기준전위에 대하여 제2의 소정치로 되도록 규제하는 부전압규제수단(95)과를 갖추는 것을 특징으로 하는 플래쉬메모리.
  6. 소스(S)의 전위에 대하여 부전압을 발생하는 부전압원(121)을 갖추고, 발생된 부전압을 콘트롤게이트(CG)에 인가함으로써 플로팅게이트(FG)내의 전하를 소거하는 플래쉬메모리에 있어서, 부전압원(121)이 발생하는 부전압이 전기 소스(S)의 전위에 대하여 소정치로 되도록 규제하는 전압규제수단(125)을 갖추는 것을 특징으로 하는 플래쉬메모리.
  7. 소스(S)에 인가하는 전압을 발생하는 소스전압원(138)과 콘트롤게이트(CG)에 인가하는 부전압을 발생하는 부전압원(131)과를 갖추고, 전기 소스(S)의 전위에 대하여 부인전압을 전기 콘트롤게이트(CG)에 인가함으로써 플로팅게이트(FG)내의 전하를 소거하는 플래쉬메모리에 있어서, 전기 소스전압원(138)이 발생하는 전압을 기준전위에 대하여 제1의 소정치로 되도록 규제하는 소스전압구제수단(137)과, 전기 부전압원(131) 이발생하는 부전압을 전기기준전위에 대하여 제2의 소정치로 되도록 규제하는 부전압규제수단(125)과를 갖추는 것을 특징으로 하는 플래쉬메모리.
  8. 복수의 워드선과 복수의 빗트선의 교착부에 바꾸어쓰기 가능한 불휘발성메모리셀(Qij)셀이 배설되어서 이루는 메모리셀어레이(11)와, 데이타소거 여부를 지령하는 제어신호(A,B)에 응답하고, 전기 불휘발성메모리셀을 구성하는 메모리트란지스터의 각개의 소스에 공통으로 전원전압을 공급하는 전원회로(18)과를 갖추는 풀래쉬메모리에 있어서, 그 전원회로(18)는 데이타소거시에 소거용의 전원전압(Vpp)이 최대이더라도 전기 메모리트란지스터에 있어서, 애벌랜치. 브래이크 다운전류를 발생하는 전압 또는 그 이하의 특정의 전압으로 되도록 로드특성을 가지는 것을 특징으로 하는 플래쉬메모리.
  9. 제8항에 있어서, 전기전원회로(18)는 정전류회로인 것을 특징으로 하는 플래쉬메모리.
  10. 제8항에 있어서, 전기전원회로(18)는 전원전압라인(Vpp,Vss)사이에 직렬로 접속된 p차넬트란지스터(181)과 n차넬디프리션형트란지스터(183)와 n차넬트란지스터(182)로 구성되고, 전기 n차넬디프리션형 트란지스터(183)의 게이트는 전기 n차넬디프리선형트란지스터(183)과 n차넬트란지스터(182)의 접속점에 접속되고, 그 접속점에서 전기트란지스터셀의 소스에의 출력을 얻게되는 것을 특징으로 하는 플래쉬메모리.
  11. 제10항에 있어서, 전기 p차넬트란지스터(181)와 전기 n차넬트란지스터(182)의 게이트에는 전기제어신호(A, B)가 입력되는 것을 특징으로 하는 플래쉬메모리.
  12. 제11항에 있어서, 전기전원회로에 있어서의 n차넬트란지스터(182)는 전기제어신호(A, B)가 데이타소거를 지시하고 있지 않은 경우에 턴온하여 전기데이타 읽어내기/써넣기용의 전원전압을 그 전원회로의 출력단자에 전달하는 것을 특징으로 하는 플래쉬메모리.
  13. 제8항에 있어서, 전기전원회로(18)는 전기로드특성을 가지는 저항성소자를 갖추는 것을 특징으로 하는 플래쉬메모리.
  14. 제13항에 있어서, 전기저항성소자는 p차넬트란지스터(191)로 구성되는 것을 특징으로 하는 플래쉬메모리.
  15. 복수의 위드선(214m)과 빗트선(215i)를 격자상으로 배열하고 그 워드선과 빗트선의 교점에 대응하는 복수의 메모리셀(221)과, 동일워드선상의 소정수의 메모리셀(221)을 1단위로 하여 메모리셀군(220)을 형성하고 그 메모리셀군중의 소정의 메모리셀군을 선택하는 세렉트선(216a)를 갖추고, 그 메모리셀군에 미리 써넣어진 소정의 데이타를 전기적으로 소거함으로써 재차써넣기 할 수 있는 플래쉬메모리로서, 전기메모리셀군(220)의 워드선(214m)를 게이트에 접촉하는 MIS트란지스터(220)와 그 메모리셀군을(220)중의 각 메모리셀(221)의 소스를 공통으로 접속함과 아울러 그 MIS트란지스터(222)를 함유하는 메모리셀군을 웰내에 형성하고, 그 메모리셀군(220)에 미리 써넣어진 소정의 데이탈를 전기적으로 소거하는 경우, 전기워드선(214m)에 부전위전압을 인가 하는 것을 특징으로 하는 플래쉬메모리.
  16. 제15항에 있어서, 전기 MIS트란지스터(222)를 함유하는 메모리셀군(220)을 형성하는 웰은 적어도 2이상으로 분할되는 것을 특징으로 하는 플래쉬메모리.
  17. 제15항 또는 제16항에 있어서, 전기메모리셀군(220)에 미리 써넣어진 소정의 데이타를 전기적으로 소거하는 경우. 전기웰을 기판전위와 동전위로 하는 것을 특징으로 하는 플래쉬메모리.
  18. 전기적으로 소거가능한 복수의 불휘발성메모리셀을 배열한 메모리셀어레이(271)와, 복수의 신호를 디코드하여 전기메모리셀어레이(271)를 액세스하는 디코드부(273)와를 갖추는 플래쉬메모리로서, 제1의 전원단자(275)와 제2의 전원단자(276)와를 갖추고, 전기 디코드부(273)의 출력을 입력하여 전기 제1의 전원단자(275)에 인가되는 전압 또는 그 전압에 가까운 전압과 전기 제2이 전원단자(276)에 인가되는 전압 또는 그 전압에 가까운 전압과를 선택적으로 출력하는 구동부(274)를 가지고, 전기구동부(274)는 전기 제1의 전원단자(275)에 제1의 전압을 전기 제2의 전원단자(276)에 전기 제1의 전압보다 낮은 제2의 전압을 각각 부여하는 제1의 동작모드와 전기 제1의 전원단자(275)에 제3의 전압을 전기 제2의 전원단자(276)에 전기 제3의 전압보다 높은 제4의 전압을 각각 부여하는 제2의 동작모드와를 갖추고, 전기 제1 또는 제2의 동작모드에 응하여 출력전압을 절환하는 것을 특징으로 하는 플래쉬메모리.
  19. 제18항에 있어서, 전기 디코드부(273)와 구동부(274)는 전기 메모리셀어레이(217)의 열을 선택하는 로우디코더(272)로서, 전기 플래쉬메모리는, 전기 디코드부(273)에의 신호의 레벨을 변환하는 레벨변화회로(277)와, 전기 구동부(274)의 전원을 절환하는 구동부전원절환회로(278)와, 정전위와 고전위를 선택적으로 공급하는 고전압공급부(279)와,0전위와 부전위를 선택적으로 공급하는 부전압공급부(280)와를 가지고, 전기 정전위, 고전위, 0전위와 부전위는 부전위 〈0전위 〈정전위 〈고전위로 되는 관계를 가지고, 전기 구동부전원절환희로(278)는, 전기 메모리셀어레이(271)의 데이타독출시에는 전기 구동부(274)의 제1의 전원단자(275)에 전기 정전위를 전기 제2의 전원단자(276)에 전기 0전위를 각각 공급하고, 전기 메모리셀어레이(271)의 데이타써넣기시에는 전기 구동부(274)의 제1의 전원단자(275)에 전기 고전위를 전기 제2의 전원단자(276)에 전기 0전위를 각각 공급하고, 전기 메모리셀어레이(271)의 데이타소거시에는 전기 구동부(274)의 제1의 전원단자(275)에 전기 부전위를 전기 제2의 전원단자(276)에 전기 정전위를 각각 공급하는 것을 특징으로 하는 플래쉬메모리.
  20. 제19항에 있어서, 전기 레벨변환회로(277)는, 전기 고전압공급부(279)의 출력(VIH)이 곱급되는 제1의 단자(359)와, 전기 부전압공급부(280)의 출력(VIH)이 공급되는 제2의 단자(360)와를 가지고, 그 레벨변환회로의 입력이 ″H″레벨(≤ 고전압공급부(279)의 출력)일때에는 전기 제1의 단자(359)에 인가되는 전압 또는 그 전압에 가까운 전압을 전기 입력이 ″L″레벨(≥ 부전압공급부(280)의 출력)일때에는 전기 제2의 단자(360)에 인가되는 전압 또는 그 전압에 가까운 전압을 선택적으로 출력하는 것을 특징으로 하는 플래쉬메모리.
  21. 제19항 또는 제20항에 있어서, 전기 구동부전원절환희로(278)는 2개의 레벨변환회로(25와 26)에 의해 구성되는 것을 특징으로 하는 플래쉬메모리.
  22. 제18항 내지 제21항에 있어서, 전기 구동부(274)는, 전1도전형의 기판(P-sub 또는 N-sub)상에 형성되는 제2도전형의 웰영역(Nwell 또는 Pwell)에 내포되는, 제1도전형의 웰열역(Pwell 또는 Nwell)과, 전기 제2도전형의 웰영역(Nwell 또는 Pwell)에 형성되는 제1도 전형차넬트란지스터와, 전기 제1도전형의 웰영역(Pwell 또는 Nwell)에 형성되는 제2도전형차넬트란지스터를 가지는 것을 특징으로 하는 플레쉬메모리.
  23. 제18항 내지 제21항에 있어서, 전기 디코드부(273)는, 논리가 서로 반전한 2상출력을 가지고 전기 구동부(274)는, 제1도전형의 기판(P-sub 또는 N-sub)상에 형성되는 제2도전형의 웰영역(Nwell 또는 Pwell)에 내포되는 제1도전형의 웰영역((Pwell 또는 Nwell)과, 전기 제1도전형의 웰영역(Pwell 또는 Nwell)에 형성되는 제2도전형차넬트란지스터를 2개를 가지고, 전기 2상출력의 각각을 그 트란지스터의 게이트에 접속한 것을 특징으로 하는 플래쉬메모리.
  24. 풀업용의 p차넬트란지스터(355)와, 고전압저지용의 n차넬트란지스터(353)와, 부전압저지용 p차넬트란지스터(354)와 풀다운용의 n차넬트란지스터(356)와가 직렬로 접속된 트란지스터열과, 전기 풀업용트란지스터(355)와 전기 고전압저지용트린지스터(353)의 접속점에 게이트가 접속되고, 전기 풀다운용트란지스터(356)의 게이트에 드레인이 접속된 출력용 p차넬트란지스터(357)와, 전기 부전압저지용트란지스터(354)와 전기 풀다운용트란지스터(356)의 접속점에 게이트가 접속되고, 전기 풀다운용트란지스터(355)의 게이트에 드레인이 접속된 출력용 n차넬트란지스터(358)를 갖추고, 전기 출력용 p차넬트란지스터(357)의 드레인과 전기 출력용 n차넬트란지스터(358)의 드레인이 접속되어 있는 것을 특징으로 하는 레벨변환회로.
  25. 제24항에 있어서, 전기 고전압저지용트란지스터(403)와 드레인끼리 접속되고, 또한 일방의 게이트와 타방의 소스를 각각 접속한 반전용 n차넬트란지스터(412)와, 전기 부전압저지용트란지스터(404)와 드레인끼리 접속되고, 또한 일방의 게이트와 타방의 소스를 각각 접속한 반전용 p차넬트란지스터(413)와를 갖추고, 전기 고전압저지용트란지스터(403)와 전기부전압저지용트란지스터(404)의 게이트에 접속된 단자에 논리적으로 반전한 신호가 각각 인가되는 것을 특징으로 하는 레벨변환회로.
  26. 제24항 또는 제25항에 있어서, 전기 출력용 p차넬트란지스터(357)의 드레인과 전기 출력용 n차넬트란지스터(358)의 드레인과의 사이에 저항소자성분을 갖추는 것을 특징으로 하는 레벨변환회로.
  27. 제26항에 있어서, 전기 저항소자성분은 디프리션형트란지스터(389)인 것을 특징으로 하는 레벨변환회로.
  28. 제19항에 있어서, 청구항24에서 27의 어느 것에 기재의 레벨변환회로를 디코드부(273)에의 신호의 레벨을 변환하는 레벨변환회로(277)로서 갖추는 것을 특징으로 하는 플래쉬메로리.
  29. 제1단자(423A)를 입력신호(in)가 입력되는 입력단자(420)에 접속되고, 제2이 단자(423B)를 제1의 출력신호(S1)가 출력되는 제1의 출력단자(421)에 접속된 제1이 접속스위치소자(423)와, 제1의 단자(424A)를 전기 입력단자(420)에 접속되고, 제2의 단자(424B)를 제2의 출력신호(S2)가 출력되는 제2의 출력단자(422)에 접속된 제2의 접속스위치소자(424)와, 입력단자를 전기 제1의 접속스위치소자(423)의 제2의 단자(423B)에 접속되고, 출력단자를 전기 제2의 출력단자(422)에 접속되고, 전원적에는 전원전압(Vcc) 이상의 소망의 전압(VIH)이 공급되는 제1의 전압선(427)과 접지전압(Vss) 이하의 소망의 전압(VIH)이 공급되는 제2의 전압선(428)과의 사이에 접속된 제1의 인버터(425)와, 입력단자를 전기 제2의 접속스위치소자(424)의 제2단자(424B)에 접속되고, 출력단자를 전기 제1의 출력단자(421)에 접속되고, 전원적으로 전기 제1의 전압선(427)과 전기 제2의 전압선(428)과의 사이에 접속된 제2의 인버터(426)와를 설치하여 구성되어 있는 것을 특징으로 하는 레벨변환회로.
  30. 제29항에 있어서, 전기 제1의 스위치소자(423)는 그 게이트를 제어단자로 하는 pMIS트란지스터로 구성되고, 전기 제2의 스위치소자(424)는 그 게이트를 제어단자로 하는 nMIS트란지스터로 구성되는 것을 특징으로 하는 레벨변환회로.
  31. 제30항에 있어서, 전기 제1의 전압선(427)과 전기 pMIS트란지스터의 게이트에 전원전압(Vcc)보다도 높은 소망의 전압(VIH)을 공급하고, 전기 nMIS트란지스터 게이트에 전기 전원전압(Vcc)를 공급함으로써 고전압변환을 하도록 제어되는 것을 특징으로 하는 레벨변환회로.
  32. 제30항에 있어서, 전기 제2의 전압선(428)과 전기 nMIS트란지스터이 게이트에 접지전압(Vss)보다도 낮은 소망의 전압(VIN)을 공급하고 전기 pMIS트란지스터의 게이트에 접지전압(Vss)을 곱급함으로써 부전압변환을 하도록 제어되는 것을 특징으로 하는 레벨변환회로.
  33. 제30항에 있어서, 전기 pMIS트란지스터와 전기 nMIS트란지스터를 오프로 함으로써 현재의 상태를 래치하도록 제어되는 것을 특징으로 하는 레벨변환회로.
  34. 제30항에 있어서, 전기 pMIS트란지스터와 전기 nMIS트란지스터를 오프로 함으로써 현재의 상태를 래치한 후, 전기 제1의 전압선(427)에 전원전압(Vcc)보다 높은 소망의 전압(VIH)를 공급함으로써 고전압변환을 하도록 제어되는 것을 특징으로 하는 레벨변환회로.
  35. 제30항에 있어서, 전기 pMIS트란지시터와 전기 nMIS트란지스터를 오프로 함으로써 현재의 상태를 래치한 후, 전기 제2의 전압선(428)에 접지전압(Vss)보다 낮은 소망의 전압(VIN)를 공급함으로써 부전압변환을 하도록 제어되는 것을 특징으로 하는 레벨변환회로.
  36. 제29항 내지 제35항에 있어서, 전기 제2의 인버터(426)의 정측의 전원단자는 전기 제1의 전압선(27)에 접속하지 않고, 부가 p차넬트란지스터(544)를 개입하여 전기 제1의 스위치 소자(423)의 PMIS트란지스터의 게이트 제어단자에 접속되고, 전기부가 p차넬트란지스터(544)의 게이트는 전기입력단자에 접속되어 있는 것을 특징으로 하는 레벨변환회로.
  37. 풀업용의 P차넬트란지스터(519)와, 제1저항소자성분과, 풀다운용의 n차넬트란지스터(521)와가 직렬에 접속된 제1트란지스터 저항열과, 전기풀업용의 트란지스터(519)와 전기 제1저항소자성분의 접속점에 게이트가 접속되고, 드레인이 전기풀업용의 트란지스터(521)의 게이트에 접속된 p차넬트란지스터(522)와, 전기 풀업용 트란지스터(521)와 전기제1접속소자성분의 접속점에 게이트가 접속되고, 드레인이 전기 풀업용 트란지스터(519)의 게이트에 접속된 n차넬트란지스터(524)와, 전기 p차넬트란지스터(522)의 드레인과 전기 n차넬트란지스터(524)의 드레인의 사이에 접속된 제2저항소자성분과, 드레인이 전기 제1저항소자성분의 양단에 각각 접속되고, 또한 게이트와 소스끼리 각각 접속된 2개의 n차넬트란지스터(516,517)와, 드레인이 전기제1저항소자성분의 양단에 각각 접속되고, 또한 게이트와 소스끼리 가각 접속되고, 그 소스가 전기 2개의 n차넬트란지스터(516,517)의 소스에 접속된 p차넬트란지스터(513,514)와를 갖추는 것을 특징으로 하는 레벨변환회로.
  38. 제37항에 있어서, 전기제1과 제2저항소자성분이 디프리션형 트란지스터(520,523)인 것을 특징으로 하는 레벨변환회로.
  39. 로우디코더에 청구항29항 내지 38항중의 어느 하나에 따른 레벨변환회로를 갖추고, 그 레벨변환회로의 출력으로 워드선을 구동하도록 구성되어 있는 것을 플래쉬메모리.
  40. 로우디코더에 청구항29항 내지 38항중의 어느 하나에 따른 레벨변환회로를 춤과 아울러, 그 레벨변환회로이 후단에 인버터로서 되는 워드선드라이버를 접속하고, 그 워드선 드라이버의 출력으로 워드선을 구동하도록 구성되어 있는 것을 플래쉬메모리.
  41. 로우디코더에 청구항29항 내지 38항중의 어느 하나에 따른 레벨변환회로를 갖추고, 그 레벨변환회로의 후단에 복수의 워드선드라이버를 설치하고, 그 복수의 워드선 드라이버의 전원선의 전압을 독립으로 제어하고, 워드선으로 구동하도록 구성되어 있는 것을 플래쉬메모리.
  42. 로우디코더에 청구항29항 내지 38항중의 어느 하나에 따른 레벨변환회로를 갖추고, 그 레벨변환회로의 후단에 푸쉬풀회로로서 되는 워드선드라이버를 접속하고, 그 워드선 드라이버의 전원선의 출력으로 워드선을 구동하도록 구성되어 있는 것을 플래쉬메모리.
  43. 로우디코더에 청구항29항 내지 38항중의 어느 하나에 따른 레벨변환회로를 갖추고, 그 레벨변환회로의 후단에 푸쉬풀회로로서 되는 복수의 워드선드라이버를 접속하고, 그 복수의 워드선 드라이버의 전원선의 전압을 독립으로 제어함으로써, 워드선을 구동하도록 구성되어 있는 것을 플래쉬메모리.
  44. 제42항 또는 43항에 있어서, 용량카프링에 의한 승압회로를 갖추고, 전기워드선 드라이버의 일방의 구동 트란지스터의 게이트 전압을 승압하여 출력전압의 전압강하를 방지하도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  45. 제42항 또는 44항에 있어서, 전기워드선 드라이버의 일방의 구동트란지스터의 소스. 게이트간 용량에 의해 부트스트럽회로를 형성하고, 전기 일방의 구동트란지스터의 게이트전압을 승압하여 출력전압의 전압강하를 방지하도록 구성되어 있는 것을 특징으로 하는 플래쉬메모리.
  46. 캐피시터(550)와, 드레인을 부전압출력단(554)에 접속되고, 게이트와 소스를 전기 캐패시터(550)의 일단(550B)에 접속된 제1의 p차넬 MIS전계효과 트란지스터(551)와, 드레인을 전기 제1의 p차넬 MIS전계효화 트란지스터(551)의 소스에 접속되고, 게이트를 전기 부전압출력단(554)에 접속되고, 소스에 부전압(VBB)이 인가되는 제2의 p차넬 MIS전계효과 트란지스터(552)와를 갖추어서 구성되는 부전압 바이어스회를 갖추고, 부전압출력동작시에 전기의 캐패시터(550)의 타단(550A)에 클럭펄스(CLK)가 공급됨으로써, 전기부전압출력단(554)이 전기부전압(VBB)으로 되는 부전압바이어스회로에 있어서, 전기 제1의 p차넬 MIS전계효과 트란지스터(551)는, 디프리션형의 p차넬 MIS전계효과 트란지스터인 것을 특징으로 하는 부전압바이어스회로.
  47. 제46항에 있어서, 전기캐패시터(550)는, 디프리션형의 p차넬 MIS전계효과 트란지스터로 구성되어 있는 것을 특징으로 하는 부전압바이어스회로.
  48. 제46항 또는 47항에 있어서, 부전압출력동작시, 잔기제1, 제2의 p차넬 MIS전계효과 트란지스터(551,552)가 형성되어 있는 웰 또는 기판에 바이어스전압으로서 접지 전압((VSS)을 공급하도록 구성되어 있는 것을 특징으로 하는 부전압바이어스회로.
  49. 복수개의 워드선(WLi)과 복수개의 빗트선(BLi)의 교차부에 바꾸어 쓰기 가능한 불휘발성 메모리셀(591ij)에 배설되어서 되는 셀마트릭스와, 써넣기시와 독출시에 전기워드선(WLi)에 소정전압을 선택적으로 인가하는 로우디코더(587)와를 갖추는 플래쉬메모리셀에 있어서, 전기셀어레이와 전기로우디코더(587)의 사이에 워드선(WLi)마다 설치되고, 그 워드선이 부전압 일때는 차단상태로 되지만. 그 이외의 시에는 도통상태로 되는 스위치회로(590i)와, 부전압 출력단이 전기 워드선(WLi)에 접속되고, 클럭펄스(CLK)를 입력함으로써, 부전원의 전압출력을 전기워드선에 인가하는 부전압바이어스회로(592)와, 소거시에 전기워드(WLi)의 것이 선택된 것을 검충한 경우에, 전기클럭펄스(CLK)가 전기부전압바이어스회로에 공급되도록 제어하는 클럭펄스제어회로(593,594)와를 갖추는 것을 특징으로 하는 플래쉬메모리.
  50. 제49항에 있어서, 전기워드선(WLi)은 복수의 그룹에 분할되어 있고, 전기클럭펄스 제어회로(593,594)는, 그 그룹내의 어느것인가의 워드선이 선택된 시에는, 그 그룹내의 워드선에 접속되는 각부전압바이어스회로에 전기클럭펄스(CLK)가 공급되도록 제어하는 것을 특징으로 하는 플래쉬메모리.
  51. 드레인전극 또는 소스전극의 일방울 제1전원선(701)에 접속되고, 타방을제2전원선(702)에 접속한 n차넬의 제1 MIS트란지스터(704)와, 드레인전극 또는 소스전극의 일방와 웰을 전기제1전원선(701)의 전위(Vcc)보다 높은 전위(Vpp)의 제3전원선(703)에 접속하고, 타방을 노드(n70)에 접속한 p차넬의 제2MIS트란지스터(706)와, 드레인전극 또는 소스전극의 일방울 전기 노드(n70)에 접속하고, 타방과 웰을 전기제2전원선(702)에 접속한 2차넬의 제3MIS트란지스터(706)와를 구비하는 반도체메모리의 내부전원절환 회로에 있어서, 드레인 전극 또는 소스전극의 일방울 전기제3전원선(703)에 접속하고, 타방을 전기제2전원선(702)에 접속한 n차넬의 제4MIS트란지스터(707)를 갖춘 것을 특징으로 하는 반도체메모리의 내부전원절환회로.
  52. 제51항에 있어서, 전기제1 MIS트란지스터(704)와 제3 MIS트란지스터(706)의 온/오프 동작을 상기적으로 행하게 함과 함께, 제3 MIS트란지스터(706)를 온되는 경우에는 , 그 제3 MIS트란지스터(706)의 온과 동시 또는 그보다도 늦어서 제4 MIS트란지스터(707)를 온시킨후, 전기 제2 MIS트란지스터(706)를 온시키도록 각 트란지스터을 제어하는 것을 특징으로 하는 반도체메모리의 내부전원절환회로.
  53. 제51항에 있어서, 전기 제4 MIS트란지스터(707)이 온동작중에 있어서의 동트란지트터(707)의 게이트전압을, 적어도 전기 제1전원선(701)이 전위(Vcc)에 제4 MIS트란지스터(707)의 한계치를 가한 전위이상으로 하는 것을 특징으로 하는 반도체메모리의 내부전원절환회로.
  54. 전위제어대상부분에 접속되는 전원선(VBS)에 부전압을 출력하는 부전압원(860)과, 기판 또는 웰과 소스가 전기전원선(VBS)에 접속되고, 드레인이 접지전원(Vss)에 접속되는 제1의 n차넬형 트란지스터(867)와, 기판 또는 웰과 소스가 전기전원선(VBS)에 접속되고, 드레인이 전기 제1의 n차넬형 트란지스터(867)의 게이트에 접속된 제2의 n차넬형 트란지스터(865)와, 전기제1의 n차넬형 트란지스터(865)의 게이트와 정전원(Vcc)과의 사이에 설치된 제1스위치(863)와, 전기 제2의 n차넬형 트란지스터(865)의 게이트를, 정전원(Vcc)또는 접기전원(Vss)에 접속하거나, 개방하는 상태가 가능한 제2스위치(864)와, 전기 제2의 n차넬형 트란지스터(865)의 게이트와 소스사이에 접속된 용량소자(868)와를 갖추고, 부전압을 인가하지 않을 때에는, 전기부전압(860)을 비출력 상태로하고, 전기제1스위치(863)를 접속상태로 하고, 전기 제2스위치(864)를 접지전원(Vss)에 접속하고, 부전압을 인가할때는, 먼저 전기 제1스위치(863)를 개방함과 동시에 전기 제2스위치(864)를 정전원(Vcc)에 접속되고, 그후전기 제2스위치(864)를 개방함과 아울러 전기부전압원(VBB)를 출력상태로 하는 것을 특징으로하는 기전전위제어회로.
  55. 제54항에 있어서, 전기 제2스위치(864)와, 정전위(Vcc)과 접지전원(Vss)간에 직열로 접속된 p차넬형 트란지스터(875) n차넬형 트란지스터(876)이고, 각각의 게이트에 인가하는 신호에 의하여 접속상태가 절환되는 것을 특징으로 하는 기판전위제어회로.
  56. 제54항에 있어서, 전기 제1스위치(863)는 p차넬형 트란지스터(877)인 것을 특징으로 하는 기판전위제어회로.
  57. 기판 또는 웰에 접속되는 전원선(VBS)에 부전압을 출력하는 부전압원(870)과, 기판 또는 웰과소스가 전기전원설(VBS)에 접속되고, 드레인이 접지전원(Vss)에 접속되는 제1이 n차넬형 트란지스터(878)와, 기판 또는 웰과 소스가 전기전원선 (VBS)에 접속되고, 드레인이 전기제1의 n차넬형 트란지스터(878)의 게이트에 접속된 제2의 n차넬형 트란지스터(879)와, 전기 제1의 n차넬형 트란지스터(878)의 게이트에 정전워(Vcc)과 접지전원(Vss) 전압을 상태적으로 인가하는 제1게이트 전압원(817)과, 전기 제2의 n차넬형 트란지스터(879)의 게이트를, 정전원(Vcc) 또는 접지전원(Vss)에 접속하거나, 개방하는 상태가 가능한 제2스위치와, 전기 제2의 n차넬형 트란지스터(879)의 게이트와 소스사이에 접속된 용량소자(880)와를 갖추고, 부전압을 인가하지 않을 때에는, 전기 부전압원(870)를 비출력상태로 하고, 전기 제1게이트전압원(871)은 정전원(Vcc)의 전압을 출력하고, 전기 제2스위치를 접지전원(Vss)에 접속하고, 부전압을 인가할 때에는, 먼저 전기 제1게이트 전압원(871)이 접지전원(Vss)의 전압을 출력하도록 절환함과 동시에 전기제2스위치를 정전원(Vcc)에 접속하고, 그 후 전기제2스위치를 개방함과 아울러 전기 부전압원(870)을 출력상태로 하는 것을 특징으로 하는 기판전위제어회로.
  58. 제54항에 내지 57항에 있어서, 전기 제1과 제2n차넬형 트란지스터(878,879)는, n차넬형 기판상에 형성되는 p웰영역에 형성되는 것을 특징으로 하는 기판전위제어회로.
  59. 청구항54항 내지 58항중의 어느 하나에 다른 기판전위 제어회로를 가지는 것을 특징으로 하는 플래쉬메모리.
  60. 제1pMIS트란지스터(921)의 소스가 고전위측전원공급선에 접속되고, 제1nMIS트란지스터(922)이 소스가 저전위측전원공급선에 접속되고, 그 제1pMIS트란지스터이 게이트와 그 제1nMIS트란지스터의 게이트가 공통으로 접속되어서 입력단으로 되고, 그 제1pMIS트란지스터 드레인과 그 제1nMIS트란지스터의 드레인이 공통을 접속되어서 출력으로 된 제1CMIS인버터(925)와, 소스가 그 제1CMIS인버터의 그 입력단에 접속되고 그 소스에 제1입력(R)이 공급되는 제2pMIS트란지스터(924)와, 드레인이 그 제1CMIS인버터이 그 출력단에 접속되고, 소스가 그 제2pMIS트란지스터의 드레인에 접속되고, 게이트가 그 제2pMIS트란지스터의 게이트에 접속되고, 그 게이트에 제2입력(S)이 공급되는 제2nMIS트란지스터(923)와를 가지고, 그 제2pMIS트란지스터의 드레인과 그 제2nMIS트란지스터의 소스와의 접속점에서 그 제1입력과 그 제2입력과의 배타적논리화(X)가 출력되는 것을 특징으로 하는 배타적논리화회로.
  61. 제1pMIS트란지스터(921)의 소스가 고전위측전원공급선에 접속되고, 제1nMIS트란지스터(922)의 소스가 저전위측전원공급선에 접속되고, 그 제1pMIS트란지스터의 게이트과 그 제1nMIS트란지스터의 게이트가 공통으로 접속되어서 입력단으로 되고, 그 제1pMIS트란지스터의 드레인과 그 제1nMIS트란지스터의 드레인이 공통으로 접속되어서 출력단으로 된 제1CMIS인버터(925)와, 드레인이 그 제1CIMS인버터의 그 입력단에 접속되고, 그 드레인이 제1입력(R)이 공급되는 제2nMIS트란지스터(927)와 소스가, 그 제1CMIS인버터의 그 출력단에 접속되고, 드레인이 그 제2nMIS트란지스터의 소스에 접속되고, 게이트가 제2nMIS트란지스터의 게이트에 접속되고, 그 게이트에 제2입력(S)이 공급되는 제2pMIS트란지스터(926)와를 가지고, 그 제2pMIS트란지스터의 드레인과 그 제2nMIS트란지스터의 소스와의 접속점에서 그 제1입력과 그 제2입력과의 배타적부정논리화(＊X)가 출력되는 것을 특징으로 하는 배타적부정논리화회로.
  62. 제61의 배타적부정논리화회로와, 제3pMIS트란지스터(931)의 소스가 고전위측전원공급선에 접속되고, 제3nMIS트란지스터(932)의 소스가 저전위측전원공급선에 접속되고, 그 제3pMIS트란지스터에 게이트와 그 제3nMIS트란지스터이 게이트가 공통으로 접속되어서 입력단으로 되고, 그 입력단에 그 배타적부정논리화회로의 출력단이 접속되고, 그 제3pMIS트란지스터의 드레인과, 그 제3nMIS트란지스터의 드레인이 공통으로 접속되어서 출력단으로 된 그 CMIS인버터(935)와를 가지고, 그 제2CMIS인버터의 출력단에서 그 제1입력(R)과 그 제2입력(S)과의 배타적논리화(X)가 출력되는 것을 특징으로 하는 배타적논리화회로.
  63. 제60의 배타적논리화회로와, 제3pMIS트란지스터(931)의 소스가 고전위측전원공급선에 접속되고, 제3nMIS트란지스터(932)의 소스가 저전위측전원공급선에 접속되고, 그 제3pMIS트란지스터의 게이트와 그 제3nMIS트란지스터의 게이트가 공통으로 접속되어서 입력단으로 되고, 그 입력단에 그 배타적논리화회로의 출력단이 접속되고, 그 제3pMIS트란지스터이 드레인과 그 제3nMIS트란지스터의 드레인이 공통으로 접속되어서 출력단으로 되고, 제2CMIS인버터(935)와를 가지고, 그 제2CMIS버터의 그 출력단에서 그 제1입력(R)과 그 제2입력(S)과의 배타적부정논리화(＊X)가 출력되는 것을 특징으로 하는 배타적부정논리화회로.
  64. 제1pMIS트란지스터(940)의 소스가 고전위측전원공급선에 접속되고, 그 제1pMIS트란지스터이 드레인이 제2nMIS트란지스터(941)를 개입하여 제1nMIS트란지스터(942)의 드레인에 접속되고, 그 제1nMIS트란지스터의 소스가 제4nMIS트란지스터(943)를 개입하여 저전위측전원공급선에 접속된 제1직렬회로와, 제3nMIS트란지스터(945)의 드레인이 제2pMIS트란지스터(944)를 개입하여 그 고전위측전원공급선 Vcc에 접속되고, 그 제3nMIS트란지스터의 소스가 제3pMIS트란지스터(946)소스에 접속되고, 그 제3pMIS트란지스터의 드레인이 제4pMIS트란지스터(947)를 개입하여 그 저전위측전원공급선에 접속된 제2직렬회로와를 가지고, 그 제1nMIS트란지스터, 그 제3nMIS트란지스터, 그 제1pMIS트란지스터와 그 제3pMIS트란지스터의 게이트가 서로 공통으로 접속되어서 이에 제1입력(R)이 공급되고, 그 제2nMIS트란지스터 , 그 제4nMIS트란지스터, 그 제2pMIS트란지스터와 그 제4pMIS트란지스터와 게이트가 서로 공통으로 접속되어서 이에 제2입력(S)이 공급되고, 그 제2nMIS트란지스터의 소스와 그 제3nMIS트란지스터의 소스가 서로 공통으로 접속되어서 이로부터 그 제1입력과 그 2입력과의 배타적논리화(X)가 출력되는 것을 특징으로 하는 배타적논리화회로.
  65. 메모리셀의 콘트롤게이트(CG)에 그 메모리셀의 차넬의 전압에 대하여 부인 전압을 인가함으로써 기억정보의 소거를 하는 플래쉬메모리의 소거방법에 있어서, 전기 콘트롤게이트(CG)에 인가하는 부전압을 전기 차넬에 인가하는 차넬전압에 대하여 일정치가 되도록 규제하는 것을 특징으로 하는 플래쉬메모리의 소거방법.
  66. 메모리셀의 콘트롤게이트(CG)에 그 메모리셀의 차넬의 전압에 대하여 부인 전압을 인가함으로써 기억정보의 소거를 하는 프래쉬메모리의 소거방법에 있어서, 전기 콘트롤게이트(CG)에 인가하는 부전압을 기준전압에 대하여 일정치로 되도록 규제함과 아울러 전기 차넬에 인가되는 차넬전압을 전기 기준전압에 대하여 일정치가 되도록 규제하는 것을 특징으로 하는 플래쉬메모리의 소거방법.
  67. 메모리셀의 콘트롤게이트(CG)에 그 메모리셀의 소스(S)의 전압에 대하여 부인 전압을 인가함으로써 기억정보와 소거를 하는 플래쉬메모리의 소거방법에 있어서, 전기 콘크롤게이트(CG)에 인가하는 부전압을 전기소스(S)에 인가되는 소스전압에 대하여 일정치가 되도록 규제하는 것을 특징으로 하는 플래쉬메모리.
  68. 메모리셀의 콘트롤게이트(CG)에 그 메모리셀이 소스(S)의 전압에 대하여 부인전압을 인가함으로써 기억정보의 소거를 하는 플래쉬메모리의 소거방법에 있어서, 전기 콘트롤게이트(CG)에 인가하는 부전압을 기준전압에 대하여 일정치가 되도록 규제함과 아울러 전기 소스(S)에 인가되는 소스전압을 전기 기준전압에 대하여 일정치가 되도록 규제하는 것을 특징으로 하는 플래쉬메모리의 소거방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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