JPS61186019A - Ｅ↑２ｐｒｏｍ - Google Patents
Ｅ↑２ｐｒｏｍInfo
- Publication number
- JPS61186019A JPS61186019A JP60025687A JP2568785A JPS61186019A JP S61186019 A JPS61186019 A JP S61186019A JP 60025687 A JP60025687 A JP 60025687A JP 2568785 A JP2568785 A JP 2568785A JP S61186019 A JPS61186019 A JP S61186019A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- level
- logical
- logic
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は出力信号の論理レベルを必要に応じて反転さ
せる機能を有する論理回路に関する。
せる機能を有する論理回路に関する。
［発明の技術的背景１
第３図は半導体メモリなどに使用される論理回路の一種
であるアドレスデコード回路の一つのデコーダの従来の
構成を示す回路図であり、第４図はそのタイミングチャ
ートである。半導体メモリのうち特に電気的にデータの
プログラムが可能なＥ２ ＰＲＯＭのアドレスデコード
回路では、そのデータ書き込み方式故にメモリセルの選
択を行なう際のデコード信号のレベルがデータ読み出し
時と書き込み時とでは異なっているものがある。すなわ
ち例えばデータ読み出し時では“１”レベルにされ、デ
ータ書き込み時では“０″レベルにされる。このため、
このような用途に用いられるアドレスデコード回路では
次のような回路的工夫をこらしている。
であるアドレスデコード回路の一つのデコーダの従来の
構成を示す回路図であり、第４図はそのタイミングチャ
ートである。半導体メモリのうち特に電気的にデータの
プログラムが可能なＥ２ ＰＲＯＭのアドレスデコード
回路では、そのデータ書き込み方式故にメモリセルの選
択を行なう際のデコード信号のレベルがデータ読み出し
時と書き込み時とでは異なっているものがある。すなわ
ち例えばデータ読み出し時では“１”レベルにされ、デ
ータ書き込み時では“０″レベルにされる。このため、
このような用途に用いられるアドレスデコード回路では
次のような回路的工夫をこらしている。
すなわち、第３図のデコーダにおいて正極性の電源電圧
Ｖｃｃ印加点と回路点１１との間には負荷としてのデプ
レッション型（以下り型と称する）のＭＯＳトランジス
タ１２が挿入されている。このＭｏ８ トランジスタ１
２はＮチャネル型のものであり、以下で説明するＭＯＳ
トランジスタも全てＮチャネル型のものであるとする。
Ｖｃｃ印加点と回路点１１との間には負荷としてのデプ
レッション型（以下り型と称する）のＭＯＳトランジス
タ１２が挿入されている。このＭｏ８ トランジスタ１
２はＮチャネル型のものであり、以下で説明するＭＯＳ
トランジスタも全てＮチャネル型のものであるとする。
ざらに上記回路点１１とアース電圧Ｖｓｓ印加点との間
には各ゲートに１ビツトのアドレス信号が供給されるデ
コード用の複数のエンハンスメント型（以下Ｅ型と称す
る）の駆動用ＭＯＳトランジスタ１３が挿入されている
。ここで上記駆動ＭＯＳトランジスタ１３の少なくとも
一つのゲートに“１パレベルのアドレス信号が供給され
ると上記回路点１１の信号×１はＯＩＩレベルにされる
。他方、駆動ＭＯＳトランジスタ１３の全てのゲートに
°“Ｏ”レベルのアドレス信号が供給されると、論理が
成立して上記回路点１１の信号×１は１”レベルにされ
る。
には各ゲートに１ビツトのアドレス信号が供給されるデ
コード用の複数のエンハンスメント型（以下Ｅ型と称す
る）の駆動用ＭＯＳトランジスタ１３が挿入されている
。ここで上記駆動ＭＯＳトランジスタ１３の少なくとも
一つのゲートに“１パレベルのアドレス信号が供給され
ると上記回路点１１の信号×１はＯＩＩレベルにされる
。他方、駆動ＭＯＳトランジスタ１３の全てのゲートに
°“Ｏ”レベルのアドレス信号が供給されると、論理が
成立して上記回路点１１の信号×１は１”レベルにされ
る。
上記回路点１１の信号×１はＥ／Ｄ型インバータ１４に
供給されていると共に、ゲートに制御信号Ｘが供給され
ているＭＯＳトランジスタ１５を介してもう一つのＥ／
Ｄ型インバータ１６に供給されている。さらに上記Ｅ／
Ｄ型インバータ１４の出力信号はゲートに制御信号Ａが
供給されているＭＯＳトランジスタ１７を介して上記Ｅ
／Ｄ型インバータ１６に供給されている。そして上記Ｅ
／Ｄ型インバータ１６の出力端１８の信号×２がデコー
ド出力として図示しないメモリセルに供給される。
供給されていると共に、ゲートに制御信号Ｘが供給され
ているＭＯＳトランジスタ１５を介してもう一つのＥ／
Ｄ型インバータ１６に供給されている。さらに上記Ｅ／
Ｄ型インバータ１４の出力信号はゲートに制御信号Ａが
供給されているＭＯＳトランジスタ１７を介して上記Ｅ
／Ｄ型インバータ１６に供給されている。そして上記Ｅ
／Ｄ型インバータ１６の出力端１８の信号×２がデコー
ド出力として図示しないメモリセルに供給される。
ところでこのようなデコーダでは、論理の成立時、デー
タ書き込みの場合にデコード出力信号を“Ｏ”レベルに
する必要があるため、制御信号■を１”レベルに設定し
てＭＯＳトランジスタ１５をオン状態にする。これによ
り゛１″レベルにされている回路点１１の信号Ｘ１はこ
のトランジスタ１５を介してＥ／Ｄ型インバータ１６に
供給され、このインバータ１６で反転されて信号×２に
されるので、この信号ｘ２は“Ｏ”レベルにされる。
タ書き込みの場合にデコード出力信号を“Ｏ”レベルに
する必要があるため、制御信号■を１”レベルに設定し
てＭＯＳトランジスタ１５をオン状態にする。これによ
り゛１″レベルにされている回路点１１の信号Ｘ１はこ
のトランジスタ１５を介してＥ／Ｄ型インバータ１６に
供給され、このインバータ１６で反転されて信号×２に
されるので、この信号ｘ２は“Ｏ”レベルにされる。
他方、上記論理の成立時、データ読み出しの場合にはデ
コード出力信号を“１′°レベルにする必要があるため
、制御信号Ａを“１′ルベルに設定してＭＯＳトランジ
スタ１７をオン状態にする。これにより゛１ｎレベルに
されている回路点１１の信号×１は二つのＥ／Ｄ型イン
バータ１４および１６ににより順次反転されるので、信
号×２は×１と同じ“１″レベルにされる。すなわち、
これによって選択時に、データ書き込み時と読み出し時
とではデコード出力信号×２の論理が反対にされる。
コード出力信号を“１′°レベルにする必要があるため
、制御信号Ａを“１′ルベルに設定してＭＯＳトランジ
スタ１７をオン状態にする。これにより゛１ｎレベルに
されている回路点１１の信号×１は二つのＥ／Ｄ型イン
バータ１４および１６ににより順次反転されるので、信
号×２は×１と同じ“１″レベルにされる。すなわち、
これによって選択時に、データ書き込み時と読み出し時
とではデコード出力信号×２の論理が反対にされる。
［背景技術の問題点］
第３図に示す従来のデコーダでは、デコード出力信号の
論理レベルをデータ書き込み時と読み出し時とで反対に
するために制御信号Ａもしくはτでスイッチ制御される
二つのＭＯＳトランジスタを設けている。メモリのアド
レスデコード回路では第３図に示すような構成のデコー
ダが多数設けられているので、それぞれのデコーダで上
記２個のＭＯＳトランジスタが必要となる。Ｅ２ ＰＲ
ＯＭ以外のマスクＲＯＭ、ＲＡＭ等の半導体メモリでは
上記２個のＭＯＳトランジスタは不要なので、Ｅ２ Ｐ
ＲＯＭにおけるアドレスデコード回路はマスクＲＯＭ等
に比較して占有面積が大きくなるという欠点がある。
論理レベルをデータ書き込み時と読み出し時とで反対に
するために制御信号Ａもしくはτでスイッチ制御される
二つのＭＯＳトランジスタを設けている。メモリのアド
レスデコード回路では第３図に示すような構成のデコー
ダが多数設けられているので、それぞれのデコーダで上
記２個のＭＯＳトランジスタが必要となる。Ｅ２ ＰＲ
ＯＭ以外のマスクＲＯＭ、ＲＡＭ等の半導体メモリでは
上記２個のＭＯＳトランジスタは不要なので、Ｅ２ Ｐ
ＲＯＭにおけるアドレスデコード回路はマスクＲＯＭ等
に比較して占有面積が大きくなるという欠点がある。
このことは半導体メモリのアドレスデコード回路のみで
はなく、制御信号に応じて出力信号の論理レベルを反転
する必要のある論理回路すべてについても同様なことが
いえる。
はなく、制御信号に応じて出力信号の論理レベルを反転
する必要のある論理回路すべてについても同様なことが
いえる。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、制御信号に応じて出力信号の論理レベ
ルを反転する機能を有し、少ない素子数でもって構成す
ることができる論理回路を提供することにある。
ありその目的は、制御信号に応じて出力信号の論理レベ
ルを反転する機能を有し、少ない素子数でもって構成す
ることができる論理回路を提供することにある。
［発明の概要］
上記目的を達成するためこの発明の論理回路にあっては
、第１および第２の電源端子に供給される電源を用いて
動作し入力論理信号に応じた信号を出力する論理回路部
において、上記論理回路部の第１および第２の電源端子
に供給すべき電源を制御信号に応じて互いに交換制御す
ることにより上記論理回路部からの出力信号の論理レベ
ルを反転させるようにしている。
、第１および第２の電源端子に供給される電源を用いて
動作し入力論理信号に応じた信号を出力する論理回路部
において、上記論理回路部の第１および第２の電源端子
に供給すべき電源を制御信号に応じて互いに交換制御す
ることにより上記論理回路部からの出力信号の論理レベ
ルを反転させるようにしている。
［発明の実施例］
以下、図面を参照してこの発明に係る論理回路の実施例
を説明する。
を説明する。
第１図はこの発明の論理回路を従来回路と同様にＥ２
ＰＲＯＭのアドレスデコード回路に実施した場合の一つ
のデコーダの回路図である。正極性のＩＩｌ源電圧Ｖｃ
ｃ印加点と回路点２１との間には負荷としてのＤ型のＭ
ＯＳトランジスタ２２が挿入され、さらに上記回路点２
１とアース電圧Ｖｓｓ印加点との間には各ゲートに１ビ
ツトのアドレス・信号が供給されるデコード雨の複数の
Ｅ型の駆動用ＭＯＳトランジスタ２３が挿入されている
。
ＰＲＯＭのアドレスデコード回路に実施した場合の一つ
のデコーダの回路図である。正極性のＩＩｌ源電圧Ｖｃ
ｃ印加点と回路点２１との間には負荷としてのＤ型のＭ
ＯＳトランジスタ２２が挿入され、さらに上記回路点２
１とアース電圧Ｖｓｓ印加点との間には各ゲートに１ビ
ツトのアドレス・信号が供給されるデコード雨の複数の
Ｅ型の駆動用ＭＯＳトランジスタ２３が挿入されている
。
またＤ型のＭＯＳトランジスタ２４のドレインおよびゲ
ートがＥ型のＭＯＳトランジスタ２５のドレインに接続
されている。両トランジスタ２４および２５はＥ／Ｄ型
のインバータ２６を構成しており、Ｄ型ＭＯＳトランジ
スタ２４のドレインが接続された第１の電源端子２７に
は電源として、後述する論理信号ＶＡが供給される。ま
たＥ型ＭＯＳトランジスタ２５のソースが接続された第
２の電源端子２８には電源として、後述する論理信号Ｖ
Ｂが供給される。さらにトランジスタ２５のゲートには
上記信号×１が供給されている。上記Ｅ／Ｄ型のインバ
ータ２６の出力信号はＤＦＪ！ＭＯＳトランジスタおよ
びＥ型ＭＯＳトランジスタからなるＥ／Ｄ型のインバー
タ２９に供給されており、このＥ／Ｄ型インバータ２９
の出力端３０の信＠ｘ２がデコード出力として図示しな
いメモリセルに供給される。
ートがＥ型のＭＯＳトランジスタ２５のドレインに接続
されている。両トランジスタ２４および２５はＥ／Ｄ型
のインバータ２６を構成しており、Ｄ型ＭＯＳトランジ
スタ２４のドレインが接続された第１の電源端子２７に
は電源として、後述する論理信号ＶＡが供給される。ま
たＥ型ＭＯＳトランジスタ２５のソースが接続された第
２の電源端子２８には電源として、後述する論理信号Ｖ
Ｂが供給される。さらにトランジスタ２５のゲートには
上記信号×１が供給されている。上記Ｅ／Ｄ型のインバ
ータ２６の出力信号はＤＦＪ！ＭＯＳトランジスタおよ
びＥ型ＭＯＳトランジスタからなるＥ／Ｄ型のインバー
タ２９に供給されており、このＥ／Ｄ型インバータ２９
の出力端３０の信＠ｘ２がデコード出力として図示しな
いメモリセルに供給される。
この実施例のアドレスデコード回路では上記のような構
成のデコーダが複数設けられており、ざらに上記論理信
号ＶＡおよびＶＢを発生する制御回路４０が設けられて
いる。
成のデコーダが複数設けられており、ざらに上記論理信
号ＶＡおよびＶＢを発生する制御回路４０が設けられて
いる。
この制御回路４０は電源電圧Ｖｃｃとアース電圧Ｖｓｓ
との間で動作し、制御信号Ａを反転して上記論理信号Ｖ
Ｂを出力するＥ／Ｄ型インバータ４１と、同じ＜Ｖｃｃ
とＶｓｓとの間で動作し、上記論理信号ＶＢを反転して
上記論理信号ＶＡを出力するＥ／Ｄ型インバータ４２と
で構成されている。
との間で動作し、制御信号Ａを反転して上記論理信号Ｖ
Ｂを出力するＥ／Ｄ型インバータ４１と、同じ＜Ｖｃｃ
とＶｓｓとの間で動作し、上記論理信号ＶＢを反転して
上記論理信号ＶＡを出力するＥ／Ｄ型インバータ４２と
で構成されている。
なお、上記−Ｊｌｌｌｌｌｌ信号図示しないメモリセル
においてデータの書き込みが行われる場合には“０パレ
ベルにされ、データの読み出しが行われる場合には“１
”レベルにされるような信号である。そして上記論理信
号ＶＡおよびＶＢは上記複数の各デコーダ内の第１の電
源端子２７および第２の電源端子２８それぞれに並列に
供給されている。
においてデータの書き込みが行われる場合には“０パレ
ベルにされ、データの読み出しが行われる場合には“１
”レベルにされるような信号である。そして上記論理信
号ＶＡおよびＶＢは上記複数の各デコーダ内の第１の電
源端子２７および第２の電源端子２８それぞれに並列に
供給されている。
なお、上記したＭＯＳトランジスタは全てＮチャネル型
であるとする。
であるとする。
次にこのように構成された回路の動作を第２図のタイミ
ングチャートを用いて説明する。いま、図示しないメモ
リセルにおいてデータの読み出しを行なう場合、制御信
号Ａは“１″レベルにされる。このとき制御回路４０で
はインバータ４１が制御信号Ａを反転し、その出力信号
である論理信号ＶＢは“ＯＩｔレベルすなわちＶｓｓに
され、これに続くインバータ４２の出力信号である論理
信号ＶＡは１”レベルすなわちＶｃｃにされる。そして
いま、あるデコーダ内のＭＯＳトランジスタ２３の全て
のゲートに゛０″レベルのアドレス信号が供給されてそ
の論理が成立し、回路点２１の信号×１が″“１パレベ
ルにされたとする。ここで上記信号ｘ、７が供給される
インバータ２６の第１の電源端子２１にはＶｃｃにされ
た論理信号ＶＡが、第２の電源端子２８にはＶｓｓにさ
れた論理信号ＶＢがそれぞれ供給されている。このため
、このインバータ２６は通常に動作して信号×１を反転
する。これによりこのインバータ２６の出力信号は゛０
″レベルにされる。この゛０″レベルの信号はインバー
タ２９によって再び反転されるので、その出力信号×２
であるデコード出力信号は信＠ｘ１と同じレベルの“１
ルベルにされる。
ングチャートを用いて説明する。いま、図示しないメモ
リセルにおいてデータの読み出しを行なう場合、制御信
号Ａは“１″レベルにされる。このとき制御回路４０で
はインバータ４１が制御信号Ａを反転し、その出力信号
である論理信号ＶＢは“ＯＩｔレベルすなわちＶｓｓに
され、これに続くインバータ４２の出力信号である論理
信号ＶＡは１”レベルすなわちＶｃｃにされる。そして
いま、あるデコーダ内のＭＯＳトランジスタ２３の全て
のゲートに゛０″レベルのアドレス信号が供給されてそ
の論理が成立し、回路点２１の信号×１が″“１パレベ
ルにされたとする。ここで上記信号ｘ、７が供給される
インバータ２６の第１の電源端子２１にはＶｃｃにされ
た論理信号ＶＡが、第２の電源端子２８にはＶｓｓにさ
れた論理信号ＶＢがそれぞれ供給されている。このため
、このインバータ２６は通常に動作して信号×１を反転
する。これによりこのインバータ２６の出力信号は゛０
″レベルにされる。この゛０″レベルの信号はインバー
タ２９によって再び反転されるので、その出力信号×２
であるデコード出力信号は信＠ｘ１と同じレベルの“１
ルベルにされる。
またこのとき、ＭＯＳトランジスタ２３の少なくとも一
つのゲートに゛１°ルベルのアドレス信号が供給されて
回路点２１の信号ｘ１が０′”レベルにされた場合、信
号×２も“ＯＨレベルにされる。
つのゲートに゛１°ルベルのアドレス信号が供給されて
回路点２１の信号ｘ１が０′”レベルにされた場合、信
号×２も“ＯＨレベルにされる。
次に、図示しないメモリセルにおいてデータの１き込み
を行なう場合、制御信号Ａは°“０′ルベルにされる。
を行なう場合、制御信号Ａは°“０′ルベルにされる。
このとき制御回路４０ではインバータ４１が制御信号Ａ
を反転し、その出力信号である論理信号ＶＢは１”レベ
ルすなわちＶｃｃにされ、これに続くインバータ４２の
出力信号である論理信号ＶＡは“ＯＩＩレベルすなわち
Ｖｓｓにされる。
を反転し、その出力信号である論理信号ＶＢは１”レベ
ルすなわちＶｃｃにされ、これに続くインバータ４２の
出力信号である論理信号ＶＡは“ＯＩＩレベルすなわち
Ｖｓｓにされる。
そして上記デコーダ内のＭＯＳトランジスタ２３の全て
のゲートに゛０°ルベルのアドレス信号が供給されてそ
の論理が成立し、回路点２１の信号×１が“１″レベル
にされている場合を考える。ここで上記信号×１が供給
されるインバータ２６の第１のｌ源端子２７にはＶｓｓ
にされた論理信号ＶＡが、第２の電源端子２８にはＶｃ
ｃにされた論理信号ＶＢがそれぞれ供給されているので
、信号×１によりトランジスタ２５がオン状態にされる
ことによりインバータ２６の出力信号はＶｃｃすなわち
゛１″レベルにされる。従って、これに続くインバータ
２９の出力信号であるデコード出力信号×２は“ＯＩＩ
レベルにされる。
のゲートに゛０°ルベルのアドレス信号が供給されてそ
の論理が成立し、回路点２１の信号×１が“１″レベル
にされている場合を考える。ここで上記信号×１が供給
されるインバータ２６の第１のｌ源端子２７にはＶｓｓ
にされた論理信号ＶＡが、第２の電源端子２８にはＶｃ
ｃにされた論理信号ＶＢがそれぞれ供給されているので
、信号×１によりトランジスタ２５がオン状態にされる
ことによりインバータ２６の出力信号はＶｃｃすなわち
゛１″レベルにされる。従って、これに続くインバータ
２９の出力信号であるデコード出力信号×２は“ＯＩＩ
レベルにされる。
他方、ＭＯＳトランジスタ２３の少なくとも一つのゲー
トに“１”レベルのアドレス信号が供給されて回路点２
１の信号ｘ１が“０″レベルにされた場合、信号×１に
よりトランジスタ２５がオフ状態にされて、インバータ
２６の出力信号はＶｓｓすなわちＩＩ ＯＩＴレベルに
される。従って、これに続くインバータ２９の出力信号
であるデコード出力信号×２は“１″レベルにされる。
トに“１”レベルのアドレス信号が供給されて回路点２
１の信号ｘ１が“０″レベルにされた場合、信号×１に
よりトランジスタ２５がオフ状態にされて、インバータ
２６の出力信号はＶｓｓすなわちＩＩ ＯＩＴレベルに
される。従って、これに続くインバータ２９の出力信号
であるデコード出力信号×２は“１″レベルにされる。
このようにこの実施例回路でも、メモリセル選択時のデ
コード信号×２のレベルが、データ読み出し時では“０
″レベルに、データ書き込み時では“１″レベルにされ
る。しかも各デコーダでは従来よりもＭＯＳトランジス
タの数をそれぞれ２個ずつ削減することができ、また制
御回路４０は複数のデコーダに対して共通に設けられる
ので、アドレスデコード回路全体の素子数は従来よりも
大幅に減少させることができる。
コード信号×２のレベルが、データ読み出し時では“０
″レベルに、データ書き込み時では“１″レベルにされ
る。しかも各デコーダでは従来よりもＭＯＳトランジス
タの数をそれぞれ２個ずつ削減することができ、また制
御回路４０は複数のデコーダに対して共通に設けられる
ので、アドレスデコード回路全体の素子数は従来よりも
大幅に減少させることができる。
また上記実施例では制御回路４０内のインバータ４１に
信号Ａの反転信号Ａを入力すれば、インバータ２９は省
略することができる。このとき、インバータ２６の出力
が×２として利用される。そしてこの場合にトランジス
タ２５のしきい値電圧はＯＶであることが好ましい。
信号Ａの反転信号Ａを入力すれば、インバータ２９は省
略することができる。このとき、インバータ２６の出力
が×２として利用される。そしてこの場合にトランジス
タ２５のしきい値電圧はＯＶであることが好ましい。
なおこの発明は上記した実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。
く種々の変形が可能であることはいうまでもない。
また上記実施例ではこの発明を半導体メモリ、特にＥ２
ＦＲＯＭのアドレスデコード回路に実施した場合につ
いて説明したが、これは出力信号の論理レベルを制御信
号に応答して反転する必要のある全ての論理回路に実施
可能であることはいうまでもない。
ＦＲＯＭのアドレスデコード回路に実施した場合につ
いて説明したが、これは出力信号の論理レベルを制御信
号に応答して反転する必要のある全ての論理回路に実施
可能であることはいうまでもない。
［発明の効果］
以上説明したようにこの発明によれば、制御信号に応じ
て出力信号の論理レベルを反転する機能を有し、少ない
素子数でもって構成することができる論理回路を提供す
ることができる。
て出力信号の論理レベルを反転する機能を有し、少ない
素子数でもって構成することができる論理回路を提供す
ることができる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図はそのタイミングチャート、第３図は従来回路の回路
図、第４図はそのタイミングチャートである。 ２６、２９．４１．４２・・・Ｅ／Ｄ型のインバータ、
２７・・・第１の電源端子、２８・・・第２の電源端子
、４ｏ・・・制御回路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
図はそのタイミングチャート、第３図は従来回路の回路
図、第４図はそのタイミングチャートである。 ２６、２９．４１．４２・・・Ｅ／Ｄ型のインバータ、
２７・・・第１の電源端子、２８・・・第２の電源端子
、４ｏ・・・制御回路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
Claims (3)
- （１）第１および第２の電源端子に供給される電源を用
いて動作し入力論理信号に応じた信号を出力する論理回
路部と、制御信号に応じて上記論理回路部の第１および
第２の電源端子に供給すべき電源を互いに交換制御する
ことにより上記論理回路部からの出力信号の論理レベル
を反転させる制御部とを具備したことを特徴とする論理
回路。 - （２）前記論理回路部は負荷ＭＯＳトランジスタと駆動
ＭＯＳトランジスタとから構成されている特許請求の範
囲第１項に記載の論理回路。 - （３）前記制御部は前記制御信号が供給される第１の反
転回路と、この第１の反転回路の出力信号が供給される
第２の反転回路とから構成され、これら第１および第２
の反転回路の出力信号が前記第１および第２の電源端子
に電源として供給されている特許請求の範囲第１項に記
載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025687A JPS61186019A (ja) | 1985-02-13 | 1985-02-13 | Ｅ↑２ｐｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025687A JPS61186019A (ja) | 1985-02-13 | 1985-02-13 | Ｅ↑２ｐｒｏｍ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16085092A Division JP2622051B2 (ja) | 1992-06-19 | 1992-06-19 | Ｅｅｐｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61186019A true JPS61186019A (ja) | 1986-08-19 |
| JPH0519798B2 JPH0519798B2 (ja) | 1993-03-17 |
Family
ID=12172699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60025687A Granted JPS61186019A (ja) | 1985-02-13 | 1985-02-13 | Ｅ↑２ｐｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61186019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993012525A1 (en) * | 1991-12-09 | 1993-06-24 | Fujitsu Limited | Flash memory improved in erasing characteristic, and circuit therefor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54113283A (en) * | 1978-01-20 | 1979-09-04 | Anvar | Multiifunction circuit |
| JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
| JPS58114396A (ja) * | 1981-12-26 | 1983-07-07 | Toshiba Corp | 不揮発性メモリ− |
-
1985
- 1985-02-13 JP JP60025687A patent/JPS61186019A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54113283A (en) * | 1978-01-20 | 1979-09-04 | Anvar | Multiifunction circuit |
| JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
| JPS58114396A (ja) * | 1981-12-26 | 1983-07-07 | Toshiba Corp | 不揮発性メモリ− |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993012525A1 (en) * | 1991-12-09 | 1993-06-24 | Fujitsu Limited | Flash memory improved in erasing characteristic, and circuit therefor |
| US5592419A (en) * | 1991-12-09 | 1997-01-07 | Fujitsu Limited | Flash memory with improved erasability and its circuitry |
| US5608670A (en) * | 1991-12-09 | 1997-03-04 | Fujitsu Limited | Flash memory with improved erasability and its circuitry |
| US5619450A (en) * | 1991-12-09 | 1997-04-08 | Fujitsu Limited | Drive circuit for flash memory with improved erasability |
| US5631597A (en) * | 1991-12-09 | 1997-05-20 | Fujitsu Limited | Negative voltage circuit for a flash memory |
| US5640123A (en) * | 1991-12-09 | 1997-06-17 | Fujitsu Limited | Substrate voltage control circuit for a flash memory |
| US5770963A (en) * | 1991-12-09 | 1998-06-23 | Fujitsu Limited | Flash memory with improved erasability and its circuitry |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519798B2 (ja) | 1993-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02141994A (ja) | 不揮発性半導体メモリ | |
| EP0180895A2 (en) | Memory circuit with improved power-down control | |
| JPS63188887A (ja) | 半導体メモリ | |
| US7426151B2 (en) | Device and method for performing a partial array refresh operation | |
| JPH01119982A (ja) | スタティック型ランダムアクセスメモリ | |
| JPS5979487A (ja) | デコ−ダ回路 | |
| JPH01287895A (ja) | 半導体メモリ | |
| EP0811980A2 (en) | Low voltage bootstrapping circuit | |
| JPH0368479B2 (ja) | ||
| JPS61186019A (ja) | Ｅ↑２ｐｒｏｍ | |
| US5034927A (en) | Read only memory | |
| JPH03253114A (ja) | 半導体装置 | |
| JP2622051B2 (ja) | Ｅｅｐｒｏｍ | |
| JPH11134866A (ja) | 半導体記憶装置 | |
| JPH02244479A (ja) | 半導体メモリ装置 | |
| JP2833535B2 (ja) | 半導体記憶回路のワード線駆動回路 | |
| JPS63271797A (ja) | メモリの状態を保持する回路 | |
| JPH03125397A (ja) | 論理定義用メモリ | |
| JPS60197995A (ja) | スタテイツク型ランダムアクセスメモリ | |
| JPS5834639Y2 (ja) | メモリの列デコ−ダ回路 | |
| KR19980034256A (ko) | 라이트 퍼 비트(wpb) 데이타 마스킹 회로를 포함하는 라이트 드라이버 회로 | |
| JPH0684366A (ja) | 半導体記憶装置 | |
| JP2710505B2 (ja) | Ｕｖｅｐ−ｒｏｍ読み出し回路 | |
| JPS6325438B2 (ja) | ||
| JPS60197996A (ja) | スタテイツク型ランダムアクセスメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |