JPS6325438B2 - - Google Patents
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- JPS6325438B2 JPS6325438B2 JP25059383A JP25059383A JPS6325438B2 JP S6325438 B2 JPS6325438 B2 JP S6325438B2 JP 25059383 A JP25059383 A JP 25059383A JP 25059383 A JP25059383 A JP 25059383A JP S6325438 B2 JPS6325438 B2 JP S6325438B2
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- power supply
- mos transistor
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- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000001052 transient effect Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体回路に関し、特に電気的に書込
可能な読出専用半導体記憶装置（以下
「EPROM」と呼ぶ）のデコーダ回路に使用され
るものである。
可能な読出専用半導体記憶装置（以下
「EPROM」と呼ぶ）のデコーダ回路に使用され
るものである。
EPROMには、外部より高電圧を印加して情報
を所定のメモリセルに書込む方式のものと、内部
で高電圧を発生させて情報を書込む方式のものと
がある。ここで、情報の書込のための高電圧は、
メモリセルのゲートやドレインに印加されるので
あるが、所定のメモリセルにのみ印加するデコー
ダ回路は、ダイナミツクRAM、スタテイツク
RAM等と異なり、読出し系（Vcc系）を書込み
系（Vpp系）の両方の電圧範囲で動作する必要が
あるため、特別の工夫を必要とする。
を所定のメモリセルに書込む方式のものと、内部
で高電圧を発生させて情報を書込む方式のものと
がある。ここで、情報の書込のための高電圧は、
メモリセルのゲートやドレインに印加されるので
あるが、所定のメモリセルにのみ印加するデコー
ダ回路は、ダイナミツクRAM、スタテイツク
RAM等と異なり、読出し系（Vcc系）を書込み
系（Vpp系）の両方の電圧範囲で動作する必要が
あるため、特別の工夫を必要とする。
添付図面の第１図を参照して従来装置を説明す
る。なお、以下の図面の説明において同一要素は
同一符号で示す。第１図は一構成例の回路図であ
る。ゲート端子を接地した常時導通状態のｐチヤ
ンネルエンハンスメントMOSトランジスタ（以
下pMOSトランジスタ」という）１は各々ゲート
端子にデコード入力信号RD1〜RDnを入力するｎ
個のｎチヤンネルエンハンスメントMOSトラン
ジスタ（以下「nMOSトランジスタ」という）２
１〜２ｎに直列接続され、電圧供給電源Vccによ
り動作するNAND回路１０を構成している。こ
のNAND回路１０の出力信号は、トランスフア
ーゲートの役割を果すnMOSトランジスタ３を介
して、pMOSトランジスタ４およびnMOSトラン
ジスタ５からなるCMOSインバータ２０に与え
られる。このCMOSインバータから出力される
デコード出力信号WLは、帰還用のpMOSトラン
ジスタ６のゲート端子に与えられる。なお、帰還
用のpMOSトランジスタ６とpMOSトランジスタ
４およびnMOSトランジスタ５からなるCMOSイ
ンバータ２０には、読出時にはVccに設定され書
込時にはVpp（Vpp＞Vcc）に設定される切換電
源Vpp*が供給される。またnMOSトランジスタ
３のゲートにはVcc電源が入力され、常時導通状
態となつてVcc系の回路とVpp系の回路を接続す
る役割を果している。
る。なお、以下の図面の説明において同一要素は
同一符号で示す。第１図は一構成例の回路図であ
る。ゲート端子を接地した常時導通状態のｐチヤ
ンネルエンハンスメントMOSトランジスタ（以
下pMOSトランジスタ」という）１は各々ゲート
端子にデコード入力信号RD1〜RDnを入力するｎ
個のｎチヤンネルエンハンスメントMOSトラン
ジスタ（以下「nMOSトランジスタ」という）２
１〜２ｎに直列接続され、電圧供給電源Vccによ
り動作するNAND回路１０を構成している。こ
のNAND回路１０の出力信号は、トランスフア
ーゲートの役割を果すnMOSトランジスタ３を介
して、pMOSトランジスタ４およびnMOSトラン
ジスタ５からなるCMOSインバータ２０に与え
られる。このCMOSインバータから出力される
デコード出力信号WLは、帰還用のpMOSトラン
ジスタ６のゲート端子に与えられる。なお、帰還
用のpMOSトランジスタ６とpMOSトランジスタ
４およびnMOSトランジスタ５からなるCMOSイ
ンバータ２０には、読出時にはVccに設定され書
込時にはVpp（Vpp＞Vcc）に設定される切換電
源Vpp*が供給される。またnMOSトランジスタ
３のゲートにはVcc電源が入力され、常時導通状
態となつてVcc系の回路とVpp系の回路を接続す
る役割を果している。
次に、第１図の構成例の読出し、書込みの動作
を説明する。
を説明する。
読出時には、切換電源Vpp*の電位は電圧供給
電源電位Vcc（例えば5.0V）に等しく設定されて
いる（Vpp*＝Vcc）。デコード信号RD1〜RDnが
全てハイレベル（以下“Ｈ”という）のときは
NAND回路１０の出力はローレベル（以下“Ｌ”
という）になり、トランスフアーゲート（nMOS
トランジスタ３）を介して動作させられる
CMOSインバータ２０のデコード出力信号WLは
“Ｈ”になる。このとき、デコード出力信号WL
が“Ｈ”であるためフイードバツク用のpMOSト
ランジスタ６はオフになつている。
電源電位Vcc（例えば5.0V）に等しく設定されて
いる（Vpp*＝Vcc）。デコード信号RD1〜RDnが
全てハイレベル（以下“Ｈ”という）のときは
NAND回路１０の出力はローレベル（以下“Ｌ”
という）になり、トランスフアーゲート（nMOS
トランジスタ３）を介して動作させられる
CMOSインバータ２０のデコード出力信号WLは
“Ｈ”になる。このとき、デコード出力信号WL
が“Ｈ”であるためフイードバツク用のpMOSト
ランジスタ６はオフになつている。
デコード信号RD1〜RDnのうち少なくとも１個
が“Ｌ”のときは、NAND回路１０の出力は
“Ｈ”であり、これがトランスフアーゲートを介
してCMOSインバータ２０に与えられるため、
ここから発せられるデコード出力信号WLは
“Ｌ”になる。そのためフイードバツク用の
pMOSトランジスタ６はオンになり、CMOSイン
バータ２０の入力点の電位はVcc電位に設定され
た切換電源Vpp*によりVcc（例えば5.0V）にさせ
られる。このようにフイードバツク用のpMOSト
ランジスタ６を設けるのは、次のような理由によ
る。いま、NAND回路１０の出力が“Ｌ”から
“Ｈ”に変わつたときの過渡現象を考える。トラ
ンジスタ３のドレイン（図の左側の端子）が
“Ｈ”（すなわちVCCの電位、たとえば5V）にな
り、この電位はトランジスタ３のソース（図の右
側の端子）に伝わる。ところがこのトランジスタ
３がオンするためには、ソース電位をVS、ゲー
ト電圧をVGとするとVG−VS＞VTH（但し、VTHは
しきい値電圧）を満足しなければならない。した
がつて、ドレインが5Vになつても、ソースは５
−VTH（たとえば3V）にまでしか上昇しない。イ
ンバータ２０の入力電圧が、たとえば3Vのよう
な中間電圧になると、トランジスタ４，５がとも
にONの状態となり、出力WLは不安定な状態に
なる。また、これらのトランジスタを通つてVPP
＊からグランドレベルへ直流電流が流れ、低消費
電力化の観点からも好ましくない。
が“Ｌ”のときは、NAND回路１０の出力は
“Ｈ”であり、これがトランスフアーゲートを介
してCMOSインバータ２０に与えられるため、
ここから発せられるデコード出力信号WLは
“Ｌ”になる。そのためフイードバツク用の
pMOSトランジスタ６はオンになり、CMOSイン
バータ２０の入力点の電位はVcc電位に設定され
た切換電源Vpp*によりVcc（例えば5.0V）にさせ
られる。このようにフイードバツク用のpMOSト
ランジスタ６を設けるのは、次のような理由によ
る。いま、NAND回路１０の出力が“Ｌ”から
“Ｈ”に変わつたときの過渡現象を考える。トラ
ンジスタ３のドレイン（図の左側の端子）が
“Ｈ”（すなわちVCCの電位、たとえば5V）にな
り、この電位はトランジスタ３のソース（図の右
側の端子）に伝わる。ところがこのトランジスタ
３がオンするためには、ソース電位をVS、ゲー
ト電圧をVGとするとVG−VS＞VTH（但し、VTHは
しきい値電圧）を満足しなければならない。した
がつて、ドレインが5Vになつても、ソースは５
−VTH（たとえば3V）にまでしか上昇しない。イ
ンバータ２０の入力電圧が、たとえば3Vのよう
な中間電圧になると、トランジスタ４，５がとも
にONの状態となり、出力WLは不安定な状態に
なる。また、これらのトランジスタを通つてVPP
＊からグランドレベルへ直流電流が流れ、低消費
電力化の観点からも好ましくない。
そこで、トランジスタ６が設けられている。す
なわち、前述の例で、インバータ２０の入力電圧
が3Vのような中間電位にまで上昇すると、出力
WLは5Vから0Vへ向かつて下降する。これによ
つてトランジスタ６がオンになり、インバータ２
０の入力端子はVPP *に接続され、5Vに固定され
る。トランジスタ４はオフ状態となり、出力WL
は0Vに安定する。
なわち、前述の例で、インバータ２０の入力電圧
が3Vのような中間電位にまで上昇すると、出力
WLは5Vから0Vへ向かつて下降する。これによ
つてトランジスタ６がオンになり、インバータ２
０の入力端子はVPP *に接続され、5Vに固定され
る。トランジスタ４はオフ状態となり、出力WL
は0Vに安定する。
書込時には、切換電源Vpp*の電位はVccより
高電位（例えば12.5V）の書込電源電位Vppに設
定される。デコード信号RD1〜RDnが全て“Ｈ”
のときには、CMOSインバータ２０から発せら
れるデコード出力信号WLは“Ｈ”（＝Vpp）と
なる。デコード信号RD1〜RDnのうち少なくとも
１個が“Ｌ”のときは、CMOSインバータ２０
から発せられるデコード出力信号WLは“Ｌ”
（＝OV）になる。デコード出力信号WLが“Ｌ”
のときにはフイードバツク用のpMOSトランジス
タ６がオンになり、CMOSインバータ２０の入
力点はVpp電位に設定されたVpp*電源により
Vpp電位にさせられるが、nMOSトランジスタ３
のゲート電位がVccであるため、NAND回路１
０の出力点の電位がVpp電位まで上昇させられる
ことはない。このようにトランスフアーゲートを
形成するnMOSトランジスタ３は、NAND回路
１０の出力点に高電位Vppが加わつて、pMOSト
ランジスタ１のドレインから基板に電流が通じ、
誤動作を起してしまうことがないようにしてい
る。
高電位（例えば12.5V）の書込電源電位Vppに設
定される。デコード信号RD1〜RDnが全て“Ｈ”
のときには、CMOSインバータ２０から発せら
れるデコード出力信号WLは“Ｈ”（＝Vpp）と
なる。デコード信号RD1〜RDnのうち少なくとも
１個が“Ｌ”のときは、CMOSインバータ２０
から発せられるデコード出力信号WLは“Ｌ”
（＝OV）になる。デコード出力信号WLが“Ｌ”
のときにはフイードバツク用のpMOSトランジス
タ６がオンになり、CMOSインバータ２０の入
力点はVpp電位に設定されたVpp*電源により
Vpp電位にさせられるが、nMOSトランジスタ３
のゲート電位がVccであるため、NAND回路１
０の出力点の電位がVpp電位まで上昇させられる
ことはない。このようにトランスフアーゲートを
形成するnMOSトランジスタ３は、NAND回路
１０の出力点に高電位Vppが加わつて、pMOSト
ランジスタ１のドレインから基板に電流が通じ、
誤動作を起してしまうことがないようにしてい
る。
しかし上記の如き従来装置は、高速動作ができ
ないという問題点がある。すなわち、前述のよう
に、トランジスタ６がオンしてはじめて出力WL
が安定するため、入力が変化してから安定した出
力が得られるまでに時間がかかるのである。
ないという問題点がある。すなわち、前述のよう
に、トランジスタ６がオンしてはじめて出力WL
が安定するため、入力が変化してから安定した出
力が得られるまでに時間がかかるのである。
また、上記の如き従来装置は、トランジスタ６
を介して過渡的に不要な電流が流れるという問題
もある。たとえば、デコード信号RD1〜RDoのす
べてが“Ｈ”になると、VPP *電流からトランジ
スタ６、トランジスタ３、トランジスタ２1〜２o
という経路で不要な過渡電流が流れることにな
る。このような過渡電流は、低消費電力という観
点からみると大きな問題となる。
を介して過渡的に不要な電流が流れるという問題
もある。たとえば、デコード信号RD1〜RDoのす
べてが“Ｈ”になると、VPP *電流からトランジ
スタ６、トランジスタ３、トランジスタ２1〜２o
という経路で不要な過渡電流が流れることにな
る。このような過渡電流は、低消費電力という観
点からみると大きな問題となる。
本発明は上記の従来技術の欠点を克服するため
になされたもので、高速動作に適しかつ過渡的な
消費電流の少い半導体回路を提供することを目的
とする。
になされたもので、高速動作に適しかつ過渡的な
消費電流の少い半導体回路を提供することを目的
とする。
上記の目的を実現するため本発明は、書込信号
をゲートに入力するpMOSトランジスタおよびこ
れに直列接続されデコード信号をゲートに入力す
るnMOSトランジスタからなるNAND回路の出
力側にMOSインバータを接続し、これらNAND
回路およびMOSインバータには、読出時は電圧
供給電源電位Vccになり書込時にはより高電位の
書込電源電位Vppになる切換電源Vpp*を供給し、
MOSインバータからデコード出力信号を取出す
ようにした半導体回路を提供するものである。さ
らに本発明は、NAND回路とMOSインバータの
間に基板バイアス効果の小さいイントリンシツク
型MOSトランジスタを挿入し、このゲートに切
換電源Vpp*を入力してMOSインバータからデコ
ード出力信号を取出すようにした半導体回路を提
供するものである。
をゲートに入力するpMOSトランジスタおよびこ
れに直列接続されデコード信号をゲートに入力す
るnMOSトランジスタからなるNAND回路の出
力側にMOSインバータを接続し、これらNAND
回路およびMOSインバータには、読出時は電圧
供給電源電位Vccになり書込時にはより高電位の
書込電源電位Vppになる切換電源Vpp*を供給し、
MOSインバータからデコード出力信号を取出す
ようにした半導体回路を提供するものである。さ
らに本発明は、NAND回路とMOSインバータの
間に基板バイアス効果の小さいイントリンシツク
型MOSトランジスタを挿入し、このゲートに切
換電源Vpp*を入力してMOSインバータからデコ
ード出力信号を取出すようにした半導体回路を提
供するものである。
以下、添付図面の第２図および第３図を参照し
て本発明のいくつかの実施例を説明する。第２図
は一実施例の回路図である。pMOSトランジスタ
１のゲートにはインバータ８を接続し、書込制御
信号が与えられるようにする。信号は
読出時には高電位（Vcc）、書込時には低電位
（接地電位）となるもので、書込時（Vpp*→Vpp
のとき）のpMOSトランジスタ１の相互コンダク
タンスgmを押さえている（読出時はVgs＝5V、
書込時Vgs＝7.5V）。NAND回路１０の出力点は
CMOSインバータ２０の入力点に直接に接続さ
れており、NAND回路１０およびCMOSインバ
ータ２０には切換電源Vpp*が供給されている。
て本発明のいくつかの実施例を説明する。第２図
は一実施例の回路図である。pMOSトランジスタ
１のゲートにはインバータ８を接続し、書込制御
信号が与えられるようにする。信号は
読出時には高電位（Vcc）、書込時には低電位
（接地電位）となるもので、書込時（Vpp*→Vpp
のとき）のpMOSトランジスタ１の相互コンダク
タンスgmを押さえている（読出時はVgs＝5V、
書込時Vgs＝7.5V）。NAND回路１０の出力点は
CMOSインバータ２０の入力点に直接に接続さ
れており、NAND回路１０およびCMOSインバ
ータ２０には切換電源Vpp*が供給されている。
次に、第２図に示す実施例の動作を説明する。
読出時は切換電源Vpp*＝Vccに設定されてい
る。デコード信号RD1〜RDnが全て“Ｈ”のとき
には、NAND回路１０の出力は“Ｌ”であるた
めCMOSインバータ２０の出力は“Ｈ”になる。
デコード信号RD1〜RDnのうち少なくとも１個が
“Ｌ”のときには、NAND回路１０の出力は
“Ｈ”であるためCMOSインバータ２０の出力は
“Ｌ”になる。このとき、第２図の回路では
NAND回路１０とCMOSインバータ２０との間
にトランスフアーゲートが挿入されていないた
め、基板バイアス効果を考慮する必要はないので
（CMOSインバータ２０の入力点の電位は接地電
位からVccまで振れる）、第１図の如きフイード
バツク用のpMOSトランジスタを設ける必要はな
い。
る。デコード信号RD1〜RDnが全て“Ｈ”のとき
には、NAND回路１０の出力は“Ｌ”であるた
めCMOSインバータ２０の出力は“Ｈ”になる。
デコード信号RD1〜RDnのうち少なくとも１個が
“Ｌ”のときには、NAND回路１０の出力は
“Ｈ”であるためCMOSインバータ２０の出力は
“Ｌ”になる。このとき、第２図の回路では
NAND回路１０とCMOSインバータ２０との間
にトランスフアーゲートが挿入されていないた
め、基板バイアス効果を考慮する必要はないので
（CMOSインバータ２０の入力点の電位は接地電
位からVccまで振れる）、第１図の如きフイード
バツク用のpMOSトランジスタを設ける必要はな
い。
書込時は切換電源Vpp*がVpp電位（例えば
12.5V）に設定されている。デコード信号RD1〜
RDnが全て“Ｈ”のときにはNAND回路１０の
出力は“Ｌ”になり、いずれか１個が“Ｌ”のと
きには“Ｈ”になる。このとき、NAND回路１
０とCMOSインバータ２０の間にはトランスフ
アーゲートが挿入されていないので、CMOSイ
ンバータ２０の入力点の電位は接地電位からVpp
電位（例えば12.5V）にまで振れる。従つて、
CMOSインバータ２０に直流電流が流れてしま
うことはなく、またpMOSトランジスタ１のドレ
インから基板に電流が流れることもない。また、
書込時には信号が“Ｌ”（接地電位）でイン
バータ８の出力は“Ｈ”（＝Vcc）になつている
ため、pMOSトランジスタ１の相互コンダクタン
スgmは読出時より若干増大するだけなので、
NAND回路１０の出力の“Ｌ”の電位は読出時
とほとんど変ることがない。
12.5V）に設定されている。デコード信号RD1〜
RDnが全て“Ｈ”のときにはNAND回路１０の
出力は“Ｌ”になり、いずれか１個が“Ｌ”のと
きには“Ｈ”になる。このとき、NAND回路１
０とCMOSインバータ２０の間にはトランスフ
アーゲートが挿入されていないので、CMOSイ
ンバータ２０の入力点の電位は接地電位からVpp
電位（例えば12.5V）にまで振れる。従つて、
CMOSインバータ２０に直流電流が流れてしま
うことはなく、またpMOSトランジスタ１のドレ
インから基板に電流が流れることもない。また、
書込時には信号が“Ｌ”（接地電位）でイン
バータ８の出力は“Ｈ”（＝Vcc）になつている
ため、pMOSトランジスタ１の相互コンダクタン
スgmは読出時より若干増大するだけなので、
NAND回路１０の出力の“Ｌ”の電位は読出時
とほとんど変ることがない。
第３図は本発明の他の実施例の回路図である。
NAND回路１０とCMOSインバータ２０の間に
イントリンシツク型nMOSトランジスタ９を挿入
し、CMOSインバータ２０の出力２０を入力側
に帰還するpMOSトランジスタ６を設ける。
pMOSトランジスタ６には切換電源Vpp*を供給
し、イントリンシツク型nMOSトランジスタ９の
ゲートには切換電源Vpp*を入力する。
NAND回路１０とCMOSインバータ２０の間に
イントリンシツク型nMOSトランジスタ９を挿入
し、CMOSインバータ２０の出力２０を入力側
に帰還するpMOSトランジスタ６を設ける。
pMOSトランジスタ６には切換電源Vpp*を供給
し、イントリンシツク型nMOSトランジスタ９の
ゲートには切換電源Vpp*を入力する。
次に、第３図に示す実施例の動作を説明する。
読出時は第２図の実施例と同様に動作し、
CMOSインバータ２０の入力点の電位は接地電
位からVcc電位まで振れる。
CMOSインバータ２０の入力点の電位は接地電
位からVcc電位まで振れる。
書込時には、PGM信号によつてpMOSトラン
ジスタ１のゲートはVcc電位になり、相互コンダ
クタンスgmが読出時に比べて若干増大するだけ
であるため、“Ｌ”の電位は読出時にほぼ等しい
値となる。また、イントリンシツク型nMOSトラ
ンジスタ９からなるトランスフアーゲートによつ
てNAND回路１０とCMOSインバータ２０が分
離されているため、書込時の直流電流がCMOS
インバータ２０に流れたり、NAND回路１０に
流れたりすることはない。
ジスタ１のゲートはVcc電位になり、相互コンダ
クタンスgmが読出時に比べて若干増大するだけ
であるため、“Ｌ”の電位は読出時にほぼ等しい
値となる。また、イントリンシツク型nMOSトラ
ンジスタ９からなるトランスフアーゲートによつ
てNAND回路１０とCMOSインバータ２０が分
離されているため、書込時の直流電流がCMOS
インバータ２０に流れたり、NAND回路１０に
流れたりすることはない。
第３図に示す実施例では、電流の流れる
NAND回路系と電流の流れないインバータ系が
トランスフアーゲートにより分離されているた
め、NAND回路系のVpp*電源とインバータ系の
Vpp*電源を別々に設けておくことにより、イン
バータ系のVpp*電源の電流による電圧降下を少
なくし、所望の電圧のデコード出力を得ることが
できる。
NAND回路系と電流の流れないインバータ系が
トランスフアーゲートにより分離されているた
め、NAND回路系のVpp*電源とインバータ系の
Vpp*電源を別々に設けておくことにより、イン
バータ系のVpp*電源の電流による電圧降下を少
なくし、所望の電圧のデコード出力を得ることが
できる。
なお、イントリンシツク型nMOSトランジスタ
９の基板バイアス効果が無視できる程度ならば、
フイードバツク用のpMOSトランジスタ６を省く
ことができる。
９の基板バイアス効果が無視できる程度ならば、
フイードバツク用のpMOSトランジスタ６を省く
ことができる。
上記の如く本発明によれば、デコード信号を入
力するNAND回路の出力信号を、信号レベルを
落すことなくドライブ用のインバータに入力する
ことができる（トランスフアーゲートの基板バイ
アス効果による電位降下をなくすことにより）た
め、デコーダ回路としてのスイツチング速度を高
めることができ、かつフイードバツクループを通
じる過渡的な消費電流を少なくすることのできる
半導体回路が得られる。また、トランスフアーゲ
ート用およびフイードバツク用のMOSトランジ
スタを省くことができるので、一回路あたりの素
子数を減少させて集積度を高めることが可能にな
る。
力するNAND回路の出力信号を、信号レベルを
落すことなくドライブ用のインバータに入力する
ことができる（トランスフアーゲートの基板バイ
アス効果による電位降下をなくすことにより）た
め、デコーダ回路としてのスイツチング速度を高
めることができ、かつフイードバツクループを通
じる過渡的な消費電流を少なくすることのできる
半導体回路が得られる。また、トランスフアーゲ
ート用およびフイードバツク用のMOSトランジ
スタを省くことができるので、一回路あたりの素
子数を減少させて集積度を高めることが可能にな
る。
第１図は従来装置の一構成例の回路図、第２図
は本発明の一実施例の回路図、第３図は本発明の
他の実施例の回路図である。 １０…NAND回路、２０…CMOSインバータ、
RD1〜RDn…デコード信号、WL…デコード出力
信号、PGM…書込制御信号。
は本発明の一実施例の回路図、第３図は本発明の
他の実施例の回路図である。 １０…NAND回路、２０…CMOSインバータ、
RD1〜RDn…デコード信号、WL…デコード出力
信号、PGM…書込制御信号。
Claims (1)
- 【特許請求の範囲】 １ 所定の書込制御信号をゲートに入力する常時
導通状態のｐチヤンネルMOSトランジスタ、お
よび該ｐチヤンネルMOSトランジスタに直列接
続され所定のデコード信号を各々のゲートに入力
する複数のｎチヤンネルMOSトランジスタを有
するNAND回路と、 該NAND回路の出力にもとづいてデコード出
力信号を発するMOSインバータと、 読出時には電圧供給電源電位Vccに設定され、
書込時にはより高電位の書込電源電位Vppに設定
される切換電源Vpp*とを備え、前記ｐチヤンネ
ルMOSトランジスタおよびMOSインバータには
前記切換電源Vpp*が供給されるようにした半導
体回路。 ２ 所定の書込制御信号は、書込時に電圧供給電
源電位Vccになり、読出時には接地電位になる特
許請求の範囲第１項記載の半導体回路。 ３ 所定の書込制御信号をゲートに入力する常時
導通状態のｐチヤンネルMOSトランジスタ、お
よび該ｐチヤンネルMOSトランジスタに直列接
続され所定のデコード信号を各々のゲートに入力
する複数のｎチヤンネルMOSトランジスタを有
するNAND回路と、 該NAND回路の出力にもとづいてデコード出
力信号を発するMOSインバータと、 前記NAND回路およびMOSインバータの間に
挿入されたイントリンシツク型MOSトランジス
タと、 読出時には電圧供給電源電位Vccに設定され、
書込時にはより高電位の書込電源電位Vppに設定
される切換電源Vpp*とを備え、前記ｐチヤンネ
ルMOSトランジスタおよびMOSインバータには
前記切換電源Vpp*が供給され、前記イントリン
シツク型MOSトランジスタのゲートには前記切
換電源Vpp*が入力されるようにした半導体回路。 ４ 所定の書込制御信号は、書込時に電圧供給電
源電位Vccになり、読出時には接地電位になる特
許請求の範囲第３項記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250593A JPS60140598A (ja) | 1983-12-28 | 1983-12-28 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250593A JPS60140598A (ja) | 1983-12-28 | 1983-12-28 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140598A JPS60140598A (ja) | 1985-07-25 |
| JPS6325438B2 true JPS6325438B2 (ja) | 1988-05-25 |
Family
ID=17210193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250593A Granted JPS60140598A (ja) | 1983-12-28 | 1983-12-28 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140598A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62175999A (ja) * | 1986-01-29 | 1987-08-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH0728640Y2 (ja) * | 1988-04-07 | 1995-06-28 | 三菱電機株式会社 | 半導体集積回路装置 |
| JP2000048563A (ja) * | 1998-07-30 | 2000-02-18 | Nec Corp | 半導体メモリ |
-
1983
- 1983-12-28 JP JP58250593A patent/JPS60140598A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60140598A (ja) | 1985-07-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |