JPH03253114A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は外部信号を入力する初段論理回路と、初段論理
回路の出力を次段に受渡す複数のインバータ回路とを具
備し、活性化信号がアクティブな時に活性化される半導
体装置に関する。

（従来の技術） 第５図は、この種の半導体装置の従来例を示す回路図、
第６図は第５図の従来例の動作を示す波形図である。

本従来例においては、初段論理回路がインバー＼ りＩＮｖｌとなっている。インバータＩＮＶ１はＰ型Ｍ
ＯＳトランジスタＱｐ　　（以降、トランジスタＱｐと
記す）と、Ｎ型ＭＯＳトランジスタＱＮ（以降、トラン
ジスタＱＮと記す〉とからなり、外部端子ＴＭに印加さ
れた信号φＩＮを入力し、節点ｖ１に出力している。イ
ンバータＩＮＶ２゜１ＮＶ３はバッファ回路として働き
、節点ｖ１の出力を順次節点Ｖ２　、Ｖ３に出力する。

回路のインバータＩＮＶ１の入力レベル判定閾値はＩＮ
ｖｌを構成するトランジスタＱｐ　、ＱＮ能力比で決め
られるが、半導体チップ内部の電源Ｖ　ｃｃ　＋グラン
ドＧＨＤ電位が変動すると、第６図に示すようにインバ
ータＩＮｖ１の入力レベル判定閾値も変動していた。

〔発明が解決しようとする課題〕

上述した従来の半導体装置は、初段論理回路に入力され
る外部入力信号が半導体チップ内部のＶｃｃ、ＧＮＤ電
位の変動の影響を受けないのに対し、初段論理回路の入
力判定閾値はその影響を受けて変動するので、第６図中
の矢印で示した時刻において、半導体チップ内部のＶｃ
ｃ、ＧＮＤ電位が変動する初段論理回路の入力レベル判
定動作に誤りが発生するという欠点がある。

本発明は、上記欠点に鑑み、Ｖｃｃ、ＧＮＤ電位の変動
があっても初段論理回路の入力判定ｍ値に誤りが発生し
ない半導体装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明の半導体装置は、 初段論理回路の出力を次段に受渡す複数のインバータの
うち奇数段めのいずれかのインバータの出力を入力する
ｍｉｉ補正用インバータと、前記活性化信号がアクティ
ブな時にのみ、閾値補正用インバータの出力端を前記初
段論理回路の出力端に接続するスイッチング回路とを有
する。

〔作用〕

Ｖｃｃ、ＧＮＤ電位の変動の原因である、回路動作を活
性化する活性化信号に同期して、Ｉｉ値補正回路が初段
論理回路の入力判定レベルの閾値を補正する。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の半導体装置の一実施例を示す回路図、
第２図、第３図は第１図の実施例の動作を示すタイムチ
ャートである。

本＊施例は第５図の従来例に、Ｐ型ＭＯ８Ｌ−ランジス
タＱ１とＮ型ＭＯＳトランジスタＱ４とからなるインバ
ータと、インバータの出力端側に挿入されたＰ型ＭＯＳ
トランジスタＱ２とＮ型ＭＯＳトランジスタＱ３とから
なる閾値補正回路■ｖ丁を付加したものである。

トランジスタＱ３のゲートには活性化信号であるデータ
アウトバッファ駆動信号（以降、駆動信号○Ｅと記す）
が印加され、トランジスタＱ２のゲートには駆動信号Ｏ
Ｅとは反対の論理レベルの駆動信号ＯＥが印加されてい
る。

次に第１図の実施例の動作について第２．第３図を参照
して説明する。

まず外部入力信号φＩＮがＬレベルの場合について説明
する（第２図）。

（ｉ）タイムの（Ｖｃｃ、ＧＮＤ電位の変動がない時） 駆動信号ＯＥはＬレベル、ＯＥは一レベルであり、デー
タアウトバッファは非活性化状態である。

したがってこの時チップ内のＶｃｃ、ＧＮＤ電位は変動
しない。また、外部入力信号φＩＮがし入力であるため
、節点ｖ２もしレベルである。

したがって節点ｖ２がゲートへ入力されているトランジ
スタＱ１はターンオンし、トランジスタＱ４はカットオ
フする。またＯＦ及びＯＥがゲートへ入力されているト
ランジスタＱ２及びＱ３は共にカットオフする。すなわ
ち、ａｉｍ補正回路は非活性化状態である。

（ｉ）タイム■（Ｖｃｃ、ＧＮＤ電位が変動する時）Ｏ
Ｆがロレベル、０ＥｆｆｉＬレベルになるとデータアウ
トバッファが活性化しＶｃｃ、ＧＮＤ電位が第２図のよ
うに大きく変動する。この時、ＯＥ及びＯＥがゲートへ
入力されるトランジスタＱ２及びトランジスタＱ３は共
にターンオンしＩＩ値補正回路ＶＶＴが活性化されるが
、外部入力信号φ！Ｎがしレベル入力の場合はタイムの
で述べたようにトランジスタＱ４がオフしているので初
段論理回路ＩＮ■１はＰチャンネルＭＯＳトランジスタ
の能力が大きくなったのと同等になり、ＩＮ■１の入力
レベル判定ｌＩ植は上昇方向に補正される。

（ｉｉｉ　）タイム◎（Ｖｃｃ、ＧＮＤ電位の変動がな
い時） ＯＥがＬレベル、ＯＥがロレベルになるとデータアウト
バッファは非活性化状態になり、チップ内のＶｃｃ、Ｇ
ＮＤ電位の変動はおさまる。したがってＯＥ及びＯＥが
ゲートへ入力されているトランジスタＱ２及びＱ３は共
にカットオフし閾値補正回路が非活性化状態に戻り、タ
イムのと同一の回路動作を行なう。

次に外部入力信号φＩＮがロレベルである場合について
説明する（第３図）。

（ｉ）タイムの（Ｖｃｃ、ＧＮＤ電位の変動がない時〉 外部入力信号φＩＮが口入力であるため、節点ｖ２もロ
レベルになる。したがって節点Ｖ２がゲートへ入力され
ているトランジスタＱ１がカットオフし、トランジスタ
Ｑ４がターンオンする。それ以外は第２図におけるタイ
ムのと同一の回路動作を行なう。

（ｉ）タイム■（Ｖｃｃ、ＧＮＤ電位が変動する時）Ｏ
ＥがＨレベル、ＯＥがＬレベルになってデータアウトバ
ッファが活性化されると閾値補正回路ＶＶＴが活性化さ
れるが、外部入力信号φＩＮがロレベルの場合はタイム
ので述べたようにトランジスタＱ１がカットオフしてい
るので初段論理回路ｌＮＶｔはＮチャンネルＭＯ８ｌ−
ランジスタの能力が大きくなったので同等となり１Ｎｖ
１の入力レベル判定同値は下降方向に補正される。

（ｉｉｉ　）タイム◎（Ｖｃｃ、ＧＮＤの変動がない時
）第２図におけるタイム◎と同一の回路動作を行なう。

第１図においては閾値補正回路はＰチャンネルトランジ
スタＱ１及びＱｌの２段積みとＮチャンネルトランジス
タＱ３及びＱ４の２段積みで構成されているが、これは
−例であって初段回路入力レベル判定閾値の補正量によ
り、本補正回路を構成するトランジスタ数及びトランジ
スタ能力は最適化する。また、第１図は初段論理回路が
インバータの例であるが、これはＮＯＲ，ＮＡＮＤ、そ
の他複合ゲートであっても同様である。

第４図は本発明の第２の実施例を示す回路図である。Ｉ
Ｎｖｌは初段回路のインバータ、ＩＮｖ２及びＩＮＶ３
はバッファ回路として動作するインバータであり、本発
明の初段回路閾値補正回路はＰチャンネルＭＯＳトラン
ジスタＱ１．ＱｌとＮチャンネルＭＯＳトランジスタＱ
３　、Ｑ４とから構成される。φＩＮは外部信号であり
、Ｑｌ及びＱ３のゲートにはＳＥｌ及びＳＥＩが入力さ
れる。ＳＥＩは半導体メモリにおいてセンスアンプの駆
動信号である。ＳＥｌはＳＥｌとは逆相の信号である。

半導体メモリにおいては、センスアンプが駆動する時も
チップ内のＶｃｃ、ＧＮＤ電位が大きく変動する。

第４図の第２の実施例の動作説明は第１の実施例の場合
のＯＦをＳＥｌにおきかえたもので省略する。

〔発明の効果〕

以上説明したように本発明は半導体チップ内のＶｃｃ、
ＧＮＤ電位を変動させる動作を活性化する活性化信号に
同期して閾値補正回路を動作されることにより、チップ
内のＶｃｃ、ＧＮＤが変動した場合に外部入力信号レベ
ルに応じて初段回路入力判定閾値を補正し、初段回路を
正常に動作させることができる効果がある。

【図面の簡単な説明】

第１図は本発明の半導体装置の一実施例を示す回路図、
第２図、第３図は第１図の実施例の動作を示すタイムチ
ャート、第４図は本発明の第２の実施例を示す回路図、
第５図（ａ）　、　（ｂ）は従来例を示す外観図および
詳細を示す回路図、第６図は第５図の従来例の動作を示
すタイムチャートである。 Ｑｌ、Ｑｌ　、Ｑｐ・・・ＰチャンネルＭＯ８ｌ−ラン
ジスタ、 Ｑ３　、Ｑ４．ＱＮ・・・ＮチャンネルＭＯＳトランジ
スタ、 Ｖｌ、Ｖ２　、Ｖ３・・・節点、 ＩＮＶｌ、ＩＮＶ２　、ＩＮＶ３−インバータ、ＶＴＴ
・・・閾値補正回路。 特許出卯人　　日本電気株式台ネを 代　理　人　　弁理士　内　ｙｌ　　　晋第 ４ 図 Ｅ　　０Ｅ （ａ） （ｂ） 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、外部信号を入力する初段論理回路と、初段論理回路
   の出力を次段に受渡す複数のインバータ回路とを具備し
   、活性化信号がアクティブな時に活性化される半導体装
   置において、 前記複数のインバータのうち奇数段めのいずれかのイン
   バータの出力を入力する閾値補正用インバータと、 前記活性化信号がアクティブな時にのみ、閾値補正用イ
   ンバータの出力端を前記初段論理回路の出力端に接続す
   るスイッチング回路とを有することを特徴とする半導体
   装置。