DE3934303C2

DE3934303C2 - Adreßdecoder für nichtflüchtige Speicher

Info

Publication number: DE3934303C2
Application number: DE3934303A
Authority: DE
Inventors: Hideki Arakawa
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-10-15
Filing date: 1989-10-13
Publication date: 2001-01-25
Anticipated expiration: 2009-10-14
Also published as: GB8923058D0; US5099143A; GB2226727A; DE3934303A1; US5039882A; GB2226727B

Description

Die Erfindung betrifft einen Adreßdecoder für nichtflüchti ge Speicher gemäß dem Oberbegriff des Anspruchs 1 bzw. 4, insbesondere einen Adreßdecoder, mit dem elektrisches Lö schen durch Anlegen einer negativen Spannung an ein Steuer gate mit schwimmendem (erdfreiem) Potential des nichtflüch tigen Speichers durchgeführt werden kann, wodurch (positi ve) Löcher in sein erdfreies Gate injiziert werden.

Die Erfindung betrifft weiterhin einen Adreßdecoder, der Einrichtungen zum Laden und MOS-Transistoren aufweist, de nen Adreßsignale zugeführt werden und an denen eine varia ble Versorgungsspannung anliegt, deren absoluter Wert bei einem Schreibvorgang größer ist als bei einem Lesevorgang.

Die Erfindung betrifft weiterhin eine Spannungs versorgungsschaltung gemäß dem Oberbegriff des Anspruchs 5 für einen Adreßdecoder und insbesondere eine Schaltung, die selektiv in Abhängigkeit von einem Steuersignal eine erste Spannung zur Verwendung für den Schreibvorgang oder eine zweite Spannung zur Verwendung für den Lesevorgang oder einen Standby-Betrieb erzeugt.

Bekannte Adreßdecoderschaltungen zur Verwendung mit Spei chern, in die elektrisch Daten mehrfach eingeschrieben werden können, wie z. B. EPROMs (electrically programmable read-only memory) oder E²PROMs (electrically erasable and programmabie read-only memory) erzeugen drei Ausgangspegel mit hoher Span nung (10 bis 30 V), einer mittleren Spannung (5 V) und einem Bezugspotential (0 V) im Gegensatz zu anderen Adreßdecodern für andere Speicher, wie z. B. statische RAMS, dynamische RAMs oder dergleichen. Ein weiteres Kennzeichen ist die Not wendigkeit, daß zur Ausführung eines Tests ein gesamter Aus wahlmode (bei dem sich sämtliche Ausgänge auf hohem Pegel befinden) oder ein Nichtauswahlmode (bei dem alle Ausgänge niedrigen Pegel führen) vorbereitet werden muß.

Die gegenwärtigen Anforderungen an eine Reduzierung der Anzahl von Komponenten in Adreßdecodern für EPROMs oder E²PROMs sind, insbesondere bei EPROMS, besonders hoch. Der Grund dafür liegt in der Tatsache, daß im Falle eines EPROM, bei dem ein Transistorfeld eine Kapazität von 1 M bits aufweist, es notwendig ist, die Decoderschaltung für eine Reihe auf einer Länge von 4 bis 5 µm unterzubringen. Die folgenden Betrachtungen sollen mit Bezug auf die in der Vergangenheit erzielten Fortschritte bei der Integration von Adreßdecoderschaltungen für solche EPROMs oer E²PROMs ange stellt werden. Fig. 5 zeigt eine Adreßdecoderschaltung nach dem Stand der Technik, wie sie in der JP-Patent publikation Nr. 63 (1988)-22396 veröffentlicht ist. In dieser Schaltung bedeuten Q1 bis Qn n-Kanal-MOS-Transistoren, die in Serie geschaltet sind und an denen Adreßsignale A1 bis An als Eingangssigna le anliegen. Der Sourceanschluß des MOS-Transistors Q1 ist geerdet. Mit Qℓ ist ein p-Kanal-MOS-Transistor zum Laden bezeichnet, dessen Source- und hinterer Gateanschluß mit dem Anschluß einer Spannungsversorgung Vcc, und dessen Drainanschluß mit dem anderen Ende (Drainanschluß des MOS-Transistors Qn) der aus den MOS-Transistoren Q1 bis Qn bestehenden Serienschaltung verbunden ist. Dieser Knotenpunkt dient als Ausgang des De coderteils (logischer Gateteil) des Adreßdecoders, wobei das dort abgegebene Ausgangssignal über einen n-Kanal-MOS- Transistor Qt, der als Übertragungsgate dient, zu einem aus einem MOS-Inverter bestehenden Pufferschaltkreis Bu geführt wird. Die Pufferschaltung Bu arbeitet mit hoher Versor gungsspannung (Schreibspannung) Vpp von z. B. 10 bis 30 V während des Schreibvorgangs oder mit normaler Versorgungs spannung Vcc von z. B. 5 V während jedes anderen Betriebs zustands. Mit Qf ist ein p-Kanal-MOS-Transistor zum Pegel anheben bezeichnet, an dessen Source- und hinterem Gatean schluß die Schreibspannung Vpp während eines Schreibvor gangs oder die normale Versorgungsspannung Vcc während je des anderen Betriebszustands anliegt. An der Gateelektrode liegt der Ausgang der Pufferschaltung Bu an, der Drainan schluß ist mit dem Eingang der Pufferschaltung Bu verbun den. Der als Übertragungsgate dienende MOS-Transistor Qt verhindert das Fließen eines großen Stroms von dem Anschluß (Vpp/Vcc) für verschiedene Spannungsversorgungen über den MOS-Transistor Qf und den MOS-Transistor Qℓ zum Laden zu dem Anschluß (Vcc) für normale Spannungsversorgung. In Fig. 6 ist ein anderer bekannter Adreßdecoder gezeigt, der so ausgelegt ist, daß der MOS-Transistor Qt entfallen kann und der gegenüber der oben erwähnten JP-Patentpublikation Nr. 63 (1988)-22396 als verbesserte Erfindung zu betrachten ist. Bei diesem Adreßdecoder ist das hintere Gate des MOS- Transistors Qℓ anstatt mit dem Anschluß (Vcc) für normale Versorgungsspannung mit dem Anschluß (Vpp/Vcc) für variable Versorgungsspannung verbunden, und die Gateelektrode ist zu dem Drainanschluß des MOS-Transistors Qℓ zum Laden geführt, ohne geerdet zu sein. Bei dieser Anordnung werden, auch wenn der Eingang des Puffers Bu sich auf dem Pegel einer Schreibspannung Vpp während eines Schreibvorgangs durch den MOS-Transistor Qf zum Pegelanheben befindet, sowohl das hintere Gate als auch die Gateelektrode des MOS-Transistors Qℓ zum Laden auf den Pegel ihrer Schreibspannung Vpp ge legt, so daß die Potentialdifferenz zwischen dem hinteren Gate und der Gateelektrode zu Null wird, während die Gate- Source-Spannung des MOS-Transistors Qℓ auf Null reduziert wird. (In dem Falle, in dem der Transistor Qℓ so betrieben wird, daß der Strom darin in umgekehrter Richtung wie in diesem Beispiel fließt, wirkt die Region (gewöhnlich der Drainanschluß des Transistors Qℓ, der mit dem n-Kanal-MOS- Transistor des Adreßeingangs verbunden ist) als Source, nicht als Drain.) Folglich wird der als Anreichungstyp ar beitende MOS-Transistor Qℓ gesperrt, um das Fließen von un nötigem Strom von dem variablen Spannungsversorgungsan schluß zu dem normalen Spannungsversorgungsanschluß zu ver hindern. Der als Übertragungsgate verwendete MOS-Transistor Qt kann deshalb als überflüssig betrachtet werden, so daß die Anzahl der erforderlichen Elemente um eines pro Adreß decoderschaltung reduziert wird. In dieser Hinsicht ist die Adreßdecoderschaltung gemäß Fig. 6 derjenigen von Fig. 5 überlegen.

Fig. 7 zeigt eine weitere bekannte Adreßdecoderschaltung mit weiter verringertem Umfang, die in "1955 ISSCC Digest", Seiten 166 bis 167 veröffentlicht wurde. Bei dieser Schal tung wird der Ausgang der aus MOS-Transistoren Q1 bis Qn für Adreßeingänge und einem MOS-Transistor Qℓ zum Schreiben bestehenden Schaltung direkt zu einem Puffer Bu geführt, wobei ein Depletion-Mode-MOS-Transistor Qt zwischen den Puffer Bu und eine Wortleitung WL einer Speicherzellenan ordnung geschaltet ist. Weiterhin ist ein Polysilicium-p-Ka nal-MOS-Transistor zwischen den Anschluß (Vpp/Vcc) für va riable Versorgungsspannung und die Wortleitung WL geschal tet. Sowohl der MOS-Transistor Qt als auch der Polysilicium- MOS-Transistor erhalten an ihren Gateelektroden ein Signal, das durch Invertieren eines Programmiersignals PGM erzeugt wird. Bei diesem bekannten Adreßdecoder ist der Puffer Bu nicht mit dem Anschluß für variable Spannungsversorgung, sondern mit dem Anschluß Vcc für normale Spannungsversor gung verbunden. Der Schreibbetrieb wird über den Polysili cium-p-Kanal-MOS-Transistor durchgeführt.

Auch wenn so ein Adreßdecoder im Hinblick auf die Integra tionsdichte weiter verbessert ist, benötigt man einen Deple tion-Mode-MOS-Transistor Qt, was folglich eine zusätz liche Maske erforderlich macht mit dem Nachteil einer Ver größerung der Anzahl der Herstellungsschritte und damit auch der Produktionskosten. Weiterhin hat der zur Durchführung des Schreibbetriebs verwendete Polysilicium-MOS- Transistor einen größeren Durchgangswiderstand, was einer Be schleunigung der Arbeitsgeschwindigkeit im Wege steht.

Die Fig. 8 zeigt eine weitere bekannte Adreßdecoderschal tung, bei der eine variable Spannungsversorgung Vpp/Vcc an einem aus MOS-Transistorn Q1 bis Qn für Adreßeingänge und einem MOS-Transistor Qℓ zum Laden bestehenden logischen Gateabschnitt anliegt. Dieses Beispiel ist in "1988 ISSCC Digest", Seiten 120 bis 121 veröffentlicht. Wie bei den obigen Ausführungsformen ist der Sourceanschluß des MOS- Transistors Qℓ zum Laden mit dem Anschluß (Vpp/Vcc) für va riable Spannungsversorgung in derselben Weise verbunden wie der Spannungsversorgungsanschluß des Puffers Bu, so daß keine Potentialdifferenz zwischen den zwei Versorgungsan schlüssen auftritt. Folglich ist ein Übertragungsgate nicht notwendig. Da weiterhin das. Heraufsetzen des Pegels durch den MOS-Transistor Qℓ zum Laden bewirkt werden kann, braucht kein weiterer MOS-Transistor zu diesem Zweck vorge sehen zu werden. Die Adreßdecoderschaltung gemäß Fig. 8 er fordert demgemäß die geringste Anzahl von Bauelementen, so daß damit gegebenenfalls die größte Integrationsdichte er zielt werden kann.

Keiner der bekannten, oben beschriebenen Adreßdecoder ist jedoch zur Ausführung des elektrischen Löschens eines nichtflüchtigen Speichers geeignet. Da bisher das elektri sche Löschen eines EPROMs als unmöglich betrachtet wurde, erfolgte das Löschen beim Kunden durch Bestrahlung mit ul traviolettem Licht.

In der JP-A-62 (1987)-318172 ist ein verbesserter nicht- flüchtiger Speicher offenbart, dessen Aufbau dem eines EPROMs gleicht und der trotzdem elektrisch gelöscht werden kann. Das hauptsächliche Merkmal dieser Erfindung liegt in der Injektion positiver Löcher in ein schwimmendes Gate zur Durchführung des Löschens durch Anlegen einer negativen Spannung an ein Steuergate. Das Prinzip des Löschvorgangs ist darauf begründet, daß beim Anlegen einer negativen Spannung an das Steuergate die Sperrspannung des Gateüber gangs verringert wird und das Anlegen einer Drainspannung in diesem Zustand einen Durchbruch in der Umgebung des Drain unmittelbar unter dem schwimmenden Gate verursacht. Die bei diesem Durchbruch erzeugten Löcher werden dann durch ein elektrisches Feld in das schwimmende Gate inji ziert, wobei das elektrische Feld durch die an das Steuer gate angelegte negative Spannung erzeugt wird, so daß die gewünschte Löschung stattfindet. Weiterhin sind mit der obigen Erfindung eine Reihe von Vorteilen erzielbar, wie z. B. ein bitweises Löschen durch Anlegen einer negativen Spannung an nur eine Wortleitung WL (ausgewählte Wortlei tung). Es können folglich die Erfordernisse zur Entwicklung eines verbesserten EPROM-Adreßdecoders festgelegt werden, die erfüllt sein müssen, um elektrisches Löschen durchfüh ren zu können. Eine Adreßdecoderschaltung, die diese Anfor derungen erfüllt, ist in der oben genannten Patentanmeldung offenbart. Fig. 9 zeigt MOS-Transistoren für Adreßeingänge als Teil einer solchen Schaltung.

In Fig. 9 bezeichnet Q4 bis Q7 n-Kanal-MOS-Transistoren für Adreßeingänge, Q8 einen p-Kanal-MOS-Transistor, der zum Laden der Transistoren Q4 bis Q7 dient. Das Ausgangssignal V_N1 eines aus den Transistoren Q4 bis Q8 bestehenden Deco derteils wird durch einen aus Transistoren Q9 und Q10 be stehenden CMOS-Inverter invertiert und dann über einen MOS- Transistor Q11 und einen p-Kanal-MOS-Transistor Q1 zu einer Wortleitung WL übertragen. Der Transistor Q11 wird mit ei nem invertierten Löschsignal angesteuert und während des Löschvorgangs gesperrt, während jeder anderen Betriebsart ist er durchgeschaltet. Mit Q12 ist ein MOS-Transistor be zeichnet, der zwischen dem Knotenpunkt der Transistoren Q11 und Q1 sowie dem Ausgangspunkt des aus den Transistoren Q4 bis Q8 bestehenden Decodierteils geschaltet ist. Dieser Transistor Q12 wird durch das Löschsignal in der Weise an gesteuert, daß er während eines Löschvorgangs durchgeschal tet ist und zum Invertieren einer logischen Spannung V_N2 dient.

Weiterhin sind Transistoren Q14 und Q15 gezeigt, die einen CMOS-Inverter zur Invertierung der Spannung V_WL der Wort leitung WL bilden, wobei der Ausgang dieses CMOS-Inverters an den Gateanschluß eines p-Kanal-MOS-Transistors Q13 ge legt ist, der zwischen einem Anschluß (Vpp/Vcc) für variab le Spannungsversorgung und der Wortleitung WL geschaltet ist. Die aus den Transistoren Q13 bis Q15 bestehende Schal tung schaltet selektiv die Spannung auf der Wortleitung WL während eines Schreibvorgangs auf Vpp bzw. auf Vcc während eines Lesevorgangs.

Weiterhin sind Transistoren Q2 und Q3 gezeigt, die zur Er zeugung einer negativen Spannung eine "Ladungspumpe" bil den sowie ein Kondensator C1 zu demselben Zweck. Der Er dungsanschluß der "Ladungspumpe" ist über einen MOS-Transi stor Q16 geerdet, der von dem Löschsignal angesteuert wird. Mit NOR1 ist eine NOR-Schaltung bezeichnet, an deren einem Eingangsanschluß ein Löschpuls und an ihrem anderen Ein gangsanschluß die Spannung V_WL der Wortleitung WL anliegt und deren Ausgangsanschluß mit einem Anschluß des Kondensa tors C1 verbunden ist, der teilweise die "Ladungspumpe" bildet. Streng genommen enthält Fig. 9 ebenfalls eine Schaltung zur Erzeugung einer negativen Spannung zusätzlich zu der Adreßdecoderschaltung.

In der im folgenden dargestellten Tabelle 1 sind die an den Knotenpunkten während der einzelnen Betriebszustände auf tretenden Spannungen aufgeführt:

Tabelle 1

Es bedeuten:

Sel: Auswahl; Non-sel: Nichtauswahl; Vpp/Vcc: Anschluß für Vpp/Vcc einer Reihe, z. B. Vpp = 12,5 V, Vcc = 5 V; Source: Sourceanschluß eines Speicherzellenbereichs; Vthp: Schwell wertspannung eines p-Kanal-MOS-Transistors Trl; ⊖ (ein von einem Kreis umschlossenes Minuszeichen): eine negative Spannung; F1: erdfrei; eine Spannung von 5 V kann anstelle des erdfreien Potentials angelegt werden.

In der Zeilendecoderschaltung gemäß Fig. 9 ist während ei nes Löschbetriebs der Transistor Q11 gesperrt und der Tran sistor Q12 durchgeschaltet, so daß die logischen Pegel in vers zu denen in jeder anderen Betriebsart sind. Die Span nung V_N2 wird in einem Auswahlmode auch 0 V, in einem Nichtauswahlmode auf -5 V gesetzt, wobei die Spannung V_WL der Wortleitung WL im Auswahlmode einen negativen Wert ha ben kann.

Fig. 13 zeigt eine weitere bekannte Adreßdecoderschaltung, bei der eine variable Versorgungsspannung Vpp/Vcc an einen aus MOS-Transistoren Q1 bis Qn für Adreßeingänge und einen MOS-Transistor Qℓ zum Laden bestehenden logischen Gateab schnitt angelegt ist. Dieses Beispiel ist in "1988 ISSCC Digest", Seiten 120 bis 121 veröffentlicht. Entsprechend dem obigen Beispiel ist der Sourceanschluß des MOS-Transistors Qℓ zum Laden mit dem variablen Spannungsversorgungsanschluß (Vpp/Vcc) in derselben Weise wie der Spannungsversorgungs anschluß des Puffers Bu verbunden, so daß die leistungsver brauchende Pegelumsetzfunktion durch den MOS-Transistor Qℓ zum Laden durchgeführt werden kann. Es ist folglich nicht notwendig, einen weiteren MOS-Transistor zum Umsetzen vor zusehen. Weiterhin tritt keine Potentialdifferenz zwischen dem Spannungsversorgungsanschluß des Puffers Bu und dem Spannungsversorgungsanschluß des MOS-Transistors zum Lagen auf, so daß kein Strom zwischen diesen Anschlüssen fließt. Folglich ist auch kein Übertragungsgate erforderlich. Der in Fig. 13 gezeigte Adreßdecoder erfordert folglich die ge ringste Anzahl von Elementen und ist in diesem Punkt den anderen Ausführungsformen überlegen.

Bei nichtflüchtigen Speichern wie z. B. PROMs, EPROMs oder dergleichen, ist es notwendig, während des Schreibens eine Spannung Vpp (z. B. 12 V) an die Wortleitung eines Spei cherzellenbereichs anzulegen, die höher ist als die normale Spannungsversorgung Vcc (z. B. 5 V). Es ist deshalb üblich, in einem nichtflüchtigen Speicher eine Spannungsversor gungsschaltung vorzusehen, an der beide Spannungen Vcc und Vpp anliegen und die selektiv während eines Schreibbetriebs Vpp bzw. in jedem anderen Betriebszustand wie z. B. Lesen oder Standby Vcc abgibt.

Fig. 18 zeigt ein erstes bekanntes Beispiel einer solchen Spannungsversorgungsschaltung, bei der bei Abgabe der Span nung Vpp bei Schreibbetrieb diese mittels eines Spannungs multiplizierers angehoben und dann über einen MOS-Transi stor Qa abgegeben wird. Diese Technik ist in William ip et al. "256 Kb CMOS EPROM", ISSCC 84 DIGEST, Seiten 138 bis 139 (insbesondere dortige Fig. 2) veröffentlicht. Die Ver vielfachung der Versorgungsspannung Vpp bewirkt, daß eine Pegelverringerung aufgrund der Schwellwertspannung des MOS- Transistors Qa verhindert wird. In obigem Beispiel wird ei ne Schreibspannung von 17 V durch Anheben einer Versor gungsspannung Vpp von 12 V erzeugt. In der Schaltung, in der die Lesespannung Vcc über einen MOS-Transistor Qb abge geben wird, hat ein an dem Gate des MOS-Transistors Qb an liegendes Steuersignal (invertiertes Signal des Schreibbe fehlssignals PGM) denselben Pegel wie die Versorgungsspan nung Vcc. Es tritt folglich eine Pegelverringerung entspre chend der Schwellwertspannung auf, wobei die Ausgangsspan nung Vcc - Vth wird (wobei Vth die Schwellwertspannung des MOS-Transistors Qb ist).

Fig. 19 zeigt ein zweites bekanntes Beispiel einer solchen Spannungsversorgungsschaltung, bei der ein Schreibbefehls signal PGM vom Vcc-Pegel zum Vpp-Pegel umgesetzt und dann an den Gateanschluß eines MOS-Transistors Qa angelegt wird. Dieses Verfahren ist in S. Tanaka et al., "A Programmable 256 B CMOS EPROM With On Chip Test Circuits", ISSCC 84 DIGEST, Seiten 148 bis 149 (insbesondere dortige Fig. 5) offenbart. Zum Invertieren des Signals PGM sind MOS-Transi storen Qc und Qd vorgesehen, die einen CMOS-Inverter bil den; ein MOS-Transistor Qe dient als Übertragungsgate; die CMOS-Transistoren Qf und Qg bilden einen Pegelkonverter; ein MOS-Transistor Qh dient zum Pegelanheben. Bei dieser Spannungsversorgungsschaltung wird das an den MOS-Transi stor Qa angelegte Steuersignal PGM vom Vcc-Pegel zum Vpp- Pegel mittels eines Pegelkonverters umgesetzt, so daß die Schaltgeschwindigkeit erhöht werden kann. Bezüglich jeder der Spannungen Vpp und Vcc tritt jedoch eine Pegelverringe rung entsprechend der Schwellwertspannung der MOS-Transi storen Qa und Qb auf.

Bei einem dritten bekannten Beispiel gemäß Fig. 20 sind MOS-Transistoren Qa und Qb zum Erzeugen der Spannungen Vpp und Vcc vom p-Kanaltyp anstelle des n-Kanaltyps vorgesehen, so daß keine Pegelverringerung entsprechend der Schwell wertspannung der MOS-Transistoren Qa und Qb auftritt. Diese Technik ist in Hideharu Toyomoto et al., "Fast CMOS EPROM of Low Power Consumption with Large Capacity of 138 Kbits", Mitsubishi Technical Report, Vol. 59, Nr. 3, 1985, Seiten 61 bis 64 (insbesondere dortige Fig. 4) offenbart. In der obigen Spannungsversorgungsschaltung ist jeder der MOS- Transistoren Qa und Qb (sowie der n-Kanal-MOS-Transistor Qb') durch Flip-Flop-Schaltungen FF1 und FF2 gesteuert.

Fig. 21 zeigt ein viertes bekanntes Beispiel einer Span nungsversorgungsschaltung, bei der eine Versorgungsspannung Vpp durch Spannungsvervielfachung (Ladungspumpe) ähnlich dem vorhergehenden Beispiel der Fig. 18 angehoben wird. Es ist folglich möglich, die Pegelreduktion aufgrund der Schwellwertspannung des MGS-Transistors Qa zu verhindern. Eine während des Schreibens betriebene Ladungspumpe CP ist nahe dem Gate des MOS-Transistors Qb angeordnet, an dem ein Steuersignal anliegt und der eine Ausgangsspannung Vcc er zeugt. Während des Lesens wird der Pegel des zu dem Gate des MOS-Transistors Qb geführten Steuersignals auf einen Wert angehoben, der um mehr als der Wert der Schwellwert spannung über der. Spannungsversorgung Vcc liegt, so daß die Spannung Vcc ohne Pegelverluste aufgrund der Schwellwert spannung abgegeben werden kann.

Das Beispiel der Fig. 9 zeigt eine Adreßdecoderschaltung für ein PROM, mit der elektrisches Löschen durchgeführt werden kann. In bezug auf die Möglichkeit elektrischen Lö schens unterscheidet sich dieses Beispiel von jedem der in den Fig. 5 bis 8 gezeigten. Dieser Adreßdecoder hat jedoch weiterhin den Nachteil, daß die Anzahl der Komponenten sehr groß ist.

Im Unterschied zu den Beispielen der Fig. 6 und 7, bei de nen der Decodierteil aus MOS-Transistoren des 5 Volt-Sy stems aufgebaut wurde, ist die Adreßdecoderschaltung gemäß Fig. 13 so ausgelegt, daß die den Decodierteil bildenden MOS-Transistoren Qℓ, Qn usw. solche für das Vpp (12 V)-Sy stem sind. Bei den MOS-Transistoren des 12 Volt-Systems muß die Gatelänge im Vergleich zu denen des 5 Volt-Systems zur Bildung einer LDD-Struktur vergrößert werden.

Weiterhin muß aufgrund des während des Schreibens in einem MOS-Transistor Qℓ zum Laden fließenden hohen Stroms der Ka nal jedes den Decodierteil bildenden MOS-Transistors im Vergleich zu denen der in den Fig. 5 bis 7 gezeigten Adreß decoderschaltungen verbreitert werden. Das bedeutet, daß die Gate-Sourcespannung V_GS des MOS-Transistors Qℓ, zum La den -12 V bei der variablen Versorgungsspannung von 12 V beträgt und sich auf 5 V ändert, wenn die Versorgungsspan nung 5 V ist. Vergleicht man folglich die durch Subtraktion der Schwellwertspannung (z. B. 1 V) des MOS-Transistors Qℓ von dieser Gate-Sourcespannung V_GS erhaltenen Werte, so ist deren Verhältnis 11 : 4 (12-1 : 5-1). Da der in dem Transistor Qℓ fließende Strom im wesentlichen proportional zu dem Qua drat des durch Subtraktion der Schwellwertspannung von der Gate-Sourcespannung V_GS erhaltenen Werts ist, wird das Ver hältnis der darin fließenden Ströme 121 : 16. Daraus folgt, daß der während des Schreibens fließende Strom im wesentli chen den 7,5-fachen Wert des während des Lesens fließenden Stroms erreicht. Folglich muß bei einem Auswahlbetrieb wäh rend des Schreibens der Pegel durch die MOS-Transistoren Q1 bis Qn für Adreßeingänge verringert werden, und zwar am Eingangspunkt des Puffers Bu, der mit einem Strom beauf schlagt wird, der 7,5-mal größer ist als der Strom beim Le sen. Folglich muß der Kanal jedes MOS-Transistors Q1 bis Qn um ein Vielfaches weiter sein als der jedes der in den Fig. 5 bis 7 gezeigten MOS-Transistoren Q1 bis Qn. Andernfalls kann eine hohe Arbeitsgeschwindigkeit nicht erzielt werden.

Es ist folglich notwendig, die Abmessungen der den Deco dierteil der in Fig. 13 gezeigten Adreßdecoderschaltung bildenden MOS-Transistoren zu vergrößern, so daß die ge wünschte hohe Integrationsdichte trotz einer zahlenmäßigen Verringerung der einzelnen Komponenten nicht erzielt werden kann.

Weiterhin ist eine extreme Vergrößerung des in dem MOS- Transistor Qℓ zum Laden fließenden Stroms während des Schreibbetriebs nicht gewünscht, da dieses zu einer Erhö hung des Leistungsverbrauchs führt, sowie ein Ansteigen der Spannung mit geringem Pegel am Eingangspunkt des Puffers Bu mit sich bringt, da ein solches Ansteigen zu einem Leck strom in dem Puffer Bu führt.

Bei der in Fig. 18 gezeigten Spannungsversorgungsschaltung wird das Steuersignal für die vervielfachte Versorgungs spannung Vpp zu den Drain- und Sourceanschlüssen des MOS- Transistors Qa geführt, so daß dort die Schreibspannung Vpp erzeugt wird. Die gewünschte hohe Schreibspannung Vpp kann folglich erzeugt werden, ohne daß eine Pegelreduktion des MOS-Transistors Qa verursacht wird. Da jedoch der während des Schreibens fließende Ladestrom (der zum Laden einer Wortleitung erforderliche Strom) direkt in der Spannungs vervielfachungseinrichtung (Ladungspumpe) fließt, muß die Schaltung zum Anheben große Kapazität und große Abmessungen aufweisen. Der Leistungsverbrauch in dem Spannungsverviel facher erhöht sich folglich auf einen nicht mehr zu ver nachlässigenden Wert. Es entstehen folglich Probleme bei der Spannungsversorgungsschaltung gemäß Fig. 18 in der Wei se, daß der Spannungsvervielfacher mit dem gesamten, wäh rend des Schreibbetriebs fließenden Ladestroms beaufschlagt werden muß. Der MOS-Transistor Qb zum Erzeugen der Lese spannung Vcc empfängt die Versorgungsspannung Vcc an seinem Drainanschluß, wobei der Signalpegel an seinem Gate den gleichen Pegel wie der der Versorgungsspannung Vcc er reicht, so daß die abgegebene Spannung einer Pegelreduktion entsprechend der Schwellwertspannung des MOS-Transistors Qb im Vergleich zu der Versorgungsspannung Vcc unterliegt. Das heißt, daß mit Bezug auf die Lesespannung Vcc keine Vor richtung für den Pegelverlust aufgrund der Schwellwertspan nung des MOS-Transistors vorbereitet ist.

In der in Fig. 19 gezeigten Spannungsversorgungsschaltung ist kein Spannungsvervielfacher vorgesehen und bezüglich der Versorgungsspannung Vpp wird ein an den Gateanschluß des MOS-Transistors Qa angelegtes Steuersignal PGM nur von dem Vcc-Pegel zu dem Vpp-Pegel umgesetzt. Die abgegebene Schreibspannung wird folglich um einen der Schwellwertspan nung des MOS-Transistors Qa entsprechenden Wert niedriger als die angelegte Versorgungsspannung Vpp. Das heißt, es ist überhaupt keine Vorrichtung zum Zuführen einer program mierten Versorgungsspannung von einer externen Schaltung zu dem Steuergate vorgesehen, um die Effektivität des Schrei bens ohne eine Pegelreduktion zu vergrößern. Im Hinblick auf die Versorgungsspannung Vcc tritt eine Pegelreduktion entsprechend der Schwellwertspannung des MOS-Transistors Qb auf.

Bei einer weiteren, in Fig. 20 gezeigten Spannungsversor gungsschaltung wird eine positive Versorgungsspannung durch Verwendung von p-Kanal-MOS-Transistoren Qa und Qb erzeugt, so daß im Unterschied zu den vorhergehenden Fällen, in de nen n-Kanal-MOS-Transistoren verwandt wurden, keine Pegel reduktion aufgrund einer Schwellwertspannung auftritt. Bei dieser Schaltung tritt jedoch das Problem unerwünschten Sperrens ("latch-up") aufgrund von Rauschen oder ähnlichem auf. Dieses Problem soll im folgenden mit Bezug auf Fig. 22 erörtert werden. In einem EPROM, in dem ein p-leitendes Halbleitersubstrat verwendet wird, sind p-Kanal-MOS-Transi storen Qa und Qb in einer n-leitenden Halbleiterwanne gebil det. Die hinteren Gates der MOS-Transistoren Qa und Qb sind folglich mit dem Anschluß mit höherem Potential verbunden, d. h. mit dem Vpp-Anschluß. Die MOS-Transistoren Qa und Qb sind wie in Fig. 22 gezeigt aufgebaut. In dieser Zeichnung ist ein p-leitendes Halbleitersubstrat a gezeigt sowie eine n-leitende Halbleiterwanne b, die selektiv in dem Oberflä chenbereich des Halbleitersubstrats a gebildet ist, sowie p-Kanal-MOS-Transistoren Qa und Qb, die in der Wanne b ge bildet sind.

An den Sourceanschluß des MOS-Transistors Qb liegt die Spannung Vcc an, deren Potential normalerweise geringer ist als das der Wanne b, an der die Spannung Vpp anliegt. Durch Rauschen oder Schwankungen der Versorgungsspannung kann je doch auch der Fall eintreten, in dem der Sourceanschluß des MOS-Transistors Qb ein höheres Potential erhält als die Wanne b. In dem Fall, in dem das Source-Potential des MOS- Transistors Qb um einen der Durchlaßspannung an der pn-Ver bindung entsprechenden Wert (0,6 bis 0,7 V) größer ist als das Potential an der Wanne b, fließt ein großer Strom in der zwischen dem Source und der Wanne gebildeten Flächen diode D. Dieser Strom triggert dann den Fluß eines ver stärkten Stroms in einem parasitären pnp-Transistor Q, des sen Emitter, Basis und Kollektor von dem Sourceanschluß des MOS-Transistors Qb, der Wanne b bzw. dem Substrat a gebil det werden. Der parasitäre Transistor Q wird durchgeschal tet, wenn das Potential an seinem Emitter bzw. am MOS-Tran sistor Qb um die Durchlaßspannung höher ist als das Poten tial an seiner Basis bzw. der Wanne b. Das hat zur Folge, daß ein Strom vom Vcc-Anschluß nach Masse (Substrat a) ent sprechend dem Kollektor des parasitären pnp-Transistors fließt. Bei der in Fig. 20 gezeigten Spannungsversorgungs schaltung, bei der die an die externen Anschlüsse angeleg ten Versorgungsspannungen voneinander nur durch die zwi schen der Wanne und dem internen Halbleiterbereich liegende pn-Flächendiode getrennt sind, besteht somit der Nachteil, daß in der beschriebenen Weise unerwünschtes Sperren ("latch-up-Effekt") auftreten kann.

In einer weiteren bekannten Spannungsversorgungsschaltung gemäß Fig. 21 werden einzelne Ladungspumpen so verwendet, daß keine Pegelverringerungen aufgrund Schwellwertspannun gen der MOS-Transistoren im Hinblick auf die Spannungen Vpp und Vcc auftreten. Was diesen Punkt betrifft, ist die Schaltung gemäß Fig. 8 überlegen. Es besteht jedoch der Nachteil, daß die Ladungspumpe zur Verringerung des Vpp-Pe gels mit dem gesamten Ladestrom in der Spannungsversor gungsschaltung während des Schreibbetriebs beaufschlagt werden muß, ähnlich dem vorhergehenden Beispiel gemäß Fig. 18. Die Ladungspumpe CP zur Verhinderung der Pegelverringe rung der Spannung Vcc arbeitet im Standby-Betrieb nicht, so daß die während des Standby-Betriebs von der Spannungsver sorgungsschaltung abgegebene Spannung Vcc einer Pegelver ringerung unterworfen ist. Es ist folglich nicht zu vermei den, daß beim Umschalten von dem relativ lang beibehaltenen Standby-Mode in den Lesebetrieb, übergangsweise ein Kurz schluß der Steuerspannung auftritt.

Es ist folglich bisher nicht möglich gewesen, eine Pegelverringerung der Versorgungsspannung aufgrund der Schwellwertspannung der MOS-Tran sistoren zu verhindern, ohne daß Instabilitäten des Betriebs auftreten, der Notwendigkeit eines Spannungsvervielfachers mit einer großen Stromkapazität und der Vergrößerung des Leistungsverbrauchs.

Aus der JP 61-240499 A ist ein Adreßdekoder für einen nichtflüchtigen Speicher gemäß des Oberbegriffs des Anspruchs 1 bekannt, der auch eine Ladeeinrichtung gemäß dem Oberbegriff des Anspruchs 4 aufweist, deren Widerstandswert so gesteuert wird, daß er beim Schreiben höher als beim Lesen ist. Der Adreßdekoder braucht zur Ansteuerung der Ladeeinrichtung jedoch unabhängig von der Spannungsversorgung eine aus drei Transistoren bestehende Schaltung. Die Ladeeinrichtung des Adreßdekoders wird weiter beim Beginnen des Lesebetriebs schnell auf Erdptotential und beim Beginnen des Schreibbetriebs schnell auf eine höhere Spannung geschaltet, wodurch unerwünschte Übergangszustände verursacht werden.

Aus der US 4 583 205 ist eine Spannungsversorgungsschaltung gemäß dem Oberbegriff des Anspruchs 5 bekannt. Diese weist jedoch den Nachteil auf, daß nicht die volle V_CC-Spannung durchgeschaltet werden kann, wenn die Steuersignalspannung nur einen Maximalpegel von V_CC aufweist.

Aus der US 4 667 312 ist eine in der MOS-Schaltungstechnik verwendete kapazitive Ladungspumpe bekannt, die zum Durchschalten der Wortleitung der Programmierspannung Vpp auf die Wortleitung eines EPROM verwendet wird.

Eine Kombination der US 4 667 312 mit der US 4 583 205 weist den Nachteil der letztgenannten Druckschrift nicht mehr auf, jedoch wird zur Abgabe der Spannung Vpp eine erhebliche Zeit benötigt.

Der Erfindung liegt die Aufgabe zugrunde, einen Adreßdecoder für nichtflüchtige Speicher sowie eine Spannungsversorgungsschaltung dazu gemäß dem Oberbegriff des Anspruchs 1 bzw. 4 bzw. 5 zu schaffen, der die zuvor beschriebenen Nachteile nicht aufweist und mit dem elektrisches Löschen ohne eine Vergrößerung der Anzahl seiner Bauelemente möglich ist.

Die erfindungsgemäße Lösung dieser Aufgabe ist im Patentanspruch 1 bzw. 4 bzw. 5 angegeben. Die Unteransprüche haben vorteilhafte Weiterbildungen des Erfindungsgedankens zum Inhalt.

Die Erfindung bietet insbesondere den Vorteil, daß der Leistungsverbrauch beim Schreiben reduziert wird und somit eine entsprechende Minimierung der Abmessungen der Bauelemente möglich wird. Weiterhin wird durch die erfindungsgemäße Spannungsversorgungsschaltung eine erste Spannung erzeugt, ohne daß irgendwelche Pegelverringerungen auftreten und ohne daß zusätzliche Verbindungen von leistungsverbrauchenden Schaltungen erforderlich sind. Der erfindungsgemäße Adreßdecoder für nichtflüchtige Speicher ist so ausgelegt, daß die Polarität einer während eines Löschvorgangs an einen Decodierteil angelegten Spannung unterschiedlich ist zu der während eines Schreib- oder Lesevorgangs (in der Weise, daß die Polarität investiert ist), daß ein drittes Potential an den Spannungsversorgungsanschluß (zweiter Anschluß) nahe den MOS-Transistoren für Adreßeingänge sowie an den Spannungsversorgungsanschluß (dritter Anschluß) des Puffers angelegt wird, um ein Löschen zu verhindern, wodurch das dritte Potential zur Verhinderung des Löschens im Nicht- Auswahlbetrieb ("non-selection") ausgegeben wird. Der Deco dierteil wird durch einen MOS-Transistor zur Laden und MOS- Transistoren für Adreßeingänge gebildet.

Ein weiteres Merkmal der Erfindung ist die Tatsache, daß die Schaltung so ausgelegt ist, daß der Widerstand der Ladeeinrichtung im Schreibbetrieb vergrößert wird.

Der MOS-Transistor zur Erzeugung einer ersten Spannung wird weiterhin in Abhängigkeit von einem Signal gesteuert, das durch Anheben eines Steuersignals durch Spannungsvervielfa chungseinrichtungen erhalten wird.

Es ist weiterhin möglich, das Löschen durch eine negative Spannung durchzuführen und weiterhin durch Anlegen eines dritten Potentials an die Wortleitung in einem Nicht-Aus wahlbetrieb das Löschen zu verhindern, wodurch ein bitwei ses Löschen möglich ist.

Die Ausgangslogik wird beim Schreib/Lese-Betrieb sowie beim Löschen durch Ändern des an die Spannungsversorgungsan schlüsse angelegten Potentials invertiert, die an den zwei Enden des aus dem MOS-Transistor zum Laden und der MOS- Transistoren für Adreßeingänge bestehenden Schaltung lie gen, so daß elektrisches Löschen auch dann noch möglich ist, wenn die Adreßdecoderschaltung nur aus dem Puffer und dem Decodierteil (logischer Gateabschnitt), der aus dem MOS-Transistor zum Laden und den MOS-Transistoren für Adreßeingänge besteht, gebildet ist. Es ist folglich mög lich, elektrisches Löschen zu realisieren, ohne daß eine zahlenmäßige Vergrößerung der Anzahl der Komponenten des Adreßdecoders notwendig ist.

Weiterhin wird der Widerstand seiner Ladeeinrichtungen wäh rend des Schreibbetriebs vergrößert, so daß selbst dann, wenn die Versorgungsspannung höher wird, der in den Lade einrichtungen fließende Strom sich überhaupt nicht erhöht bzw. nur leicht während des Schreibens vergrößert wird. Es wird folglich jeder unnütze Verbrauch von Leistung verhin dert.

Da der im Schreibbetrieb fließende Strom nicht wesentlich größer ist als der im Lesebetrieb, kann die Notwendigkeit einer Vergrößerung der Ladeeinrichtung und jedes der MOS- Transistoren vermieden werden, so daß auch eine Reduktion des benötigten Platzes möglich ist, was im Hinblick einer hohen Integrationsdichte des Speichers von Vorteil ist.

In der Spannungsversorgungsschaltung wird ein zur Steuerung eines MOS-Transistors verwendetes Steuersignal nur durch einen Spannungsvervielfacher angehoben, wobei dieser Span nungsvervielfacher nicht mit dem Ausgangsstrom der Span nungsversorgungsschaltung beaufschlagt wird. Folglich fließt nur das Steuersignal in dem Spannungsvervielfacher, so daß sein erforderlicher Ausgangsstrom minimal ist. Folg lich werden sämtliche bekannten Nachteile vermieden, die mit einem großen, durch den Spannungsvervielfacher einge nommenen Bereich oder einen hohen Leistungsverbrauch durch diesen verbunden sind.

Weitere Einzelheiten, Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausfüh rungsbeispielen anhand der Zeichnung. Es zeigt:

Fig. 1 die Schaltung einer beispielhaften Ausführungsform eines Adreßdecoders gemäß der Erfindung für einen nichtflüchtigen Speicher;

Fig. 2 eine Schaltung zur Steuerung des Pegels an einem ersten Anschluß;

Fig. 3 die Schaltung zur Steuerung des Pegels an einem zweiten Anschluß;

Fig. 4 eine Schaltung zum Anlegen einer negativen Span nung an eine Wortleitung;

Fig. 5 die Schaltung eines ersten bekannten Beispiels;

Fig. 6 die Schaltung eines zweiten bekannten Beispiels;

Fig. 7 die Schaltung eines dritten bekannten Beispiels;

Fig. 8 die Schaltung eines vierten bekannten Beispiels;

Fig. 9 die Schaltung eines Adreßdecoders als Vorläufer der Erfindung;

Fig. 10 die Schaltung einer weiteren Ausführungsform eines erfindungsgemäßen Adreßdecoders für nichtflüchtige Speicher;

Fig. 11 die Schaltung eines Steuersignalgenerators;

Fig. 12 die Schaltung eines weiteren Ausführungsbeispiels eines Steuersignalgenerators;

Fig. 13 die Schaltung eines fünften Ausführungsbeispiels eines Adreßdecoders für nichtflüchtige Speicher nach dem Stand der Technik;

Fig. 14 die Schaltung einer ersten Ausführungsform der er findungsgemäßen Spannungsversorgungsschaltung;

Fig. 15 die Schaltung eines zweiten Ausführungsbeispiels einer erfindungsgemäßen Spannungsversorgungsschal tung;

Fig. 16 die Schaltung eines dritten Ausführungsbeispiels einer erfindungsgemäßen Spannungsversorgungsschal tung;

Fig. 17 die Schaltung einer weiteren, als Spannungsver vielfacher verwendeten Ladungspumpe;

Fig. 18 bis 21 Schaltungen von ersten bis vierten Ausfüh rungsbeispielen nach dem Stand der Technik; und

Fig. 22 eine die Nachteile des dritten Ausführungsbei spiels nach dem Stand der Technik verdeutlichende Schnittdarstellung.

Bei dem in Fig. 1 gezeigten Ausführungsbeispiel eines Adreßdecoders für nichtflüchtige Speicher entsprechend der Erfindung bedeuten Q1, Q2, . . ., Qn n-Kanal-MOS-Transistoren für Adreßeingänge, die in Serie geschaltet sind und an de nen die Adreßsignale anliegen. Der Sourceanschluß des MOS- Transistors für den Adreßeingang A1 liegt an einem zweiten Anschluß Vb.

Mit Qℓ ist ein p-Kanal-MOS-Transistor zum Laden bezeich net, dessen Drainanschluß mit dem Drainanschluß des MOS- Transistors Qn für Adreßeingänge am anderen Ende der Se rienschaltung verbunden ist, die aus den MOS-Transistoren für Adreßeingänge Q1, Q2, . . ., Qn besteht. Der Sourcean schluß des MOS-Transistors Qℓ zum Laden ist mit einem er sten Anschluß Va verbunden, während sein Gate geerdet ist und der Kanalbereich an einem dritten Anschluß für variable Spannungsversorgung (Vpp/Vcc) liegt.

Ein aus einem CMOS-Inverter gebildeter Puffer Bu besteht aus einem p-Kanal-MOS-Transistor Qa und einem n-Kanal-MOS- Transistor Qb. Sein Eingangsanschluß ist mit dem Knoten punkt des MOS-Transistors Qn für Adreßeingänge sowie dem MOS-Transistor Qℓ zum Laden verbunden. Weiterhin liegt der Sourceanschluß des p-Kanal-MOS-Transistors Qb an dem drit ten Anschluß (Vpp/Vcc) für variable Versorgungsspannung, der Sourceanschluß des n-Kanal-MOS-Transistors Qa ist geer det.

Das Potential Va an dem ersten Anschluß wird selektiv auf Vcc (z. B. 5 V) während des Lesebetriebs, auf Vpp (z. B. 12 V) während des Schreibbetriebs und auf ein Bezugspotential (0 V) während des Löschens geändert. Das Potential Vb an dem zweiten Anschluß wird selektiv auf 0 V während des Le sens oder Schreibens und auf Vcc während des Löschens ge legt. Weiterhin beträgt das Potential am dritten Anschluß (Vpp/Vcc) für variable Eingangsspannung selektiv Vcc wäh rend des Lesens, Vpp während des Schreibens und Vcc während des Löschens.

Tabelle 2 zeigt die entsprechenden Änderungen der Potentia le an den einzelnen Anschlüssen:

Tabelle 2

Während des Lesens ist das Potential am ersten Anschluß Va im Adreßdecoder also Vcc, das Potential am zweiten Anschluß Vb ist 0 V und das Potential am dritten Anschluß (Vpp/Vcc) für variable Spannungsversorgung Vcc, so daß im Auswahlbe trieb ("selection state") Vcc oder im Nicht-Auswahlbetrieb ("non-selection state") 0 V ausgegeben wird. Während des Schreibbetriebs wird nur der Pegel am Anschluß für variable Spannungsversorgung im Vergleich zum Lesebetrieb auf Vpp geändert, so daß Vpp im Auswahlbetrieb oder 0 V im Nicht- Auswahlbetrieb ausgegeben werden.

Während des Löschens wird der erste Anschluß Va auf 0 V ge legt, der zweite Anschluß Vb und der dritte Anschluß je weils auf Vcc. Folglich wird der Ausgang des Adreßdecoders 0 V im Auswahlbetrieb bzw. Vcc im Nicht-Auswahlbetrieb. Das heißt, der logische Ausgang des Puffers während des Lö schens ist umgekehrt zu dem während des Lesens oder Schrei bens. Im einzelnen wird der zweite Anschluß Vb während des Löschens auf Vcc gelegt, während der erste Anschluß Va auf 0 V liegt, so daß im Auswahlbetrieb (in dem sämtliche MOS- Transistoren Q1 bis Qn für Adreßeingänge durchgeschaltet sind) der Decodierteil ein Potential Vcc - Vthn (wobei Vthn die Schwellwertspannung der MOS-Transistoren für Adreßein gänge bezeichnet) erhält, wodurch der Ausgang des Puffers Bu zu 0 V wird. Im Nicht-Auswahlbetrieb (in dem mindestens einer der MOS-Transistoren Q1 bis Qn für Adreßeingänge ge sperrt ist) liegt der Ausgang des Decodierteils auf 0 V bzw. ~|Vthp| (wobei Vthp die Schwellwertspannung des MOS- Transistors zum Laden bezeichnet), so daß der Ausgang des Puffers Bu auf Vcc liegt. Die obigen Eigenschaften können durch entsprechende Festlegung des Impedanzverhältnisses des MOS-Transistors Qℓ zum Laden und der MOS-Transistoren Q1 bis Qn für Adreßeingänge auf einen geeigneten Wert beim Herstellen des Schaltkreises erzielt werden. Der Grund da für, daß der Ausgang nicht auf 0 V, sondern auf eine höhere Spannung Vcc (oder Vpp) im Nicht-Auswahlbetrieb gesetzt wird, liegt darin, daß das Löschen jeder nicht ausgewählten Wortleitung verhindert werden soll. Das Prinzip zur Verhin derung des Löschens durch Setzen der Spannung auf Vcc (oder Vpp) wird durch die weiter unten folgende Beschreibung mit Bezug auf die in Fig. 4 gezeigte Schaltung deutlich werden.

Tabelle 3 zeigt die Ausgangswerte des Adreßdecoders im Aus wahlbetrieb und im Nicht-Auswahlbetrieb während des Lesens, Schreibens bzw. Löschens.

Tabelle 3

Fig. 2 zeigt eine beispielhafte Schaltung zur Steuerung des Potentials (Pegel) am ersten Anschluß (Sourceanschluß des MOS-Transistors Qℓ zum Laden im Adreßdecoder). Die NAND- Schaltung empfängt an ihrem einen Anschluß das invertierte Löschsignal und an ihrem anderen Anschluß ein Signal, das zur Auswahl der gesamten Wortleitungen (alle Ausgänge H) verwendet wird. Der Ausgang der NAND-Schaltung ist über einen n-Kanal-MOS-Transistor Qt geführt, der als Übertra gungsgate dient und gelangt zu einem aus einem CMOS-Inver ter bestehenden Puffer Bua. Der Ausgangsanschluß dieses Puffers Bua entspricht dem ersten Anschluß Va. Mit Qf ist ein p-Kanal-MOS-Transistor zum Pegelanheben bezeichnet.

Mit der in Fig. 2 gezeigten Schaltung kann der Ausgang Va auf 0 V während des Löschens oder auf Vpp (während des Schreibens) oder Vcc (während des Lesens) gesetzt werden. Wenn jedoch ein Signal zur Auswahl der gesamten Wortleitun gen erzeugt wird, ist der Ausgang Va 0 V. Die Auswahl der gesamten Wortleitungen ist zu Testzwecken notwendig, in diesem Fall hat der Ausgang der NAND-Schaltung hohen Pegel (H), so daß der Ausgang Va des Puffers Bua 0 V wird. Der Ausgang der Adreßdecoderschaltung (Fig. 1) liegt entweder auf Vpp (während des Schreibens) oder auf Vcc (während des Lesens), wodurch gleichzeitiges Lesen oder Schreiben durch geführt werden kann. Wenn die Notwendigkeit besteht, zu Testzwecken oder dergleichen sämtliche Wortleitungen in dem Nicht-Auswahlmode zu setzen, kann die gewünschte Bedingung durch Steuerung der Adreßsignale in der Weise erzielt wer den, daß einer der MOS-Transistoren Q1 bis Qn für Adreßein gänge gesperrt wird. Das heißt, daß diese Steuerung durch Umschalten eines der Eingangsadreßsignale, die zu dem Adreßdecoder geführt werden, auf einen niedrigen Pegel (L) im Vergleich zu der Gesamtheit der Reihen-Adreßdecoder schaltungen erfolgt. Sämtliche Wortleitungen können auch durch Anheben der Pegel des zweiten Anschlusses Vb unab hängig von den Adreßsignalen in einen Nicht-Auswahlmode gesetzt werden. Im Hinblick auf das Abschneiden des Gleichstroms in Standby-Betrieb und auf die Schaltgeschwin digkeit von diesem Standby-Betrieb in den aktiven Betrieb ist es jedoch günstiger, die Einrichtungen zur Realisierung des Nicht-Auswahlmodes der Gesamtschaltung so auszulegen, daß dies unter Verwendung der Adreßsignale erfolgt.

Fig. 3 zeigt eine Schaltung zur Steuerung des Potentials (Pegel) an dem zweiten Anschluß (Sourceanschluß des MOS- Transistors Q1 für Adreßeingänge). Bei dieser Steuereinheit wird das durch Invertieren des Löschsignals erzeugte Signal wiederum durch einen Inverter INV invertiert.

Der nichtflüchtige Speicher, der mit dem obigen Adreßdeco der verwendet wird, benötigt sowohl die Pegelsteuereinheit gemäß Fig. 2 als auch die gemäß Fig. 3. Es ist jedoch nicht unbedingt notwendig, ein Paar solcher Steuereinheiten für jeden Adreßdecoder vorzusehen. Der Aufbau kann so modifi ziert werden, daß nur ein Paar dieser Steuereinheiten für alle Adreßdecoderschaltungen vorgesehen werden muß. Die Notwendigkeit solcher Pegelsteuereinheiten verursacht folg lich keine Nachteile im Hinblick auf eine Vergrößerung der Integrationsdichte. Die früher entwickelte Adreßdecoder schaltung gemäß Fig. 9 erfordert einen MOS-Transistor zum Laden, MOS-Transistoren für Adreßeingänge, einen Puffer und weiterhin MOS-Transistoren Q11, Q12, Q13, Q14 und Q15, so daß eine große Anzahl von Elementen für jede Schaltung er forderlich ist. Im Gegensatz dazu ist für die erfindungsge mäße Adreßdecoderschaltung außer einem MOS-Transistor zum Laden und einem MOS-Transistor für Adreßeingänge sowie ei nem Puffer Bu nur ein MOS-Transistor Qc erforderlich, der als Übertragungsgate ("transfer gate") in der Schaltung gemäß Fig. 4 (die später beschrieben werden wird) dient, so daß die Anzahl der erforderlichen Bauelemente pro Adreßde coderschaltung gering ist.

Fig. 4 zeigt eine Schaltung zum Anlegen einer negativen Spannung an eine Wortleitung WL.

In dieser Schaltung bezeichnet Qc einen zwischen einem Puffer Bu der Adreßdecoderschaltung und einer Wortleitung WL geschalteten p-Kanal-MOS-Transistor im Depletion-Mode. Im einzelnen ist dieser Transistor Qc über einen Sourcean schluß S mit dem Puffer Bu und über den Drainanschluß D mit der Wortleitung WL verbunden, während an dem Gateanschluß G ein Löschsignal anliegt.

Weiterhin ist ein p-Kanal-MOS-Transistor Qd im Depletion- Mode sowie ein normaler (Anreicherungstyp) p-Kanal-MOS- Transistor Qe gezeigt. Die zwei MOS-Transistoren Qd und Qe sind in Serie geschaltet, wobei die Serienschaltung zwi schen der Wortleitung WL und dem Anschluß (V_EE) für negati ve Spannungsversorgung liegt. Source- und Gateanschluß des MOS-Transistors Qd sind miteinander verbunden. Weiterhin wird ein durch Invertieren des Löschsignals erhaltenes Si gnal (-10 bis -20 V) an den Gateanschluß des MOS-Transi stors Qe angelegt. Die negative Spannung V_EE hat einen Wert von z. B. -10 bis -20 V und wird durch eine nicht gezeigte Schaltung in Fig. 4 (z. B. eine Ladungspumpe gemäß Fig. 9) erzeugt. Während des Löschbetriebs ist der MOS-Transistor Qe durchgeschaltet, so daß die V_EE-Leitung und die Wortlei tung WL miteinander über die MOS-Transistoren Qd und Qe verbunden sind. In allen anderen Betriebszuständen sind die V_EE-Leitung und die Wortleitung WL elektrisch voneinander getrennt.

Während des Löschens wird der Ausgang des Puffers Bu der Adreßdecoderschaltung in einem Auswahl-Mode, wie erwähnt, 0 V. Die Gate-Sourcespannung des MOS-Transistors Qe (De pletion-Mode), an dem ein Löschsignal von z. B. 12 V an liegt, wird 5 V, während die Schwellwertspannung im Bereich zwischen 2 und 3 V liegt, so daß der Transistor Qc gesperrt ist. Folglich ist die Wortleitung WL von der Adreßdecoder schaltung durch den MOS-Transistor Qc getrennt und bekommt die negative Spannung V_EE. Dies zeigt an, daß ein Löschvor gang möglich ist.

Im Nicht-Auswahlmode während des Löschens wechselt der Aus gang des Puffers Bu auf den Vcc-Pegel (5 V), d. h., die Gate-Sourcespannung wird 0 V, was weniger ist als die Schwellwertspannung, so daß der MOS-Transistor Qc durchge schaltet ist. Die Wortleitung WL erhält folglich den Vcc- Pegel (5 V). Die von der Adreßdecoderschaltung erzeugte Spannung ist im Nicht-Auswahlmode folglich ausreichend, wenn ihr Wert hoch genug ist, um den als Übertragungsgate dienenden MOS-Transistor Qc (Depletion Mode) zu sperren, wobei der Wert nicht genau auf Vcc (5 V) begrenzt ist. Er kann z. B. auch auf Vpp (12 V) gesetzt werden, dessen Pegel höher ist als der von Vcc. Die folgende Tabelle 4 zeigt den Ausgangswert des Puffers Bu, den Betriebszustand des MOS- Transistors Qc und den Pegel der Wortleitung WL.

Tabelle 4

Die vorliegende Erfindung kann auch in einer Schaltung ver wendet werden, die nur einen einzelnen MOS-Transistor für Adreßeingänge verwendet.

Fig. 10 zeigt eine Schaltung eines weiteren Ausführungsbei spiels eines Adreßdecoders für nichtflüchtigen Speicher entsprechend der Erfindung.

Mit Qℓ ist ein p-Kanal-MOS-Transistor bezeichnet, dessen Sourceanschluß mit einem Anschluß (Vpp/Vcc) für variable Spannungsversorgung und dessen Drainanschluß mit einem Ende der aus MOS-Transistoren Q1 bis Qn vom n-Kanal-Typ gebilde ten Serienschaltung (d. h. mit dem Drainanschluß des MOS- Transistors Qn) verbunden ist. Das andere Ende dieser Se rienschaltung (Sourceanschluß des MOS-Transistors Q1) ist geerdet. An den MOS-Transistoren Q1 bis Qn liegen Adreßsi gnale A1 bis An an.

Der Knotenpunkt des MOS-Transistors Qℓ und des MOS-Transi stors Qn ist mit dem Eingangsanschluß eines aus einem CMOS- Inverter gebildeten Puffers verbunden. Der Puffer Bu wird mit der an dem Anschluß für variable Spannungsversorgung (Vpp/Vcc) liegenden Versorgungsspannung betrieben. Der Aus gang des Puffers ist mit einer Wortleitung eines Speicher zellenbereichs verbunden.

Ein an den Gateanschluß des MOS-Transistors Qℓ zum Laden angelegtes Steuersignal Vℓ wird 0 V während des Lesens und wird während des Schreibens auf einen beträchtlich höheren Wert wie z. B. 5 oder 9 V, angehoben (unter der Bedingung, daß die Schreibspannung Vpp 12 V ist). Es ist selbstver ständlich, daß ein solcher Wert höher sein muß als die Schwellwertspannung des MOS-Transistors Qℓ und kleiner sein muß als die Versorgungsspannung Vpp. Die erfindungsgemäße Adreßdecoderschaltung unterscheidet sich von der bekannten Schaltung gemäß Fig. 13 in der Weise, daß, anstatt den Gateanschluß des MOS-Transistors Qℓ zum Laden auf Masse pegel oder 0 V zu legen, das Steuersignal Vℓ an das Gate angelegt wird, so daß der Gatepegel während des Schreibens höher ist.

Folglich wird bei obigem Adreßdecoder das Gatepotential des MOS-Transistors Qℓ zum Laden von 0 V auf einen Bereich zwi schen 5 und 9 V während des Schreibens angehoben, wobei das Sourcepotential auf 12 V (Vpp) liegt, so daß der in dem MOS-Transistor Qℓ fließende Strom auf gleichem oder leicht erhöhtem Wert gegenüber dem im Schreibbetrieb gehalten wer den kann. Auf diese Weise kann der Nachteil eines höheren Leistungsverbrauchs während des Schreibens vermieden wer den. Weiterhin kann, wenn der eingangsseitige Pegel des Puffers im Auswahlmode reduziert wird, der in jedem der MOS-Transistoren Q1 bis Qn fließende Strom ebenfalls ver ringert werden, was dazu führt, daß im Hinblick auf den Schreibbetrieb die Kanalweite jedes der MOS-Transistoren Q1 bis Qn nicht vergrößert zu werden braucht. Folglich können die Abmessungen der MOS-Transistoren Q1 bis Qn reduziert werden, so daß eine höhere Integrationsdichte des Adreßde coders erzielt werden kann.

Fig. 11 zeigt die Schaltung eines beispielhaften Steuersi gnalgenerators zur Erzeugung des oben erwähnten Steuersi gnals Vℓ. Diese Schaltung weist einen p-Kanal-MOS-Transi stor Qa, einen n-Kanal-MOS-Transistor Qb sowie einen n-Ka nal-MOS-Transistor Qc auf, die in Serie miteinander ge schaltet sind. Der Sourceanschluß des MOS-Transistors Qa an einem Ende der Serienschaltung ist mit einem normalen Span nungsversorgungsanschluß (Vcc, z. H. 5 V) verbunden, wäh rend der Sourceanschluß des MOS-Transistors Qc am anderen Ende der Serienschaltung geerdet ist. Der MOS-Transistor Qa erhält an seinem. Gateanschluß ein Signal Vpp. Das Signal Vpp hat einen Pegel von 5 V während des Lesens und im Standby-Betrieb und beträgt 0 V, wenn die variable Versor gungsspannung Vpp wird. Der Gateanschluß des MOS-Transi stors Qb ist mit dem Anschluß (Vpp/Vcc) für variable Ver sorgungsspannung verbunden, während der MOS-Transistor Qc an seinem Gate mit dem normalen Spannungsversorgungsan schluß (Vcc) verbunden ist und als konstanter Widerstand arbeitet. Der Knotenpunkt der MOS-Transistoren Qb und Qc dient als Ausgangspunkt, der mit dem Gateanschluß des MOS- Transistors Qℓ zum Laden verbunden ist.

Bei diesem Steuersignalgenerator hat das Signal Vpp einen Pegel von 5 V während des Lesens und im Standby-Betrieb, um den MOS-Transistor Qa abzuschalten, wodurch sein Ausgang Vℓ zu 0 V wird. Da der MOS-Transistor Qa während des Schreib betriebs durchgeschaltet wird, wechselt der Ausgang Vℓ auf den Pegel von Vcc (5 V), der höher liegt als 0 V. Der Gate anschluß des MOS-Transistors Qb ist mit dem Anschluß (Vpp/ Vcc) für variable Spannungsversorgung verbunden und so ge schaltet, daß er die Spannung Vpp während des Lesens an nimmt, so daß das Steuersignal Vℓ durch geeignete Auswahl des Breite zu Länge-Verhältnisses W/L des Kanals des MOS- Transistors Qb ausgegeben werden kann, während die Bedin gung Vcc = 5 V beibehalten werden kann, ohne daß Pegelver luste aufgrund der Schwellwertspannung des MOS-Transistors Qb auftreten.

Der Steuersignalgenerator ist so ausgelegt, daß der Pegel des Steuersignals Vℓ graduell entsprechend der graduellen Änderung des Potentials der n-Typ-Wanne geändert wird. Diese Tatsache soll im einzelnen beschrieben werden. Der nicht- flüchtige Speicher erhält eine externe Versorgungsspannung Vcc von 12 V und setzt in Abhängigkeit von einem Schaltbe fehlssignal die interne Schaltung in einen Zustand, in dem entweder ein 12 V-Ausgang oder ein 5 V-Ausgang erzeugt wird. Die n-leitende Halbleiterwanne hat einen extrem wei ten Bereich, in dem der p-Kanal-MOS-Transistor gebildet ist, wobei der variable Spannungsversorgungsanschluß so verbunden ist, daß die in dem Potential verursachte Ände rung gleichförmiger verläuft als die Änderung des Schalt befehlssignals. Es ist folglich gewünscht, daß das Steuer signal Vℓ in Übereinstimmung mit der graduellen Änderung in dem Potential der Halbleiterwanne geändert wird. Da bei ei ner schnellen Änderung des Steuersignals Vℓ von 5 V auf 0 V beim Beenden des Schreibbetriebs das Potential der Wanne nicht so schnell von 12 V auf 5 V verringert werden kann, wodurch ein unerwünschter Übergangszustand verursacht wird, fließt ein Strom durch das Element in die Wanne, der zu ei ner Pegelschwankung führt.

Bei dem Steuersignalgenerator ist der Gateanschluß des MOS- Transistors Qa mit dem variablen Spannungsversorgungsan schluß (Vpp/Vcc) in derselben Weise verbunden wie die n-Ka nalwanne, so daß das am Sourceanschluß abgegebene Steuersi gnal Vℓ in Übereinstimmung mit der graduellen Änderung von Vcc nach Vpp in der Wanne geändert wird, was zu einer Ver besserung auch im Hinblick auf diesen Punkt führt.

Der oben beschriebene Steuersignalgenerator ist jedoch nur in der Lage, das Steuersignal Vℓ um 5 V im Schreibbetrieb zu ändern, während es nicht möglich ist, eine genügende Stromverringerung in dem MOS-Transistor Qℓ zum Laden wäh rend des Schreibens zu erzielen. Fig. 12 zeigt die Schal tung eines anderen Steuersignalgenerators, mit dem das Steuersignal Vℓ auf einem hohen Pegelwert von 8 bis 9 V im Schreibbetrieb gehalten werden kann, wodurch eine genügende Reduktion des Stroms in dem MOS-Transistor Qℓ während des Schreibbetriebs erzielt wird.

In dieser Schaltung ist ein Übertragungsgate Qd zur Rück führung des Ausgangs des Puffers Bua zur Eingangsseite vor gesehen. Der Transistor Qf wird mit der am variablen Span nungsversorgungsanschluß Vpp/Vcc anliegenden Versorgungs spannung betrieben. MOS-Transistoren Qg und Qh vom n-Kanal- Typ sind miteinander in Serie geschaltet, wobei der Drain anschluß des MOS-Transistors Qg mit dem variablen Span nungsversorgungsanschluß (Vpp/Vcc) verbunden ist, während der Sourceanschluß des MOS-Transistors Qh geerdet ist. Der Sourceanschluß des MOS-Transistors Qg ist mit dem Drainan schluß des MOS-Transistors Qh zur Bildung eines Ausgangsan schlusses verbunden. Der Ausgang des Puffers Bua ist zum Gateanschluß des MOS-Transistors Qg geführt. Der MOS-Tran sistor Qh wird als konstanter Widerstand betrieben, er er hält die Versorgungsspannung Vcc an seinem Gateanschluß.

In diesem Steuersignalgenerator liegt das Eingangssignal des Puffers Bua auf hohem Pegel während des Schreibens und im Standby-Betrieb, während das Ausgangssignal auf niedri gem Pegel liegt, um folglich den MOS-Transistor Qg abzu trennen. Das Steuersignal Vℓ wechselt dann auf 0 V. Im Schreibbetrieb wechselt das Eingangssignal des Puffers Bua auf geringen Pegel, so daß der Gateanschluß des MOS-Transi stors Qg sich auf hohen Pegel verändert. Das Steuersignal Vℓ kann folglich auf einen Wert von z. B. 8 oder 9 V ge setzt werden, der durch Teilen der Spannung Vpp mittels der zwei MOS-Transistoren Qg und Qh erhalten wird. Bei diesem Steuersignalgenerator sind die Gate- und Drainanschlüsse des MOS-Transistors Qh über den p-Kanal-MOS-Transistor des Puffers Bua mit dem variablen Spannungsversorgungsanschluß (Vpp/Vcc) verbunden, dessen Potential graduell in derselben Weise verändert wird, wie das Potential der n-Typ-Wanne. Das Steuersignal Vℓ wird folglich mit derselben Abstufung geän dert, wie das Potential der n-Typ-Wanne in dem Steuersignal generator des vorigen Beispiels gemäß Fig. 2.

Die Erfindung erfordert zwar einen Steuersignalgenerator, es ist jedoch nicht notwendig, für jede Adreßdecoderschal tung einen solchen Steuersignalgenerator vorzusehen, es ge nügt vielmehr ein einziger Steuersignalgenerator für eine Vielzahl von Adreßdecoderschaltungen. Ein solcher Steuersi gnalgenerator kann z. B. ein Steuersignal Vℓ für sämtliche Adreßdecoderschaltungen eines nichtflüchtigen Speichers er zeugen. Dadurch wird eine weitere Erhöhung der Integra tionsdichte möglich.

Fig. 14 zeigt die Schaltung eines Ausführungsbeispiels ei ner erfindungsgemäßen Spannungsversorgungsschaltung.

Diese Schaltung enthält einen MOS-Transistor Q1, der als Übertragungsgate dient und an dessen Gateanschluß eine Spannung Vcc anliegt, einen MOS-Transistor Q2, der als Transfergate dient und an dessen Gateelektrode eine Span nung Vpp anliegt, wobei weiterhin ein invertiertes Schreib befehlssignal PGM wiederum durch einen Inverter INV inver tiert und dann über die zweistufigen Übertragungsgates Q1, Q2 zu den Gateanschlüssen der MOS-Transistoren Qa und Qb geführt wird. Der MOS-Transistor Qa ist ein n-Kanal-Typ und liegt zwischen dem Vpp-Anschluß und dem Ausgangsanschluß der Spannungsversorgungsschaltung. Der MOS-Transistor Qb ist ein p-Kanal-Typ und liegt zwischen dem Vcc-Anschluß und dem Ausgangsanschluß der Spannungsversorgungsschaltung.

Mit Q3, Q4 und C sind MOS-Transistoren sowie ein Kondensa tor bezeichnet, die eine Ladungspumpe bilden. Im Schreibbe trieb erhält die Ladungspumpe einen Verstärkungspuls ø und erzeugt eine Ausgangsspannung (ungefähr 15 V, wenn Vpp 12 V ist), die höher ist als die Gesamtspannung aus Vpp + Vth (wobei Vth die Schwellwertspannung des Transistors Qa ist). In jedem anderen Betriebszustand wird kein Verstärkungspuls ø empfangen, so daß die Spannung nicht vervielfacht wird.

Die Arbeitsweise dieser Schaltung soll nun beschrieben wer den. Im Standby-Betrieb sowie beim Lesen wird das an den Inverter INV angelegte Steuersignal auf hohen Pegel gelegt, so daß der Ausgang des Inverters INV sich auf niedrigem Pe gel befindet. Das Ausgangssignal des Inveters INV wird über die Übertragungsgates Q1 und Q2 zu den Gateelektroden der MOS-Transistoren Qa und Qb geführt, so daß die Gatepegel der MOS-Transistoren Qa und Qb den niedrigen Wert annehmen. Der n-Kanal-MOS-Transistor Qa ist folglich gesperrt, wäh rend der p-Kanal-MOS-Transistor Qb durchgeschaltet ist, wo durch die Versorgungsspannung Vcc, die am Sourceanschluß des MOS-Transistors Qb anliegt, direkt ausgegeben wird. Folglich wird während des Lesens und im Standby-Betrieb die Versorgungsspannung Vcc ohne jeden Pegelverlust von der Spannungsversorgungsschaltung abgegeben.

Im Schreibbetrieb ist das am Inverter INV angelegte Signal auf niedrigem Pegel, so daß am Inverterausgang hoher Pegel liegt, der zu den Gateelektroden der MOS-Transistoren Qa und Qb über die Übertragungsgates Q1 und Q2 geführt wird. In dem Fall, in dem nur das Steuersignal anliegt, sind die Gatepegel der MOS-Transistoren Qa und Qb Vcc - Vth (wobei Vth die Schwellwertspannung des Transistors Q1 ist), so daß der MOS-Transistor Qb gesperrt ist, während der MOS-Transi stor Qa durchgeschaltet ist. Folglich wird nur die Spannung Vcc - 2Vth von der Spannungsversorgungsschaltung über den MOS-Transistor Qa abgegeben. Während des Schreibbetriebs, in dem auch der Puls ø an die Ladungspumpe angelegt wird, wird die Pumpe dadurch angeregt, den Gatepegel des MOS- Transistors Qa über Vpp + Vth (z. B. 15 V) anzuheben. Folg lich wird die Schreibspannung Vpp von der Spannungsversor gungsschaltung über den MOS-Transistor Qa ohne jeden Pegel verlust abgegeben.

Bei dieser erfindungsgemäßen Spannungsversorgungsschaltung wird die Spannung Vcc sowohl während des Lesens als auch im Standby-Betrieb direkt von dem p-Kanal-MOS-Transistor Qb abgegeben, während beim Schreibbetrieb der Gatepegel des MOS-Transistors Qa durch die Ladungspumpe auf einen höheren Wert als Vpp + Vth angehoben wird, um Pegelverluste zu re duzieren, die aufgrund der Schwellwertspannung auftreten, so daß die Spannung Vcc ebenfalls ohne jeden Pegelverlust abgegeben werden kann.

Weiterhin verstärkt die als Spannungsvervielfacher arbei tende Ladungspumpe bei der erfindungsgemäßen Spannungsver sorgungsschaltung nur das zu dem Gateanschluß des MOS-Tran sistors Qa geführte Steuersignal, so daß nur der zur Steue rung des Gates erforderliche Strom abgegeben werden muß, und der Ausgangsstrom der Spannungsversorgungsschaltung an sich während des Schreibens nur in dem MOS-Transistor Qa fließt und nicht in der Ladungspumpe. Die Stromkapazität der Ladungspumpe braucht folglich nicht besonders groß zu sein, so daß große Abmessungen der Ladungspumpe vermieden werden und kein unnützer Stromverbrauch durch die Ladungs pumpe stattfindet. Da weiterhin durch das Abgeben der Span nung Vcc über den p-Kanal-MOS-Transistor keine Pegelverlu ste verursacht werden, brauchen keine besonderen Verstär kungseinrichtungen im Hinblick auf die Pegelverringerung von Vcc vorgesehen zu werden. Der MOS-Transistor Qb ist in der n-TYP-Wanne gebildet, während der MOS-Transistor Qa au ßerhalb der Wanne angeordnet ist, so daß kein größerer Stromfluß auftreten kann, der andernfalls durch unerwünsch tes Sperren ("latch-up") zwischen den Vpp- und Vcc-An schlüssen oder zwischen dem Vcc-Anschluß und dem Massean schluß verursacht werden kann.

Fig. 15 zeigt ein zweites Ausführungsbeispiel der erfin dungsgemäßen Spannungsversorgungsschaltung. In dieser Schaltung ist ein Pegelkonverter an der Eingangsseite der MOS-Transistoren Qa und Qb zum Umsetzen des Steuersignals PGM vom Vcc-Pegel auf den Vpp-Pegel sowie zum Anlegen der pegelkonvertierten Spannung an die Gates der MOS-Transisto ren Qa und Qb angeordnet. Der Pegelkonverter LSC besteht aus einem CMOS-Inverter und einem p-Kanal-MOS-Transistor zum Pegelanheben. Mit Ausnahme des zusätzlichen Pegelkon verters entspricht das zweite Ausführungsbeispiel exakt dem vorher beschriebenen ersten Ausführungsbeispiel.

Aufgrund der Arbeitsweise des Pegelkonverters LSC wird der Gatepegel des MOS-Transistors Qa (und Qb) über Vcc - Vth auf Vpp - Vth angehoben, wenn die Betriebsart von Standby oder Lesen in den Schreibbetrieb umgeschaltet wird, d. h., wenn sich der Eingang des Inverters INV von "hoch" auf "niedrig" ändert. Ein Ansteigen des Pegels von Vpp - Vth auf einen Wert über Vpp + Vth wird durch die Ladungspumpe bewirkt, wodurch außerdem die zum Einnehmen eines Betriebs zustands erforderliche Zeit, in dem die Spannung Vpp vom Sourceanschluß des MOS-Transistors Qa abgegeben wird, ver kürzt wird. Dies bedeutet, daß die Arbeitsweise beschleu nigt wird. Im Hinblick auf diesen Punkt ist das zweite Ausführungsbeispiel dem ersten Ausführungsbeispiel überlegen.

Fig. 16 zeigt ein drittes Ausführungsbeispiel einer erfin dungsgemäßen Spannungsversorgungsschaltung, bei dem ein MOS-Transistor Qc zwischen einem MOS-Transistor Qb und dem Vcc-Anschluß geschaltet ist, so daß auch dann keine Proble me auftreten, wenn Vpp kleiner wird als Vcc. Bei dieser Schaltung kann der MOS-Transistor Qc in dem Fall abgeschal tet werden, in dem die Möglichkeit besteht, daß Vpp kleiner wird als Vcc. Beim Testen der Schwellwertspannung Vth einer Speicherzelle in einem nichtflüchtigen Speicher wird zuerst die an eine Wortleitung WL angelegte Schreibspannung von etwa 3 V schrittweise mit einer Rate von z. B. 0,5 V erhöht und dann der Spannungswert der Schreibspannung festge stellt, bei dem ein von einer Bitleitung über einen An sprechverstärker und einen Pufferverstärker ausgelesenes Datensignal geschaltet wird. Die Schreibspannung wird von dem Vpp-Anschluß an die Wortleitung WL über die Spannungs versorgungsschaltung und einen Adreßdecoder ADC (insbeson dere seinen Puffer) angelegt, so daß, wenn die Schaltung so ausgelegt ist, daß eine Messung der Schwellwertspannung Vth möglich ist, die Versorgungsspannung Vpp von 3 V auf etwa 10 V geändert werden muß. Es können folglich Situationen auftreten, in denen die Versorgungsspannung Vpp kleiner wird als Vcc. In diesem Fall fließt in den Schaltungen ge mäß den Fig. 14 und 15 ein großer Strom vom Vcc-Anschluß über die MOS-Transistoren Qb und Qa zu dem Vpp-Anschluß. In der Spannungsversorgungsschaltung gemäß Fig. 16 ist ein MOS-Transistor Qc zwischen dem MOS-Transistor Qb und dem Vcc-Anschluß geschaltet, so daß ein großer Stromfluß zu dem MOS-Transistor Qb verhindert wird, wodurch der Strom bei Durchführung eines solchen Tests abgesperrt werden kann.

Jedes der oben beschriebenen Ausführungsbeispiele ist nur mit einer einstufigen Ladungspumpe ausgerüstet. Da mit ei ner einzigen Stufe die Spannung auf Vpp + α(Vø - Vth[V_BG~ Vpp]) angehoben werden kann, ist dies ausreichend, um Pe gelreduktionen zu verhindern. Um jedoch die Sicherheit ei nes Pegelverlusts weiter zu erhöhen, kann auch die in Fig. 17 gezeigte zweistufige Ladungspumpe verwendet werden.

Wie oben beschrieben, wird bei dem erfindungsgemäßen Adreß decoder für nichtflüchtigen Speicher das erforderliche Po tential in einem Auswahlmode sowohl während des Lesens als auch während des Schreibens abgegeben, nicht jedoch während eines Nicht-Auswahlmodes. Das erforderliche Potential wird in einem Auswahlmode während des Löschens nicht abgegeben, so daß eine negative Spannung an die Wortleitung angelegt werden kann, wodurch das Löschen bewirkt wird. Weiterhin wird im Nicht-Auswahlmode ein drittes Potential zur Verhin derung des Löschens an die Wortleitung angelegt, wodurch ein bitweises Löschen möglich ist.

Die Ausgangslogik wird im Schreib/Lesebetrieb und beim Lö schen durch Änderung des Potentials umgekehrt, das an die Spannungsversorgungsanschlüsse an den zwei Enden der aus einem MOS-Transistor zum Laden und einem MOS-Transistor für Adreßeingänge gebildeten Schaltung angelegt wird. Die Adreßdecoderschaltung kann folglich aus einem Puffer und einem Decodierteil gebildet werden, der aus dem MOS-Transi stor zum Laden und den MOS-Transistoren für Adreßeingänge besteht. Elektrisches Löschen kann also ohne zahlenmäßige Vergrößerung der Komponenten der Adreßdecoderschaltung durchgeführt werden.

Wie oben beschrieben enthält der erfindungsgemäße Adreßde coder für nichtflüchtige Speicher Ladeeinrichtungen und MOS-Transistoren zum Anlegen von Eingangsadreßsignalen, wo bei der absolute Wert einer variablen Versorgungsspannung so geändert wird, daß er im Schreibbetrieb größer ist als beim Lesen. Ein Kennzeichen der Erfindung besteht darin, daß die Ladeeinrichtung von einem veränderlichen Widerstand gebildet ist, dessen Widerstandswert sich während des Le sens verkleinert und während des Schreibbetriebs vergrößert wird.

Der Widerstand der Ladeeinrichtung wird folglich größer, obwohl die Versorgungsspannung während des Schreibbetriebs ansteigt, so daß der in der Ladeeinrichtung fließende Strom sich im Schreibbetrieb nicht oder nur leicht erhöht, wo durch überflüssiger Energieverbrauch vermieden wird.

Weiterhin ist es aufgrund der Tatsache, daß der im Schreib betrieb fließende Strom nicht wesentlich größer ist als derjenige beim Lesen nicht notwendig, die Abmessungen der Ladeeinrichtung und der MOS-Transistoren zu vergrößern, so daß die vom Adreßdecoder eingenommene Fläche klein bleibt, was im Hinblick auf eine hohe Integrationsdichte des Spei chers von Vorteil ist.

Bei der Spannungsversorgungsschaltung zur selektiven Abgabe einer ersten oder zweiten Spannung in Abhängigkeit von ei nem Steuersignal wird erfindungsgemäß die erste Spannung über einen MOS-Transistor abgegeben, der mit einer durch Verstärkung des Steuersignals mittels eines Spannungsver vielfachers erhaltenen Spannung geschaltet wird.

Folglich wird nur das zur Steuerung des MOS-Transistors verwendete Steuersignal durch den Spannungsvervielfacher angehoben, der dabei nicht mit dem Ausgangsstrom der Span nungsversorgungsschaltung belastet wird. Als Folge fließt nur das Steuersignal in dem Spannungsvervielfacher, obwohl durch den Sannungsvervielfacher die Kompensation von Pegel verlusten aufgrund der Schwellwertspannung des MOS-Transi stors durchgeführt wird, so daß der in dem Spannungsver vielfacher fließende Strom minimiert werden kann. Als Folge besteht keiner der bekannten Nachteile, die ein großer, von dem Spannungsvervielfacher eingenommener Bereich oder ein großer Leistungsverbrauch mit sich bringen.

Claims

1. Adreßdecoder für nichtflüchtige Speicher der in einem Auswahlmode eine erste Spannung während des Lesens oder eine zweite Spannung während des Schreibens erzeugt, deren absoluter Wert größer ist als derjenige der ersten Spannung, mit

- einem MOS-Transistor (Qℓ) zum Laden, der mit seinem einen Ende an einem ersten Anschluß liegt;
- einem oder mehreren, in Serie geschalteten MOS-Transistoren (Q1, Q2, . . ., Qn) für Adreßeingänge (A1, A2, . . ., An), an deren Gateanschlüssen Adreßsi gnale anliegen und die zwischen dem anderen Ende des MOS-Transistors (Qℓ) zum Laden und einem zweiten Anschluß (Vb) liegen; und
- einem Puffer (Bu), an dessen Eingang ein Signal des Knotenpunkts des MOS-Transistors (Qℓ) zum Laden und der MOS-Transistoren (Q1, Q2, . . ., Qn) für Adreßeingänge anliegt, und der weiterhin als Versorgungsspannung eine zwischen einem dritten Anschluß (Vpp/Vcc) und einem Bezugspotential-An schluß liegende Spannung erhält:

dadurch gekennzeichnet, daß während des Lesens die erste Spannung von dem ausgewählten Puffer durch Anlegen der ersten Spannung sowohl an den er sten als auch an den dritten Anschluß abgegeben wird, während des Schreibens die zweite Spannung von dem ausgewählten Puffer durch Anlegen der zweiten Spannung sowohl an den ersten als auch an den dritten Anschluß abgegeben wird, und während des Löschens eine dritte Spannung in einem Nicht-Auswahl mode durch Anlegen eines dritten Spannung sowohl an den zweiten als auch an den dritten Anschluß abgegeben wird.

2. Adreßdecoder nach Anspruch 1, dadurch gekennzeichnet, daß ein Bezugspotential im Auswahlmode während des Löschens abgegeben wird, so daß eine negative Spannung an das Steuergate des nichtflüchtigen Speichers ange legt wird, so daß positive Löcher in sein schwimmendes Gate (erdfreies Potenti al) injziert werden können.

3. Adreßdecoder nach Anspruch 1, dadurch gekennzeichnet, daß das hintere Gate des MOS-Transistors (98) zum Laden mit dem dritten Anschluß verbunden ist.

4. Adreßdecoder für nichtflüchtige Speicher mit Ladeeinrichtungen und MOS-Transistoren, an denen Adreßsignale anliegen und dem eine variable Ver sorgungsspannung zugeführt wird, deren absoluter Wert im Schreibbetrieb grö ßer ist als im Lesebetrieb, wobei die Ladeeinrichtung aus einem variablen Wi derstand gebildet ist, dessen Widerstandswert beim Lesebetrieb geringer und beim Schreiben höher wird, dadurch gekennzeichnet, daß der Widerstand der Ladeeinrichtung durch eine Widerstands-Steuereinrichtung so beeinflußt wird, daß er sich in Übereinstimmung mit der Änderung der variablen Versorgungs spannung innerhalb des Bereichs zwischen der Schreibspannung und der Lese spannung ändert.

5. Spannungsversorgungsschaltung zur selektiven Abgabe einer ersten oder zweiten Spannung durch Umschalten in Abhängigkeit von einem Steuersi gnal, dadurch gekennzeichnet, daß die erste Spannung über einen MOS-Tran sistor abgegeben wird, der durch eine von einem Spannungsvervielfacher ange hobene Spannung geschaltet wird, und daß sie einen Pegelkonverter zur Um kehrung des Pegels des Steuersignals enthält, das von dem Spannungsvervielfa cher auf einen Wert nahe dem der ersten Spannung angehoben wird.

6. Spannungsversorgungsschaltung nach Anspruch 5, dadurch gekenn zeichnet, daß der Spannungsvervielfacher aus einer Ladungspumpe gebildet ist.