JPH11500896A - 高電圧レベルシフトｃｍｏｓバッファ - Google Patents

Abstract

(57)【要約】 電圧レベルシフトＣＭＯＳバッフア（３０−４７）は、バッファが組み込まれるデバイスの動作電圧（Ｖ_DD）に対するバッファへの電源電圧（４０）のレベルに応じて、２つの異なるモード、一方が高電圧モードでもう一方が低電圧モード、で動作するように配置および構成される。電源電圧レベルが動作電圧レベルを越える高電圧モードでは、バッファは高電圧レベルシフタとして動作するように強制される。電源電圧レベルが動作電圧レベル以下の低電圧モードでは、バッファはＣＭＯＳ論理ゲートとして動作するように強制される。

Description

【発明の詳細な説明】 高電圧レベルシフトＣＭＯＳバッファ関連出願の相互参照 本発明は、同日に出願されて本出願人に譲渡された同時継続出願である「ＥＰ ＲＯＭメモリアレー用切換グラウンドリード」（合衆国特許出願第０８／７２３ ，９２７号）、「ＥＰＲＯＭメモリアレー用電圧基準発生装置」（合衆国特許出 願第０８／７２３，９２４号）、および「ＥＰＲＯＭメモリアレー用過充電／放 電電圧調節装置」（合衆国特許出願第０８／７２３、９２６号）に関連するもの で、上記特許の開示は参照として本明細書に含まれるものとする。発明の背景 本発明は、一般に、広い電圧範囲に渡って有効なバッファー回路に関するもの で、さらに特定するならば、高電圧モードでは共有ブレークダウンを有するレベ ルシフタとして動作し、低電圧モードでは非競合型ＣＭＯＳ(Ｃomplementary me tal-oxide-silicon)論理ゲートとして動作する能力を有する高電圧レベルシフト ＣＭＯＳバッファーを対象とする。 本発明による高電圧レベルシフトＣＭＯＳバッファの１つの用途は、消去可能 でプログラミング可能な読み出し専用メモリ（ＥＰＲＯＭ）デバイスである。Ｅ ＰＲＯＭデバイスは、半導体処理技術を用いて製造される。処理技術の進歩に伴 ってライン幅が減少していることから、製品の新しいバージョンを完全に設計し て製造するのではなくて、新しい技術を用いて既存の製品を「縮小」または小さ いサイズに縮尺するのが望ましい。そのためには、製品の設計およびアーキテク チャを検討して分折する必要があり、その寸法を縮尺するための方法が動作に悪 影響を及ぼす可能性がある。与えられるタスクは、新規な処理技術に従って、Ｅ ＰＲＯＭ製品をコスト効率に優れた適切な方法を用いて縮小するというものであ る。 マイクロコントローラに埋め込まれたＥＰＲＯＭプログラムメモリについてそ のような作業を行う際、例えば、縮尺プロセスによって制限が課され、これら制 限はデバイスの必要条件と組み合わされてこの作業を非常に困難なものにする。 そのようなデバイスについて縮尺プロセスを実施する際に直面する問題には、広 い電圧範囲、低いプログラム読み出しマージン、高速、および低電流がある。特 に、縮尺されたＥＰＲＯＭの読み出しマージンは典型的にはデバイスの動作電圧 範囲よりも低い。 マイクロコントローラに埋め込まれたＥＰＲＯＭの従来の使用方法においては 、マイクロコントローラの電源電圧を用いてＥＰＲＯＭメモリ要素を制御し、こ の要素に記憶されたデータの読み取りを可能にする。データを読み取るためには 、メモリ要素のプログラム閾値電圧を測定することが必要である。メモリ要素は 、ＥＰＲＯＭセルの閾値電圧が低ければ消去されていると言われ、閾値電圧が高 ければプログラムされていると言われる。セルは、セルを構成するトランジスタ の制御ゲートに電圧を印加することによって読み取られる。印加された電圧が閾 値よりも高い場合には、セル内を電流が流れる。セルのプログラミングマージン は、制御ゲートに印加される最高電圧とプログラムされたセルのプログラム閾値 電圧との間の差である。セルの高い閾値電圧よりも低い制御ゲート電圧を印加す ることによって読み取られた場合、プログラムされたＥＰＲＯＭセルは電流を通 さない。 ほとんどの使用方法において、メモリアレーの読み取りに用いられる制御ゲー ト電圧はシステムの電源電圧である。メモリセルのプログラム閾値が電源電圧の 最大値よりも低い場合、プログラムされたセルは従来の方法を用いて検出するこ とはできない。 デバイスを小さいサイズに縮尺することは、さらに、ＥＰＲＯＭを動作させる ために用いられる電圧範囲を狭める効果を有する。ＥＰＲＯＭメモリセルが縮小 されると、プログラム閾値電圧は低下して有効プログラミングマージンが低下す る。さらに、寸法の小さいＥＰＲＯＭセルは典型的により低い読取電流を要求す る。これらのことは全て、縮尺されたＥＰＲＯＭセルを標準的な技術によって読 み取ることを困難にするものである。 読み取りマージン電圧を電源電圧よりも小さい値に低下させるには、行電圧（ つまりＥＰＲＯＭメモリ要素のゲートを制御する電圧）を低い値に調節すること が必要である。制御ゲート電圧がプログラム閾値電圧よりも低いレベルまで下げ られないならば、ＥＰＲＯＭメモリセルの内容を読み取ることはできない。読み 取り電圧の調節には通常、かなりの量の電流消費が必要とされ、これは特に駆動 されている電気ノードが高速動作を必要とするか、あるいは大きなキャパシタン スを負荷されている場合に言えることである。 行電圧を調節するための典型的な解決方法は、電源電圧に比例する電流を引き 出すことによって行電圧をクランプし、ＥＰＲＯＭ要素に印加される最終的な電 圧を制限するというものである。従来のＥＰＲＯＭ読み取りアーキテクチャでは 、行ドライブ回路もまた高速であることを要求され、かなりの量の容量性負荷を 有する。このことによって、低電流消費および高速動作という制限を与えられた 場合には、最終的な電圧を調節することは非常に困難になる。 従来技術では、ＥＰＲＯＭアーキテクチャは高電圧電源を用いて、これを直接 ＥＰＲＯＭアレーのセンスアンプおよびＸ−デコーダに印加する。アレーの行へ の変換を行うＸ−デコーダまたはアレーの列への変換を行うセンスアンプのいず れかが駆動され、それによって両方のデバイスが高電圧になる。行と列との交差 する点にはトランジスタが存在し、このトランジスタを含むメモリセルに電流が 流れ、このメモリセルをプログラムする。 例えば、マイクロコントローラと組み合わされたＥＰＲＯＭプログラムメモリ デバイスを縮小する場合、デバイスに印加することのできる最大電圧は、縮小前 の大きいデバイスで用いた電圧値よりも小さくなる。しかしながら、デバイスが プログラミングのために必要とする電圧は、それに匹敵するような縮小を受けて いない必要条件によって決定される。メモリセルのプログラミング閾値を越えて しまう可能性があり、同様にあるいはそれ以上に重要なこととして、ＥＰＲＯＭ セルをプログラムするために存在する比較的高い電圧レベルによってセル内のト ランジスタが損傷する可能性がある。２つのトランジスタを直列に配置してブレ ークダウン電圧を分配することは、この産業分野における慣例であって、これは 両方のトランジスタが同時にブレークダウンを起こす可能性が低いという理由に よる。むしろ、２つのトランジスタ間で電圧が分割されることから、２つのトラ ンジスタは本来受けるはずの電圧よりも低いレベルの電圧を受ける。これは、低 電圧モードにおいて共有トランジスタが非常に低速のデバイスになるという影響 を有するだけでなく、プログラミング電圧は依然として高く、トランジスタを損 傷するには十分である。 本発明の主たる目的は、これら従来技術による回路の欠点を克服して信号の高 電圧レベルシフトを可能にする一方で、「高電圧」レベルがデバイスの動作電圧 Ｖ_DDまたはそれよりも低い値に低下した場合でも、バッファの完全なＣＭＯＳ（ 非競合）動作を達成する高電圧バッファを提供することにある。発明の概要 本発明は、高電圧モードおよび低電圧モードにおいて異なる方法で効果的に動 作する高電圧レベルシフトＣＭＯＳバッファを提供する。特に、本発明のバッフ ァー回路は、縮尺処理技術において、高速・低電力ＥＰＲＯＭアレーを実現する 際の問題を解決する助けとなる。高いプログラミング電圧にも関わらず、このバ ッファの使用によってトランジスタの損傷が回避され、バッファは、その高電圧 モードにおいては、ゲート式ブレークダウン保護を伴う従来型の電圧分配動作を 提供し、このゲート式ブレークダウン保護においては、２つのトランジスタがそ れらのソース―ドレインパスが直列となるように接続されて、回路に印加される 高電圧を分配するようになっている。その低電圧モードでは、バッファは競合の ないＣＭＯＳ論理ゲート、つまりＮＭＯＳトランジスタとＰＭＯＳトランジスタ との間にデジタル競合の存在しないＣＭＯＳ論理ゲートとして働き、非常に高速 且つ低電圧の動作を提供する。これによって、デバイスが対象となる広い電圧範 囲にわたって高速の動作を提供することが保証される。図面の簡単な説明 以下、現在考えられる最も好ましい本発明実施方法を、好ましい実施例および 方法について、添付した図面を参照しながら考えることにより、本発明のさらな る目的、対象、特性、特徴および付随する利点がより明らかに理解されよう。 図１は、マイクロコントローラデバイスに埋め込まれたＥＰＲＯＭアレー回路 を示す回路図であり、本発明の高電圧レベルシフトＣＭＯＳバッファの利用例を 示す。 図２は、本発明の高電圧シフトＣＭＯＳバッファの好ましい実施例を示す単純 化した回路図である。好ましい実施例および方法に関する詳細な説明 図１の回路は、単に、本発明の高電圧バッファを使用することの可能なＥＰＲ ＯＭデバイスへの適用例を示すために挙げたものである。ＥＰＲＯＭアレー１２ は、プログラムメモリとしてマイクロコントローラ１０に埋め込まれている。メ モリアレーは従来型の行および列を有し、それらの交点におけるトランジスタの 状態（つまりデバイスのある、なし）がそのアレー位置に記憶されているビット の値（「０」または「１」）を表す。ＥＰＲＯＭは、その動作電圧源として、マ イクロコントローラの電圧ＶＤＤを有する。Ｘ−デコーダ１３は、ＥＰＲＯＭア レー１２用の行ドライバー回路であって、このアレーのための制御ゲート電圧お よび制御プログラミング電圧を発生させる。高電圧バッファ１５は、電源電圧Ｖ ＤＤをＥＰＲＯＭメモリ要素をプログラムするのに十分な高さの電圧に変換する ために連結されている。バッファはさらに、アレー用のセンスアンプ１７と共に 使用される。 アレー１２において用いられる電圧基準１８は、ＥＰＲＯＭメモリ要素の制御 ゲートおよびドレインの読み取り電圧を制限する。ＥＰＲＯＭ内の行プリチャー ジ回路は、データを読み取るためにアレーの位置にアクセスするのに要する時間 を短縮し、ＤＣ電力の消費を軽減する。図１では、行プリチャージ２０は調節回 路で行われ、Ｘ−デコーダ１３に送られて制御ゲートを駆動する。センスアンプ １７がメモリ要素内の電流を検知して、ＥＰＲＯＭ要素の閾値を決定する。 グラウンド切換回路２１はさらに、ＥＰＲＯＭアレーのアクセス時間を短縮す る。メモリ要素の制御ゲートがハイであって、要素のドレインがセンスアンプに 接続されており、さらに要素のソースがグラウンドに接続されている時のみ、要 素内を電流が流れることになる。行電圧を設定する間、電圧が所定の適性な値に 達するまでソースはグラウンドから外されており、電圧が所定の値に達した時点 でソースが接地されてメモリ要素を読み取るために電流が流れる。 図１のＥＰＲＯＭ回路適用例において使用した本発明の高電圧バッファを、図 ２の単純化した回路図に示す。このバッファ回路により、高プログラミング電圧 がより効率的に扱われる。高電圧モードでは、バッファは、従来技術に見られる ものと同様、プログラムされた高い電圧による負担を分配するために２つのトラ ンジスタを用いる。しかし低電圧モードでは、バッファー回路はＣＭＯＳ論理ゲ ートを構成する。２つのトランジスタを用いた高電圧モードの電圧分配動作は、 高電圧ブレークダウンに対する保護を提供し、低電圧モードにおいて本発明は広 いＣＭＯＳ電圧範囲にわたって高速ＣＭＯＳゲート動作を提供する。 図２を参照すると、バッファー回路全体は、ＰＭＯＳ(Ｐ-channelＭＯＳ)トラ ンジスタ３０、３１、３２および３３、ＮＭＯＳ(Ｎ-channelＭＯＳ)トランジス タ３５および３６、並びにインバータ３８を含む。主に、バッファー回路は、「 高電圧／Ｖ_DD」と記載された電源端子４０（Ｚ）とアナロググラウンド端子（基 準電位）との間に２つの並列な回路パスを有する。トランジスタはそれぞれ、ソ ース、ドレインおよびゲート電極あるいはノード、並びに基板接続を有する。ト ランジスタ３０、３１および３５のソース―ドレイン電流パスは、２つの並列な パスのうちの一方で直列に接続されており、トランジスタ３２、３３および３６ のソース―ドレインパスは２つの並列なパスのうちのもう一方で直列に接続され ている。ＰＭＯＳトランジスタ３０、３１、３２および３３の基板接続は電源端 子４０に連結されており、ＮＭＯＳトランジスタ３５、および３６の基板接続（ 図示せず）はグラウンドに連結されている。 トランジスタ３０および３１のゲートノードはそれぞれ、もう一方の並列パス （つまりこれら２つのトランジスタのうちの他方のトランジスタのソース―ドレ インパスを含む直列回路）に接続されており、各直列パスの残りの２つのトラン ジスタのゲートノードは互いに接続されている（つまり、トランジスタ３１およ び３５のゲート、そしてトランジスタ３３および３６のゲート）。ＮＭＯＳトラ ンジスタ３５および３６のゲート間（従って、ＰＭＯＳトランジスタ３１および ３３のゲート間）にはインバータ３８が接続されている。バッファー回路への入 力（Ｘ）は端子４３に印加され、端子４３はトランジスタ３１および３５のゲー トに接続されて、バッファの出力（Ｘ_O，ｎＸ_O）は並列なパスのそれぞれに接続 された端子４５および４７で得られる。 動作中、高電圧モードでは、端子４０（Ｚ）に印加される電圧はＶ_DDよりも高 い。しかしインバータ３８に印加される電圧はＶ_DDである。この場合、入力端子 ４３に「０」が印加されると、トランジスタ３０、３１および３６が「オン」に なって、端子４５（Ｘ_O）には「０」が出力され、端子４７（ｎＸ_O）には高電圧 出力が出力される。高電圧はトランジスタ３２および３３を介して遮断され、こ れらトランジスタ３２および３３は、インバータ３８の出力からのＶ_DDをトラン ジスタ３３のゲートに印加することにより、ブレークダウン電圧を分配する。入 力端子４３に「１」が印加されると、トランジスタ３２、３３および３５が「オ ン」になり、従って端子４５（Ｘ_O）に高電圧出力が現れ、端子４７（ｎＸ_O）に は「０」が出力される。この場合、トランジスタ３０および３１は高電圧を遮断 し、ブレークダウン電圧を比較的均等に分配する。 低電圧モードにおける動作では、端子４０（Ｚ）がＶ_DDあるいはそれよりも低 い値であるとき、トランジスタ３１、３３、３５および３６は完全にＣＭＯＳゲ ートとして機能する。これは、２つの並列回路パスの逆の導電性のトランジスタ のそれぞれの対のゲートノードが相互に接続されていること、およびこれらゲー ト接続を相互に接続するパスにインバータ３８が存在することによるものである 。従って、本発明の回路は通常の給電レベルでは非競合ＣＭＯＳゲートとして機 能する。つまり、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間にデジタ ル競合の存在しない真のＣＭＯＳ論理ゲートとして機能する。従って、全体の動 作において、バッファー回路は二重の役割を果たす。つまり、Ｖ_DD以上の電圧レ ベルではゲート式ブレークダウン保護を伴う高電圧レベルシフタとして、Ｖ_DDま たはそれよりも低い通常の電源レベルでは真のＣＭＯＳ論理ゲートとして、その 役割を果たす。 以上、本発明を実施する上で現在考えられる最も好ましい例について説明した が、本発明が関与する分野の当業者には、上記説明を考慮することにより、本発 明の好ましい実施例および方法に変更および改良を加えても本発明の真の精神お よび範囲を逸脱するものではないことは理解されよう。従って、本発明は、添付 した請求の範囲および対応する法律の規則および原則によってのみ限定されるも のである。

Claims (1)

1. 【特許請求の範囲】 １． 電圧レベルシフト相補型金属酸化物半導体(ＣＭＯＳ)バッファであって、 このバッファが組み込まれるデバイスの動作電圧に対するバッファへの電源電圧 レベルに応じて、２通りの異なるモードで動作し、： デバイス動作電圧に接続され、前記電源電圧のレベルがデバイス動作電圧 のレベルを越えているのに対応してバッファを強制的に高電圧レベルシフタとし て動作させるための手段と； デバイス動作電圧に接続され、前記電源電圧のレベルがデバイス動作電圧 のレベル以下であることに対応してバッファを強制的にＣＭＯＳ論理ゲートとし て動作させるための手段と を備える電圧レベルシフトＣＭＯＳバッファ。 ２． バッファを強制的に高電圧レベルシフタとして動作させるための前記手段 が、デバイス動作電圧に接続された端子と基準電位点に接続されたノードとの間 に一対の並列な回路パスを含み、前記回路パスが、それぞれ接続された第１およ び第２のＭＯＳトランジスタであってソース―ドレインパスが直列に接続されて デバイス動作電圧のレベルを越える電源電圧レベルを防いでそのような電源電圧 レベルによってそれぞれの回路パスに印加されるブレークダウン電圧をほぼ均等 に分配するよう配置および接続された第１および第２のＭＯＳトランジスタを含 む請求項１に記載のバッファ。 ３． バッファを強制的にＣＭＯＳ論理ゲートとして動作させるための手段が、 前記一対の並列回路パスのそれぞれに第３のトランジスタと、前記一対の並列パ スのそれぞれの前記第３のトランジスタのゲートノード間に接続されたインバー タとを含み、前記第３のトランジスタのソース―ドレインパスがそれ以外の２個 のトランジスタのソース―ドレインパスと直列に接続されるように前記２個のト ランジスタと接続され、この第３のトランジスタが前記２個のトランジスタと逆 の導電性を有し、この第３のトランジスタのゲートノードがそのソース―ドレイ ンパスが直接接続されている回路パス内の２個のトランジスタのうちの一方のゲ ートノードに接続され、論理レベル入力が前記接続されたゲートノードに印加さ れた時に、前記電源電圧がデバイス動作電圧以下であることに対応して、前記２ 個の回路パスで接続されているゲートノードを有する逆の導電性の前記トランジ スタ間にデジタル競合の存在しないＣＭＯＳ論理ゲートとして動作する請求項２ に記載のバッファ。 ４． 前記並列回路パスのそれぞれの前記第１および第２の接続されたされたＭ ＯＳトランジスタがＰＭＯＳトランジスタであって、前記並列回路パスのそれぞ れの前記第３のトランジスタがＮＭＯＳトランジスタである請求項３に記載のバ ッファ。 ５． バッファの論理出力がそれぞれの並列パスから取り出され、論理入力がイ ンバータの入力に印加される請求項４に記載のバッファ。 ６．バッファが組み込まれるデバイスの動作電圧に対するバッファへの電源電圧 のレベルに応じて、２通りの異なるモードで動作することを可能にするＣＭＯＳ バッファにおける電圧レベルシフトのデバイスへの実行方法であって： 電源電圧のレベルがデバイス動作電圧のレベルを越えているのに対応して バッファを強制的に高電圧レベルシフタとして動作させ、 電源電圧がデバイス動作電圧のレベル以下であることに対応してバッファ を強制的にＣＭＯＳ論理ゲートとして動作させる こと含む方法。 ７． デバイス動作電圧に接続された端子とグラウンド端子との間の２個の並列 な回路パスそれぞれに一対のＰＭＯＳトランジスタを接続して配置して電源電圧 レベルがデバイス動作電圧レベルを越えた時に前記回路パスのそれぞれの２個の ＰＭＯＳトランジスタ間でブレークダウン電圧が分配されることを可能にするこ とと、２つの並列な回路パスそれぞれの一方のＰＭＯＳトランジスタのゲートノ ードを同じ回路パスのＮＭＯＳトランジスタのゲートノードに接続して一方の並 列回路パスからもう一方の並列回路パスへのゲートノードの相互接続間にインバ ータを接続することとを含む請求項６に記載の方法。 ８． インバータの入力に論理入力を印加し、各並列回路パスからバッファの論 理出力を取り出す請求項７に記載の方法。 ９． メモリアレーを有する消去可能でプログラム可能な読み出し専用メモリ（ ＥＰＲＯＭ）であって、このメモリアレーにおいて、前記アレーの行および列が 記憶すべきデータを、アレーの行および列の各交差点におけるデバイスの存在ま たは非存在に応じて０および１としてプログラムし、且つアレーの行および列の 各交差点におけるデバイスの存在または非存在に応じて０および１として前記ア レー内に記憶されたデータを読み取るために使用されるＥＰＲＯＭであって： ＥＰＲＯＭ用の動作電圧源と、 アレーにデータをプログラミングして且つアレーからデータを読み取るた めの電源と、 高電圧モードおよび低電圧モードの動作を有するバッファと を備え、 高電圧モードで使用するバッファの構造が、前記電源電圧とグラウンドとの間に 接続された一対の並列な回路パスを含み、これら並列な回路パスがそれぞれ一対 のＭＯＳトランジスタを含み、これらトランジスタのソース―ドレインパスが直 列に接続されて、動作電圧のレベルを越えた電源電圧レベルでアレーのプログラ ミングが行われる際にブレークダウン電圧をほぼ均等に分配し、 動作電圧レベル以下の電源電圧レベルでアレーの読み取りを行う際の低電 圧モードで使用するバッファ手段が、前記一対の並列な回路パスそれぞれに逆の 導電性を有するＭＯＳトランジスタと前記一対の並列な回路パスの前記逆の導電 性を有するＭＯＳトランジスタのゲートノード間に接続されたインバータとを含 み、前記逆の導電性を有するトランジスタのソース―ドレインパスが同じ並列回 路パスの一対のＭＯＳトランジスタのソース―ドレインパスと直列に接続され、 、前記ゲートノードがそれぞれ前記並列な回路パスの同じ側の前記一対のＭＯＳ トランジスタの一方のゲートノードと相互に接続されているメモリ。 １０．バッファへの論理入力用の端子がインバータの入力に接続され、バッファ の論理出力用の端子が並列な回路パスのうち同じ側のパスに接続される請求項９ に記載のＥＰＲＯＭ。