[go: up one dir, main page]

KR930008413B1 - 반도체기억장치 - Google Patents

반도체기억장치 Download PDF

Info

Publication number
KR930008413B1
KR930008413B1 KR1019900009538A KR900009538A KR930008413B1 KR 930008413 B1 KR930008413 B1 KR 930008413B1 KR 1019900009538 A KR1019900009538 A KR 1019900009538A KR 900009538 A KR900009538 A KR 900009538A KR 930008413 B1 KR930008413 B1 KR 930008413B1
Authority
KR
South Korea
Prior art keywords
transistor
potential
point
gate
threshold voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR1019900009538A
Other languages
English (en)
Other versions
KR910001775A (ko
Inventor
히로시 이와하시
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치, 도시바 마이크로 일렉트로닉스 가부시키가이샤, 다케다이 마사다카 filed Critical 가부시키가이샤 도시바
Publication of KR910001775A publication Critical patent/KR910001775A/ko
Application granted granted Critical
Publication of KR930008413B1 publication Critical patent/KR930008413B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

반도체기억장치
제 1 도는 본 발명의 제 1 실시예를 적용시킨 반도체기억장치의 전체회로도.
제 2 도는 본 발명의 제 2 실시예의 회로도.
제 3 도는 종래예의 반도체장치의 전체회로도.
제 4 도 및 제 5 도는 제 3 도에 도시된 장치의 동작을 설명하기 위한 선도이다.
* 도면의 주요부분에 대한 부호의 설명
2 ~2m : 열선 15, 15A : 제 1 트랜지스터
16 : 부하트랜지스터 17 : 센스앰프
311~3nm : 메모리셀 21 : 제 3 트랜지스터
22 : 제 4 트랜지스터 23 : 제 2 트랜지스터
26 : 제 5 트랜지스터
[산업상의 이용분야]
본 발명은 반도체기억장치에 관한 것으로, 보다 상세하게는 메모리셀이 접속되는 열선의 전위의 제어방식에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체기억장치중 부유게이트구조를 갖춘 MOS트랜지스터를 메모리셀로서 사용한 ROM이 예컨대 일본국 특개소 60-136996호 공보에 기개되어 있다.
이러한 ROM의 일례를 제 3 도에 도시했다. 즉, 복수의 행선(11~1n) 및 열선(21~2m)이 횡방향 및 종방향으로 배열되고, 그 각 교차부에는 각각 부유게이트형 MOS트랜지스터로 구성되는 메모리셀(311~31m, 321~32m,…)이 매트릭스 형상으로 배열되어 있다. 그리고 각각의 메모리셀의 게이트는 각각 대응되는 행선(11~1n)에 접속되고, 드레인은 대응되는 열선(21~2m)에 접속되며, 소오스는 접지선위에 접속되어 있다.
상기 메모리셀중의 하나를 선택하려면 하나의 행선 및 열선을 선택함으로써 실행된다. 이 행선 및 열선의 선택은 행 및 열디코더(4,5)에서 행하여진다. 행디코더(4)에는 도시하지 않은 CPU등으로부터 행어드레스데이터(A0~Ai)가 공급되고, 행디코더(4)는 어느 한쪽이 논리「1」인 디코드신호(R1~Rn)를 출력한다. 디코드신호는 행선(11~1n)의 어느 한쪽에「1」레벨의 신호를 발생시켜서 그 행선을 선택한다. 한편, 열디코더(5)에는 열어드레스데이터(Ai＋1~Am)가 공급된다. 열디코더(5)는 어느 한쪽이「1」인 디코드신호(C1~Cm)를 출력한다. 디코드신호(C1~Cm)는 열선(21~2m)에 직렬로 접속되어 있는 인헨스멘트형 MOS트랜지스터(61~6m)의 어느 하나를 온 상태로 하여 선택한다. 트랜지스터(61~6m)의 드레인은 공통으로 접속되어 공통접속절점(A)을 구성하고 있다. 이 절점(A)은 부하용의 인헨스멘트형 MOS트랜지스터(12)를 매개로 예컨대 5V의 전원(Vc)에 접속되어 있다. 그 트랜지스터(12)의 게이트는 인버터(Ⅰ)의 출력절점(B)에 접속되어 있다.
이 인버터(Ⅰ)는 디플리선형 MOS트랜지스터(13)와 인헨스멘트형 MOS트랜지스터(14)로 구성된다. 인버터(Ⅰ)의 입력단으로서 MOS트랜지스터(14)의 게이트는 상기 절점(A)에 접속되어 있다. 또한, 인버터(Ⅰ)의 출력단(절점B)은 상기 절점(A)와 데이터 센스절점(C)사이에 접속된 인헨스멘트형 MOS트랜지스터(15)의 게이트에 접속되어 있다. 상기 데이터센스절점(C)은 부하트랜지스터(16)를 매개로 전원(Vc)에 접속되어 있다. 또한, 트랜지스터(16)의 게이트도 전원(Vc)에 접속되어 있다. 그리고 상기 데이터센스절점(C)에는 센스앰프(17)가 접속되어 있다. 이 센스앰프(17)로 부터 상기 메모리셀(311~3nm)에 기억되어 있는 데이터(D)가 출력된다.
이와 같이 구성된 반도체기억장치에 있어서, 행 및 열디코더(4,5)에 의해 예컨대 각각 하나의 행성 및 열선이 선택되고, 그들의 교점에 위치하는 하나의 메모리셀, 예컨대 311이 선택된다. 선택된 메모리셀(311)이 부유게이트에 전자가 주입되어 있지 않고 문턱치 전압이 낮은 상태에 있는 경우, 이 메모리셀(311)은 온상태로 되고, 이 메모리셀(311)은 매개로 열선(21)이 방전되며, 이후「0」레벨이 데이터(D)가 센스앰프(17)로부터 출력된다. 또, 이 메모리셀(311)은 부유게이트에 미리 전자가 주입되고 문턱치 전압이 상승되어 있어서 선택되어도 온되지 않는 경우에는 부하트랜지스터(12, 16)에 의해 열선(21)이 충전되고,「1」레벨이 센스앰프(17)에 의해 독출된다.
그러나 상기 구성의 반도체기억장치에는「0」데이터의 독출속도가 늦다는 결점이 있다. 그러한 점을 각 소자의 동작과의 관계를 바탕으로 상세히 설명한다.
먼저, 행디코더(4) 및 열디코더(5)로부터의 출력에 의해 예컨대 메모리셀(311)이 선택되었다고 하자, 그리고 이 메모리셀(311)이「0」을 기억하고 있어 턴온된다고 하자, 이에 따라 열선(21)이 메모리셀(311)을 매개로 방전되고, A점의 전위가 저하된다. A점은 전위저하에 따라 인버터(Ⅰ)의 출력단의 B점의 전위가 상승되며, 이 B점의 전위상승에 따라 트랜지스터(15)의 도통저항이 저하된다. 이 때문에 트랜지스터(15)를 매개로 C점의 전위가 A점의 전위로 접근한다. 이 C점의 전위저하가 센스앰프에서 검출된다. 즉, 메모리셀(311)의 기억상태를「0」으로 판정하여 데이터D를「0」으로서 출력한다.
다음으로 메모리셀(321)이 선택되고 이 메모리셀(321)이「1」을 기억하고 있으므로 그 선택에 의해서도 오프상태로 된다고 하자, 이경우에 열선(21)은 충전된다. 이 충전은 트랜지스터(12, 16)에 의해 행해진다. 충전의 초기에 있어서는 인버터(Ⅰ)의 출력「1」레벨로 있다. 이 때문에 충전의 당초에는 트랜지스터(12, 16)에 의해 충전이 실행된다.
이에 따라 절점(A)의 전위가 급속히 상승된다. 인버터(Ⅰ)의 출력전위가 절점(A)의 전위상승에 따라「0」레벨방향으로 저하된다. 이에 따라 트랜지스터(12, 15)는 오프된다. 트랜지스터(15)의 오프에 따라 절점(C)이 트랜지스터(16)를 매개로 충전되어 그 절점(C)은「1」레벨로 상승된다. 이「1」레벨이 센스앰프(17)에 의해 데이터D「1」로서 독출된다.
이와 같이 하여 열선(21: 절점 A)이 충전되지만, 입력에 대한 인버터(Ⅰ)의 출력의 응답속도분만큼 트랜지스터(12, 15)가 여분으로 턴온되어 과충전된다. 즉, 트랜지스터(12, 15)의 소오스측 전위(절점A의 전위)는 그 게이트전위에서 문턱치 전압을 뺀 값으로 안정된다. 그런데 이 경우 인버터(Ⅰ)의 응답속도에 따른 지연시간 때문에 절점(A)이 전위는 트랜지스터(12, 15)의 게이트전위로부터 각각 문턱치 전압을 뺀 값보다도 높은 전위로 되어 버린다.
이상의 상태를 제 4 도 및 제 5 도를 참조하여 보다 상세히 설명한다. 즉, 상기한 바와 같이 A점이 충전될때 인헨스멘트형 MOS트랜지스터(12, 15)의 문턱치 전압을 Vth로 하면, B점의 전위가 A점의 트랜지스터(12, 15)의 문턱치 전압(Vth)의 합으로 된 때 트랜지스터(15, 12)는 오프로 된다. 트랜지스터(15, 12)가 오프되면 A점은 충전되는 경로가 없어져 그 이상의 전위상승은 없다. 이것이 A점 및 B점의 전위의 DC적 안정충전 전위(임계적인 전위)로, 이것을 제 4 도에 도시했다. 그런데 실제로는 인버터(Ⅰ)의 동작지연때문에 A점의 전위변화에 대한 B점의 추종성을 지연이 발생하여, 제 4 도의 안정점으로부터 벗어나 트랜지스터(15, 12)는 오프로 된다. 이것을 제 5 도에 도시했다.
일반적으로 A점의 전위의 상승에 따라 B점의 전위는 저하된다. 결국, DC적으로는 A점의 전위에 대해 B점의 전위가 결정된다. 그런데 제 5 도에 도시된 바와 같이 AC적으로 열선이 잇달아 충전될 경우에는 인버터(Ⅰ)의 B점에 대한 구동능력에 의해 B점의 전위는 DC적으로 A점의 전위에서 결정되는 B점의 전위보다는 늦게 변화된다.
예컨대 A점의 전위가 시각 to일 때에는 X(V)이고, 시각 t1일 때에 X＋a(V)로 변화했다고 하자, 이때 시각 t1에서의 B점의 전위는 시각 t1에서의 A점의 전위에 대해 DC적으로 결정되는 전위가 아니다. B점에 존재하는 부하용량 및 트랜지스터의 응답성 등에 대한 응답속도가 늦어진다. 이 때문에 시각 t1의 B점의 전위는 예컨대 시각 to의 A점의 전위에 대한 DC적인 안정전위에 대응된다. 예컨대 제 5 도의 시각 t1에 있어서 B점의 전위는「A점의 전위＋Vth」로 되어 있다. 그러나 이 시각 t1에 있어서의 B점의 전위는 시각 to에 있어서의 A점의 전위에 대한 DC적인 안정전위이다. 이 때문에 A점은 과충전되게 된다.
즉, 시각 t1에 있어서 트랜지스터(12 및 15)가 오프되어 A점의 충전이 그쳤다고 하자, 그러나 이 시각 t1의 A점의 전위에 대한 DC적인 B점의 안정점은 시각 T2에 나타나게 된다. 그런 연유로 시각 t2이후의 A점과 B점의 전위관계는 제 4 도의 DC적인 트랜지스터(15)가 오프되는데 필요한 임계적인 최소의 전위관계로부터 벗어나게 된다. 데이터「0」을 독출할 경우 A점측을 방전시켜도 트랜지스터(15)가 온으로 되지 않는한 C점의 전위는 저하되지 않아 센스앰프는 새로운 데이터를 검출할 수 없다.
즉, A점과 B점의 전위의 관계가 제 4 도에 도시된 바와 같은 관계로 되게끔 충전이 정지되면, A점의 사소한 방전으로 트랜지스터(15)는 온으로 되고 C점의 전위도 재빨리 방전된다. 그러나 B점의 전위와 A점의 전위의 관계가 제 5 도의 시각 t2이후와 같이 되면, 메모리셀은 A점 및 열선의 큰 용량을 트랜지스터(15)가 턴온될때 까지 방전시키지 않으면 안된다. 결국, 제 5 도의 시각 t2이후의 관계로부터 제 4 도의 관계로 될 때까지 A점의 전위를 방전시키는 시간은 제 4 도의 관계에서 충전이 멈추었을 때에 불필요한 시간으로 된다. 또, A점 및 열선에는 커다란 부하용량이 존재하므로 제 4 도의 관계로부터 벗어나면 벗어날수록 보다 많은 전하를 메모리셀에서 방전시키지 않으면 안되기 때문에 보다 긴 방전시간이 필요하게 된다. 이러한 이유로 인해 특히 열선을 방전시킬 때의 독출속도가 늦어진다는 결점이 있다. 이 때문에 종래는 인버터(Ⅰ)의 응답성을 빠르게 하기 위해 인버터(Ⅰ)의 전류구동능력을 크게 하고 있다. 그러나 이와 같이 하면 새로이 인버터(Ⅰ)에서의 소비전력이 커지는 결점이 발생한다.
[발명의 목적]
본 발명은 상기한 문제점을 감안하여 이루어진 것으로서, 소비전력의 증가를 억제시키고 독출속도를 향상시킬 수 있는 반도체기억장치를 제공하는데 그 목적이 있다.
[발명의 구성]
본 발명의 제 1 반도체기억장치는 행선과, 이 행선에 의해 선택적으로 구동되는 메모리셀, 이 메모리셀에 접속되는 열선, 이 열선에 접속되는 부하트랜지스터, 이 부하트랜지스터와 상기 열선과의 사이에 소오스/드레인 전류도가 접속되어 상기 열선의 전위에 따라 게이트전위가 제어되는 제 1 트랜지스터, 상기 열선에 접속되어 상기 열선의 전위가 소정의 전위 이상일 때 상기 열선의 상기 소정의 전위까지 방전시키는 방전수단을 구비하여 구성된다.
본 발명의 제 2 반도체기억장치는 상기 소정의 전위가 상기 제 1 트랜지스터의 게이트전위보다도 그 제 1 트랜지스터의 문턱치 전압분 만큼 낮은 수치로 되도록 구성된다.
본 발명의 제 3 반도체기억장치에 있어서, 상기 방전수단은 상기 열선에 드레인과 게이트가 접속된 문턱치 전압이 대략 0V인 제 2 트랜지스터를 구비하고, 그 제 2 트랜지스터의 소오스를 전원단자와 접지간에 직렬로 접속된 제 3 및 제 4 트랜지스터의 접속중점에 접속시키며, 상기 제 3 트랜지스터의 게이트를 상기 제 1 트랜지스터의 게이트에 접속시킨 것이고, 더욱이 상기 제 1 트랜지스터의 문턱치 전압과 제 3 트랜지스터의 문턱치 전압이 거의 동일한 것으로서 구성된다.
본 발명의 제 4 반도체기억장치에 있어서, 상기 제 1 트랜지스터는 문턱치 전압이 대략 0V의 트랜지스터이고, 상기 방전수단은 상기 열선과 상기 제 1 트랜지스터의 게이트 사이에 접속된 문턱치 전압이 거의 0V인 제 5 트랜지스터를 구비하며, 그 제 5 트랜지스터의 게이트를 상기 열선에 접속시킨 것으로 구성된다.
[작용]
열선이 부하트랜지스터 및 제 1 트랜지스터를 매개로 충전되어 제 1 트랜지스터의 소오스, 즉 열선의 전위가 게이트의 전위와 몬턱치 전압이 덧붙여진 임계전위보다도 높은 과충전상태로 되면 열선전하는 방전되고 열선전위가 임계전위로 저하되어 안정된다. 상기 방전은 제 3 발명에 있어서는 제 2 트랜지스터를 매개로 실행되고, 제 4 발명에 있어서는 제 5 트랜지스터를 매개로 실행된다.
[실시예]
제 1 도는 본 발명의 일실시예를 나타낸 것이다. 제 1 도에 있어서 제 3 도와 동등한 구성요소에는 동일한 부호를 기재하였다. 제 1 도에 있어서 제 3 도와 상이한 점은 제 3 도에 도시된 트랜지스터(12~16)로 구성되는 회로(11)에 대응되는 회로(11A)의 구성에 있다. 이 회로(11A)는 하기와 같이 구성된다.
즉, 회로(11A)는 전원(Vc)에 드레인 및 게이트가 접속된 부하트랜지스터(16)를 구비하고 있다. 이 트랜지스터(16)의 소오스는 센스앰프(17)와 트랜지스터(15 ; 제 1 트랜지스터)의 드레인에 접속되어 있다. 또한, 트랜지스터(15)의 소오스에는 열선의 공통접속절점(A)이 접속되어 있다. 이러한 트랜지스터(15)의 소오스(절점A)는 문턱치 전압이 대략 0V인 트랜지스터(23 ; 제 2 트랜지스터)의 드레인과 게이트에 접속되어 있다. 트랜지스터(23)의 소오스(절점N1)는 전압(Vc)과 접지사이에 직렬로 접속된 2개의 트랜지스터(21, 22 ; 제 3, 4 트랜지스터)의 접속점에 접속되어 있다. 트랜지스터(22)는 트랜지스터(21)에 비해 전원구동능력이 상당히 작게 설정된다. 트랜지스터(22)로서는 디플리션형의 것을 이용할 수도 있다. 이때는 게이트도 접지 전위에 접속시키는 편이 바람직하다. 트랜지스터(22)의 게이트에는 전원(Vc)이 접속되어 있다. 또한, 트랜지스터(21)의 게이트는 트랜지스터(15)의 게이트에 접속되어 있다. 트랜지스터(15)의 소오스와 게이트간에는 인버터(Ⅰ)가 접속되어 있다. 이 인버터(Ⅰ)로서는 예컨대 제 3 도의 인버터(Ⅰ)와 같은 것을 이용해도 되고 제 2 도에서 설명하는 트랜지스터(24, 25)로 구성된 것을 이용해도 된다. 혹은 P채널 트랜지스터와 N채널트랜지스터로 구성되는 CMOS인버터를 이용해도 된다.
상기 절점(N1)의 전위는 트랜지스터(21)에 의해 결정된다. 즉, 절점(N1)의 전위는 B점의 전위로 부터 트랜지스터(21)의 문턱치 전압을 뺀 수치로 결정된다. 또 트랜지스터(23)의 문턱치 전압은 0V이다. 따라서 트랜지스터(21)에 의해 결정되는 절점(N1)의 전위가 전위보다 저하되면 트랜지스터(23)는 온된다. 그 온에 따라 A점의 전하는 B점으로 방전된다. 이에 따라 예컨대 A점이 과충전되어도 과충전이 해소된다.
다음에는 회로(11A)의 동작을 상세히 설명한다. B점의 전위를 VB, A점의 전위를 VA, 절점(N1)의 전위를 VN1이라 하자. 더욱이 트랜지스터(15, 21)의 문턱치 전압을 Vth15, Vth21이라 하자. VN1〉VA일 때와 VN1〈VA일 때의 2가지 경우로 나누어 생각해 보면, (1) VN1〉VA일 때 VB-Vth21이다. 현재 Vth15=Vth21로 한다면, VB-Vth15=VN1으로 된다. VN1〉VA이므로, VB-Vth15〉VA로 된다. 이것은 A점이 방전상태인 것을 나타내고 있다. (2) VN1〈VA일 때 상기한 것처럼 VB-Vth15=VN1이므로 VB-Vth15〈VA로 된다. 즉, A점이 과충전인 상태를 나타내고 있다. 그러나 A점의 전하는 트랜지스터(23)를 매개로 VA=VN1으로 될 때까지 방전되고 그 상태로 정착된다. 즉, VB-Vth15=VA로 된다.
결국, VA와 VB의 전위차는 Vth15로 되어 상기한 제 4 도와 같은 이상적인 수치로 되돌아 간다.
제 1 도에 있어서는 제 3 도의 회로(11)중의 트랜지스터(12)는 생략되어 있지만, 제 1 도의 회로(11A)에 있어서도 트랜지스터(12)에 대응되는 것을 사용하여도 된다.
제 2 도의 회로(11)를 대신하여 사용되는 회로(11A)에 대응되는 다른 예를 도시한 것이다. 이 제 2 도의 회로(11B)는 제 1 도의 트랜지스터(15)를 대신하여 트랜지스터(15A)를 이용한 것이다. 보다 상세히 설명하면, 이 회로(11B)는 전원(Vc)에 드레인 및 게이트가 접속된 부하트랜지스터(16)를 구비하고 있다. 이 트랜지스터(16)의 소오스는 문턱치 전압이 대략 0V인 트랜지스터(15A ; 제 1 트랜지스터)의 드레인/소오스를 매개로 상기 절점(A)에 접속되어 있다. 한편 전원(Vc)과 접지 사이에는 트랜지스터(24, 25)가 직렬로 접속되어 있다. 이들 트랜지스터(24, 25)는 인버터(Ⅳ)를 구성한다. 트랜지스터(24)의 게이트에는 전원(Vc)이 접속되어 있다. 또한, 트랜지스터(25)의 게이트(입력단)는 절점(A ; 트랜지스터 15A의 소오스)에 접속되어 있다. 그리고 트랜지스터(24, 25)의 접속중점, 즉 인버터(Ⅳ)의 출력단은 트랜지스터(15A)의 게이트에 접속되어 있다. 절점(A)과 트랜지스터(15A)의 게이트 사이에는 문턱치 전압이 대략 0V인 트랜지스터(26 ; 제 5 트랜지스터)가 접속되어 있다. 그 트랜지스터(26)의 게이트도 절점(A)에 접속되어 있다.
이와 같은 구성의 회로(11B)에 있어서도 절점(A)D의 과충전은 방지된다.
즉, VA와 VB의 관계는 VA＋Vth15A=VB(Vth15A ; 트랜지스터 15A의 문턱치 전압)이다. 단, Vth15A≒0V이다. 따라서 VA〉VB일 때에는 트랜지스터(26)가 턴온되어 A점의 전하가 B점으로 방전된다. 트랜지스터(26)의 문턱치 전압이 대략 0V이기 때문에 VA〉VB로 되어 그 방전은 정지된다. 결국, 일시적으로 VA〉VB라는 상태로 A점이 과충전되었다 하더라도 A점의 전위는 저하되어 VA=VB라는 이상적인 상태로 정착된다.
상기 트랜지스터(24)를 대신하여 게이트와 소오스가 접점 B에 접속된 디플리션형 트랜지스터를 이용하여 제 3 도와 같이 인버터를 형성시켜도 된다.
이상 설명한 바와 같이 본 발명의 실시예에 의하면, A점이 일시적으로 과충전 되었다 하더라도 A점에 방전경로를 설치하여 A점의 전하를 트랜지스터(15, 15A)가 온되는 한계의 전위까지 방전시킬 수 있다. 게다가 소비전력의 증가와 충전속도의 저하를 발생시키는 일 없이 A점으로 부터 방전을 재빨리 실시할 수 있다. 한편, 트랜지스터(23, 26)는 그 문턱치 전압이 정확히 0V가 아니더라도 정 혹은 부로 벗어나 있어도 된다. 이 경우에도 종래예보다 상기 임계전위에 더 가까운 전위로 열선을 유지시킬 수 있기 때문에 종래보다 독출속도는 빠르게 할 수가 있다.
[발명의 효과]
본 발명에 의하면, 선택된 메모리셀로부터의 데이터를 독출하는 열선의 전위를 소정의 전위, 예컨대 제 1 트랜지스터의 게이트전위에서 그 문턱치 전압을 뺀 임계전위로 안성시켜 과충전을 방지할 수가 있다. 따라서 그 후의 데이터독출을 소비전류의 증가를 방지하면서 신속히 실행할 수 있다.

Claims (4)

  1. 행선(11~1n)과, 이 행선에 의해 선택적으로 구동되는 메모리셀(311~3nm), 이 메모리셀에 접속되는 열선(21~2m), 이 열선에 접속되는 부하트랜지스터(16), 이 부하트랜지스터와 상기 열선의 사이에 소오스/드레인전류로가 접속되어 상기 열선의 전위에 따라 게이트전위가 제어되는 제 1 트랜지스터(15, 15A), 상기 열선에 접속되어 상기 열선의 전위가 소정의 전위 이상일 때 상기 열선의 전위를 상기 소정의 전위까지 방전시키는 방전수단(21~26,Ⅰ)을 구비한 것을 특징으로 하는 반도체기억장치.
  2. 제 1 항에 있어서, 상기 소정의 전위는 상기 제 1 트랜지스터의 게이트전위 보다도 그 제 1 트랜지스터의 문턱치 전압분 만큼 낮은 값인 것을 특징으로 하는 반도체기억장치.
  3. 제 1 항에 있어서, 상기 방전수단은 상기 열선에 드레인과 게이트가 접속된 문턱치 전압이 대략 0V인 제 2 트랜지스터(23)를 구비하고, 그 제 2 트랜지스터의 소오스를 전원단자와 접지사이에 직렬로 접속된 제 3 트랜지스터(21) 및 제 4 트랜지스터(24)의 접속중점에 접속시키며 상기 제 3 트랜지스터(21)의 게이트를 상기 제 1 트랜지스터(15)의 게이트에 접속시킨 구성으로 되어 있고, 더욱이 상기 제 1 트랜지스터의 문턱치 전압과 제 3 트랜지스터의 문턱치 전압이 거의 동일한 것을 특징으로 하는 반도체기억장치.
  4. 제 1 항에 있어서, 상기 제 1 트랜지스터는 몬턱치 전압이 대략 0V인 트랜지스터이고, 상기 방전수단은 상기 열선과 상기 제 1 트랜지스터의 게이트 사이에 접속된 몬턱치 전압이 대략 0V인 제 5 트랜지스터(26)를 구비하여 그 제 5 트랜지스터(26)의 게이트를 상기 열선에 접속시킨 것임을 특징으로 하는 반도체기억장치.
KR1019900009538A 1989-06-27 1990-06-27 반도체기억장치 Expired - Lifetime KR930008413B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP16497089A JPH0814996B2 (ja) 1989-06-27 1989-06-27 半導体記憶装置
JP1-164970 1989-06-27
JP89-164970 1989-06-27

Publications (2)

Publication Number Publication Date
KR910001775A KR910001775A (ko) 1991-01-31
KR930008413B1 true KR930008413B1 (ko) 1993-08-31

Family

ID=15803341

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900009538A Expired - Lifetime KR930008413B1 (ko) 1989-06-27 1990-06-27 반도체기억장치

Country Status (3)

Country Link
US (1) US5175705A (ko)
JP (1) JPH0814996B2 (ko)
KR (1) KR930008413B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0478097A (ja) * 1990-07-13 1992-03-12 Sony Corp メモリ装置
JP3404127B2 (ja) * 1994-06-17 2003-05-06 富士通株式会社 半導体記憶装置
US5675539A (en) * 1994-12-21 1997-10-07 Sgs-Thomson Microelectronics, S.A. Method and circuit for testing memories in integrated circuit form
DE69520495T2 (de) * 1995-08-04 2001-07-12 Stmicroelectronics S.R.L., Agrate Brianza Leseschaltung für nichtflüchtige Speicher
CN1338106A (zh) * 1999-10-04 2002-02-27 精工爱普生株式会社 半导体集成电路、具有该半导体集成电路的墨盒以及装载该墨盒的喷墨记录装置
FR2853444B1 (fr) 2003-04-02 2005-07-15 St Microelectronics Sa Amplificateur de lecture a double etage de lecture
US7813157B2 (en) * 2007-10-29 2010-10-12 Contour Semiconductor, Inc. Non-linear conductor memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2070372B (en) * 1980-01-31 1983-09-28 Tokyo Shibaura Electric Co Semiconductor memory device
US4542485A (en) * 1981-01-14 1985-09-17 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor integrated circuit
JPS58185094A (ja) * 1982-04-24 1983-10-28 Toshiba Corp 半導体集積回路
JPS5977700A (ja) * 1982-10-25 1984-05-04 Toshiba Corp 不揮発性半導体メモリ装置
JPS60136996A (ja) * 1983-12-26 1985-07-20 Toshiba Corp 半導体記憶装置
US4694429A (en) * 1984-11-29 1987-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device
US4769784A (en) * 1986-08-19 1988-09-06 Advanced Micro Devices, Inc. Capacitor-plate bias generator for CMOS DRAM memories
US4797856A (en) * 1987-04-16 1989-01-10 Intel Corporation Self-limiting erase scheme for EEPROM
JP2583606B2 (ja) * 1989-05-16 1997-02-19 富士通株式会社 センスアンプ回路

Also Published As

Publication number Publication date
KR910001775A (ko) 1991-01-31
JPH0330192A (ja) 1991-02-08
JPH0814996B2 (ja) 1996-02-14
US5175705A (en) 1992-12-29

Similar Documents

Publication Publication Date Title
US4103189A (en) Mos buffer circuit
US5390147A (en) Core organization and sense amplifier having lubricating current, active clamping and buffered sense node for speed enhancement for non-volatile memory
US4760561A (en) MOS static type RAM having a variable load
US6456541B2 (en) Booster circuit for raising voltage by sequentially transferring charges from input terminals of booster units to output terminals thereof in response to clock signals having different phases
JPS62164300A (ja) 電気的に消去可能なプログラム可能な半導体メモリ・セル
JPH0143400B2 (ko)
US4761765A (en) Semiconductor memory device having improved data output circuit
US4982363A (en) Sensing structure for single ended input
KR930001735B1 (ko) 반도체 기억장치
KR100245244B1 (ko) 반도체 기억장치
JPS5833638B2 (ja) メモリ装置
US4635229A (en) Semiconductor memory device including non-volatile transistor for storing data in a bistable circuit
JPH06162776A (ja) 半導体メモリ回路
KR910000389B1 (ko) 불휘발성 반도체 기억장치
JPS61218223A (ja) 制限された検出電流を用いるプログラム可能な論理装置
KR930008413B1 (ko) 반도체기억장치
EP0377840B1 (en) Nonvolatile semiconductor memory device having reference potential generating circuit
KR950000029B1 (ko) 기생용량에 의해 야기된 오동작을 방지하기 위한 eprom의 디코더 회로
KR900008185B1 (ko) 판독전용 반도체 기억장치
US20030160639A1 (en) Semiconductor integrated circuit device
JPH02285598A (ja) 半導体記憶装置
JPS5873097A (ja) デコ−ダ−回路
KR100445353B1 (ko) 반도체 집적회로
JPS60136996A (ja) 半導体記憶装置
US6728160B1 (en) Path gate driver circuit

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19900627

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19900627

Comment text: Request for Examination of Application

PG1501 Laying open of application
G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19930806

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19931201

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19940204

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19940204

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19960822

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19970822

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 19971229

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 19990731

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20000731

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20010730

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20020729

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20030801

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20040730

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20050729

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20060731

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20070731

Start annual number: 15

End annual number: 15

PR1001 Payment of annual fee

Payment date: 20080725

Start annual number: 16

End annual number: 16

FPAY Annual fee payment

Payment date: 20090727

Year of fee payment: 17

PR1001 Payment of annual fee

Payment date: 20090727

Start annual number: 17

End annual number: 17

EXPY Expiration of term
PC1801 Expiration of term