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JP2001144603A - レベルシフタ回路およびそれを含むデータ出力回路 - Google Patents

レベルシフタ回路およびそれを含むデータ出力回路

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Publication number
JP2001144603A
JP2001144603A JP32783499A JP32783499A JP2001144603A JP 2001144603 A JP2001144603 A JP 2001144603A JP 32783499 A JP32783499 A JP 32783499A JP 32783499 A JP32783499 A JP 32783499A JP 2001144603 A JP2001144603 A JP 2001144603A
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JP
Japan
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power supply
node
level
output
transistor
Prior art date
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Pending
Application number
JP32783499A
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English (en)
Inventor
Shizuo Cho
静雄 長
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Oki Electric Industry Co Ltd
Oki Micro Design Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Oki Micro Design Co Ltd
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Publication date
Application filed by Oki Electric Industry Co Ltd, Oki Micro Design Co Ltd filed Critical Oki Electric Industry Co Ltd
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Priority to EP00105403A priority patent/EP1102402A1/en
Priority to TW089104566A priority patent/TW448620B/zh
Priority to KR1020000013132A priority patent/KR20010049227A/ko
Priority to US09/531,669 priority patent/US6459322B1/en
Publication of JP2001144603A publication Critical patent/JP2001144603A/ja
Priority to US10/059,151 priority patent/US6593795B2/en
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    • H03K—PULSE TECHNIQUE
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors
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Abstract

(57)【要約】 【目的】 本発明は、データおよび出力制御信号の論理
レベルが変化してからレベルシフタ回路の出力の論理レ
ベルが変化する時間を短縮するレベルシフタ回路を提供
することを目的とする。 【構成】 本発明のレベルシフタ回路１００は、ＶＣＣ
とＧＮＤを電源とし、ＰＭＯＳトランジスタ３、４、出
力データ信号Ｄと出力制御信号ＤＯＥを２入力し出力ノ
ード１１を出力するＮＡＮＤ３７、ＮＡＮＤ１の出力ノ
ード２を入力し出力ノード１２を出力するインバータ３
８から構成される。ＰＭＯＳトランジスタ３は、出力ノ
ード１２をプルアップするためのプルアップトランジス
タであり、出力ノード１１によってゲート電極が制御さ
れる。 ＮＡＮＤ１は、ＶＤＤとＧＮＤを電源として用
いている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、装置内部で発生させた内部電源電圧（ＶＤ
Ｄ）によって動作する回路部分を含むレベルシフタ回路
およびそれを含むデータ出力回路に関するものである。
【０００２】
【従来の技術】図５は、従来のレベルシフタ回路を含む
データ出力回路を示す回路図である。否論理積ゲート
（ＮＡＮＤ）４１は、データＤと出力制御信号ＤＯＥを
２入力とし出力データ信号４２をレベルシフタ回路４０
へ出力する。インバータ４３は、データ出力信号４２の
反転信号をレベルシフタ回路４０へ出力する。ＮＡＮＤ
４１とインバータ４３は、内部電源電圧（ＶＤＤ）とグ
ランド電圧（ＧＮＤ）を電源として用い、 ＮＡＮＤと
インバータの出力、データＤおよび出力制御信号ＤＯＥ
の論理振幅はＶＤＤレベルである。
【０００３】論理振幅を内部電源電圧（ＶＤＤ）レベル
から外部電源電圧（ＶＣＣ）レベルに変換するレベルシ
フタ回路４０は、ＰＭＯＳトランジスタ４４、４５およ
びＮＭＯＳトランジスタ４６、４７から構成される。
ＰＭＯＳトランジスタ４４、４５のソース電極はＶＣＣ
に、ゲート電極およびドレイン電極は互いにクロスカッ
プル結合され、それぞれが出力ノード４８、４９に接続
される。 ＮＭＯＳトランジスタ４６のソース電極は接
地され、ゲート電極はデータ出力信号４２に、ドレイン
電極は出力ノード４８にそれぞれ接続される。 ＮＭＯ
Ｓトランジスタ４７のソース電極はＧＮＤに、ゲート電
極はデータ出力信号４２の反転信号に、ドレイン電極は
出力ノード４９にそれぞれ接続される。
【０００４】レベルシフタ回路４０の出力４８を入力と
するインバータ５０は、ＰＭＯＳトランジスタ５１とＮ
ＭＯＳトランジスタ５２から構成され、その出力５３は
出力端子ＤＯのプルアップトランジスタであるＰＭＯＳ
トランジスタ５４のゲート電極に接続される。 ＰＭＯ
Ｓトランジスタ５４のソース電極はＶＣＣに、ドレイン
電極は出力端子ＤＯにそれぞれ接続される。なお、デー
タＤの反転信号を入力するレベルシフタ回路６０および
その後段のインバータ６７についての説明は省略する。
ＮＭＯＳトランジスタ５５は、出力端子ＤＯのプルダ
ウントランジスタである。
【０００５】データ出力回路の回路動作について簡単に
説明する。出力制御信号ＤＯＥがＬレベルの時、レベル
シフタ回路４０の出力４８はＬレベルであり、インバー
タ５０の出力５３はＨレベルとなるため、ＰＭＯＳトラ
ンジスタ５４はオフする。一方、レベルシフタ回路６０
の出力６６はＨレベル、インバータ６７の出力７０はＬ
レベルとなるため、ＮＭＯＳトランジスタ５５もオフす
る。この場合、ＰＭＯＳトランジスタ５４とＮＭＯＳト
ランジスタ５５はともにオフするので、出力端子ＤＯは
ハイインピーダンス状態になる。
【０００６】次に、出力制御信号ＤＯＥがＨレベル、出
力端子ＤＯがＬレベル、データＤがＬレベルからＨレベ
ルへ変化する場合の回路動作を説明する。データＤがＬ
レベルからＨレベルへ変化すると、レベルシフタ回路４
０の出力４８はＨレベルに、インバータ５０の出力５３
はＬレベルに変化するので、 ＰＭＯＳトランジスタ５
４はオンにする。一方、レベルシフタ回路６０の出力６
６はＨレベルに、インバータ６７の出力７０はＬレベル
に変化するので、ＮＭＯＳトランジスタ５５はオフす
る。この結果、出力端子ＤＯはＬレベルからＨレベルへ
と変化する。
【０００７】
【発明が解決しようとする課題】しかしながら、従来回
路は、データおよび出力制御信号の論理レベルが変化し
てからレベルシフタ回路の出力の論理レベルが変化する
時間が長くなるという課題がある。出力データ信号４２
がＬレベル、 ＮＭＯＳトランジスタ４６およびＰＭＯ
Ｓトランジスタ４５がオフ、 ＮＭＯＳトランジスタ４
７およびＰＭＯＳトランジスタ４４がオン場合を例に説
明する。出力データ信号４２がＬレベルからＨレベルに
変化すると、最初にＮＭＯＳトランジスタ４６がオンす
ると既にオンしていたＰＭＯＳトランジスタ４４とのオ
ン抵抗分圧比により、出力ノード４８はＨレベルからＬ
レベルにプルダウンされＰＭＯＳトランジスタ４５をオ
ンさせる。なお、本説明に用いたレベルシフタ回路は、
ＮＭＯＳトランジスタのオン抵抗をＰＭＯＳトランジ
スタのオン抵抗より小さく設定している。一方、出力デ
ータ信号４２の反転信号は、出力データ信号４２の論理
変化よりインバータ１段分遅延してＨレベルからＬレベ
ルに変化し、 ＮＭＯＳトランジスタ４７をオフすると
ともに出力ノード４９をＬレベルからＨレベルにプルア
ップする。
【０００８】すなわち、従来のレベルシフタ回路は、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタのオン抵抗
分圧比によって出力レベルの決定を行っているため、出
力の論理レベル変化時間が長くなってしまっていた。
【０００９】
【課題を解決するための手段】本発明のレベルシフタ回
路は、出力ノードをプルアップするＭＯＳトランジスタ
と、出力データ信号を入力しＭＯＳトランジスタのゲー
ト電極を制御するゲート制御信号を出力する第１のイン
バータと、第１の電源と第２の電源間にＭＯＳトランジ
スタと直列に接続され、出力データ信号に基づいて得ら
れる第１のノードを入力し出力ノードを出力する第２の
インバータとから構成されるものである。
【００１０】本発明のデータ出力回路は、第１の電源と
第２の電源間に接続され、出力データ信号を入力し第１
のノードを出力する第１のインバータと、第１の電源よ
り高い電位を持つ第３の電源と第２の電源間に接続さ
れ、第２のノードを出力するレベルシフタ回路とを備え
るデータ出力回路であって、レベルシフタ回路は、第２
のノードをプルアップする第１のＭＯＳトランジスタ
と、第３の電源と第２の電源間に第１のＭＯＳトランジ
スタと直列に接続された第２のインバータと、データ信
号を入力し第１のＭＯＳトランジスタのゲート電極を制
御するゲート制御信号を出力する第３のインバータとか
ら構成されるものである。
【００１１】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１、第２の実施形態を示す回路図で
ある。レベルシフタ回路１００は、ＰＭＯＳトランジス
タ３〜７およびＮＭＯＳトランジスタ８〜１０で構成さ
れる。ＰＭＯＳトランジスタ３のソース電極はＶＣＣ
に、ゲート電極は出力ノード１２に、ドレイン電極はＰ
ＭＯＳトランジスタ５、６の共通ソース電極に接続され
る。ＰＭＯＳトランジスタ５、６のドレイン電極は共に
出力ノード１１に、ゲート電極は出力データ信号Ｄ、出
力制御信号ＤＯＥにそれぞれ接続される。ＰＭＯＳトラ
ンジスタ４のソース電極はＶＣＣに、ゲート電極は出力
ノード１１に、ドレイン電極はＰＭＯＳトランジスタ７
のソース電極に接続される。ＰＭＯＳトランジスタ７の
ドレイン電極は出力ノード１２に、ゲート電極は出力デ
ータ信号Ｄと出力制御信号ＤＯＥを２入力とするＮＡＮ
Ｄ１からの出力ノード２に接続される。ＮＡＮＤ１は、
ＶＤＤとＧＮＤを電源として使用している。
【００１２】ＮＭＯＳトランジスタ８のドレイン電極は
出力ノード１１に、ゲート電極は出力制御信号ＤＯＥ
に、ソース電極はＮＭＯＳトランジスタ９のドレイン電
極に接続される。ＮＭＯＳトランジスタ９のゲート電極
は出力データ信号Ｄに、ソース電極はＧＮＤに接続され
る。ＮＭＯＳトランジスタ１０のドレイン電極は出力ノ
ード１２に、ゲート電極はＮＡＮＤ１からの出力ノード
２に、ソース電極はＧＮＤに接続される。ところで、Ｖ
ＣＣレベルとＶＤＤレベルの電位差がＰＭＯＳトランジ
スタのしきい値以上である場合、ＰＭＯＳトランジスタ
５〜７は抵抗として働く。その抵抗値は、各ＰＭＯＳト
ランジスタ５〜７のゲート電位がＶＤＤレベルの時に最
大となり、逆に、グランドレベルの時に最小となる。
【００１３】レベルシフタ回路１０１は、 ＰＭＯＳト
ランジスタ１３〜１７およびＮＭＯＳトランジスタ１８
〜２０で構成される。ＰＭＯＳトランジスタ１３のソー
ス電極はＶＣＣに、ゲート電極は出力ノード２２に、ド
レイン電極はＰＭＯＳトランジスタ１５、１６の共通ソ
ース電極に接続される。ＰＭＯＳトランジスタ１５、１
６のドレイン電極は共に出力ノード２１に、ゲート電極
は出力データ信号Ｄを入力とするインバータ７１の出力
信号７２、出力制御信号ＤＯＥにそれぞれ接続される。
ＰＭＯＳトランジスタ１４のソース電極はＶＣＣに、ゲ
ート電極はノード２１に、ドレイン電極はＰＭＯＳトラ
ンジスタ１７のソース電極に接続される。ＰＭＯＳトラ
ンジスタ１７のドレイン電極は出力ノード２２に、ゲー
ト電極はインバータ７１の出力信号７２と出力制御信号
ＤＯＥを２入力とするＮＡＮＤ７３からの出力ノード７
４に接続される。
【００１４】ＮＭＯＳトランジスタ１８のドレイン電極
は出力ノード２１に、ゲート電極は出力制御信号ＤＯＥ
に、ソース電極はＮＭＯＳトランジスタ１９のドレイン
電極に接続される。ＮＭＯＳトランジスタ１９のゲート
電極はインバータ７１の出力信号７２に、ソース電極は
ＧＮＤに接続される。ＮＭＯＳトランジスタ２０のドレ
イン電極は出力ノード２２に、ゲート電極はＮＡＮＤ７
３からの出力ノード７４に、ソース電極はＧＮＤに接続
される。また、ＰＭＯＳトランジスタ１５〜１７は、Ｐ
ＭＯＳトランジスタ５〜７と同様、抵抗として働く。な
お、従来と同様、ＮＡＮＤとインバータはＶＤＤとＧＮ
Ｄを電源として用い、 ＮＡＮＤとインバータの出力、
出力データ信号Ｄおよび出力制御信号ＤＯＥの論理振幅
はＶＤＤレベルである。
【００１５】図２は、図１のレベルシフタ回路の等価回
路である。レベルシフタ回路１００を例に説明するとと
もに、同じ構成要素に対しては同一符号を付与する。レ
ベルシフタ回路１００は、ＶＣＣとＧＮＤを電源とし、
ＰＭＯＳトランジスタ３、４、出力データ信号Ｄと出力
制御信号ＤＯＥを２入力し出力ノード１１を出力するＮ
ＡＮＤ３７、ＮＡＮＤ１の出力ノード２を入力し出力ノ
ード１２を出力するインバータ３８から構成される。Ｐ
ＭＯＳトランジスタ３は、出力ノード１２をプルアップ
するためのプルアップトランジスタであり、出力ノード
１１によってゲート電極が制御される。 ＮＡＮＤ１
は、ＶＤＤとＧＮＤを電源として用いている。
【００１６】本実施形態におけるレベルシフタ回路の動
作をレベルシフタ回路１００を例に説明する。出力制御
信号ＤＯＥがＬレベルの時、出力データ信号Ｄの論理レ
ベルに関係なくＮＡＮＤ１の出力ノード２はＨレベルと
なるので、ＮＭＯＳトランジスタ１０はオンする。この
時、ＰＭＯＳトランジスタ７の抵抗値は最大となるの
で、出力ノード１２は従来例に比べ短時間でＬレベルに
プルダウンされるとともにＰＭＯＳトランジスタ３がオ
ンする。一方、ＮＭＯＳトランジスタ８はオフする。Ｐ
ＭＯＳトランジスタ６の抵抗値は最小となるので、出力
ノード１１は従来例とほぼ同じ時間でＨレベルにプルア
ップされるとともにＰＭＯＳトランジスタ６をオフす
る。
【００１７】出力制御信号ＤＯＥがＨレベル、出力デー
タ信号ＤがＬレベルからＨレベルへ変化する場合を例に
説明する。出力データ信号ＤがＬレベルからＨレベル変
化すると、ＮＡＮＤ１の出力ノード２はＨレベルからＬ
レベルに変化する。この時、ＰＭＯＳトランジスタ７の
抵抗値は最大から最小に、ＮＭＯＳトランジスタ１０は
オンからオフへ変化する。一方、ＰＭＯＳトランジスタ
５の抵抗値は最小から最大に、ＮＭＯＳトランジスタ９
はオフからオンに変化する。この結果、出力ノード１１
は短時間にＨレベルからＬレベルにプルダウンされると
ともにＰＭＯＳトランジスタ４がオンするので、出力ノ
ード１２をＬレベルからＨレベルへ急速にプルアップす
る。
【００１８】出力制御信号ＤＯＥがＨレベル、出力デー
タ信号ＤがＨレベルからＬレベルへ変化する場合を例に
説明する。出力データＤがＨレベルからＬレベルへ変化
すると、ＮＡＮＤ１の出力ノード２はＬレベルからＨレ
ベルに変化する。この時、ＰＭＯＳトランジスタ７の抵
抗値は最小から最大に、ＮＭＯＳトランジスタ１０はオ
フからオンに変化する。この場合、出力データ信号Ｄが
Ｈレベルが維持されるためＰＭＯＳトランジスタ４はオ
ンのままである。ＰＭＯＳトランジスタ７が抵抗として
働くので出力ノード１２をＨレベルからＬレベルへ急速
にプルダウンするとともにＰＭＯＳトランジスタ３がオ
ンする。一方、ＰＭＯＳトランジスタ５の抵抗値は最大
から最小に、ＮＭＯＳトランジスタ９はオンからオフに
変化する。この結果、出力ノード１１は短時間Ｌレベル
からＨレベルにプルアップされるとともにＰＭＯＳトラ
ンジスタ４がオフする。なお、レベルシフタ回路１０１
の動作については省略するが、レベルシフタ回路１００
の動作説明から容易に理解される。
【００１９】以上のように、第１の実施形態のレベルシ
フタ回路は、ゲート電極に与えられる電位レベルの変化
応じて抵抗値が変化するＭＯＳトランジスタを出力ノー
ドをプルアップするＭＯＳトランジスタのドレイン電極
と出力ノード間に設けたものである。この結果、従来と
比べて、レベルシフタ回路の出力の論理レベル変化時間
が短縮された。
【００２０】また、データＤからレベルシフタ回路の出
力に至るまでのトランジスタのスイッチング回数が少な
くなったことによっても、出力の論理レベル変化時間が
短縮された。第１の実施形態のレベルシフタ回路は、従
来と比べて、トランジスタのスイッチング回数は２回少
ない。
【００２１】第２の実施形態 本実施形態は、上述したレベルシフタ回路１００、１０
１を含むデータ出力回路に関するものである。インバー
タ１０２は、ＶＣＣとＧＮＤを電源として用いており、
ＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２
４、２５で構成される。ＰＭＯＳトランジスタ２３とＮ
ＭＯＳトランジスタ２４のゲート電極は、レベルシフタ
回路１００の出力ノード１２に接続される。ＮＭＯＳト
ランジスタ２５のゲート電極は、出力ノード１２と逆の
極性を持つレベルシフタ回路１０１の出力ノード２１に
接続される。インバータ１０２の出力ノード２９は、出
力端子ＤＯのプルアップトランジスタであるＰＭＯＳト
ランジスタ３１のゲート電極に接続される。
【００２２】インバータ１０３は、 ＶＣＣとＧＮＤを
電源として用いており、ＰＭＯＳトランジスタ２６、２
７、ＮＭＯＳトランジスタ２８で構成される。ＰＭＯＳ
トランジスタ２７とＮＭＯＳトランジスタ２８のゲート
電極は、レベルシフタ回路１０１の出力ノード２１に接
続される。ＰＭＯＳトランジスタ２６のゲート電極は、
出力ノード２１と逆の極性を持つレベルシフタ回路１０
０の出力ノード１２に接続される。インバータ１０３の
出力ノード３０は、出力端子ＤＯのプルダウントランジ
スタであるＮＭＯＳトランジスタ３２のゲート電極に接
続される。
【００２３】次にデータ出力回路の動作を、インバータ
１０２、１０３の出力ノード２９、３０が同時にＬレベ
ルからＨレベルに変化する場合を例に説明する。レベル
シフタ回路１００の出力ノード１２がＬレベルの時、Ｐ
ＭＯＳトランジスタ２３はオン、ＮＭＯＳトランジスタ
２４はオフする。したがって、ＮＭＯＳトランジスタ２
５のオン／オフに関係なくインバータ１０２の出力ノー
ド２９はＨレベルとなり、ＰＭＯＳトランジスタ３１は
オフする。また、レベルシフタ回路１０３の出力ノード
２１がＬレベルの時、ＰＭＯＳトランジスタ２６、２７
はオン、ＮＭＯＳトランジスタ２８はオフする。したが
って、インバータ１０３の出力ノード３０はＨレベルと
なり、ＮＭＯＳトランジスタ３２はオンする。この時、
出力端子ＤＯは、Ｌレベルである。
【００２４】レベルシフタ回路１０１の出力ノード２１
がレベルシフタ１００の出力ノードより時間ｔだけ遅延
してＬレベルからＨレベルに変化すると、先にＰＭＯＳ
トランジスタ２３、２６がオフし、ＮＭＯＳトランジス
タ２４がオンする。その後、時間ｔだけ遅延してＰＭＯ
Ｓトランジスタ２７がオフ、ＮＭＯＳトランジスタ２
５、２８がオンする。この結果、インバータ１０２、１
０３の出力ノード１２、２１は、ＨレベルからＬレベル
に変化するので、ＰＭＯＳトランジスタ３１はオフから
オンに、ＮＭＯＳトランジスタ３２はオンからオフにそ
れぞれ変化する。ただし、インバータ１０２において、
出力ノード２９の電荷を放電する経路は、直列接続され
たＮＭＯＳトランジスタ２４、２５のオン抵抗を介す
る。このため、出力ノード２９の論理レベル変化時間
は、インバータ１０３の出力ノード３０の論理レベル変
化時間に比べ遅い。言い換えれば、ＮＭＯＳトランジス
タ３２がオフした後、ＰＭＯＳトランジスタ３１がオン
することにより、出力端子ＤＯはＬレベルからＨレベル
へと変化する。
【００２５】なお、インバータ１０２、１０３の出力ノ
ード２９、３０が同時にＨレベルからＬレベルに変化す
る場合の動作説明は、上述の例から容易に類推されるの
で省略する。その場合、インバータ１０３において、出
力ノード３０の電荷を充電する経路は、直列接続された
ＰＭＯＳトランジスタ２６、２７のオン抵抗を介する。
このため、出力ノード３０の論理レベル変化時間は、イ
ンバータ１０２の出力ノード２９の論理レベル変化時間
に比べ遅い。言い換えれば、ＰＭＯＳトランジスタ３１
がオフした後、ＰＭＯＳトランジスタ３２がオンするこ
とにより、出力端子ＤＯはＨレベルからＬレベルへと変
化する。
【００２６】以上のように、第２の実施形態によれば、
出力端子ＤＯのプルアップトランジスタ（ＰＭＯＳトラ
ンジスタ３１）とプルダウントランジスタ（ＮＭＯＳト
ランジスタ３２）が同時にオンして、ＶＣＣからＧＮＤ
へ過渡電流が流れることを防ぐことができる。
【００２７】第３の実施形態 図３は、本発明の第３の実施形態を示す回路図である。
第３の実施形態は、第２の実施形態のインバータ１０
２、１０３の構成を改良したものである。以下は、改良
部分を中心に説明する。インバータ１０４は、出力ノー
ド２９とＮＭＯＳトランジスタ２４のドレイン電極間に
パラレル接続されたＰＭＯＳトランジスタ３３とＮＭＯ
Ｓトランジスタ３４を備えている。ＰＭＯＳトランジス
タ３３、ＮＭＯＳトランジスタ３４の各ゲート電極は、
それぞれＧＮＤ、出力端子ＤＯに接続されている。イン
バータ１０５は、ＰＭＯＳトランジスタ２７のドレイン
電極と出力ノード３０間にパラレル接続されたＮＭＯＳ
トランジスタ３５、ＰＭＯＳトランジスタ３６を備えて
いる。ＮＭＯＳトランジスタ３５、ＰＭＯＳトランジス
タ３６の各ゲート電極は、それぞれＶＣＣ、出力端子Ｄ
Ｏに接続されている。
【００２８】次に、データ出力回路の動作について、出
力端子ＤＯおよびレベルシフタ回路１０１の出力ノード
２１がＬレベルの時、出力ノード１２がＬレベルからＨ
レベルに変化する場合を例に説明する。レベルシフタ回
路１００の出力ノード１２がＬレベルの時、ＰＭＯＳト
ランジスタ２３はオン、ＮＭＯＳトランジスタ２４はオ
フであるので、インバータ１０４の出力ノード２９はＨ
レベルでありＰＭＯＳトランジスタ３１はオフ状態にあ
る。レベルシフタ回路１００の出力ノード１２がＨレベ
ルに変化すると、ＰＭＯＳトランジスタ２３がオフ、Ｎ
ＭＯＳトランジスタ２４がオンする。ＰＭＯＳトランジ
スタ３３およびＮＭＯＳトランジスタ２５がオン、ＮＭ
ＯＳトランジスタ３４がオフしているので、出力ノード
２９はＰＭＯＳトランジスタ３３からＮＭＯＳトランジ
スタ２４、２５を介してプルダウンされる。電位レベル
が低下するにつれ、ＰＭＯＳトランジスタ３３のオン抵
抗値が増加するため、論理レベル変化時間は長くなり、
電位レベルがＰＭＯＳトランジスタ３３の閾値近傍に達
すると放電は停止する。出力ノード２９の電位レベルの
低下とともにＰＭＯＳトランジスタ３１がオンし出力端
子ＤＯをＬレベルからＨレベルにプルアップするため、
ＮＭＯＳトランジスタ３４がオンし出力ノード２９をＬ
レベルにプルダウンする。
【００２９】続いて、出力端子ＤＯおよびレベルシフタ
回路１００の出力ノード１２がＬレベルの時、出力ノー
ド１２がＬレベルからＨレベルに変化する場合を例に説
明する。レベルシフタ回路１０１の出力ノード１２がＨ
レベルの時、ＰＭＯＳトランジスタ２７はオフ、ＮＭＯ
Ｓトランジスタ２８はオンであるので、インバータ１０
５の出力ノード３０はＬレベルでありＮＭＯＳトランジ
スタ３２はオフ状態にある。レベルシフタ回路１０１の
出力ノード２１がＬレベルに変化すると、ＰＭＯＳトラ
ンジスタ２７がオン、ＮＭＯＳトランジスタ２８がオフ
する。ＰＭＯＳトランジスタ２６およびＮＭＯＳトラン
ジスタ３５がオン、ＰＭＯＳトランジスタ３６がオフし
ているので、出力ノード３０はＰＭＯＳトランジスタ２
６からＰＭＯＳトランジスタ２７、ＮＭＯＳトランジス
タ３５を介してプルアップされる。電位レベルが上昇す
るにつれ、ＮＭＯＳトランジスタ３５のオン抵抗値が増
加するため、論理レベル変化時間は長くなり、電位レベ
ルがＮＭＯＳトランジスタ３５の閾値近傍に達すると充
電は停止する。出力ノード３０の電位レベルの上昇とと
もにＮＭＯＳトランジスタ３２がオンし出力端子ＤＯを
ＨレベルからＬレベルにプルダウンするため、ＰＭＯＳ
トランジスタ３６がオンし出力ノード３０をＨレベルに
プルアップする。
【００３０】以上のように、第３の実施形態によれば、
出力端子ＤＯがＬレベルからＨレベルに変化する場合、
インバータ１０４の出力ノード２９の論理レベル変化時
間（このとき、ＨレベルからＬレベルへ変化）は長くな
るため、ＰＭＯＳトランジスタ３１が供給する電流の時
間的変化率が小さくなる。これに伴い、出力端子ＤＯお
よびＶＣＣと外部端子間を電気的に接続するボンディン
グワイヤやパッケージのリードフレーム等に寄生するイ
ンダクタンス成分に起因する電源ノイズの誘発、デバイ
スの誤作動を防ぐことが可能となる。当然、出力端子Ｄ
ＯがＨレベルからＬレベルに変化する場合についても同
様の効果が得られる。
【００３１】第４の実施形態 図４は、本発明の第４の実施形態を示す回路図である。
第４の実施形態は、第３の実施形態のインバータ１０
６、１０７の構成を改良したものである。以下は、改良
部分を中心に説明する。インバータ１０６は、ＰＭＯＳ
トランジスタ３３のソース電極と基板とをショートさせ
ている。インバータ１０７は、ＮＭＯＳトランジスタ３
５のソース電極と基板とをショートさせている。ＰＭＯ
Ｓトランジスタ３３、ＮＭＯＳトランジスタ３５の基板
バイアス効果による両トランジスタの閾値電圧の増加を
抑制する。この構成は、低い電源電圧でデータ出力回路
を動作させる場合に適している。具体的には、電源電圧
がＰＭＯＳトランジスタ３３やＮＭＯＳトランジスタ３
５の閾値電圧の２〜４倍程度の場合である。
【００３２】以上のように、第４の実施形態によれば、
基板バイアス効果によるＰＭＯＳトランジスタ３３、Ｎ
ＭＯＳトランジスタ３５の閾値電圧の増加がないので、
両トランジスタのゲート電極とソース電極間の電位差を
大きくすることができる。この結果、低い電源電圧で動
作するデータ出力回路であっても出力端子ＤＯの論理レ
ベル変化時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１、第２の実施の形態を示す回路図
である。
【図２】本発明の図１のレベルシフタ回路の等価回路を
示す回路図である。
【図３】本発明の第３の実施の形態を示す回路図であ
る。
【図４】本発明の第４の実施の形態を示す回路図であ
る。
【図５】本発明の従来例を示す回路図である。
【符号の説明】
１、３７、７３ ＮＡＮＤ ３８、７１、１０２〜１０７ インバータ １００、１０１ レベルシフタ回
路 Ｄ 出力データ信号 ＤＯＥ 出力制御信号 ＤＯ 出力端子

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 出力ノードをプルアップするＭＯＳトラ
    ンジスタと、 出力データ信号を入力し前記ＭＯＳトランジスタのゲー
    ト電極を制御するゲート制御信号を出力する第１のイン
    バータと、 第１の電源と第２の電源間に前記ＭＯＳトランジスタと
    直列に接続され、前記出力データ信号に基づいて得られ
    る第１のノードを入力し前記出力ノードを出力する第２
    のインバータとから構成されることを特徴とするレベル
    シフタ回路。
  2. 【請求項２】 出力ノードをプルアップするＭＯＳトラ
    ンジスタと、 出力データ信号とデータ出力制御信号を入力し前記ＭＯ
    Ｓトランジスタのゲート電極を制御するゲート制御信号
    を出力する論理ゲートと、 第１の電源と第２の電源間に前記ＭＯＳトランジスタと
    直列に接続され、前記出力データ信号と前記データ出力
    制御信号に基づいて得られる第１のノードを入力し前記
    出力ノードを出力するインバータとから構成されること
    を特徴とするレベルシフタ回路。
  3. 【請求項３】 第１の電源と第２の電源間に接続され、
    出力データ信号を入力し第１のノードを出力する第１の
    インバータと、 前記第１の電源より高い電位を持つ第３の電源と前記第
    ２の電源間に接続され、第２のノードを出力するレベル
    シフタ回路とを備えるデータ出力回路であって、 前記レベルシフタ回路は、 前記第２のノードをプルアップする第１のＭＯＳトラン
    ジスタと、 前記第３の電源と前記第２の電源間に前記第１のＭＯＳ
    トランジスタと直列に接続された第２のインバータと、 前記データ信号を入力し前記第１のＭＯＳトランジスタ
    のゲート電極を制御するゲート制御信号を出力する第３
    のインバータとから構成されることを特徴とするデータ
    出力回路。
  4. 【請求項４】 請求項３記載のデータ出力回路は、さら
    に、前記第２のノードを入力する第４のインバータと、
    前記第３の電源と前記第２の電源間に前期第４のインバ
    ータと直列に接続され前記第２のノードと逆の極性を持
    つ第３のノードにより制御される第２のＭＯＳトランジ
    スタとからなる出力ドライバを備えていることを特徴と
    するデータ出力回路。
  5. 【請求項５】 請求項３記載のデータ出力回路は、さら
    に、 前記第２のノードを入力する第３、第４のＭＯＳトラン
    ジスタと、 前記第３、第４のＭＯＳトランジスタ間に接続された抵
    抗と、 前記第３、第４のＭＯＳトランジスタおよび前記抵抗と
    直列に接続され、前記第２のノードと逆の極性を持つ第
    ３のノードにより制御される第５のＭＯＳトランジスタ
    を備えていることを特徴とするデータ出力回路。
  6. 【請求項６】 前記抵抗は、前記第３、第４のＭＯＳト
    ランジスタ間にそれぞれ並列に接続された第６、第７の
    ＭＯＳトランジスタであることを特徴とする請求項５記
    載のデータ出力回路。
  7. 【請求項７】 前記第６のＭＯＳトランジスタは、ソー
    ス電極と基板とが接続されていることを特徴とする請求
    項６記載のデータ出力回路。
  8. 【請求項８】 第１の電源と第２の電源間に接続され、
    出力データ信号とデータ出力制御信号を入力し第１のノ
    ードを出力する第１の論理ゲートと、 前記第１の電源より高い電位を持つ台３の電源と前記第
    ２の電源間に接続され、第２のノードを出力するレベル
    シフタ回路とを備えるデータ出力回路であって、 前記レベルシフタ回路は、 前記第２のノードをプルアップする第１のＭＯＳトラン
    ジスタと、 前記第３の電源と前記第２の電源間に前記第１のＭＯＳ
    トランジスタと直列に接続された第１のインバータと、 前記データ信号と前記データ出力制御信号を入力し前記
    第１のＭＯＳトランジスタのゲート電極を制御するゲー
    ト制御信号を出力する第２の論理ゲートとから構成され
    ることを特徴とするデータ出力回路。
  9. 【請求項９】 請求項８記載のデータ出力回路は、さら
    に、前記第２のノードを入力する第２のインバータと、
    前記第３の電源と前記第２の電源間に前期第２のインバ
    ータと直列に接続され前記第２のノードと逆の極性を持
    つ第３のノードにより制御される第２のＭＯＳトランジ
    スタとからなる出力ドライバを備えていることを特徴と
    するデータ出力回路。
  10. 【請求項１０】 請求項８記載のデータ出力回路は、さ
    らに、 前記第２のノードを入力する第３、第４のＭＯＳトラン
    ジスタと、 前記第３、第４のＭＯＳトランジスタ間に接続された抵
    抗と、 前記第３、第４のＭＯＳトランジスタおよび前記抵抗と
    直列に接続され、前記第２のノードと逆の極性を持つ第
    ３のノードにより制御される第５のＭＯＳトランジスタ
    を備えていることを特徴とするデータ出力回路。
  11. 【請求項１１】 前記抵抗は、前記第３、第４のＭＯＳ
    トランジスタ間に並列に接続された第６、第７のＭＯＳ
    トランジスタであることを特徴とする請求項１０記載の
    データ出力回路。
  12. 【請求項１２】 前記第６のＭＯＳトランジスタは、ソ
    ース電極と基板とが接続されていることを特徴とする請
    求項１１記載のデータ出力回路。
  13. 【請求項１３】 第１の電源と第２の電源間に接続さ
    れ、出力データ信号とデータ出力制御信号を入力し第１
    のノードを出力する第１の論理ゲートと、 第１の電源と第２の電源間に接続され、前記出力データ
    信号の反転信号と前記データ出力制御信号を入力し第２
    のノードを出力する第２の論理ゲートと、 前記第１の電源より高い電位を持つ第３の電源と前記第
    ２の電源間に接続され、前記第１のノードに応じて第３
    のノードを出力する第１のレベルシフタ回路と、 前記第１の電源より高い電位を持つ第３の電源と前記第
    ２の電源間に接続され、前記出力データ信号の反転信号
    と前記データ出力制御信号に応じて第４のノードを出力
    する第２のレベルシフタ回路とから構成されるデータ出
    力回路であって、 前記第１のレベルシフタ回路は、 前記第３のノードをプルアップする第１のＭＯＳトラン
    ジスタと、 前記第３の電源と前記第２の電源間に前期第１のＭＯＳ
    トランジスタと直列に接続された第１のインバータと、 前記データ信号と前記データ出力制御信号を入力し前記
    第１のＭＯＳトランジスタのゲート電極を制御する第１
    のゲート制御信号を出力する第３の論理ゲートとを備
    え、 前記第２のレベルシフタ回路は、 前記第４のノードをプルアップする第２のＭＯＳトラン
    ジスタと、 前記第３の電源と前記第２の電源間に前記第２のＭＯＳ
    トランジスタと直列に接続された第４の論理ゲートと、 前記第２のノードを入力し前記第２のＭＯＳトランジス
    タのゲート電極を制御する第２のゲート制御信号を出力
    する第２のインバータとを備えたことを特徴とするデー
    タ出力回路。
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