JPH0567963A - 論理集積回路 - Google Patents
論理集積回路Info
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- JPH0567963A JPH0567963A JP3226888A JP22688891A JPH0567963A JP H0567963 A JPH0567963 A JP H0567963A JP 3226888 A JP3226888 A JP 3226888A JP 22688891 A JP22688891 A JP 22688891A JP H0567963 A JPH0567963 A JP H0567963A
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- circuit
- power supply
- supply voltage
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】電源電圧の低い回路によって電源電圧の高い回
路を動作させる場合に、占有面積が小さく遅延時間も短
いレベル変換回路を提供する。 【構成】低い電源電圧で動作する論理回路と高い電源電
圧で動作する論理回路との間に、低い電源電圧で動作す
る論理部の次段に高い電源電圧で動作するラッチ回路部
が接続されてなるレベル変換回路を接続するようにし
た。 【効果】レベル変換回路の構成が簡略化され、素子の数
を減らすことができるとともにレイアウトにおいて同一
ウェル内にレベル変換回路を構成するＭＯＳＦＥＴを形
成することができるため占有面積を減少させることがで
き、また論理段数を少なくすることができるため遅延時
間も短くなり、回路の動作速度を向上させることができ
る。
路を動作させる場合に、占有面積が小さく遅延時間も短
いレベル変換回路を提供する。 【構成】低い電源電圧で動作する論理回路と高い電源電
圧で動作する論理回路との間に、低い電源電圧で動作す
る論理部の次段に高い電源電圧で動作するラッチ回路部
が接続されてなるレベル変換回路を接続するようにし
た。 【効果】レベル変換回路の構成が簡略化され、素子の数
を減らすことができるとともにレイアウトにおいて同一
ウェル内にレベル変換回路を構成するＭＯＳＦＥＴを形
成することができるため占有面積を減少させることがで
き、また論理段数を少なくすることができるため遅延時
間も短くなり、回路の動作速度を向上させることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らにはレベル変換回路の構成に適用して特に有効な技術
に関し、例えば２電源方式のＭＯＳ論理ＬＳＩの出力バ
ッファ回路に利用して有効な技術に関する。
らにはレベル変換回路の構成に適用して特に有効な技術
に関し、例えば２電源方式のＭＯＳ論理ＬＳＩの出力バ
ッファ回路に利用して有効な技術に関する。
【０００２】
【従来の技術】近年、ＬＳＩの微細化が進むにつれて、
ＭＯＳＬＳＩにおいては、電源電圧が５Ｖ一定のままで
は短チャネル効果やホットエレクトロンの発生、耐圧の
低下等、素子特性上種々の問題が生じる。そこで、ＬＳ
Ｉ内部に降圧回路を設け、外部から供給された＋５Ｖの
ような電源電圧Ｖｃｃで入出力バッファを駆動するとと
もに、上記降圧回路で降圧した３．３Ｖのような低電圧
でメモリアレイ部やデコーダ等の周辺回路を駆動するよ
うにしたＬＳＩメモリが提案されている（特願平１−６
５８４０号）。
ＭＯＳＬＳＩにおいては、電源電圧が５Ｖ一定のままで
は短チャネル効果やホットエレクトロンの発生、耐圧の
低下等、素子特性上種々の問題が生じる。そこで、ＬＳ
Ｉ内部に降圧回路を設け、外部から供給された＋５Ｖの
ような電源電圧Ｖｃｃで入出力バッファを駆動するとと
もに、上記降圧回路で降圧した３．３Ｖのような低電圧
でメモリアレイ部やデコーダ等の周辺回路を駆動するよ
うにしたＬＳＩメモリが提案されている（特願平１−６
５８４０号）。
【０００３】
【発明が解決しようとする課題】上記先願発明において
は、素子の耐圧に合わせた電圧で各回路を駆動できると
いう利点がある。しかしながら、３．３Ｖのような電圧
で動作される論理ゲート回路で図６に示すような出力バ
ッファ回路を駆動させるようにすると、論理ゲート回路
Ｇ１，Ｇ２の出力ハイレベルは３．３Ｖであるため、次
段のインバータＩＮＶ１，ＩＮＶ２のＶｃｃ側のＰ−Ｍ
ＯＳＦＥＴが完全にオフしなくなり、貫通電流が流れて
消費電力が増加するという問題点がある。そこで、上述
の先願発明（特願平１−６５８４０号）では、図６のイ
ンバータＩＮＶ１，ＩＮＶ２の代わりに、図７に示すよ
うなラッチ型のレベル変換回路ＬＣ１，ＬＣ２を設ける
ようにしている。しかるに、上記レベル変換回路を設け
た出力バッファ回路にあっては、ゲート段数が多くなる
ため、信号遅延時間が大きくなって出力バッファの動作
速度が遅くなるという問題点があった。
は、素子の耐圧に合わせた電圧で各回路を駆動できると
いう利点がある。しかしながら、３．３Ｖのような電圧
で動作される論理ゲート回路で図６に示すような出力バ
ッファ回路を駆動させるようにすると、論理ゲート回路
Ｇ１，Ｇ２の出力ハイレベルは３．３Ｖであるため、次
段のインバータＩＮＶ１，ＩＮＶ２のＶｃｃ側のＰ−Ｍ
ＯＳＦＥＴが完全にオフしなくなり、貫通電流が流れて
消費電力が増加するという問題点がある。そこで、上述
の先願発明（特願平１−６５８４０号）では、図６のイ
ンバータＩＮＶ１，ＩＮＶ２の代わりに、図７に示すよ
うなラッチ型のレベル変換回路ＬＣ１，ＬＣ２を設ける
ようにしている。しかるに、上記レベル変換回路を設け
た出力バッファ回路にあっては、ゲート段数が多くなる
ため、信号遅延時間が大きくなって出力バッファの動作
速度が遅くなるという問題点があった。
【０００４】本発明の目的は、電源電圧の低い回路によ
って電源電圧の高い回路を動作させる場合に、占有面積
が小さく遅延時間も短いレベル変換回路を提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図面から
明らかになるであろう。
って電源電圧の高い回路を動作させる場合に、占有面積
が小さく遅延時間も短いレベル変換回路を提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図面から
明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、低い電源電圧で動作する論理回
路と高い電源電圧で動作する論理回路との間に、低い電
源電圧で動作する論理部の次段に高い電源電圧で動作す
るラッチ回路部が接続されてなるレベル変換回路を設け
るようにしたものである。上記の場合、例えばラッチ型
レベル変換回路を構成する論理ゲートの一方を複合論理
ゲートとする。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、低い電源電圧で動作する論理回
路と高い電源電圧で動作する論理回路との間に、低い電
源電圧で動作する論理部の次段に高い電源電圧で動作す
るラッチ回路部が接続されてなるレベル変換回路を設け
るようにしたものである。上記の場合、例えばラッチ型
レベル変換回路を構成する論理ゲートの一方を複合論理
ゲートとする。
【０００６】
【作用】上記した手段によれば、レベル変換回路を構成
する素子の数を減らすことができるとともにレイアウト
においてを同一ウェル内にレベル変換回路を構成するＭ
ＯＳＦＥＴを形成することができるため占有面積を減少
させることができ、また論理段数を少なくすることがで
きるため遅延時間も短くなり、回路の動作速度を向上さ
せることができる。
する素子の数を減らすことができるとともにレイアウト
においてを同一ウェル内にレベル変換回路を構成するＭ
ＯＳＦＥＴを形成することができるため占有面積を減少
させることができ、また論理段数を少なくすることがで
きるため遅延時間も短くなり、回路の動作速度を向上さ
せることができる。
【０００７】
【実施例】図１には、本発明を２電源方式の論理ＬＳＩ
におけるレベル変換回路に適用した場合の一実施例が示
されている。この実施例の出力バッファの最終出力段１
は、＋５Ｖのような高い電源電圧端子ＶｃｃＨとＧＮＤ
（接地点）との間に２つのＮチャネル型ＭＯＳＦＥＴ
Ｑ１，Ｑ２が直列接続されてなり、２つのＭＯＳＦＥＴ
Ｑ１，Ｑ２の接続ノードｎ0が出力端子ＯＵＴに接続さ
れている。
におけるレベル変換回路に適用した場合の一実施例が示
されている。この実施例の出力バッファの最終出力段１
は、＋５Ｖのような高い電源電圧端子ＶｃｃＨとＧＮＤ
（接地点）との間に２つのＮチャネル型ＭＯＳＦＥＴ
Ｑ１，Ｑ２が直列接続されてなり、２つのＭＯＳＦＥＴ
Ｑ１，Ｑ２の接続ノードｎ0が出力端子ＯＵＴに接続さ
れている。
【０００８】この実施例では、上記出力ＭＯＳＦＥＴ
Ｑ１，Ｑ２のゲート制御信号を形成する論理部は、アウ
トイネーブル信号ＯＥが一方の入力端子に供給され他方
の入力端子に出力データ信号Ｄ，Ｄ’が供給された出力
状態制御用ＮＡＮＤゲートＧ１，Ｇ２と、このＮＡＮＤ
ゲートＧ１，Ｇ２と上記出力ＭＯＳＦＥＴＱ１，Ｑ２の
ゲート端子との間に挿入されたレベル変換回路ＬＣ１，
ＬＣ２とにより構成されている。
Ｑ１，Ｑ２のゲート制御信号を形成する論理部は、アウ
トイネーブル信号ＯＥが一方の入力端子に供給され他方
の入力端子に出力データ信号Ｄ，Ｄ’が供給された出力
状態制御用ＮＡＮＤゲートＧ１，Ｇ２と、このＮＡＮＤ
ゲートＧ１，Ｇ２と上記出力ＭＯＳＦＥＴＱ１，Ｑ２の
ゲート端子との間に挿入されたレベル変換回路ＬＣ１，
ＬＣ２とにより構成されている。
【０００９】上記レベル変換回路ＬＣ１，ＬＣ２は、そ
れぞれ複合論理ゲートＧ１１とＮＯＲゲートＧ１２の入
出力端子が交差結合されたラッチ回路により構成されて
いる。そして、これらの複合論理ゲートＧ１１とＮＯＲ
ゲートＧ１２は、出力段１と同様高い電源電圧ＶｃｃＨ
で駆動され、上記ＮＡＮＤゲートＧ１，Ｇ２は低い電源
電圧ＶｃｃＬで駆動されるようにされている。これによ
って、ＮＡＮＤゲートＧ１，Ｇ２の出力が３．３Ｖのよ
うなハイレベルになったとき、ラッチ回路内部で帰還が
かかってＮＯＲゲートＧ１２の他方の入力端子に５Ｖの
電圧が印加されてＮＯＲゲートＧ１２のＶｃｃ側のＰ−
ＭＯＳＦＥＴが完全にオフされ、貫通電流が流れるのが
防止されると共に、出力ＭＯＳＦＥＴ Ｑ１，Ｑ２もオ
フの際にゲート端子が接地電位に固定されて完全にオフ
されるようになる。
れぞれ複合論理ゲートＧ１１とＮＯＲゲートＧ１２の入
出力端子が交差結合されたラッチ回路により構成されて
いる。そして、これらの複合論理ゲートＧ１１とＮＯＲ
ゲートＧ１２は、出力段１と同様高い電源電圧ＶｃｃＨ
で駆動され、上記ＮＡＮＤゲートＧ１，Ｇ２は低い電源
電圧ＶｃｃＬで駆動されるようにされている。これによ
って、ＮＡＮＤゲートＧ１，Ｇ２の出力が３．３Ｖのよ
うなハイレベルになったとき、ラッチ回路内部で帰還が
かかってＮＯＲゲートＧ１２の他方の入力端子に５Ｖの
電圧が印加されてＮＯＲゲートＧ１２のＶｃｃ側のＰ−
ＭＯＳＦＥＴが完全にオフされ、貫通電流が流れるのが
防止されると共に、出力ＭＯＳＦＥＴ Ｑ１，Ｑ２もオ
フの際にゲート端子が接地電位に固定されて完全にオフ
されるようになる。
【００１０】また、特に制限されないがこの実施例で
は、出力端子ＯＵＴに負の電圧が印加されたとき出力Ｍ
ＯＳＦＥＴ Ｑ１がオン状態にされて電源電圧Ｖｃｃか
ら出力端子ＯＵＴに向かって大きな電流が流れるのを防
止するため、出力ノードｎ0と出力ＭＯＳＦＥＴ Ｑ１
のゲート端子との間に、カット用ＭＯＳＦＥＴ Ｑｃが
設けられている。
は、出力端子ＯＵＴに負の電圧が印加されたとき出力Ｍ
ＯＳＦＥＴ Ｑ１がオン状態にされて電源電圧Ｖｃｃか
ら出力端子ＯＵＴに向かって大きな電流が流れるのを防
止するため、出力ノードｎ0と出力ＭＯＳＦＥＴ Ｑ１
のゲート端子との間に、カット用ＭＯＳＦＥＴ Ｑｃが
設けられている。
【００１１】図２には、上記レベル変換回路ＬＣ１，Ｌ
Ｃ２を構成する複合論理ゲートＧ１１の具体的回路例が
示されている。すなわち、この複合論理ゲートＧ１１
は、通常のＮＡＮＤゲートを構成する並列形態のＰ−Ｍ
ＯＳＦＥＴ Ｑ１１，Ｑ１２と直列形態のＮ−ＭＯＳＦ
ＥＴ Ｑ１３，Ｑ１４とともに、上記Ｐ−ＭＯＳＦＥＴ
Ｑ１１，Ｑ１２の共通ドレイン端子と出力ノードｎ1
との間に直列接続されたＰ−ＭＯＳＦＥＴ Ｑ１５と、
出力ノードｎ1と接地点との間に上記Ｎ−ＭＯＳＦＥＴ
Ｑ１３，Ｑ１４と並列に接続されたＮ−ＭＯＳＦＥＴ
Ｑ１６とを備えてなる。この複合論理ゲートＧ１１に
おいて、Ｉ１，Ｉ２はＮＡＮＤ入力、Ｉ３はＮＯＲ入力
である。
Ｃ２を構成する複合論理ゲートＧ１１の具体的回路例が
示されている。すなわち、この複合論理ゲートＧ１１
は、通常のＮＡＮＤゲートを構成する並列形態のＰ−Ｍ
ＯＳＦＥＴ Ｑ１１，Ｑ１２と直列形態のＮ−ＭＯＳＦ
ＥＴ Ｑ１３，Ｑ１４とともに、上記Ｐ−ＭＯＳＦＥＴ
Ｑ１１，Ｑ１２の共通ドレイン端子と出力ノードｎ1
との間に直列接続されたＰ−ＭＯＳＦＥＴ Ｑ１５と、
出力ノードｎ1と接地点との間に上記Ｎ−ＭＯＳＦＥＴ
Ｑ１３，Ｑ１４と並列に接続されたＮ−ＭＯＳＦＥＴ
Ｑ１６とを備えてなる。この複合論理ゲートＧ１１に
おいて、Ｉ１，Ｉ２はＮＡＮＤ入力、Ｉ３はＮＯＲ入力
である。
【００１２】上記複合論理ゲートＧ１１を使用すること
により、図１のレベル変換回路ＬＣ１，ＬＣ２は、図７
に示されている回路に比べてインバータＩＮＶ３がない
分だけ信号の遅延時間が短くなる。すなわち、図７の回
路では、論理ゲートＧ１，Ｇ２から出力ＭＯＳＦＥＴ
Ｑ１，Ｑ２までのゲート段数が３段であるのに対し、図
７の回路では、論理ゲートＧ１，Ｇ２から出力ＭＯＳＦ
ＥＴ Ｑ１，Ｑ２までのゲート段数が２段であるため、
動作速度が速くなる。しかも、図７のレベル変換回路Ｌ
Ｃ１（ＬＣ２）は、インバータＩＮＶ３とＮＯＲゲート
を構成するＭＯＳＦＥＴを別々のウェル領域内に形成す
るため占有面積が大きくなるのに対し、図１のレベル変
換回路ＬＣ１（ＬＣ２）は、複合論理ゲートＧ１１を構
成する同一導電型のＭＯＳＦＥＴをすべて同一のウェル
領域内に形成できるため、回路の占有面積を低減させる
ことができる。
により、図１のレベル変換回路ＬＣ１，ＬＣ２は、図７
に示されている回路に比べてインバータＩＮＶ３がない
分だけ信号の遅延時間が短くなる。すなわち、図７の回
路では、論理ゲートＧ１，Ｇ２から出力ＭＯＳＦＥＴ
Ｑ１，Ｑ２までのゲート段数が３段であるのに対し、図
７の回路では、論理ゲートＧ１，Ｇ２から出力ＭＯＳＦ
ＥＴ Ｑ１，Ｑ２までのゲート段数が２段であるため、
動作速度が速くなる。しかも、図７のレベル変換回路Ｌ
Ｃ１（ＬＣ２）は、インバータＩＮＶ３とＮＯＲゲート
を構成するＭＯＳＦＥＴを別々のウェル領域内に形成す
るため占有面積が大きくなるのに対し、図１のレベル変
換回路ＬＣ１（ＬＣ２）は、複合論理ゲートＧ１１を構
成する同一導電型のＭＯＳＦＥＴをすべて同一のウェル
領域内に形成できるため、回路の占有面積を低減させる
ことができる。
【００１３】図３〜図５には、レベル変換回路に論理機
能を持たせた本発明の他の実施例が示されている。上記
実施例では、出力バッファ回路に好適なレベル変換回路
について説明したが、図３〜図５の論理機能付きレベル
変換回路は、異なる電源電圧で動作する論理回路間で信
号を伝達する場合に利用して好適である。このうち、図
３の回路は、ラッチ回路の一方のゲート回路Ｇ１１を３
入力ＮＯＲゲートとしたもので、論理ゲートＧ１１，Ｇ
１２の電源電圧として高電源電圧ＶｃｃＨを供給し、前
段の論理ゲートＧ１の電源電圧として低電源電圧Ｖｃｃ
Ｌを供給するようにして、論理機能として入力Ｘ，Ｙに
対し論理和（Ｘ＋Ｙ）をとりかつ出力ハイレベルとして
ＶｃｃＨレベルの信号Ｚを出力するように構成されてい
る。
能を持たせた本発明の他の実施例が示されている。上記
実施例では、出力バッファ回路に好適なレベル変換回路
について説明したが、図３〜図５の論理機能付きレベル
変換回路は、異なる電源電圧で動作する論理回路間で信
号を伝達する場合に利用して好適である。このうち、図
３の回路は、ラッチ回路の一方のゲート回路Ｇ１１を３
入力ＮＯＲゲートとしたもので、論理ゲートＧ１１，Ｇ
１２の電源電圧として高電源電圧ＶｃｃＨを供給し、前
段の論理ゲートＧ１の電源電圧として低電源電圧Ｖｃｃ
Ｌを供給するようにして、論理機能として入力Ｘ，Ｙに
対し論理和（Ｘ＋Ｙ）をとりかつ出力ハイレベルとして
ＶｃｃＨレベルの信号Ｚを出力するように構成されてい
る。
【００１４】一方、図４の回路は、ＲＳフリップフロッ
プに適用したもので、低電源電圧ＶｃｃＬで駆動される
ＮＯＲゲートＧ２１とＧ２２からなるラッチ回路の次段
に高電源電圧ＶｃｃＨで駆動されるＮＯＲゲートＧ３
１，Ｇ３２からなるラッチ回路を接続して、０−Ｖｃｃ
Ｌレベルの入力信号を０−ＶｃｃＨレベルの信号Ｑを変
換して出力するように構成されている。
プに適用したもので、低電源電圧ＶｃｃＬで駆動される
ＮＯＲゲートＧ２１とＧ２２からなるラッチ回路の次段
に高電源電圧ＶｃｃＨで駆動されるＮＯＲゲートＧ３
１，Ｇ３２からなるラッチ回路を接続して、０−Ｖｃｃ
Ｌレベルの入力信号を０−ＶｃｃＨレベルの信号Ｑを変
換して出力するように構成されている。
【００１５】また、図５の回路は、同期型フリップフロ
ップに適用したもので、低電源電圧ＶｃｃＬで駆動され
る制御用ＮＯＲゲートＧ２１とＧ２２の次段に高電源電
圧ＶｃｃＨで駆動されるＮＯＲゲートＧ３１，Ｇ３２か
らなるラッチ回路を接続して、０−ＶｃｃＬレベルの入
力信号を０−ＶｃｃＨレベルの信号Ｑに変換して出力す
るように構成されている。なお、上記実施例では、電源
電圧が正である場合のレベル変換回路について説明した
が、この発明はそれに限定されず、電源電圧が負である
場合にも同様に適用することができる。
ップに適用したもので、低電源電圧ＶｃｃＬで駆動され
る制御用ＮＯＲゲートＧ２１とＧ２２の次段に高電源電
圧ＶｃｃＨで駆動されるＮＯＲゲートＧ３１，Ｇ３２か
らなるラッチ回路を接続して、０−ＶｃｃＬレベルの入
力信号を０−ＶｃｃＨレベルの信号Ｑに変換して出力す
るように構成されている。なお、上記実施例では、電源
電圧が正である場合のレベル変換回路について説明した
が、この発明はそれに限定されず、電源電圧が負である
場合にも同様に適用することができる。
【００１６】以上説明したように、上記実施例は、低い
電源電圧で動作する論理回路と高い電源電圧で動作する
論理回路との間に、低い電源電圧で動作する論理部の次
段に高い電源電圧で動作するラッチ回路部が接続されて
なるレベル変換回路を接続してなるので、レベル変換回
路の構成が簡略化され、素子の数を減らすことができる
とともにレイアウトにおいて同一ウェル内にレベル変換
回路を構成するＭＯＳＦＥＴを形成することができるた
め占有面積を減少させることができ、また論理段数を少
なくすることができるため遅延時間も短くなり、回路の
動作速度を向上させることができるという効果がある。
電源電圧で動作する論理回路と高い電源電圧で動作する
論理回路との間に、低い電源電圧で動作する論理部の次
段に高い電源電圧で動作するラッチ回路部が接続されて
なるレベル変換回路を接続してなるので、レベル変換回
路の構成が簡略化され、素子の数を減らすことができる
とともにレイアウトにおいて同一ウェル内にレベル変換
回路を構成するＭＯＳＦＥＴを形成することができるた
め占有面積を減少させることができ、また論理段数を少
なくすることができるため遅延時間も短くなり、回路の
動作速度を向上させることができるという効果がある。
【００１７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では低い電源電圧（接地電位）を基準にしてレ
ベル変換を行なっているが、高い電源電圧を基準にして
レベル変換を行なうように回路を構成することも可能で
ある。以上の説明では主として本発明者によってなされ
た発明をその背景となった利用分野である２電源で動作
する論理集積回路に適用した場合について説明したが、
この発明はそれに限定されるものでなく、３電源その他
複数電源の論理集積回路一般に利用することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では低い電源電圧（接地電位）を基準にしてレ
ベル変換を行なっているが、高い電源電圧を基準にして
レベル変換を行なうように回路を構成することも可能で
ある。以上の説明では主として本発明者によってなされ
た発明をその背景となった利用分野である２電源で動作
する論理集積回路に適用した場合について説明したが、
この発明はそれに限定されるものでなく、３電源その他
複数電源の論理集積回路一般に利用することができる。
【００１８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、電源電圧の低い回路によっ
て電源電圧の高い回路を動作させる場合に、占有面積が
小さく遅延時間も短いレベル変換回路を実現することが
できる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、電源電圧の低い回路によっ
て電源電圧の高い回路を動作させる場合に、占有面積が
小さく遅延時間も短いレベル変換回路を実現することが
できる。
【図１】本発明に係るレベル変換回路を備えた出力バッ
ファ回路の一実施例を示す回路構成図である。
ファ回路の一実施例を示す回路構成図である。
【図２】図１のレベル変換回路を構成する複合論理ゲー
トの一例を示す回路図である。
トの一例を示す回路図である。
【図３】本発明に係るレベル変換回路の他の実施例を示
す回路構成図である。
す回路構成図である。
【図４】本発明に係るレベル変換回路の他の実施例を示
す回路図である。
す回路図である。
【図５】本発明に係るレベル変換回路の他の実施例を示
す回路図である。
す回路図である。
【図６】従来の出力バッファ回路の一例を示す回路構成
図である。
図である。
【図７】従来のレベル変換回路を備えた出力バッファ回
路の一実施例を示す回路構成図である。
路の一実施例を示す回路構成図である。
１ 出力段 ＬＣ１，ＬＣ２ レベル変換回路 Ｇ１１，Ｇ１２ 複合論理ゲート ＶｃｃＨ 高い電源電圧 ＶｃｃＬ 低い電源電圧 Ｇ１，Ｇ２，Ｇ２１，Ｇ２２ 論理部を構成する論理ゲ
ート Ｇ１１，Ｇ１２，Ｇ３１，Ｇ３２ ラッチ回路部を構成
する論理ゲート
ート Ｇ１１，Ｇ１２，Ｇ３１，Ｇ３２ ラッチ回路部を構成
する論理ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7342−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｋ (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (3)
- 【請求項１】 低い電源電圧で動作する論理回路と高い
電源電圧で動作する論理回路との間に、低い電源電圧で
動作する論理部の次段に高い電源電圧で動作するラッチ
回路部が接続されてなるレベル変換回路が設けられてい
ることを特徴とする論理集積回路。 - 【請求項２】 上記ラッチ回路部を構成する一方の論理
ゲートは、複合論理回路で構成されていることを特徴と
する請求項１記載の論理集積回路。 - 【請求項３】 上記高い電源電圧で動作する論理回路
は、電源電圧端子間に直列接続された一対のＭＯＳＦＥ
Ｔからなる出力回路であることを特徴とする請求項１ま
たは２記載の論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226888A JPH0567963A (ja) | 1991-09-06 | 1991-09-06 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226888A JPH0567963A (ja) | 1991-09-06 | 1991-09-06 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567963A true JPH0567963A (ja) | 1993-03-19 |
Family
ID=16852158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226888A Pending JPH0567963A (ja) | 1991-09-06 | 1991-09-06 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567963A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06343034A (ja) * | 1993-06-01 | 1994-12-13 | Nippon Motorola Ltd | 相補形ｆｅｔを用いたドライバ装置 |
| JPH07177019A (ja) * | 1993-04-15 | 1995-07-14 | Micron Semiconductor Inc | 基板内への電子注入を低減化する改良型反転出力駆動回路 |
| US5517132A (en) * | 1994-01-19 | 1996-05-14 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method and semiconductor integrated circuit |
| EP0744704A2 (en) * | 1995-05-26 | 1996-11-27 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method, semiconductor integrated circuit and arithmetic circuit |
| JPH09121151A (ja) * | 1995-08-18 | 1997-05-06 | Samsung Electron Co Ltd | データ出力バッファ |
| JP2001144603A (ja) * | 1999-11-18 | 2001-05-25 | Oki Micro Design Co Ltd | レベルシフタ回路およびそれを含むデータ出力回路 |
| JP2003188278A (ja) * | 2002-11-01 | 2003-07-04 | Sharp Corp | 半導体装置 |
| KR100469762B1 (ko) * | 2002-07-16 | 2005-02-02 | 매그나칩 반도체 유한회사 | 씨게이트 회로 |
| DE10047451B4 (de) * | 1999-09-28 | 2008-01-03 | Samsung Electronics Co., Ltd., Suwon | Datenausgabeschaltkreis für ein Halbleiterbauelement |
| US9941881B1 (en) | 2017-03-23 | 2018-04-10 | Qualcomm Incorporated | Apparatus and method for latching data including AND-NOR or OR-NAND gate and feedback paths |
| CN112383299A (zh) * | 2020-10-26 | 2021-02-19 | 中车株洲电力机车研究所有限公司 | 信号逻辑转换电路 |
-
1991
- 1991-09-06 JP JP3226888A patent/JPH0567963A/ja active Pending
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07177019A (ja) * | 1993-04-15 | 1995-07-14 | Micron Semiconductor Inc | 基板内への電子注入を低減化する改良型反転出力駆動回路 |
| JPH06343034A (ja) * | 1993-06-01 | 1994-12-13 | Nippon Motorola Ltd | 相補形ｆｅｔを用いたドライバ装置 |
| USRE38152E1 (en) | 1994-01-19 | 2003-06-24 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method and semiconductor integrated circuit |
| EP0863471A3 (en) * | 1994-01-19 | 1999-02-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with two supply voltages |
| USRE37475E1 (en) | 1994-01-19 | 2001-12-18 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method and semiconductor integrated circuit |
| US5517132A (en) * | 1994-01-19 | 1996-05-14 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method and semiconductor integrated circuit |
| EP0862127A2 (en) * | 1994-01-19 | 1998-09-02 | Matsushita Electric Industrial Co., Ltd. | Method of designing semiconductor integrated circuit |
| EP0863472A2 (en) * | 1994-01-19 | 1998-09-09 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with two supply voltage levels |
| EP0863471A2 (en) * | 1994-01-19 | 1998-09-09 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with two supply voltages |
| EP0863472A3 (en) * | 1994-01-19 | 1999-02-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with two supply voltage levels |
| EP0862127A3 (en) * | 1994-01-19 | 1999-02-17 | Matsushita Electric Industrial Co., Ltd. | Method of designing semiconductor integrated circuit |
| US5978573A (en) * | 1995-05-26 | 1999-11-02 | Matsushita Electric Industrial Co.Ltd. | Logic synthesis method, semiconductor integrated circuit and arithmetic circuit |
| EP1335309A1 (en) * | 1995-05-26 | 2003-08-13 | Matsushita Electric Industrial Co., Ltd. | Method of designing a semiconductor integrated circuit |
| US5926396A (en) * | 1995-05-26 | 1999-07-20 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method, semiconductor integrated circuit and arithmetic circuit |
| EP0744704A3 (en) * | 1995-05-26 | 1998-04-08 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method, semiconductor integrated circuit and arithmetic circuit |
| EP0744704A2 (en) * | 1995-05-26 | 1996-11-27 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method, semiconductor integrated circuit and arithmetic circuit |
| EP0955594A3 (en) * | 1995-05-26 | 2002-04-10 | Matsushita Electric Industrial Co., Ltd. | Arithmetic circuit with two different voltage levels |
| EP0955594A2 (en) * | 1995-05-26 | 1999-11-10 | Matsushita Electric Industrial Co., Ltd. | Arithmetic circuit with two different voltage levels |
| JPH09121151A (ja) * | 1995-08-18 | 1997-05-06 | Samsung Electron Co Ltd | データ出力バッファ |
| DE10047451B4 (de) * | 1999-09-28 | 2008-01-03 | Samsung Electronics Co., Ltd., Suwon | Datenausgabeschaltkreis für ein Halbleiterbauelement |
| JP2001144603A (ja) * | 1999-11-18 | 2001-05-25 | Oki Micro Design Co Ltd | レベルシフタ回路およびそれを含むデータ出力回路 |
| KR100469762B1 (ko) * | 2002-07-16 | 2005-02-02 | 매그나칩 반도체 유한회사 | 씨게이트 회로 |
| JP2003188278A (ja) * | 2002-11-01 | 2003-07-04 | Sharp Corp | 半導体装置 |
| US9941881B1 (en) | 2017-03-23 | 2018-04-10 | Qualcomm Incorporated | Apparatus and method for latching data including AND-NOR or OR-NAND gate and feedback paths |
| CN112383299A (zh) * | 2020-10-26 | 2021-02-19 | 中车株洲电力机车研究所有限公司 | 信号逻辑转换电路 |
| CN112383299B (zh) * | 2020-10-26 | 2024-04-02 | 中车株洲电力机车研究所有限公司 | 信号逻辑转换电路 |
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