JPH10190435A - 半導体出力回路、ｃｍｏｓ出力回路、端子電位検出回路、及び半導体装置 - Google Patents
半導体出力回路、ｃｍｏｓ出力回路、端子電位検出回路、及び半導体装置Info
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- JPH10190435A JPH10190435A JP8343799A JP34379996A JPH10190435A JP H10190435 A JPH10190435 A JP H10190435A JP 8343799 A JP8343799 A JP 8343799A JP 34379996 A JP34379996 A JP 34379996A JP H10190435 A JPH10190435 A JP H10190435A
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Abstract
(57)【要約】
【課題】 異電圧レベル間のインタフェースを可能にす
ると共に回路面積を大幅に縮小することができる半導体
出力回路を提供する。 【解決手段】 第１の電源と出力ノードとの間に接続さ
れ、第１の制御信号によりオン／オフ動作するプルアッ
プ用トランジスタと、入力データに基づき第１の制御信
号を生成するプリバッファと、出力ノードの電位が外部
回路によって第１の電源のレベルよりも高い第２の電源
に設定された時にそれに対応した電位の検出信号を出力
する電位検出回路とを備え、プリバッファを第２の電源
で駆動する構成にし、プルアップ用トランジスタのＮウ
ェル基盤に対する第１の電源の供給を出力ノードの電位
に応じてオン／オフするＭＯＳトランジスタと、電位検
出回路からの検出信号を受けて、第１の制御信号を第２
の電源のレベルに設定するための第２の制御信号をプリ
バッファへ出力する論理回路とを設けた。
ると共に回路面積を大幅に縮小することができる半導体
出力回路を提供する。 【解決手段】 第１の電源と出力ノードとの間に接続さ
れ、第１の制御信号によりオン／オフ動作するプルアッ
プ用トランジスタと、入力データに基づき第１の制御信
号を生成するプリバッファと、出力ノードの電位が外部
回路によって第１の電源のレベルよりも高い第２の電源
に設定された時にそれに対応した電位の検出信号を出力
する電位検出回路とを備え、プリバッファを第２の電源
で駆動する構成にし、プルアップ用トランジスタのＮウ
ェル基盤に対する第１の電源の供給を出力ノードの電位
に応じてオン／オフするＭＯＳトランジスタと、電位検
出回路からの検出信号を受けて、第１の制御信号を第２
の電源のレベルに設定するための第２の制御信号をプリ
バッファへ出力する論理回路とを設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、異電圧レベル間の
インタフェースを可能とする半導体出力回路及びＣＭＯ
Ｓ出力回路と、これらの回路等に使用される端子電位検
出回路と、前記半導体出力回路及びＣＭＯＳ出力回路を
Ｉ／Ｏ部に搭載する半導体装置に関する。
インタフェースを可能とする半導体出力回路及びＣＭＯ
Ｓ出力回路と、これらの回路等に使用される端子電位検
出回路と、前記半導体出力回路及びＣＭＯＳ出力回路を
Ｉ／Ｏ部に搭載する半導体装置に関する。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタのプロセスが
微細化されるにつれて、許容ゲート酸化膜耐圧は下がっ
てきており、これに伴ってＬＳＩの低電圧化が進んでい
る。この傾向は将来においても続くと考えられている
が、この低電圧化の過渡期では異種の電圧を持ったＬＳ
Ｉの混在は避けられない。
微細化されるにつれて、許容ゲート酸化膜耐圧は下がっ
てきており、これに伴ってＬＳＩの低電圧化が進んでい
る。この傾向は将来においても続くと考えられている
が、この低電圧化の過渡期では異種の電圧を持ったＬＳ
Ｉの混在は避けられない。
【０００３】図６は、従来の一般的なＣＭＯＳ出力回路
の回路図である。
の回路図である。
【０００４】このＣＭＯＳ出力回路は、ＰチャネルＭＯ
Ｓトランジスタ（以下、Ｐ−ＭＯＳトランジスタとい
う）１０１と、ＮチャネルＭＯＳトランジスタ（以下、
Ｎ−ＭＯＳトランジスタという）１０２とを備え、これ
らのトランジスタ１０１，１０２が３．３ｖ電源とグラ
ンドとの間に直列接続されている。そして、このトラン
ジスタ１０１，１０２の各ゲートに入力信号ＩＮが同時
に与えられ、トランジスタ１０１，１０２の各ドレイン
の接続ノードから出力ＯＵＴが得られるものである。
Ｓトランジスタ（以下、Ｐ−ＭＯＳトランジスタとい
う）１０１と、ＮチャネルＭＯＳトランジスタ（以下、
Ｎ−ＭＯＳトランジスタという）１０２とを備え、これ
らのトランジスタ１０１，１０２が３．３ｖ電源とグラ
ンドとの間に直列接続されている。そして、このトラン
ジスタ１０１，１０２の各ゲートに入力信号ＩＮが同時
に与えられ、トランジスタ１０１，１０２の各ドレイン
の接続ノードから出力ＯＵＴが得られるものである。
【０００５】このような３．３ｖを出力する出力回路
に、５ｖを出力する出力回路を直接接続するように場合
において、これら出力回路を単純に接続すると、５ｖ系
から３．３ｖ系へ電流が流れ込むという問題が生ずる。
に、５ｖを出力する出力回路を直接接続するように場合
において、これら出力回路を単純に接続すると、５ｖ系
から３．３ｖ系へ電流が流れ込むという問題が生ずる。
【０００６】そこで、異種レベル間のインタフェースが
必要になり、最近特に５ｖ電源から３ｖ電源への移行が
行われており、そのブリッジ役として５ｖ／３ｖインタ
フェース技術が種々検討されている。
必要になり、最近特に５ｖ電源から３ｖ電源への移行が
行われており、そのブリッジ役として５ｖ／３ｖインタ
フェース技術が種々検討されている。
【０００７】図７は、従来のＣＭＯＳ出力回路（５ｖ対
応３ｖ出力）の回路図である。
応３ｖ出力）の回路図である。
【０００８】このＣＭＯＳ出力回路は、３．３ｖ単一電
源で構成され、電源とグランド間に、Ｐ−ＭＯＳトラン
ジスタ２０１とＰ−ＭＯＳトランジスタ２０２とＮ−Ｍ
ＯＳトランジスタ２０３とが直列接続されたメイン出力
回路２００を備えている。Ｐ−ＭＯＳトランジスタ２０
２とＮ−ＭＯＳトランジスタ２０３の接続ノードＮ１１
には、出力パッド２１１が接続されている。
源で構成され、電源とグランド間に、Ｐ−ＭＯＳトラン
ジスタ２０１とＰ−ＭＯＳトランジスタ２０２とＮ−Ｍ
ＯＳトランジスタ２０３とが直列接続されたメイン出力
回路２００を備えている。Ｐ−ＭＯＳトランジスタ２０
２とＮ−ＭＯＳトランジスタ２０３の接続ノードＮ１１
には、出力パッド２１１が接続されている。
【０００９】一方、メイン出力回路２００の入力側に
は、ＮＡＮＤゲート２２１とＮＯＲゲート２２２が設け
られ、ＮＡＮＤゲート２２１の２入力端の一方には入力
信号ＩＮが供給され、その他方にはイネーブル信号ＥＮ
がインバータ２２３で反転されて供給される。また、Ｎ
ＯＲゲートゲート２２２の２入力端の一方には入力信号
ＩＮが供給され、その他方にはイネーブル信号ＥＮが直
接供給される。そして、ＮＡＮＤゲート２２１の出力Ｇ
１が前記Ｐ−ＭＯＳトランジスタ２０１のゲートに、Ｎ
ＯＲゲート２２２の出力Ｇ２が前記Ｎ−ＭＯＳトランジ
スタ２０３のゲートにそれぞれ供給されるようになって
いる。
は、ＮＡＮＤゲート２２１とＮＯＲゲート２２２が設け
られ、ＮＡＮＤゲート２２１の２入力端の一方には入力
信号ＩＮが供給され、その他方にはイネーブル信号ＥＮ
がインバータ２２３で反転されて供給される。また、Ｎ
ＯＲゲートゲート２２２の２入力端の一方には入力信号
ＩＮが供給され、その他方にはイネーブル信号ＥＮが直
接供給される。そして、ＮＡＮＤゲート２２１の出力Ｇ
１が前記Ｐ−ＭＯＳトランジスタ２０１のゲートに、Ｎ
ＯＲゲート２２２の出力Ｇ２が前記Ｎ−ＭＯＳトランジ
スタ２０３のゲートにそれぞれ供給されるようになって
いる。
【００１０】さらに、メイン出力回路２００の前記Ｐ−
ＭＯＳトランジスタ２０２のサブストレート（Ｎウェル
基盤）Ｎ１２に対する電源の供給をオン／オフするＰ−
ＭＯＳトランジスタ２３１が設けられ、そのゲートには
出力パッド２１１の電位が与えられる。
ＭＯＳトランジスタ２０２のサブストレート（Ｎウェル
基盤）Ｎ１２に対する電源の供給をオン／オフするＰ−
ＭＯＳトランジスタ２３１が設けられ、そのゲートには
出力パッド２１１の電位が与えられる。
【００１１】また、出力パッド２１１への５ｖ入力を検
出するためのＰ−ＭＯＳトランジスタ２４１とＮ−ＭＯ
Ｓトランジスタ２４２が設けられ、さらにそのＰ−ＭＯ
Ｓトランジスタ２４１のゲートに基準電圧を与えるため
のＰ−ＭＯＳトランジスタ２４３とＮ−ＭＯＳトランジ
スタ２４４が設けられている。そして、前記Ｐ−ＭＯＳ
トランジスタ２４１とＮ−ＭＯＳトランジスタ２４２に
よる５ｖ入力の検出結果である検出信号Ｇ３が、前記メ
イン回路２００のＰ−ＭＯＳトランジスタ２０２のゲー
トに供給される。
出するためのＰ−ＭＯＳトランジスタ２４１とＮ−ＭＯ
Ｓトランジスタ２４２が設けられ、さらにそのＰ−ＭＯ
Ｓトランジスタ２４１のゲートに基準電圧を与えるため
のＰ−ＭＯＳトランジスタ２４３とＮ−ＭＯＳトランジ
スタ２４４が設けられている。そして、前記Ｐ−ＭＯＳ
トランジスタ２４１とＮ−ＭＯＳトランジスタ２４２に
よる５ｖ入力の検出結果である検出信号Ｇ３が、前記メ
イン回路２００のＰ−ＭＯＳトランジスタ２０２のゲー
トに供給される。
【００１２】図８は、上記図７に示したＣＭＯＳ出力回
路におけるメイン出力回路２００の概略断面構造図であ
る。
路におけるメイン出力回路２００の概略断面構造図であ
る。
【００１３】Ｐ−ＭＯＳトランジスタ２０１，２０２，
２３１を形成する所定領域において、Ｎ型層２５１内に
Ｐ型層２５２が形成され、さらにＰ型層２５２内には、
Ｐ−ＭＯＳトランジスタ２０１用のＮウェル基盤２５３
と、Ｐ−ＭＯＳトランジスタ２０２，２３１用のＮウェ
ル基盤２５４とが形成されている。そして、各Ｎウェル
基盤２５３，２５４内の主面側に、各々のソース／ドレ
イン領域となる各Ｐ型拡散層が形成されている。
２３１を形成する所定領域において、Ｎ型層２５１内に
Ｐ型層２５２が形成され、さらにＰ型層２５２内には、
Ｐ−ＭＯＳトランジスタ２０１用のＮウェル基盤２５３
と、Ｐ−ＭＯＳトランジスタ２０２，２３１用のＮウェ
ル基盤２５４とが形成されている。そして、各Ｎウェル
基盤２５３，２５４内の主面側に、各々のソース／ドレ
イン領域となる各Ｐ型拡散層が形成されている。
【００１４】一方、Ｎ−ＭＯＳトランジスタ２０３を形
成する所定領域において、Ｎ型層２５１内にＰ型層２５
５が形成され、そのＰ型層２５５内の主面側にソース／
ドレイン領域となる各Ｎ型拡散層が形成されている。
成する所定領域において、Ｎ型層２５１内にＰ型層２５
５が形成され、そのＰ型層２５５内の主面側にソース／
ドレイン領域となる各Ｎ型拡散層が形成されている。
【００１５】次に、図７及び図８に示した従来回路の５
ｖ対応動作を説明する。
ｖ対応動作を説明する。
【００１６】出力パッド２１１から５ｖ（高レベル）が
入力されると、Ｐ−ＭＯＳトランジスタ２３１がオフ
し、Ｎウェル基盤２５４（ノードＮ１２）への３．３ｖ
の供給が停止する。その結果、Ｐ−ＭＯＳトランジスタ
２０２，２３１のＮウェル基盤２５４がフローティング
状態となり、５ｖの出力パッド２１１（ＯＵＴ）からＰ
−ＭＯＳトランジスタ２０２及び２０１を介して３ｖ電
源へ流れる電流の逆流を防止することができる。
入力されると、Ｐ−ＭＯＳトランジスタ２３１がオフ
し、Ｎウェル基盤２５４（ノードＮ１２）への３．３ｖ
の供給が停止する。その結果、Ｐ−ＭＯＳトランジスタ
２０２，２３１のＮウェル基盤２５４がフローティング
状態となり、５ｖの出力パッド２１１（ＯＵＴ）からＰ
−ＭＯＳトランジスタ２０２及び２０１を介して３ｖ電
源へ流れる電流の逆流を防止することができる。
【００１７】一方、出力パッド２１１から５ｖが入力さ
れたときは、Ｐ−ＭＯＳトランジスタ２４１はオンし、
５ｖの検出信号Ｇ３を出力する。その結果、Ｐ−ＭＯＳ
トランジスタ２０２のゲート・ソース間電圧ＶＧＳが０
ｖになり、Ｐ−ＭＯＳトランジスタ２０２は完全にオフ
し、上述の電流の逆流を確実に防ぐことができる。
れたときは、Ｐ−ＭＯＳトランジスタ２４１はオンし、
５ｖの検出信号Ｇ３を出力する。その結果、Ｐ−ＭＯＳ
トランジスタ２０２のゲート・ソース間電圧ＶＧＳが０
ｖになり、Ｐ−ＭＯＳトランジスタ２０２は完全にオフ
し、上述の電流の逆流を確実に防ぐことができる。
【００１８】
【発明が解決しようとする課題】しかしながら、上記従
来のＣＭＯＳ出力回路（５ｖ対応３ｖ出力）は、メイン
出力回路を３つのＭＯＳトランジスタで構成し、特に
３．３ｖを出力するプルアップ側の２つのＰ−ＭＯＳト
ランジスタ２０１，２０２が直列に接続されている。５
ｖ対応を必要としない通常のＣＭＯＳ出力回路（図６）
は、プルアップ側のトランジスタとしてＰ−ＭＯＳトラ
ンジスタ１０１のみであるため、図７に示す５ｖ対応の
ＣＭＯＳ出力回路では、メイン出力回路のプルアップ側
の面積が前記通常のＣＭＯＳ出力回路に比べて４倍必要
となることが問題になっている。
来のＣＭＯＳ出力回路（５ｖ対応３ｖ出力）は、メイン
出力回路を３つのＭＯＳトランジスタで構成し、特に
３．３ｖを出力するプルアップ側の２つのＰ−ＭＯＳト
ランジスタ２０１，２０２が直列に接続されている。５
ｖ対応を必要としない通常のＣＭＯＳ出力回路（図６）
は、プルアップ側のトランジスタとしてＰ−ＭＯＳトラ
ンジスタ１０１のみであるため、図７に示す５ｖ対応の
ＣＭＯＳ出力回路では、メイン出力回路のプルアップ側
の面積が前記通常のＣＭＯＳ出力回路に比べて４倍必要
となることが問題になっている。
【００１９】具体的に説明する。図６及び図７の出力回
路のＰ−ＭＯＳトランジスタ１０１及びＰ−ＭＯＳトラ
ンジスタ２０１，２０２が同サイズのものであると仮定
すると、図７の出力回路では、プルアップ側に２つのＰ
−ＭＯＳトランジスタ２０１，２０２が直列に接続され
ているので、出力の電流量が図６の出力回路に比べて１
／２となる。そこで、図６の出力回路と同じ電流量を流
すためには、図７の出力回路では、Ｐ−ＭＯＳトランジ
スタ２０１，２０２の面積をそれぞれ２倍（つまり図６
の出力回路のＰ−ＭＯＳトランジスタ１０１の４倍）に
して、駆動力を増やす必要があった。
路のＰ−ＭＯＳトランジスタ１０１及びＰ−ＭＯＳトラ
ンジスタ２０１，２０２が同サイズのものであると仮定
すると、図７の出力回路では、プルアップ側に２つのＰ
−ＭＯＳトランジスタ２０１，２０２が直列に接続され
ているので、出力の電流量が図６の出力回路に比べて１
／２となる。そこで、図６の出力回路と同じ電流量を流
すためには、図７の出力回路では、Ｐ−ＭＯＳトランジ
スタ２０１，２０２の面積をそれぞれ２倍（つまり図６
の出力回路のＰ−ＭＯＳトランジスタ１０１の４倍）に
して、駆動力を増やす必要があった。
【００２０】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、異電圧レベル
間のインタフェースを可能にすると共に回路面積を大幅
に縮小することができる半導体出力回路及びＣＭＯＳ出
力回路を提供することである。またその他の目的は、低
消費電力化及び高速動作化を実現した半導体出力回路、
ＣＭＯＳ出力回路、及び端子電位検出回路を提供するこ
とである。さらにその他の目的は、Ｉ／Ｏ部の面積を大
幅に縮小した半導体装置を提供することである。
するためになされたもので、その目的は、異電圧レベル
間のインタフェースを可能にすると共に回路面積を大幅
に縮小することができる半導体出力回路及びＣＭＯＳ出
力回路を提供することである。またその他の目的は、低
消費電力化及び高速動作化を実現した半導体出力回路、
ＣＭＯＳ出力回路、及び端子電位検出回路を提供するこ
とである。さらにその他の目的は、Ｉ／Ｏ部の面積を大
幅に縮小した半導体装置を提供することである。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明である半導体出力回路の特徴は、第１の
電源と出力ノードとの間に接続され、第１の制御信号に
よりオン／オフ動作するプルアップ用トランジスタと、
入力データに基づき前記第１の制御信号を生成するプリ
バッファと、前記出力ノードの電位が外部回路によって
前記第１の電源のレベルよりも高い第２の電源のレベル
に設定された時に該第２の電源に対応した電位の検出信
号を出力する電位検出回路とを備えた半導体出力回路に
おいて、前記プリバッファを前記第２の電源で駆動する
構成にし、前記プルアップ用トランジスタのＮウェル基
盤に対する第１の電源の供給を前記出力ノードの電位に
応じてオン／オフする基盤電位設定用トランジスタと、
前記電位検出回路からの前記検出信号を受けて、前記第
１の制御信号を前記第２の電源のレベルに設定するため
の第２の制御信号を前記プリバッファへ出力する論理回
路とを設けたことにある。
に、第１の発明である半導体出力回路の特徴は、第１の
電源と出力ノードとの間に接続され、第１の制御信号に
よりオン／オフ動作するプルアップ用トランジスタと、
入力データに基づき前記第１の制御信号を生成するプリ
バッファと、前記出力ノードの電位が外部回路によって
前記第１の電源のレベルよりも高い第２の電源のレベル
に設定された時に該第２の電源に対応した電位の検出信
号を出力する電位検出回路とを備えた半導体出力回路に
おいて、前記プリバッファを前記第２の電源で駆動する
構成にし、前記プルアップ用トランジスタのＮウェル基
盤に対する第１の電源の供給を前記出力ノードの電位に
応じてオン／オフする基盤電位設定用トランジスタと、
前記電位検出回路からの前記検出信号を受けて、前記第
１の制御信号を前記第２の電源のレベルに設定するため
の第２の制御信号を前記プリバッファへ出力する論理回
路とを設けたことにある。
【００２２】この第１の発明によれば、出力ノードから
第２の電源のレベルが入力されると、基盤電位設定用ト
ランジスタは、オフになってプルアップ用トランジスタ
のＮウェル基盤をフローティング状態にし、出力ノード
からプルアップ用トランジスタを介して第１の電源へ流
れる電流の逆流を防止する。一方、電位検出回路は、検
出信号を出力し、論理回路は、この検出信号を受けて第
２の制御信号をプリバッファへ出力する。その結果、プ
リバッファから出力される第１の制御信号は、第２の電
源のレベルになり、プルアップ用トランジスタは完全に
オフする。これにより、従来回路のようにプルアップ側
に２個のトランジスタを直列接続しなくとも、プルアッ
プ用トランジスタのみで第２の電源から第１の電源への
電流の逆流を防ぐことができる。
第２の電源のレベルが入力されると、基盤電位設定用ト
ランジスタは、オフになってプルアップ用トランジスタ
のＮウェル基盤をフローティング状態にし、出力ノード
からプルアップ用トランジスタを介して第１の電源へ流
れる電流の逆流を防止する。一方、電位検出回路は、検
出信号を出力し、論理回路は、この検出信号を受けて第
２の制御信号をプリバッファへ出力する。その結果、プ
リバッファから出力される第１の制御信号は、第２の電
源のレベルになり、プルアップ用トランジスタは完全に
オフする。これにより、従来回路のようにプルアップ側
に２個のトランジスタを直列接続しなくとも、プルアッ
プ用トランジスタのみで第２の電源から第１の電源への
電流の逆流を防ぐことができる。
【００２３】第２の発明である半導体出力回路の特徴
は、上記第１の発明において、前記電位検出回路を、前
記出力ノードと検出結果ノードとの間に接続された電位
検出用トランジスタと、前記検出結果ノードとグランド
との間に接続された抵抗手段と、前記出力ノードが前記
第１の電源のレベル以下の時に前記電位検出用トランジ
スタをオフし前記第２の電源のレベル時にオンするよう
に該電位検出用トランジスタの制御電極に供給する基準
電圧を生成する基準電圧生成回路と、前記検出結果ノー
ドとグランドとの間に接続され、前記出力ノードの電位
が前記第１の電源のレベル時にオンし前記第２の電源の
レベル時にオフする電荷調整用トランジスタとで構成し
たことにある。
は、上記第１の発明において、前記電位検出回路を、前
記出力ノードと検出結果ノードとの間に接続された電位
検出用トランジスタと、前記検出結果ノードとグランド
との間に接続された抵抗手段と、前記出力ノードが前記
第１の電源のレベル以下の時に前記電位検出用トランジ
スタをオフし前記第２の電源のレベル時にオンするよう
に該電位検出用トランジスタの制御電極に供給する基準
電圧を生成する基準電圧生成回路と、前記検出結果ノー
ドとグランドとの間に接続され、前記出力ノードの電位
が前記第１の電源のレベル時にオンし前記第２の電源の
レベル時にオフする電荷調整用トランジスタとで構成し
たことにある。
【００２４】この第２の発明によれば、出力ノードから
第２の電源のレベルが入力されると、電荷調整用トラン
ジスタがオフし、電位検出用トランジスタと抵抗手段の
ルートから流れ込んでいた電流を少なくする。また、出
力ノードがグランドレベルになると、電荷調整用トラン
ジスタがオンし、検出信号の電位を素早くグランドレベ
ルにする。
第２の電源のレベルが入力されると、電荷調整用トラン
ジスタがオフし、電位検出用トランジスタと抵抗手段の
ルートから流れ込んでいた電流を少なくする。また、出
力ノードがグランドレベルになると、電荷調整用トラン
ジスタがオンし、検出信号の電位を素早くグランドレベ
ルにする。
【００２５】第３の発明であるＣＭＯＳ出力回路の特徴
は、第１の電源と出力ノードとの間に接続され、第１の
制御信号によりオン／オフ動作するプルアップ用の第１
のＰチャネルＭＯＳトランジスタと、前記出力ノードと
グランドとの間に接続され、第２の制御信号により前記
第１のＰチャネルＭＯＳトランジスタに対して相補的に
オン／オフ動作するプルダウン用のＮチャネルＭＯＳト
ランジスタと、入力データに基づき前記第１及び第２の
制御信号をそれぞれ生成する第１及び第２のプリバッフ
ァと、前記出力ノードの電位が外部回路によって前記第
１の電源のレベルよりも高い第２の電源のレベルに設定
された時に該第２の電源に対応した電位の検出信号を出
力する電位検出回路とを備えたＣＭＯＳ出力回路におい
て、前記第１及び第２のプリバッファを前記第２の電源
で駆動する構成にし、前記第１のＰチャネルＭＯＳトラ
ンジスタのＮウェル基盤に対する第１の電源の供給を前
記出力ノードの電位に応じてオン／オフする基盤電位設
定用の第２のＰチャネルＭＯＳトランジスタと、前記電
位検出回路からの前記検出信号を受けて、前記第１の制
御信号を前記第２の電源のレベルに、前記第２の制御信
号をグランドレベルにそれぞれ設定するための第３の制
御信号を前記第１及び第２のプリバッファへ出力する論
理回路とを設けたことにある。
は、第１の電源と出力ノードとの間に接続され、第１の
制御信号によりオン／オフ動作するプルアップ用の第１
のＰチャネルＭＯＳトランジスタと、前記出力ノードと
グランドとの間に接続され、第２の制御信号により前記
第１のＰチャネルＭＯＳトランジスタに対して相補的に
オン／オフ動作するプルダウン用のＮチャネルＭＯＳト
ランジスタと、入力データに基づき前記第１及び第２の
制御信号をそれぞれ生成する第１及び第２のプリバッフ
ァと、前記出力ノードの電位が外部回路によって前記第
１の電源のレベルよりも高い第２の電源のレベルに設定
された時に該第２の電源に対応した電位の検出信号を出
力する電位検出回路とを備えたＣＭＯＳ出力回路におい
て、前記第１及び第２のプリバッファを前記第２の電源
で駆動する構成にし、前記第１のＰチャネルＭＯＳトラ
ンジスタのＮウェル基盤に対する第１の電源の供給を前
記出力ノードの電位に応じてオン／オフする基盤電位設
定用の第２のＰチャネルＭＯＳトランジスタと、前記電
位検出回路からの前記検出信号を受けて、前記第１の制
御信号を前記第２の電源のレベルに、前記第２の制御信
号をグランドレベルにそれぞれ設定するための第３の制
御信号を前記第１及び第２のプリバッファへ出力する論
理回路とを設けたことにある。
【００２６】この第３の発明によれば、出力ノードから
第２の電源のレベルが入力されると、第２のＰチャネル
ＭＯＳトランジスタは、オフになって第１のＰチャネル
ＭＯＳトランジスタのＮウェル基盤をフローティング状
態にし、出力ノードから第１のＰチャネルＭＯＳトラン
ジスタを介して第１の電源へ流れる電流の逆流を防止す
る。一方、電位検出回路は検出信号を出力し、論理回路
は、この検出信号を受けて第３の制御信号を第１及び第
２のプリバッファへ出力する。その結果、第１のプリバ
ッファから出力される第１の制御信号は、第２の電源の
レベルになり、第１のＰチャネルＭＯＳトランジスタは
完全にオフする。これにより、従来回路のようにプルア
ップ側に２個のトランジスタを直列接続しなくとも、プ
ルアップ用トランジスタのみで第２の電源から第１の電
源への電流の逆流を防ぐことができる。さらに、第２の
プリバッファから出力される第２の制御信号は、グラン
ドレベルになり、プルダウン用のＮチャネルＭＯＳトラ
ンジスタをオフするため、グランド側への電流の逆流も
防止することができる。
第２の電源のレベルが入力されると、第２のＰチャネル
ＭＯＳトランジスタは、オフになって第１のＰチャネル
ＭＯＳトランジスタのＮウェル基盤をフローティング状
態にし、出力ノードから第１のＰチャネルＭＯＳトラン
ジスタを介して第１の電源へ流れる電流の逆流を防止す
る。一方、電位検出回路は検出信号を出力し、論理回路
は、この検出信号を受けて第３の制御信号を第１及び第
２のプリバッファへ出力する。その結果、第１のプリバ
ッファから出力される第１の制御信号は、第２の電源の
レベルになり、第１のＰチャネルＭＯＳトランジスタは
完全にオフする。これにより、従来回路のようにプルア
ップ側に２個のトランジスタを直列接続しなくとも、プ
ルアップ用トランジスタのみで第２の電源から第１の電
源への電流の逆流を防ぐことができる。さらに、第２の
プリバッファから出力される第２の制御信号は、グラン
ドレベルになり、プルダウン用のＮチャネルＭＯＳトラ
ンジスタをオフするため、グランド側への電流の逆流も
防止することができる。
【００２７】第４の発明であるＣＭＯＳ出力回路の特徴
は、上記第３の発明において、前記電位検出回路を、前
記出力ノードと検出結果ノードとの間に接続された電位
検出用の第３のＰチャネルＭＯＳトランジスタと、前記
検出結果ノードとグランドとの間に接続された抵抗手段
と、前記出力ノードが前記第１の電源のレベル以下の時
に前記第３のＰチャネルＭＯＳトランジスタをオフし前
記第２の電源のレベル時にオンするように該第３のＰチ
ャネルＭＯＳトランジスタのゲートに供給する基準電圧
を生成する基準電圧生成回路と、前記検出結果ノードと
グランドとの間に接続され、前記出力ノードの電位が前
記第１の電源のレベル時にオンし前記第２の電源のレベ
ル時にオフする電荷調整用のＮチャネルＭＯＳトランジ
スタとで構成したことにある。
は、上記第３の発明において、前記電位検出回路を、前
記出力ノードと検出結果ノードとの間に接続された電位
検出用の第３のＰチャネルＭＯＳトランジスタと、前記
検出結果ノードとグランドとの間に接続された抵抗手段
と、前記出力ノードが前記第１の電源のレベル以下の時
に前記第３のＰチャネルＭＯＳトランジスタをオフし前
記第２の電源のレベル時にオンするように該第３のＰチ
ャネルＭＯＳトランジスタのゲートに供給する基準電圧
を生成する基準電圧生成回路と、前記検出結果ノードと
グランドとの間に接続され、前記出力ノードの電位が前
記第１の電源のレベル時にオンし前記第２の電源のレベ
ル時にオフする電荷調整用のＮチャネルＭＯＳトランジ
スタとで構成したことにある。
【００２８】この第４の発明によれば、出力ノードから
第２の電源のレベルが入力されると、電荷調整用のＮチ
ャネルＭＯＳトランジスタがオフし、第３のＰチャネル
ＭＯＳトランジスタと抵抗手段のルートから流れ込んで
いた電流を少なくする。また、出力ノードがグランドレ
ベルになると、電荷調整用のＮチャネルＭＯＳトランジ
スタがオンし、検出信号の電位を素早くグランドレベル
にする。
第２の電源のレベルが入力されると、電荷調整用のＮチ
ャネルＭＯＳトランジスタがオフし、第３のＰチャネル
ＭＯＳトランジスタと抵抗手段のルートから流れ込んで
いた電流を少なくする。また、出力ノードがグランドレ
ベルになると、電荷調整用のＮチャネルＭＯＳトランジ
スタがオンし、検出信号の電位を素早くグランドレベル
にする。
【００２９】第５の発明である端子電位検出回路の特徴
は、外部回路の端子と検出結果ノードとの間に接続され
た第１のＭＯＳトランジスタと、前記検出結果ノードと
グランドとの間に接続された抵抗手段と、前記外部回路
の端子が第１の電源のレベル以下の時にオフし、前記第
１の電源よりも高い第２の電源のレベル時にオンするよ
うに前記第１のＭＯＳトランジスタのゲートに供給する
基準電圧を生成する基準電圧生成回路とを備えた端子電
位検出回路において、前記検出結果ノードとグランドと
の間に接続され、前記外部回路の端子の電位が前記第１
の電源のレベル時にオンし前記第２の電源のレベル時に
オフする第２のＭＯＳトランジスタを設けたことにあ
る。
は、外部回路の端子と検出結果ノードとの間に接続され
た第１のＭＯＳトランジスタと、前記検出結果ノードと
グランドとの間に接続された抵抗手段と、前記外部回路
の端子が第１の電源のレベル以下の時にオフし、前記第
１の電源よりも高い第２の電源のレベル時にオンするよ
うに前記第１のＭＯＳトランジスタのゲートに供給する
基準電圧を生成する基準電圧生成回路とを備えた端子電
位検出回路において、前記検出結果ノードとグランドと
の間に接続され、前記外部回路の端子の電位が前記第１
の電源のレベル時にオンし前記第２の電源のレベル時に
オフする第２のＭＯＳトランジスタを設けたことにあ
る。
【００３０】この第５の発明によれば、外部回路の端子
から第２の電源のレベルが入力されると、第２のＭＯＳ
トランジスタがオフし、第１のＭＯＳトランジスタと抵
抗手段のルートから流れ込んでいた電流を少なくする。
また、出力ノードがグランドレベルになると、第２のＭ
ＯＳトランジスタがオンし、検出結果ノードの電位を素
早くグランドレベルにする。
から第２の電源のレベルが入力されると、第２のＭＯＳ
トランジスタがオフし、第１のＭＯＳトランジスタと抵
抗手段のルートから流れ込んでいた電流を少なくする。
また、出力ノードがグランドレベルになると、第２のＭ
ＯＳトランジスタがオンし、検出結果ノードの電位を素
早くグランドレベルにする。
【００３１】第６の発明である半導体装置の特徴は、外
部回路との接続を行うＩ／Ｏ部と、前記Ｉ／Ｏ部に接続
された内部機能ブロックとを備えた半導体装置におい
て、前記Ｉ／Ｏ部は、前記外部回路に接続される出力端
子と第１の電源との間に接続され、第１の制御信号によ
りオン／オフ動作するプルアップ用トランジスタと、前
記第１の電源のレベルよりも高いレベルの第２の電源で
駆動され、前記内部機能ブロックからの入力データに基
づき前記第１の制御信号を生成するプリバッファと、前
記出力端子の電位が前記外部回路によって前記第２の電
源のレベルに設定された時に該第２の電源に対応した電
位の検出信号を出力する電位検出回路と、前記プルアッ
プ用トランジスタのＮウェル基盤に対する第１の電源の
供給を前記出力端子の電位に応じてオン／オフする基盤
電位設定用トランジスタと、前記電位検出回路からの前
記検出信号を受けて、前記第１の制御信号を前記第２の
電源のレベルに設定するための第２の制御信号を前記プ
リバッファへ出力する論理回路とを有する半導体出力回
路を備えたことにある。
部回路との接続を行うＩ／Ｏ部と、前記Ｉ／Ｏ部に接続
された内部機能ブロックとを備えた半導体装置におい
て、前記Ｉ／Ｏ部は、前記外部回路に接続される出力端
子と第１の電源との間に接続され、第１の制御信号によ
りオン／オフ動作するプルアップ用トランジスタと、前
記第１の電源のレベルよりも高いレベルの第２の電源で
駆動され、前記内部機能ブロックからの入力データに基
づき前記第１の制御信号を生成するプリバッファと、前
記出力端子の電位が前記外部回路によって前記第２の電
源のレベルに設定された時に該第２の電源に対応した電
位の検出信号を出力する電位検出回路と、前記プルアッ
プ用トランジスタのＮウェル基盤に対する第１の電源の
供給を前記出力端子の電位に応じてオン／オフする基盤
電位設定用トランジスタと、前記電位検出回路からの前
記検出信号を受けて、前記第１の制御信号を前記第２の
電源のレベルに設定するための第２の制御信号を前記プ
リバッファへ出力する論理回路とを有する半導体出力回
路を備えたことにある。
【００３２】この第６の発明によれば、Ｉ／Ｏ部に備え
られた半導体出力回路が、上記第１の発明と同様の作用
を呈する。
られた半導体出力回路が、上記第１の発明と同様の作用
を呈する。
【００３３】第７の発明である半導体装置の特徴は、外
部回路との接続を行うＩ／Ｏ部と、前記Ｉ／Ｏ部に接続
された内部機能ブロックとを備えた半導体装置におい
て、前記Ｉ／Ｏ部は、前記外部回路に接続される出力端
子と第１の電源との間に接続され、第１の制御信号によ
りオン／オフ動作するプルアップ用の第１のＰチャネル
ＭＯＳトランジスタと、前記出力端子とグランドとの間
に接続され、第２の制御信号により前記第１のＰチャネ
ルＭＯＳトランジスタに対して相補的にオン／オフ動作
するプルダウン用のＮチャネルＭＯＳトランジスタと、
前記第１の電源のレベルよりも高いレベルの第２の電源
で駆動され、前記内部機能ブロックからの入力データに
基づき前記第１及び第２の制御信号をそれぞれ生成する
第１及び第２のプリバッファと、前記出力端子の電位が
前記外部回路によって前記第２の電源のレベルに設定さ
れた時に該第２の電源に対応した電位の検出信号を出力
する電位検出回路と、前記第１のＰチャネルＭＯＳトラ
ンジスタのＮウェル基盤に対する第１の電源の供給を前
記出力端子の電位に応じてオン／オフする基盤電位設定
用の第２のＰチャネルＭＯＳトランジスタと、前記電位
検出回路からの前記検出信号を受けて、前記第１の制御
信号を前記第２の電源のレベルに、前記第２の制御信号
をグランドレベルにそれぞれ設定するための第３の制御
信号を前記第１及び第２のプリバッファへ出力する論理
回路とを有するＣＭＯＳ出力回路を備えたことにある。
部回路との接続を行うＩ／Ｏ部と、前記Ｉ／Ｏ部に接続
された内部機能ブロックとを備えた半導体装置におい
て、前記Ｉ／Ｏ部は、前記外部回路に接続される出力端
子と第１の電源との間に接続され、第１の制御信号によ
りオン／オフ動作するプルアップ用の第１のＰチャネル
ＭＯＳトランジスタと、前記出力端子とグランドとの間
に接続され、第２の制御信号により前記第１のＰチャネ
ルＭＯＳトランジスタに対して相補的にオン／オフ動作
するプルダウン用のＮチャネルＭＯＳトランジスタと、
前記第１の電源のレベルよりも高いレベルの第２の電源
で駆動され、前記内部機能ブロックからの入力データに
基づき前記第１及び第２の制御信号をそれぞれ生成する
第１及び第２のプリバッファと、前記出力端子の電位が
前記外部回路によって前記第２の電源のレベルに設定さ
れた時に該第２の電源に対応した電位の検出信号を出力
する電位検出回路と、前記第１のＰチャネルＭＯＳトラ
ンジスタのＮウェル基盤に対する第１の電源の供給を前
記出力端子の電位に応じてオン／オフする基盤電位設定
用の第２のＰチャネルＭＯＳトランジスタと、前記電位
検出回路からの前記検出信号を受けて、前記第１の制御
信号を前記第２の電源のレベルに、前記第２の制御信号
をグランドレベルにそれぞれ設定するための第３の制御
信号を前記第１及び第２のプリバッファへ出力する論理
回路とを有するＣＭＯＳ出力回路を備えたことにある。
【００３４】この第７の発明によれば、Ｉ／Ｏ部に備え
られたＣＭＯＳ出力回路が、上記第３の発明と同様の作
用を呈する。
られたＣＭＯＳ出力回路が、上記第３の発明と同様の作
用を呈する。
【００３５】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
るＣＭＯＳ出力回路（半導体出力回路）の回路図であ
る。図２は、本発明のＣＭＯＳ出力回路が搭載されるシ
ステムの概略構成を示すブロック図である。
基づいて説明する。図１は、本発明の第１実施形態に係
るＣＭＯＳ出力回路（半導体出力回路）の回路図であ
る。図２は、本発明のＣＭＯＳ出力回路が搭載されるシ
ステムの概略構成を示すブロック図である。
【００３６】まず図２において、ボード５０上には、例
えばＤ−ＲＡＭ及びＣＰＵ等でそれぞれ構成されるＬＳ
Ｉチップ５１，５２が搭載されている。ＬＳＩチップ５
１は、５ｖ単一電源で駆動し、ＬＳＩチップ５２は、５
ｖ／３．３ｖの両電源で駆動する構成となっている。こ
の５ｖ／３．３ｖの電源は、ボード５０外部の５ｖ／
３．３ｖの電源回路（図示省略）より供給される。
えばＤ−ＲＡＭ及びＣＰＵ等でそれぞれ構成されるＬＳ
Ｉチップ５１，５２が搭載されている。ＬＳＩチップ５
１は、５ｖ単一電源で駆動し、ＬＳＩチップ５２は、５
ｖ／３．３ｖの両電源で駆動する構成となっている。こ
の５ｖ／３．３ｖの電源は、ボード５０外部の５ｖ／
３．３ｖの電源回路（図示省略）より供給される。
【００３７】図３は、上記図２に示したＬＳＩチップ５
２の構成を示すブロック図である。このＬＳＩチップ５
２は、大まかに３つ部分から成っている。すなわち、外
部回路（ＬＳＩチップ５１）との接続を行うＩ／Ｏ部５
２Ａと、複数の論理ゲートセルが連設されたランダムロ
ジック部５２Ｂと、メモリなどで構成されるマクロブロ
ック５２Ｃとによって、このＬＳＩチップ５２は構成さ
れている。ここで、ランダムロジック部５２Ｂとマクロ
ブロック５２Ｃは、ＬＳＩチップ５２の内部機能ブロッ
クとして構成され、本発明のＣＭＯＳ出力回路は、ＬＳ
Ｉチップ５２のＩ／Ｏ部５２Ａに組み込まれているもの
である。
２の構成を示すブロック図である。このＬＳＩチップ５
２は、大まかに３つ部分から成っている。すなわち、外
部回路（ＬＳＩチップ５１）との接続を行うＩ／Ｏ部５
２Ａと、複数の論理ゲートセルが連設されたランダムロ
ジック部５２Ｂと、メモリなどで構成されるマクロブロ
ック５２Ｃとによって、このＬＳＩチップ５２は構成さ
れている。ここで、ランダムロジック部５２Ｂとマクロ
ブロック５２Ｃは、ＬＳＩチップ５２の内部機能ブロッ
クとして構成され、本発明のＣＭＯＳ出力回路は、ＬＳ
Ｉチップ５２のＩ／Ｏ部５２Ａに組み込まれているもの
である。
【００３８】以下、図１を用いて、本実施形態のＣＭＯ
Ｓ出力回路（５ｖ対応３ｖ出力）の構成及び動作を説明
する。
Ｓ出力回路（５ｖ対応３ｖ出力）の構成及び動作を説明
する。
【００３９】図１において、このＣＭＯＳ出力回路は、
５ｖ／３．３ｖの両電源を供給電源としている。３．３
ｖ電源のメイン出力回路１０は、プルアップ用のＰ−Ｍ
ＯＳトランジスタ１１とプルダウン用のＮ−ＭＯＳトラ
ンジスタ１２とを直列接続して構成されている。Ｐ−Ｍ
ＯＳトランジスタ１１とＮ−ＭＯＳトランジスタ１２の
接続ノードＮ１には、出力パッド２０が接続されてい
る。
５ｖ／３．３ｖの両電源を供給電源としている。３．３
ｖ電源のメイン出力回路１０は、プルアップ用のＰ−Ｍ
ＯＳトランジスタ１１とプルダウン用のＮ−ＭＯＳトラ
ンジスタ１２とを直列接続して構成されている。Ｐ−Ｍ
ＯＳトランジスタ１１とＮ−ＭＯＳトランジスタ１２の
接続ノードＮ１には、出力パッド２０が接続されてい
る。
【００４０】一方、メイン出力回路１０の入力側には、
２入力ＮＡＮＤゲート２１、２入力ＮＯＲゲート２２、
及び２入力ＯＲゲート２３が５ｖ電源に接続されて設け
られている。ＯＲゲート２３の２入力端の一方にはイネ
ーブル信号ＥＮが供給され、その他方には、後述する５
ｖ検出回路４０からの検出信号Ｇ１３が供給される。さ
らに、ＮＡＮＤゲート２１の２入力端の一方には入力信
号ＩＮが供給され、その他方には前記ＯＲゲート２３の
出力がインバータ２４で反転されて供給される。また、
ＮＯＲゲート２２の２入力端の一方には入力信号ＩＮが
供給され、その他方にはＯＲゲート２３の出力が直接供
給されるようになっている。
２入力ＮＡＮＤゲート２１、２入力ＮＯＲゲート２２、
及び２入力ＯＲゲート２３が５ｖ電源に接続されて設け
られている。ＯＲゲート２３の２入力端の一方にはイネ
ーブル信号ＥＮが供給され、その他方には、後述する５
ｖ検出回路４０からの検出信号Ｇ１３が供給される。さ
らに、ＮＡＮＤゲート２１の２入力端の一方には入力信
号ＩＮが供給され、その他方には前記ＯＲゲート２３の
出力がインバータ２４で反転されて供給される。また、
ＮＯＲゲート２２の２入力端の一方には入力信号ＩＮが
供給され、その他方にはＯＲゲート２３の出力が直接供
給されるようになっている。
【００４１】そして、ＮＡＮＤゲート２１の出力Ｇ１１
（０ｖ〜５ｖの振幅）が前記Ｐ−ＭＯＳトランジスタ１
１のゲートに、ＮＯＲゲート２２の出力Ｇ１２（０ｖ〜
５ｖの振幅）が前記Ｎ−ＭＯＳトランジスタ１２のゲー
トにそれぞれ供給されるようになっている。
（０ｖ〜５ｖの振幅）が前記Ｐ−ＭＯＳトランジスタ１
１のゲートに、ＮＯＲゲート２２の出力Ｇ１２（０ｖ〜
５ｖの振幅）が前記Ｎ−ＭＯＳトランジスタ１２のゲー
トにそれぞれ供給されるようになっている。
【００４２】さらに、メイン出力回路１０の前記Ｐ−Ｍ
ＯＳトランジスタ１１のサブストレート（Ｎウェル基
盤）Ｎ２に３．３ｖを供給または停止するＰ−ＭＯＳト
ランジスタ３１が設けられている。そのＰ−ＭＯＳトラ
ンジスタ３１のソースは３．３ｖ電源に接続され、その
ドレインは該Ｐ−ＭＯＳトランジスタ３１のサブストレ
ートと共通してＰ−ＭＯＳトランジスタ１１のサブスト
レートに接続され、そのゲートには出力パッド２０の電
位が与えられる。
ＯＳトランジスタ１１のサブストレート（Ｎウェル基
盤）Ｎ２に３．３ｖを供給または停止するＰ−ＭＯＳト
ランジスタ３１が設けられている。そのＰ−ＭＯＳトラ
ンジスタ３１のソースは３．３ｖ電源に接続され、その
ドレインは該Ｐ−ＭＯＳトランジスタ３１のサブストレ
ートと共通してＰ−ＭＯＳトランジスタ１１のサブスト
レートに接続され、そのゲートには出力パッド２０の電
位が与えられる。
【００４３】また、出力パッド２０に対する５ｖ入力を
検出するための５ｖ検出回路４０（３．３ｖ電源系）が
設けられている。５ｖ検出回路４０は、５ｖ検出用のＰ
−ＭＯＳトランジスタ４１及びＮ−ＭＯＳトランジスタ
４２と、基準電圧生成用のＰ−ＭＯＳトランジスタ４３
及びＮ−ＭＯＳトランジスタ４４とが設けられている。
５ｖ検出用のＰ−ＭＯＳトランジスタ４１とＮ−ＭＯＳ
トランジスタ４２は、出力パッド２０とグランドとの間
に直列接続され、基準電圧生成用のＰ−ＭＯＳトランジ
スタ４３及びＮ−ＭＯＳトランジスタ４４は、３．３ｖ
電源とグランドとの間に直列接続されている。なお、Ｎ
−ＭＯＳトランジスタ４２及び４４のゲートは３．３ｖ
で固定されている。
検出するための５ｖ検出回路４０（３．３ｖ電源系）が
設けられている。５ｖ検出回路４０は、５ｖ検出用のＰ
−ＭＯＳトランジスタ４１及びＮ−ＭＯＳトランジスタ
４２と、基準電圧生成用のＰ−ＭＯＳトランジスタ４３
及びＮ−ＭＯＳトランジスタ４４とが設けられている。
５ｖ検出用のＰ−ＭＯＳトランジスタ４１とＮ−ＭＯＳ
トランジスタ４２は、出力パッド２０とグランドとの間
に直列接続され、基準電圧生成用のＰ−ＭＯＳトランジ
スタ４３及びＮ−ＭＯＳトランジスタ４４は、３．３ｖ
電源とグランドとの間に直列接続されている。なお、Ｎ
−ＭＯＳトランジスタ４２及び４４のゲートは３．３ｖ
で固定されている。
【００４４】Ｐ−ＭＯＳトランジスタ４３のゲートとド
レインが共通接続されてこの接続点から基準電圧をＰ−
ＭＯＳトランジスタ４１のゲートに与える。すなわち、
基準電圧生成用のＰ−ＭＯＳトランジスタ４３及びＮ−
ＭＯＳトランジスタ４４は、出力パッド２０が３．３ｖ
以下の時にＰチャネルＭＯＳトランジスタ４１をオフし
５ｖの時にオンするように該トランジスタ４１のゲート
に供給する基準電圧を生成する。そして、Ｐ−ＭＯＳト
ランジスタ４１とＮ−ＭＯＳトランジスタ４２の接続点
から検出結果である検出信号Ｇ１３が出力されるように
なっている。
レインが共通接続されてこの接続点から基準電圧をＰ−
ＭＯＳトランジスタ４１のゲートに与える。すなわち、
基準電圧生成用のＰ−ＭＯＳトランジスタ４３及びＮ−
ＭＯＳトランジスタ４４は、出力パッド２０が３．３ｖ
以下の時にＰチャネルＭＯＳトランジスタ４１をオフし
５ｖの時にオンするように該トランジスタ４１のゲート
に供給する基準電圧を生成する。そして、Ｐ−ＭＯＳト
ランジスタ４１とＮ−ＭＯＳトランジスタ４２の接続点
から検出結果である検出信号Ｇ１３が出力されるように
なっている。
【００４５】このように、５ｖ検出回路４０は、出力パ
ッド２０から５ｖが入力されると、検出信号Ｇ１３とし
て５ｖを出力するような回路構成である。
ッド２０から５ｖが入力されると、検出信号Ｇ１３とし
て５ｖを出力するような回路構成である。
【００４６】図４は、図１に示したＣＭＯＳ出力回路に
おけるメイン出力回路１０の概略断面構造図である。
おけるメイン出力回路１０の概略断面構造図である。
【００４７】Ｐ−ＭＯＳトランジスタ１１，３１を形成
する所定領域において、Ｎ型層６１内にＰ型層６２が形
成され、さらにＰ型層６２内にはＮウェル基盤６３が形
成されている。そして、共通のＮウェル基盤６３内の主
面側に、Ｐ−ＭＯＳトランジスタ１１，３１のソース／
ドレイン領域であるＰ型拡散層６４ａ，６４ｂ、６５
ａ，６５ｂがそれぞれ形成されている。そして、Ｐ−Ｍ
ＯＳトランジスタ１１，３１のＰ型拡散層６４ａ，６５
ａには３．３ｖ電源が接続され、Ｐ−ＭＯＳトランジス
タ３１のＰ型拡散層６５ｂがＮ型拡散層６５ｃを介して
Ｎウェル基盤６２に接続されている。
する所定領域において、Ｎ型層６１内にＰ型層６２が形
成され、さらにＰ型層６２内にはＮウェル基盤６３が形
成されている。そして、共通のＮウェル基盤６３内の主
面側に、Ｐ−ＭＯＳトランジスタ１１，３１のソース／
ドレイン領域であるＰ型拡散層６４ａ，６４ｂ、６５
ａ，６５ｂがそれぞれ形成されている。そして、Ｐ−Ｍ
ＯＳトランジスタ１１，３１のＰ型拡散層６４ａ，６５
ａには３．３ｖ電源が接続され、Ｐ−ＭＯＳトランジス
タ３１のＰ型拡散層６５ｂがＮ型拡散層６５ｃを介して
Ｎウェル基盤６２に接続されている。
【００４８】一方、Ｎ−ＭＯＳトランジスタ１２を形成
する所定領域において、Ｎ型層６１内にＰ型層６６が形
成され、そのＰ型層６６内の主面側にＮ型拡散層６７
ａ，６７ｂ及びＰ型拡散層６７ｃが形成されている。
する所定領域において、Ｎ型層６１内にＰ型層６６が形
成され、そのＰ型層６６内の主面側にＮ型拡散層６７
ａ，６７ｂ及びＰ型拡散層６７ｃが形成されている。
【００４９】次に、第１実施形態の動作（Ａ），（Ｂ）
を説明する。
を説明する。
【００５０】（Ａ）通常動作 まず、出力パッド２０が低レベル（３．３ｖ）にある場
合を考える。この時、検出信号Ｇ１３は０ｖであり、イ
ネーブル信号ＥＮが“０”レベルで、“１”レベルの入
力信号ＩＮが入力して信号Ｇ１１が０ｖの電位となるプ
ルアップ時では、Ｐ−ＭＯＳトランジスタ１１がオンし
て、ノードＮ１と共に出力パッド２０には３．３ｖの電
位が伝えられる。このとき、信号Ｇ１２は“０”レベル
であるためＮ−ＭＯＳトランジスタ１２はオフしてい
る。
合を考える。この時、検出信号Ｇ１３は０ｖであり、イ
ネーブル信号ＥＮが“０”レベルで、“１”レベルの入
力信号ＩＮが入力して信号Ｇ１１が０ｖの電位となるプ
ルアップ時では、Ｐ−ＭＯＳトランジスタ１１がオンし
て、ノードＮ１と共に出力パッド２０には３．３ｖの電
位が伝えられる。このとき、信号Ｇ１２は“０”レベル
であるためＮ−ＭＯＳトランジスタ１２はオフしてい
る。
【００５１】一方、イネーブル信号ＥＮが“０”レベル
で、“０”レベルの入力信号ＩＮが入力して信号Ｇ１２
が５ｖの電位となるプルダウン時では、Ｎ−ＭＯＳトラ
ンジスタ１２がオンして、ノードＮ１と共に出力パッド
２０には０ｖの電位が伝えられる。このとき、信号Ｇ１
１は５ｖであるためＰ−ＭＯＳトランジスタ１１はオフ
している。
で、“０”レベルの入力信号ＩＮが入力して信号Ｇ１２
が５ｖの電位となるプルダウン時では、Ｎ−ＭＯＳトラ
ンジスタ１２がオンして、ノードＮ１と共に出力パッド
２０には０ｖの電位が伝えられる。このとき、信号Ｇ１
１は５ｖであるためＰ−ＭＯＳトランジスタ１１はオフ
している。
【００５２】（Ｂ）５ｖ対応動作 出力パッド２０が外部回路である例えばＤＲＡＭ５１よ
り５ｖ（高レベル）に上げられた時は、Ｐ−ＭＯＳトラ
ンジスタ３１がオフし、Ｎウェル基盤６３（ノードＮ
２）への３．３ｖの供給が停止する。その結果、Ｐ−Ｍ
ＯＳトランジスタ１１，３１のＮウェル基盤６３がフロ
ーティング状態となるので、Ｐ−ＭＯＳトランジスタ１
１のＰ型拡散層６４ａとＰ型拡散層６４ｂとの間でチャ
ネルが形成されず、５ｖの出力パッド２０（ＯＵＴ）か
らＰ−ＭＯＳトランジスタ１１を介して３ｖ電源へ流れ
るの電流の逆流を防止する。
り５ｖ（高レベル）に上げられた時は、Ｐ−ＭＯＳトラ
ンジスタ３１がオフし、Ｎウェル基盤６３（ノードＮ
２）への３．３ｖの供給が停止する。その結果、Ｐ−Ｍ
ＯＳトランジスタ１１，３１のＮウェル基盤６３がフロ
ーティング状態となるので、Ｐ−ＭＯＳトランジスタ１
１のＰ型拡散層６４ａとＰ型拡散層６４ｂとの間でチャ
ネルが形成されず、５ｖの出力パッド２０（ＯＵＴ）か
らＰ−ＭＯＳトランジスタ１１を介して３ｖ電源へ流れ
るの電流の逆流を防止する。
【００５３】このとき、出力パッド２０からの５ｖ入力
によりノードＮ１（Ｐ型拡散層６４ｂ）も５ｖになり、
フローティング状態となっていたＰ−ＭＯＳトランジス
タ１１，３１のＮウェル基盤６３に５ｖが供給される。
によりノードＮ１（Ｐ型拡散層６４ｂ）も５ｖになり、
フローティング状態となっていたＰ−ＭＯＳトランジス
タ１１，３１のＮウェル基盤６３に５ｖが供給される。
【００５４】一方、出力パッド２０から５ｖが入力され
たときは、５ｖ検出回路４０のＰ−ＭＯＳトランジスタ
４１のゲート・ソース間電圧が閾値電圧を超えるため、
Ｐ−ＭＯＳトランジスタ４１はオンし、５ｖの検出信号
Ｇ１３を出力する。その結果、ＯＲゲート２３が５ｖを
出力し、次段のインバータ２４が０ｖを出力する。その
インバータ２４の出力によって、ＮＡＮＤゲート２１の
出力Ｇ１１が５ｖとなり、Ｐ−ＭＯＳトランジスタ１１
はオフする。
たときは、５ｖ検出回路４０のＰ−ＭＯＳトランジスタ
４１のゲート・ソース間電圧が閾値電圧を超えるため、
Ｐ−ＭＯＳトランジスタ４１はオンし、５ｖの検出信号
Ｇ１３を出力する。その結果、ＯＲゲート２３が５ｖを
出力し、次段のインバータ２４が０ｖを出力する。その
インバータ２４の出力によって、ＮＡＮＤゲート２１の
出力Ｇ１１が５ｖとなり、Ｐ−ＭＯＳトランジスタ１１
はオフする。
【００５５】Ｐ−ＭＯＳトランジスタ１１のゲートに供
給される出力Ｇ１１が５ｖになると、Ｐ−ＭＯＳトラン
ジスタ１１のＮウェル基盤６３も５ｖであることから、
Ｐ−ＭＯＳトランジスタ１１のゲート・ソース間電圧Ｖ
ＧＳが０ｖになり、Ｐ−ＭＯＳトランジスタ１１は完全
にオフし、上述の電流の逆流を確実に防ぐ。
給される出力Ｇ１１が５ｖになると、Ｐ−ＭＯＳトラン
ジスタ１１のＮウェル基盤６３も５ｖであることから、
Ｐ−ＭＯＳトランジスタ１１のゲート・ソース間電圧Ｖ
ＧＳが０ｖになり、Ｐ−ＭＯＳトランジスタ１１は完全
にオフし、上述の電流の逆流を確実に防ぐ。
【００５６】このように、５ｖの出力パッド２０（ＯＵ
Ｔ）からＰ−ＭＯＳトランジスタ１１を介して３ｖ電源
へ流れる電流の逆流を、Ｐ−ＭＯＳトランジスタ１１の
みで完全に防止することができる。
Ｔ）からＰ−ＭＯＳトランジスタ１１を介して３ｖ電源
へ流れる電流の逆流を、Ｐ−ＭＯＳトランジスタ１１の
みで完全に防止することができる。
【００５７】一方、出力パッド２０から５ｖが入力され
た結果、ＯＲゲート２３が５ｖを出力するときは、ＮＯ
Ｒゲート２２の出力Ｇ１２は０ｖとなり、Ｎ−ＭＯＳト
ランジスタ１２もオフする。これにより、出力パッド２
０からの５ｖはグランド側にも逆流することがない。
た結果、ＯＲゲート２３が５ｖを出力するときは、ＮＯ
Ｒゲート２２の出力Ｇ１２は０ｖとなり、Ｎ−ＭＯＳト
ランジスタ１２もオフする。これにより、出力パッド２
０からの５ｖはグランド側にも逆流することがない。
【００５８】要するに、５ｖが出力パッド２０から入力
されると、Ｐ−ＭＯＳトランジスタ４１を経由して検出
信号Ｇ１３が５ｖになり、これによってＯＲゲート２３
から５ｖが出力される。その結果、入力信号ＩＮ及びイ
ネーブル信号ＥＮに無関係で信号Ｇ１１が５ｖ、信号Ｇ
１２が０ｖとなり、Ｐ−ＭＯＳトランジスタ１１とＮ−
ＭＯＳトランジスタ１２は共にオフする。このＰ−ＭＯ
Ｓトランジスタ１１とＮ−ＭＯＳトランジスタ１２のオ
フにより、出力パッド２０からの５ｖは、３．３ｖ電源
側にもグランド側にも逆流することがない。
されると、Ｐ−ＭＯＳトランジスタ４１を経由して検出
信号Ｇ１３が５ｖになり、これによってＯＲゲート２３
から５ｖが出力される。その結果、入力信号ＩＮ及びイ
ネーブル信号ＥＮに無関係で信号Ｇ１１が５ｖ、信号Ｇ
１２が０ｖとなり、Ｐ−ＭＯＳトランジスタ１１とＮ−
ＭＯＳトランジスタ１２は共にオフする。このＰ−ＭＯ
Ｓトランジスタ１１とＮ−ＭＯＳトランジスタ１２のオ
フにより、出力パッド２０からの５ｖは、３．３ｖ電源
側にもグランド側にも逆流することがない。
【００５９】本実施形態は、次のような利点を有してい
る。
る。
【００６０】図７に示した従来の出力回路では、全て
３．３ｖ電源で５ｖ対応３ｖ出力を実現していたため、
前述の如く回路面積が通常の出力回路（図６）に比べて
４倍になるという問題があった。そこで、本実施形態
は、３．３ｖ単一であった従来技術に対し、新たに５ｖ
電源を使用することで、メイン出力回路１０のプルアッ
プ側の面積を従来回路の１／４に縮小した５ｖ対応の出
力回路を実現するものである。
３．３ｖ電源で５ｖ対応３ｖ出力を実現していたため、
前述の如く回路面積が通常の出力回路（図６）に比べて
４倍になるという問題があった。そこで、本実施形態
は、３．３ｖ単一であった従来技術に対し、新たに５ｖ
電源を使用することで、メイン出力回路１０のプルアッ
プ側の面積を従来回路の１／４に縮小した５ｖ対応の出
力回路を実現するものである。
【００６１】これにより、本実施形態のＣＭＯＳ出力回
路を搭載する各Ｉ／Ｏ部５２Ａの面積を著しく縮小する
ことができ、ＬＳＩチップの小型化に大きく寄与するこ
とができる。
路を搭載する各Ｉ／Ｏ部５２Ａの面積を著しく縮小する
ことができ、ＬＳＩチップの小型化に大きく寄与するこ
とができる。
【００６２】次に、本発明の第２実施形態を説明する。
【００６３】第２実施形態では、上記第１実施形態にお
いて、出力パッド２０から５ｖが入力されると、Ｐ−Ｍ
ＯＳトランジスタ４１とＮ−ＭＯＳトランジスタ４２の
ルートからグランドへ流れ込むリーク電流が発生する点
と、出力パッド２０が５ｖから０ｖへ遷移しても検出信
号Ｇ１３はＰ−ＭＯＳトランジスタ４１の作用のため素
早く０ｖにならない点とを改善して、低消費電力化及び
高速動作化を図るものである。
いて、出力パッド２０から５ｖが入力されると、Ｐ−Ｍ
ＯＳトランジスタ４１とＮ−ＭＯＳトランジスタ４２の
ルートからグランドへ流れ込むリーク電流が発生する点
と、出力パッド２０が５ｖから０ｖへ遷移しても検出信
号Ｇ１３はＰ−ＭＯＳトランジスタ４１の作用のため素
早く０ｖにならない点とを改善して、低消費電力化及び
高速動作化を図るものである。
【００６４】図５は、本発明の第２実施形態に係るＣＭ
ＯＳ出力回路の回路図である。
ＯＳ出力回路の回路図である。
【００６５】本実施形態では、上記第１実施形態におい
て上記低消費電力化及び高速動作化を図るため、図１の
構成において、５ｖ検出回路４０を、新たにインバータ
４５とＮ−ＭＯＳトランジスタ４６を加えた５ｖ検出回
路４０Ａに置き換えたものである。すなわち、インバー
タ４５は、出力パッド２０の電位を反転してＮ−ＭＯＳ
トランジスタ４６のゲートに供給する。このＮ−ＭＯＳ
トランジスタ４６は、Ｐ−ＭＯＳトランジスタ４１のド
レインとグランドの間にＮ−ＭＯＳトランジスタ４２と
並列接続されている。
て上記低消費電力化及び高速動作化を図るため、図１の
構成において、５ｖ検出回路４０を、新たにインバータ
４５とＮ−ＭＯＳトランジスタ４６を加えた５ｖ検出回
路４０Ａに置き換えたものである。すなわち、インバー
タ４５は、出力パッド２０の電位を反転してＮ−ＭＯＳ
トランジスタ４６のゲートに供給する。このＮ−ＭＯＳ
トランジスタ４６は、Ｐ−ＭＯＳトランジスタ４１のド
レインとグランドの間にＮ−ＭＯＳトランジスタ４２と
並列接続されている。
【００６６】本実施形態の出力回路によれば、出力パッ
ド２０から５ｖが入力されると、インバータ４５が０ｖ
を出力して、Ｎ−ＭＯＳトランジスタ４６をオフする。
これにより、Ｐ−ＭＯＳトランジスタ４１とＮ−ＭＯＳ
トランジスタ４２のルートから流れ込んでいた電流を少
なくすることができ、回路の消費電力を削減することか
できる。
ド２０から５ｖが入力されると、インバータ４５が０ｖ
を出力して、Ｎ−ＭＯＳトランジスタ４６をオフする。
これにより、Ｐ−ＭＯＳトランジスタ４１とＮ−ＭＯＳ
トランジスタ４２のルートから流れ込んでいた電流を少
なくすることができ、回路の消費電力を削減することか
できる。
【００６７】さらに、出力パッド２０が０ｖになると、
インバータ４５が５ｖを出力する結果、Ｎ−ＭＯＳ４６
がオンし、検出信号Ｇ１３の５ｖを素早く０ｖにする。
これにより、回路の動作を高速化することができる。
インバータ４５が５ｖを出力する結果、Ｎ−ＭＯＳ４６
がオンし、検出信号Ｇ１３の５ｖを素早く０ｖにする。
これにより、回路の動作を高速化することができる。
【００６８】
【発明の効果】以上詳細に説明したように、第１の発明
である半導体出力回路によれば、従来回路のようにプル
アップ側に２個のトランジスタを直列接続しなくとも、
プルアップ用トランジスタのみで第２の電源から第１の
電源への電流の逆流を防ぐことができる。これにより、
従来回路よりも大幅に回路面積を縮小することが可能に
なる。
である半導体出力回路によれば、従来回路のようにプル
アップ側に２個のトランジスタを直列接続しなくとも、
プルアップ用トランジスタのみで第２の電源から第１の
電源への電流の逆流を防ぐことができる。これにより、
従来回路よりも大幅に回路面積を縮小することが可能に
なる。
【００６９】第２の発明である半導体出力回路によれ
ば、上記第１の発明において、低消費電力化及び高速動
作化を実現することができる。
ば、上記第１の発明において、低消費電力化及び高速動
作化を実現することができる。
【００７０】第３の発明であるＣＭＯＳ出力回路によれ
ば、上記第１の発明と同等の効果を奏すると共に、グラ
ンド側への電流の逆流も防止することが可能になる。
ば、上記第１の発明と同等の効果を奏すると共に、グラ
ンド側への電流の逆流も防止することが可能になる。
【００７１】第４の発明であるＣＭＯＳ出力回路によれ
ば、上記第３の発明において、上記第２の発明と同等の
効果を奏する。
ば、上記第３の発明において、上記第２の発明と同等の
効果を奏する。
【００７２】第５の発明である端子電位検出回路によれ
ば、回路の低消費電力化と共に、高速動作化を可能にす
る。
ば、回路の低消費電力化と共に、高速動作化を可能にす
る。
【００７３】第６の発明である半導体装置によれば、半
導体出力回路を搭載するＩ／Ｏ部の面積を著しく縮小す
ることができ、ＬＳＩチップの小型化に大きく寄与する
ことができる。
導体出力回路を搭載するＩ／Ｏ部の面積を著しく縮小す
ることができ、ＬＳＩチップの小型化に大きく寄与する
ことができる。
【００７４】第７の発明である半導体装置によれば、Ｃ
ＭＯＳ出力回路を搭載するＩ／Ｏ部の面積を著しく縮小
することができ、ＬＳＩチップの小型化に大きく寄与す
ることができる。
ＭＯＳ出力回路を搭載するＩ／Ｏ部の面積を著しく縮小
することができ、ＬＳＩチップの小型化に大きく寄与す
ることができる。
【図１】本発明の第１実施形態に係るＣＭＯＳ出力回路
の回路図である。
の回路図である。
【図２】本発明のＣＭＯＳ出力回路が搭載されるシステ
ムの概略構成を示すブロック図である。
ムの概略構成を示すブロック図である。
【図３】図２に示したＬＳＩチップ５２の構成を示すブ
ロック図である。
ロック図である。
【図４】図１に示したＣＭＯＳ出力回路におけるメイン
出力回路１０の概略断面構造図である。
出力回路１０の概略断面構造図である。
【図５】本発明の第２実施形態に係るＣＭＯＳ出力回路
の回路図である。
の回路図である。
【図６】従来の一般的なＣＭＯＳ出力回路の回路図であ
る。
る。
【図７】従来のＣＭＯＳ出力回路（５ｖ対応３ｖ出力）
の回路図である。
の回路図である。
【図８】図７に示したＣＭＯＳ出力回路におけるメイン
出力回路２００の概略断面構造図である。
出力回路２００の概略断面構造図である。
【符号の説明】 １０ メイン出力回路 １１ プルアップ用のＰ−ＭＯＳトランジスタ １２ プルダウン用のＮ−ＭＯＳトランジスタ ２０ 出力パッド ２１ ＮＡＮＤゲート（第１のプリバッファ） ２２ ＮＯＲゲート（第２のプリバッファ） ２３ ＯＲゲート（論理回路） ２４ インバータ（論理回路） ４０ ５ｖ検出回路 Ｇ１３ 検出信号 ３１ 基盤電位設定用のＰ−ＭＯＳトランジスタ ４１ 電位検出用のＰ−ＭＯＳトランジスタ ４２ Ｎ−ＭＯＳトランジスタ（抵抗手段） ４３ 基準電圧生成用のＰ−ＭＯＳトランジスタ ４４ 基準電圧生成用のＮ−ＭＯＳトランジスタ ４６ 電位調整用のＮ−ＭＯＳトランジスタ ５１，５２ ＬＳＩチップ ５２Ａ Ｉ／Ｏ部 ５２Ｂ ランダムロジック部 ５２Ｃ マクロブロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8238 Ｈ０３Ｋ 19/094 Ｂ 27/092 Ｈ０３Ｋ 19/0948
Claims (7)
- 【請求項１】 第１の電源と出力ノードとの間に接続さ
れ、第１の制御信号によりオン／オフ動作するプルアッ
プ用トランジスタと、入力データに基づき前記第１の制
御信号を生成するプリバッファと、前記出力ノードの電
位が外部回路によって前記第１の電源のレベルよりも高
い第２の電源のレベルに設定された時に該第２の電源に
対応した電位の検出信号を出力する電位検出回路とを備
えた半導体出力回路において、 前記プリバッファを前記第２の電源で駆動する構成に
し、 前記プルアップ用トランジスタのＮウェル基盤に対する
第１の電源の供給を前記出力ノードの電位に応じてオン
／オフする基盤電位設定用トランジスタと、 前記電位検出回路からの前記検出信号を受けて、前記第
１の制御信号を前記第２の電源のレベルに設定するため
の第２の制御信号を前記プリバッファへ出力する論理回
路とを設けたことを特徴とする半導体出力回路。 - 【請求項２】 前記電位検出回路は、 前記出力ノードと検出結果ノードとの間に接続された電
位検出用トランジスタと、 前記検出結果ノードとグランドとの間に接続された抵抗
手段と、 前記出力ノードが前記第１の電源のレベル以下の時に前
記電位検出用トランジスタをオフし前記第２の電源のレ
ベル時にオンするように該電位検出用トランジスタの制
御電極に供給する基準電圧を生成する基準電圧生成回路
と、 前記検出結果ノードとグランドとの間に接続され、前記
出力ノードの電位が前記第１の電源のレベル時にオンし
前記第２の電源のレベル時にオフする電荷調整用トラン
ジスタとで構成したことを特徴とする請求項１記載の半
導体出力回路。 - 【請求項３】 第１の電源と出力ノードとの間に接続さ
れ、第１の制御信号によりオン／オフ動作するプルアッ
プ用の第１のＰチャネルＭＯＳトランジスタと、前記出
力ノードとグランドとの間に接続され、第２の制御信号
により前記第１のＰチャネルＭＯＳトランジスタに対し
て相補的にオン／オフ動作するプルダウン用のＮチャネ
ルＭＯＳトランジスタと、入力データに基づき前記第１
及び第２の制御信号をそれぞれ生成する第１及び第２の
プリバッファと、前記出力ノードの電位が外部回路によ
って前記第１の電源のレベルよりも高い第２の電源のレ
ベルに設定された時に該第２の電源に対応した電位の検
出信号を出力する電位検出回路とを備えたＣＭＯＳ出力
回路において、 前記第１及び第２のプリバッファを前記第２の電源で駆
動する構成にし、 前記第１のＰチャネルＭＯＳトランジスタのＮウェル基
盤に対する第１の電源の供給を前記出力ノードの電位に
応じてオン／オフする基盤電位設定用の第２のＰチャネ
ルＭＯＳトランジスタと、 前記電位検出回路からの前記検出信号を受けて、前記第
１の制御信号を前記第２の電源のレベルに、前記第２の
制御信号をグランドレベルにそれぞれ設定するための第
３の制御信号を前記第１及び第２のプリバッファへ出力
する論理回路とを設けたことを特徴とするＣＭＯＳ出力
回路。 - 【請求項４】 前記電位検出回路は、 前記出力ノードと検出結果ノードとの間に接続された電
位検出用の第３のＰチャネルＭＯＳトランジスタと、 前記検出結果ノードとグランドとの間に接続された抵抗
手段と、 前記出力ノードが前記第１の電源のレベル以下の時に前
記第３のＰチャネルＭＯＳトランジスタをオフし前記第
２の電源のレベル時にオンするように該第３のＰチャネ
ルＭＯＳトランジスタのゲートに供給する基準電圧を生
成する基準電圧生成回路と、 前記検出結果ノードとグランドとの間に接続され、前記
出力ノードの電位が前記第１の電源のレベル時にオンし
前記第２の電源のレベル時にオフする電荷調整用のＮチ
ャネルＭＯＳトランジスタとで構成したことを特徴とす
る請求項３記載のＣＭＯＳ出力回路。 - 【請求項５】 外部回路の端子と検出結果ノードとの間
に接続された第１のＭＯＳトランジスタと、前記検出結
果ノードとグランドとの間に接続された抵抗手段と、前
記外部回路の端子が第１の電源のレベル以下の時にオフ
し、前記第１の電源よりも高い第２の電源のレベル時に
オンするように前記第１のＭＯＳトランジスタのゲート
に供給する基準電圧を生成する基準電圧生成回路とを備
えた端子電位検出回路において、 前記検出結果ノードとグランドとの間に接続され、前記
外部回路の端子の電位が前記第１の電源のレベル時にオ
ンし前記第２の電源のレベル時にオフする第２のＭＯＳ
トランジスタを設けたことを特徴とする端子電位検出回
路。 - 【請求項６】 外部回路との接続を行うＩ／Ｏ部と、前
記Ｉ／Ｏ部に接続された内部機能ブロックとを備えた半
導体装置において、 前記Ｉ／Ｏ部は、 前記外部回路に接続される出力端子と第１の電源との間
に接続され、第１の制御信号によりオン／オフ動作する
プルアップ用トランジスタと、 前記第１の電源のレベルよりも高いレベルの第２の電源
で駆動され、前記内部機能ブロックからの入力データに
基づき前記第１の制御信号を生成するプリバッファと、 前記出力端子の電位が前記外部回路によって前記第２の
電源のレベルに設定された時に該第２の電源に対応した
電位の検出信号を出力する電位検出回路と、 前記プルアップ用トランジスタのＮウェル基盤に対する
第１の電源の供給を前記出力端子の電位に応じてオン／
オフする基盤電位設定用トランジスタと、 前記電位検出回路からの前記検出信号を受けて、前記第
１の制御信号を前記第２の電源のレベルに設定するため
の第２の制御信号を前記プリバッファへ出力する論理回
路とを有する半導体出力回路を備えたことを特徴とする
半導体装置。 - 【請求項７】 外部回路との接続を行うＩ／Ｏ部と、前
記Ｉ／Ｏ部に接続された内部機能ブロックとを備えた半
導体装置において、 前記Ｉ／Ｏ部は、 前記外部回路に接続される出力端子と第１の電源との間
に接続され、第１の制御信号によりオン／オフ動作する
プルアップ用の第１のＰチャネルＭＯＳトランジスタ
と、 前記出力端子とグランドとの間に接続され、第２の制御
信号により前記第１のＰチャネルＭＯＳトランジスタに
対して相補的にオン／オフ動作するプルダウン用のＮチ
ャネルＭＯＳトランジスタと、 前記第１の電源のレベルよりも高いレベルの第２の電源
で駆動され、前記内部機能ブロックからの入力データに
基づき前記第１及び第２の制御信号をそれぞれ生成する
第１及び第２のプリバッファと、 前記出力端子の電位が前記外部回路によって前記第２の
電源のレベルに設定された時に該第２の電源に対応した
電位の検出信号を出力する電位検出回路と、 前記第１のＰチャネルＭＯＳトランジスタのＮウェル基
盤に対する第１の電源の供給を前記出力端子の電位に応
じてオン／オフする基盤電位設定用の第２のＰチャネル
ＭＯＳトランジスタと、 前記電位検出回路からの前記検出信号を受けて、前記第
１の制御信号を前記第２の電源のレベルに、前記第２の
制御信号をグランドレベルにそれぞれ設定するための第
３の制御信号を前記第１及び第２のプリバッファへ出力
する論理回路とを有するＣＭＯＳ出力回路を備えたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8343799A JPH10190435A (ja) | 1996-12-24 | 1996-12-24 | 半導体出力回路、ｃｍｏｓ出力回路、端子電位検出回路、及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8343799A JPH10190435A (ja) | 1996-12-24 | 1996-12-24 | 半導体出力回路、ｃｍｏｓ出力回路、端子電位検出回路、及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10190435A true JPH10190435A (ja) | 1998-07-21 |
Family
ID=18364335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8343799A Withdrawn JPH10190435A (ja) | 1996-12-24 | 1996-12-24 | 半導体出力回路、ｃｍｏｓ出力回路、端子電位検出回路、及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10190435A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291857B1 (en) | 1999-04-15 | 2001-09-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device of SOI structure with floating body region |
| CN100346164C (zh) * | 2002-11-14 | 2007-10-31 | 精工电子有限公司 | 电压检测电路 |
| WO2008093487A1 (ja) * | 2007-01-30 | 2008-08-07 | Sanyo Electric Co., Ltd. | インバータ回路 |
-
1996
- 1996-12-24 JP JP8343799A patent/JPH10190435A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291857B1 (en) | 1999-04-15 | 2001-09-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device of SOI structure with floating body region |
| CN100346164C (zh) * | 2002-11-14 | 2007-10-31 | 精工电子有限公司 | 电压检测电路 |
| WO2008093487A1 (ja) * | 2007-01-30 | 2008-08-07 | Sanyo Electric Co., Ltd. | インバータ回路 |
| US7961013B2 (en) | 2007-01-30 | 2011-06-14 | Sanyo Electric Co., Ltd. | Inverter circuit |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040302 |