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KR970001697B1 - 레벨 변환 회로 - Google Patents

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KR970001697B1
KR970001697B1 KR1019920008273A KR920008273A KR970001697B1 KR 970001697 B1 KR970001697 B1 KR 970001697B1 KR 1019920008273 A KR1019920008273 A KR 1019920008273A KR 920008273 A KR920008273 A KR 920008273A KR 970001697 B1 KR970001697 B1 KR 970001697B1
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South Korea
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transistor
mos transistor
voltage
gate
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KR1019920008273A
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다다히꼬 스기바야시
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니뽄 덴끼 가부시끼가이샤
세끼모또 다다히로
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Abstract

내용 없음.

Description

레벨 변환 회로
제1도는 종래의 레벨 변환 출력 회로를 도시한 개략적인 블록도.
제2도 및 제3도는 종래의 레벨 변환 출력 회로내에 각기 이용된 레벨 변환회로를 도시한 블록도.
제4도 및 제5도는 본 발명에 따른 제1양호한 실시예의 레벨 변환 출력 회로내에각기 이용된 레벨 변환 회로를 도시한 회로도.
제6도는 본 발명에 따른 제2양호한 실시예의 레벨 변환 출력 회로내에 이용된 레벨 변환 회로를 도시한 회로도.
제7도는 본 발명에 따른 제3양호한 실시예의 레벨 변환 출력 회로내에 이용된 레벨 변환 회로를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
10,12 : 레별 변환 회로 24,26 : CMOS 인버터
32,36 : 내부 전원 공급부
[발명의 분야]
본 발명은 레벨 변환 출력 회로에 관한 것으로, 특히, 16M비트 이상의 DRAM을 가진 반도체 집적 회로용 레별 변환 출력 회로에 관한 것이다.
[발명의 배경]
반도체 집적 회로에서 4M 비트 이하의 용량을 가진 DRAM(다이내맥 랜덤 억세스 메모리)는 5V의 전원을 공급하므로서 동작된다. 그러나, 각 메모리 소자가 얇은 게이트 산화물층이 갖는 고밀도에 대해서는 미세하기 때문에, 5V의 전원 공급은 16M 비트 이상의 용량을 가진 DRAM에 이용될 수 없어서, 결국, 게이트 산화물층은 5V 사용으로 열화(degrade)된다. 따라서, 대규모 용량 DRAM을 가진 반도체 IC는 5V 전압으로 인가된 워드라인을 제외한 대규모 용량의 DRAM용 3.3V의 내부 전원 공급기를 가지며, 5V-논리 회로에 사용하여 외부 회로에 공급되도록 내부 전원 공급에 의해 발생된 출력 신호의 레벨을 5V로 변환시키는 레벨 변환 출력회로로써 제공된다.
종래의 레벨 변환 출력 회로는 고(3.3V) 및 저의 입력 신호로 제각기 공급되는 제1 및 제2입력 단자에 접속된 제1(고) 및 2(저) 레벨 변환 회로와, 게이트에서는 제1레벨 변환 회로의 출력에 접속된 제1n-MOS 트랜지스터와, 상기 게이트에서 제2레벨 변환 회로의 출력에 접속된 제2n-MOS 트랜지스터를 포함한다. 제1n-MOS 트랜지스터는 드레인에서 고(5V) 및 저신호가 얻어지는 출력단자에 접속되고, 소스에서는 5V의 전원 공급기에 접속되며, 제2n-MOS 트랜지스터는 소스에서 접지에 접속되고 드레인에서는 출력단자에 접속된다. 제1 및 2n-MOS 트랜지스터는 5.5V 전압에 대한 전압 세기를 가진 게이트 산화물층을 각긱 가짐으로써, 게이트 산화물층은 마진 10%로 전원 공급기로부터 인가된 전압만큼 열화되지 않는다.
제1 및 제2 레벨 변환 회로는 동일한 구조를 갖고 있다. 즉, 각 레별 변환 회로는 캐스케이드(cascade) 접속된 제1 및 2CMOS(상보형 금속산화물 반도체)인버터(inverters)로 구성된다. 제1CMOS 인버터는 소스에서 3.3v인 내부 전원 공급기에 접속되고, 게이트에서 제1입력 단자에 접속된 제1p-MOS 트랜지스터와, 소스에서는 접지에 접속되고 게이트에서는 제 1 입력 단자에 접속되고 드레인에서는 제1p-MOS 트랜지스터의 드레인에 접속된 제3n-MOS 트랜지스터로 구성된다. 제2 CMOS 인버터는 소스에서 5v의 외부 전원 공급기에 접속되고 드레인에서 제1n-MOS 트랜지스터의 게이트에 접속된 제2p-MOS 트랜지스터와, 소스에서는 접지에 접속되고 드레인에서는 제2n-MOS 트랜지스터의 게이트에 접속되고, 게이트에서 제2p-MOS 트랜지스터의 게이트에 접속된 제4n-MOS 트랜지스터로 구성된다. 제1CMOS 인버터의 공통 드레인은 제2CMOS 인버터의 공통 게이트에 접속된다. 동작시, 제1 레별 변환 회로에서, 고 레벨 신호가 제1 입력단자에 공급될 때, 저 레벨 신호는 제1CMOS 인버터에서 제2CMOS 인버터까지 공급된다. 고 레벨 신호가 제1n-MOS 트랜지스터의 게이트에 공급된다. 저 레벨 신호에 응답하여, 제2p-MOS 트랜지스터 턴온되고, 제 4n-MOS 트랜지스터는 턴 오프됨으로써,고 레벨 쇤호가 제1n-MOS 트랜지스터의 게이트에 공급된다. 제 2 레벨 변환 회로에서, 저 레벨 신호가 제 2입력 단자와 공급될 때,고 레벨 신호는 제1CMOS 인버터에서 제2CMOS 인버턴까지 공급된다. 고 레벨 신호에 응답하여,제2p-MOS 트랜지스터 턴오프되고, 제 4n-MOS 트랜지스터는 턴온됨으로써, 저 레벨 신호가 제2n-MOS 트랜지스터의 게이트에 공급된다. 결과적으로, 출력 단자에서 5V의 고 레벨 출력이 얻어진다.
반대로, 저 레벨 신호가 제1 입력단자에 공급되고 고 레벨 신호가 제2 입력 단자에 공급될 때, 출력 단자에서 저 레벨 출력 신호가 얻어진다.
그러나, 종래의 통상적인 레벨 변환 출력 회로에 따르면, 상기 제2CMOS 인버터의 제2p-MOS 트랜지스터는 제1 및 2레벨 변환 회로의 각 제2 인버터내의 전류를 흐르게 하도록 완전히 턴 오프될 수 없는데, 그 이유는 그 게이트가 인가된 고신호가 3.3V이며, 이때 저신호는 제1 및 제2입력 단자에 인가된다는 단점이 있다. 결과적으로, 전력 소모가 증가된다.
게다가, 출력 단자의 레벨이 고 및 저 레벨 신호가 제1 및 2입력 단자에 인가되는 상태로부터 저 및 고 레벨 신호가 제1 및 2입력 단자에 공급되는 상태로, 입력신호를 반전(inversion)시킴으로써 고에서 저로 변화될 때, 5.5V 이상의 전압은 0 내지 5V 의 전압 전이(transition)에 의한 오버슛(overshoot)에 의해 순간적으로 제2n-MOS 트랜지스터의 게이트에 인가된다. 이에 따라서, 제2n-MOS 트랜지스터의 게이트 산화물층은 열화되고, 반도체 집적 회로의 신뢰도가 낮아진다.
[발명의 개요]
따라서, 본 발명의 목적은 3.3V인 고 신호의 인가와 동시에 제2인버터를 통해 어떤 전류도 흐르지 않는, 전력 소모를 감소시키는 레벨 변환 출력 회로를 제공하는 것이다.
본 발명의 다른 목적은, MOS 트랜지스터의 게이트 산화물층이 입력 신호의 상태 변화에 의한 전압 오버슛에 의해 열화되지 않은 레벨 변환 출력 회로를 제공하는 것이다.
본 발명에 따르면 레벨 변환 출력 회로는, 제1전원 공급에 의해 동작하는 소정 회로로부터의 입력 신호로써 공급되는 제1 및 2레벨 변환 회로와, 소스-드레인 경로에서 제1전원 공급기보다 높은 전압을 공급하는 제2전원 공급기에 접속되며, 게이트에서는 제1레벨 변환 회로의 출력이 접속되며 소스-드레인 경로에서 출력 단자에 접속된 제1MOS 트랜지스터와, 소스-드레인 경로에서 접지에 접속되고, 게이트에서는 제2레벨 변환 회로의 출력에 접속되며, 소스-드레인경로에서 제1MOS 트랜지스터에 공통으로 출력 단자에 접속된 제2MOS 트랜지스터를 포함하며, 여기서 제1 레벨 변환회로는 제1전원 공급기와 접지 사이에서 동작하는 제1CMOS 인버터와 제2전원 공급기와 접지 사이에서 동작하는 제2CMOS 인버터와, 소스에서 제2 전원 공급기에 접속되고 드레인에서는 제2CMOS 인버터의 p-MOS 트랜지스터의 게이트에 접속되며 게이트에서는 출력 단자에 접속된 p-MOS 트랜지스터를 포함한다.
이하, 첨부된 도면을 참조로 하여 본원 명세서를 더욱 상세히 설명하기로 한다.
[양호한 실시예의 설명]
본 발명에 따른 레벨 변환 출력 회로를 설명하기전에, 간단히 이미 언급된 종래의 레벨 변환 출력 회로를 제1 내지 제3도를 참조하여 설명한다.
제1도는 종래의 반도체 IC(집적 회로)용 레벨 변환 출력 회로를 도시한 것이다. 레벨 변환 출력 회로는 제각기 입력 단자(14 및 16)와 중간 단자(18 및 20)사이에 접속된 두 개의 레벨 변환 회로(10(고) 및 12(저))와, 두 개의 n-MOS 트랜지스터(Q11및 Q12)를 포함한다.
n-MOS 트랜지스터 Q11의 게이트는 중간 단자(18)에 접속되고 소스는 5V의 전원 공급부 Vcc에 접속되며 드레인은 접지(도시되지 않음)의 저 및 5V의 고의 논리 신호에 의해 구동된 논리 회로에 접속된 출력 단자(22)에 접속되고, 또한 n-MOS 트랜지스터 Q12의 게이트는 중간 단자(20)에 접속되고, 또한 n-MOS 트랜지스터, Q12의 게이트는 중간 단자(20)에 접속되고, 소스는 접지에 접속되며, 드레인은 출력 단자(22)에 접속된다. 각각의 n-MOS 트랜지스터 Q11및 Q12는 제각기 5.5V 전압에 대한 전압 세기를 가진 게이트 산화물층을 가짐으로써, 게이트 산화물층은 10% 마진으로 전원 공급부 Vcc으로부터 인가된 전압에 의해 열화되지 않는다.
제2도 및 제3도는 전술된 레벨 변환 회로(10 및 12)를 도시한 것이다. 레벨 변환 회로(10 및 12)가 같은 구조를 가지기 때문에, 레벨 변환 회로(10)만이 구조면에서 설명될 것이다.
레벨 변환 회로(10)는 케스케이드 접속되는 두개의 CMOS(상보형 금속 산화물 반도체) 인버터(24 및 26)로 구성된다. 각 CMOS 인버터(24 및 26)은 p-MOS 트랜지스터 Q1(Q3) 및 n-MOS 트랜지스터 Q2(Q4)로 구성된다. p-MOS 트랜지스터 Q1및 n-MOS 트랜지스터 Q2의 게이트는 공통으로 입력 단자(14)에 접속되고, p-MOS 트랜지스터 Q1및 n-MOS 트랜지스터 Q2의 공통 드레인은 p-MOS 트랜지스터 Q3및 n-MOS 트랜지스터 Q4의 공통 게이트에 접속되며, p-MOS 트랜지스터 Q3및 n-MOS 트랜지스터 Q4의 드레인은 중간 단자(18)에 공통으로 접속된다. n-MOS 트랜지스터 Q1의 소스는 3.3V의 전압으로 인간되는 내부 전원 단자(32)에 접속되고, p-MOS 트랜지스터 Q3의 소스는 5.0V 전압으로 인가되는 외부 전원 단자(36)에 접속된다. n-MOS 트랜지스터 Q2의 Q4의 소스는 접지 전압으로써 공통으로 인가되는 접지 단자(40)에 접속된다.
그 다음, 종래의 레벨 변환 출력 회로 동작은 아래표에 관련하여 설명한다.
고 레벨 신호가 입력 단자(14)에 공급되고 저 레벨 신호가 입력 단자(16)에 공급될 때, p-MOS 트랜지스터 Q및 n-MOS 트랜지스터 Q및 n-MOS 트랜지스터 Q은 턴오프되고, n-MOS 트랜지스터 Q및 n-MOS 트랜지스터 Q는 턴온된다. 그러므로, 저 레벨 신호는 p-MOS 트랜지스터 Q및 n-MOS 트랜지스터 Q의 공통 게이트에 공급되고, 고 레벨 신호는 p-MOS 트랜지스터 Q및 n-MOS 트랜지스터 Q의 공통 게이트에 공급된다.
저 레벨 신호에 응답하여 p-MOS 트랜지스터는 Q는 턴온되고 n-MOS 트랜지스터 Q는 턴오프되며, p-MOS 트랜지스터 Q은 턴오프되고 n-MOS 트랜지스터 Q는 턴온된다.
그래서, 고 레벨 신호는 입력 단자(18)을 통해 n-MOS 트랜지스터 Q의 게이트에 공급되고, 저 레벨 신호는 중간 단자(20)를 통해 n-MOS 트랜지스터 Q의 게이트에 공급된다. 그후, n-MOS 트랜지스터 Q는 턴온되고, n-MOS 트랜지스터 Q는 턴오프 됨으로써, 출력 단자(22)에서 고 레벨 출력 신호가 얻어진다.
한편, 저 레벨 신호가 입력 단자(14)에 공급되고, 고 레벨 신호가 입력 단자(16)에 공급될 때, 저 레벨 출력 신호는 아래표와 같이 출력단자(22)로부터 공급된다.
그러나, 종래의 레벨 변환 출력 회로에 따르면, 결점으로, 상기 CMOS 인버터(26)의 p-MOS 트랜지스터 Q은 제1 및 2레벨 변환 회로(10 및 12)의 각 인버터내에 전류를 흐르게 하도록 완전히 턴 오프될 수 없는데, 그 이유는 게이트에 인가된 고 신호가 3.3V이며, 이때 저 신호는 입력 단자(14 및 16)에 인가되기 때문이다. 이에 따라서, 전력 소모는 증가된다.
더욱이, 출력 단자(22)의 레벨이, 고 및 저 레벨 신호가 입력 단자(14 및 16)에 인가되는 상태로부터 저 및 고가 입력 단자(14 및 16)에 공급되는 상태로, 입력 신호를 반전시킴으로써 고에서 저로 변화될 때, 0 내지 5V의 전압 변환에 의한 오버슛(overshoot)에 의해 5.5V 이상의 전압이 n-MOS 트랜지스터 Q의 게이트에 순간적으로 인가된다. 그래서, n-MOS 트랜지스터 Q의 게이트 산화물층은 열화되고, 반도체 집적회로의 신뢰도는 낮아진다.
그다음, 제4도 내지 제7도와 관련하여 본 발명에 따른 양호한 실시예의 레벨 변환 출력 회로에 대해 설명한다. 양호한 실시에에서, 종래의 레벨 변환 출력 회로와 같은 구조 및 부품에 대한 설명은 생략된다.
제4도 및 제5도는 본 발명에 따른 제1양호한 실시에의 레벨 변환 출력 회로내에 이용된 레벨 변환회로(10(고) 및 12(저))를 도시한 것이다.
레벨 변환 신호(10)는, 게이트가 내부 전원 단자(32)에 접속되고 소스 및 드레인이 p-MOS 트랜지스터 Q및 n-MOS 트랜지스터 Q의 공통 드레인과 p-MOS 트랜지스터 Q의 게이트에 접속되는 n-MOS 트랜지스터 Q와, 소스가 외부 전원 단자(36)에 접속되고 게이트가 중간 단자(18)에 접속되며 드레인이 p-MOS 트랜지스터 Q의 게이트에 접속되는 p-MOS 트랜지스터 Q를 포함한다.
레벨 변환 회로(12)에서, p-MOS 트랜지스터 Q의 소스는 p-MOS 트랜지스터 Q의 소스와 공통으로 내부 전원 단자(34)에 접속된다. 외부 전원 공급부인 Vcc 전압은 어떤 트랜지스터에도 공급되지 않는다.
그 다음, 제1 양호한 실시예의 동작은 아래표를 참조로 설명한다.
레벨 변환 신호(10)에서, 저 레벨 신호가 입력 단자(14)에 공급될 때, p-MOS 트랜지스터 Q은 턴온되고, n-MOS 트랜지스터 Q는 턴오프된다. 그후, 고 레벨 신호가 n-MOS 트랜지스터 Q의 소스 및, n-MOS 트랜지스터 Q의 게이트에 공급됨으로써, n-MOS 트랜지스터 Q는 턴온된다. 이때, p-MOS 트랜지스터 Q는 턴온되고, 따라서, p-MOS 트랜지스터 Q의 게이트에 공급된다. 따라서,5.0V의 고 레벨 신호가 p-MOS 트랜지스터 Q를 통해 p-MOS 트랜지스터 Q은 완전히 턴오프되고, 저 레벨 신호는 중간 단자(18)로부터 n-MOS 트랜지스터 Q까지에 공급된다. p-MOS 트랜지스터 Q가 턴온되는 상황하에서, n-MOS 트랜지스터 Q는 턴오프된다. 저 레벨 신호가 n-MOS 트랜지스터 Q에 공급될 때, n-MOS 트랜지스터 Q은 턴오프된다. p-MOS 트랜지스터 Q의 완전한 오프 때문에, 어떤 전류도 외부 전원 공급부 Vcc과 접지 사이에서 흐르지 않고, n-MOS 트랜지스터 Q가 턴 오프되기 때문에, 어떤 전류도 외부 및 내부 전원 공급부(36 및 32)사이에서 흐르지 않는다.
레벨 변환 회로(12)에서, 고 레벨 신호가 입력 단자(16)에 공급될 때, p-MOS 트랜지스터 Q는 턴 오프되고, n-MOS 트랜지스터 Q는 턴온된다. 그후, 저 레벨 신호가 p-MOS 트랜지스터 Q및 n-MOS 트랜지스터 Q의 공통 게이트에 공급되고, 따라서 p-MOS 트랜지스터 Q는 턴온되고, n-MOS 트랜지스터 Q는 턴오프된다. 그 후, 3.3V인 고 레벨 신호는 중간 단자(20)로부터 n-MOS 트랜지스터 Q까지에 공급됨으로써, n-MOS 트랜지스터 Q는 턴온된다. 그래서, 저 레벨 신호가 출력 단자(22)에서 얻어진다.
한편,고 레벨 신호가 입력 단자(14)에 공급되고 저 레벨 신호가 입력 단자(16)에 공급될 때, 5V인 고 레벨 출력 신호는 아래표에 도시된 바와 같이 출력 단자(22)로부터 공급된다.
전술된 바와 같이, 제1 양호한 실시예에 따르면, 5.0V의 전압은 p-MOS 트랜지스터 Q를 통해 p-MOS 트랜지스터 Q의 게이트에 인가되며, 이때 저 레벨 신호는 입력 단자(14)에 공급된다. 그래서, p-MOS 트랜지스터 Q은 완전히 턴오프된다. 게다가, p-MOS 트랜지스터 Q는 또한 완전히 턴오프되는데, 그 이유는 3.3V의 동일한 전압이 그의 소스 및 게이트에 인가되기 때문이다.
게다가, 입력 신호 상태가 고에서 저로 출력 단자 레벨을 변화시키도록 저 및 고로부터 고 및 저로 변화될 때, 3.3V보다 약간 높은 전압은 오버슛에 의해 n-MOS 트랜지스터 Q의 게이트에 순간적으로 인가된다. 그래서 n-MOS 트랜지스터 Q의 게이트 산화물층은 오버슛으로 열화되지 않는다.
제1양호한 실시예에서, n-MOS 레벨 Q대신에 p-MOS 트랜지스터가 이용될 수 있다. 그런 구조에서는, 동일 레벨 신호가 동시에 입력 단자(14 및 16)에 공급된다.
제6도는 본 발명에 따른 제2 양호한 실시예의 레벨 변환 회로(10)를 도시한 것이다. 레벨 변환 신호(10)에서, n-MOS 트랜지스터 Q는 게이트에서 n-MOS 트랜지스터 Q의 소스 또는 드레인에 접속된다.
제7도는 본 발명에 따른 제3양호한 실시예의 레벨 변환 신호(10)를 도시한 것이다. 레벨 변환 신호(10)에서 n-MOS 트랜지스터 Q는 드레인 및 소스에서 p-MOS 트랜지스터 Q및 n-MOS 트랜지스터 Q사이에 접속되고, p-MOS 트랜지스터 Q의 게이트와 p-MOS 트랜지스터 Q의 드레인은 n-MOS 트랜지스터 Q및 n-MOS 트랜지스터 Q의 드레인 사이의 접속점에 접속된다.
제2 및 3의 양호한 실시에에 따르면, 레벨 변환 신호(10)는 제각기 제1양호한 실시예와 같은 방식으로 동작한다.
본 발명이 완전하고 명백한 설명을 위해 특정 실시예에 대해 기술되었지만, 본 분야의 숙련자는 첨부된 청구범위로 제한되지 않고, 본 발명의 사상내에서 본 분야의 숙련자는 다양하게 변형시킬 수 있다.

Claims (1)

  1. 제1전압이 공급되는 제1 전원 공급선과 ; 상기 제1전압보다 큰 제2전압이 공급되는 제2전원 공급선과 ; 기준 전위가 공급되는 기준 전위 공급선과; 진폭이 상기 제1전압과 상기 기준 전위사이에 있는 제1입력 신호를 갖는 제1입력 단자와; 진폭이 상기 제1전압과 상기 기준 전위사이에 있고 위상이 상기 제1입력 신호와 위상과 반대인 제2입력 신호가 공급되는 제2입력 단자와; 출력 단자와; 상기 제2전력 단자와 상기 출력단자사이에 소스/드레인 경로가 연결되어 있는 제1채널형의 제1트랜지스터와 ; 상기 제2 전력단자와 상기 기준 전위선 사이에 소스/드레인 경로가 연결되어 있는 상기 제1채널형의 제2트랜지스터와 ; 상기 제1 입력 단자와 상기 제1 트랜지스터의 게이트 사이에 결합되어, 상기 제1입력 신호에 따라서 상기 제1트랜지스터를 구동시키는 제1변환 회로 및; 상기 제2 입력 단자와 상기 제2트랜지스터의 게이트 사이에 결합되어, 상기 제2입력 신호에 따라서 상기 제2트랜지스터를 구동시키는 제2변환 회로를 구비하며, 상기 제1변환 회로는, 상기 제1입력 단자에 연결되는 제1입력 노드와 제1출력 노드를 가지며, 상기 제1전압과 상기 기준 전위 사이에서 소정의 전압으로 동작하도록 상기 제1전력 공급선과 상기 기준 전위 공급선 사이에 연결되는 제1CMOS 인버터와; 상기 제1CMOS 인버터의 상기 제1출력 노드에 연결되는 제2입력 노드, 제3 입력노드 및, 제1중간 단자를 통해서 상기 제1트랜지스터의 상기 게이트에 연결되는 제2출력 노드를 가지며, 상기 제2전압과 상기 기준 전위 사이에서 소정의 전압으로 동작하도록 상기 제2전력 공급선과 상기 기준 전위 공급선사이에 연결되는 제2CMOS 인버터와; 상기 제1전력 공급선에 연결되는 게이트 및 상기 제2CMOS 인버터의 상기 제3입력 노드와 상기 제2 입력 노드사이에 연결되는 소스/드레인 경로를 갖는 상기 제1채널형의 제7트랜지스터 및; 상기 제1 중간 단자에 연결되는 게이트 및, 상기 제2CMOS 인버터의 상기 제3입력 노드와 상기 제2전력 공급선사이에 연결되는 소스/드레인 경로를 갖는 상기 제2채널형의 제8트랜지스터를 구비하고, 상기 제2변환 회로는, 상기 제2 입력 단자에 연결되는 제4입력 노드 및 제3 출력 노드를 가지며, 상기 제1 전압과 상기 기준 전위사이에서 소정의 전압으로 동작하도록 상기 제1전력 공급선과 상기 기준 전위 공급선사이에 연결되는 제3CMOS 인버터 및; 상기 제3CMOS 인버터의 상기 출력 단자에 연결되는 제5 입력 노드 및 상기 제2트랜지스터의 상기 게이트에 연결되는 제4 출력 노드를 가지며, 상기 제1 전압과 상기 기준 전위 사이에서 소정의 전압으로 동작하도록 상기 제1전력 공급선과 상기 기준 전위 공급선 사이에 연결되는 제4CMOS 인버터를 구비하며, 상기 제1 변환 회로에 의해서 출력되는 상기 제1 중간 신호는 상기 제2 전압과 같은 제1 논리 레벨과 상기 기준 전위와 같은 제2 논리 레벨중 하나이고, 상기 제1트랜지스터는 상기 제1 논리 레벨을 갖는 상기 제1중간 신호가 상기 제1트랜지스터의 상기 게이트에 공급될 때 동작되며; 상기 제2변환 회로에 의해서 출력되는 상기 제2중간 신호는 상기 제1전원과 같은 제1논리 레벨과 상기 기준 전위와 같은 제2논리 레벨중 하나이고, 상기 제2트랜지스터는 상기 제1논리 레벨을 갖는 상기 제2중간 신호가 상기 제2트랜지스터의 상기 게이트에 공급될 때 동작되며, 상기 제2트랜지스터의 동작의 결과로 얻어지는, 상기 제2전압과 상기 기준 전위간의 전압보다 큰 전압은 상기 게이트와 상기 제2트랜지스터의 소스사이에 공급되지 않도록 하고; 상기 제2트랜지스터는 상기 제2논리 레벨을 갖는 상기 제2중간 신호가 상기 제2트랜지스터의 상기 게이트에 공급될 때 턴오프(turn off)되는 것을 특징으로 하는 레벨 변환 회로.
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