JP3987262B2 - レベルコンバータ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、レベルコンバータ回路に関し、特に差動信号を出力する作動信号出力レベルコンバータ回路に関する。近年、プロセス・テクノロジの発展により、異なる電位の信号を取り扱う必要があったり、高速信号を伝播させるために差動信号を使用する場合が増えている。そのため、差動信号出力回路とレベルコンバータ回路が必要となり、回路規模が増大する傾向にある。しかしながら、多くの回路が一つのクロック信号に同期して動作するような場合、それら回路どうしのスキューはできるだけ小さいのが望ましい。そのためには、回路規模をできるだけ小さくして、回路自身の伝播遅延時間を小さくする必要がある。
【０００２】
【従来の技術】
図７は、ＣＭＯＳ回路で構成された一般的な差動信号出力回路の構成を示す回路図である。この差動信号出力回路は、４つのインバータ１１，１２，１３，１４およびスルー回路１５により構成されている。
【０００３】
第１のインバータ１１は、入力端子１０からの信号を入力信号とする。第２のインバータ１２および第３のインバータ１３には、第１のインバータ１１から出力された信号が入力される。第２のインバータ１２の出力信号はスルー回路１５を介して第１の出力端子１６に出力される。第４のインバータ１４には、第３のインバータ１３から出力された信号が入力される。第４のインバータ１４の出力信号は第２の出力端子１７に出力される。
【０００４】
入力信号の電位レベルが相対的に低い（以下、Ｌレベルとする）場合、第１のインバータ１１の出力電位は、相対的に高い電位レベル（以下、Ｈレベルとする）となる。第２のインバータ１２および第３のインバータ１３の出力電位はともにＬレベルとなる。また、第４のインバータ１４の出力電位はＨレベルとなる。よって、第１の出力端子１６および第２の出力端子１７の出力電位レベルは、それぞれＬレベルおよびＨレベルとなる。入力信号がＨレベルの場合にはその逆となる。したがって、入力端子１０から出力端子１６，１７までに、信号は３段の論理素子またはトランジスタを経由することになる。
【０００５】
図８は、ＣＭＯＳ回路で構成された一般的な差動信号出力回路の別の構成を示す回路図である。この差動信号出力回路は、４つのインバータ２１，２２，２３，２４、２つのＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタとする）Ｑ１，Ｑ２、および２つのＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタとする）Ｑ３，Ｑ４により構成されている。
【０００６】
図８において、第１のインバータ２１には、入力端子２０を介して入力信号が入力される。第１のインバータ２１から出力された信号は、第２のインバータ２２および第３のインバータ２３に入力されるとともに、それぞれソースフォロワ型の第２のＮＭＯＳトランジスタＱ２および第２のＰＭＯＳトランジスタＱ４の各ゲート端子に入力される。第１の出力端子２６には、第２のインバータ２２の出力端とともに、第２のＮＭＯＳトランジスタＱ２および第２のＰＭＯＳトランジスタＱ４の各ソース端子が接続される。
【０００７】
第３のインバータ２３から出力された信号は、第４のインバータ２４に入力されるとともに、それぞれソースフォロワ型の第１のＮＭＯＳトランジスタＱ１および第１のＰＭＯＳトランジスタＱ３の各ゲート端子に入力される。第２の出力端子２７には、第４のインバータ２４の出力端とともに、第１のＮＭＯＳトランジスタＱ１および第１のＰＭＯＳトランジスタＱ３の各ソース端子が接続される。
【０００８】
図８に示す回路では、入力信号がＬレベルの場合、第１のインバータ２１の出力電位はＨレベルとなる。したがって、第２のインバータ２２の出力電位はＬレベルとなり、第１の出力端子２６にはＬレベルの信号が出力される。また、ＮＭＯＳトランジスタＱ１がオンするため、第２の出力端子２７の電位レベルはＨレベルとなる。一方、入力信号がＨレベルの場合、第１のインバータ２１の出力電位はＬレベルとなる。それが第２のインバータ２２により反転されるので、第１の出力端子２６の電位レベルはＨレベルとなる。また、ＰＭＯＳトランジスタＱ３がオンするため、第２の出力端子２７の電位レベルはＬレベルとなる。したがって、入力端子２０から出力端子２６，２７までに、信号は２段の論理素子またはトランジスタを経由することになる。
【０００９】
図９は、ＣＭＯＳ回路で構成された一般的なレベルコンバータ回路の構成を示す回路図である。このレベルコンバータは、２つのインバータ３１，３２、２つのＮＭＯＳトランジスタＱ５，Ｑ６、および２つのＰＭＯＳトランジスタＱ７，Ｑ８により構成されている。
【００１０】
図９において、第１のインバータ３１には、入力端子３０を介して入力信号が入力される。第１のインバータ３１から出力された信号は、第２のインバータ３２に入力されるとともに、第１のＮＭＯＳトランジスタＱ５のゲート端子に入力される。また、第２のインバータ３２から出力された信号は、第２のＮＭＯＳトランジスタＱ６のゲート端子に入力される。インバータ３１，３２は、ともに基準電位ＶＳＳまたは第１の電源電位ＶＤＬのいずれかを出力する。
【００１１】
第１のＮＭＯＳトランジスタＱ５のドレイン端子と第１のＰＭＯＳトランジスタＱ７のドレイン端子は共通接続されており、その共通ドレインは第２のＰＭＯＳトランジスタＱ８のゲート端子に接続されている。また、第２のＰＭＯＳトランジスタＱ８のドレイン端子と第２のＮＭＯＳトランジスタＱ６のドレイン端子は共通接続されており、その共通ドレインは第１のＰＭＯＳトランジスタＱ７のゲート端子に接続されているとともに、出力端子３６に接続されている。ＮＭＯＳトランジスタＱ５，Ｑ６のソース電位は基準電位ＶＳＳである。ＰＭＯＳトランジスタＱ７，Ｑ８のソース電位は第２の電源電位ＶＤＨである。
【００１２】
図９に示す回路では、入力信号がＬレベルの場合、第１のインバータ３１の出力電位はＨレベルとなる。したがって、ＮＭＯＳトランジスタＱ５がオンし、それによって第２のＰＭＯＳトランジスタＱ８がオンするため、出力端子３６にはＨレベルの信号が出力される。一方、入力信号がＨレベルの場合、第１のインバータ３１の出力電位がＬレベルとなるため、第２のインバータ３２の出力電位はＨレベルとなる。それによって、第２のＮＭＯＳトランジスタＱ６がオンするため、出力端子３６にはＬレベルの信号が出力される。したがって、入力端子３０から出力端子３２までに、信号は３段の論理素子またはトランジスタを経由することになる。
【００１３】
【発明が解決しようとする課題】
従来、図７に示す差動信号出力回路と図９に示すレベルコンバータ回路を組み合わせた場合、入力端子１０から出力端子３６までに、信号は、差動信号出力回路で３段、レベルコンバータ回路で３段の合計６段の論理素子またはトランジスタを経由することになる。また、図８に示す差動信号出力回路と図９に示すレベルコンバータ回路を組み合わせた場合には、信号は、差動信号出力回路で２段、レベルコンバータ回路で３段の合計５段の論理素子またはトランジスタを経由することになる。
【００１４】
回路自身の伝播遅延時間を小さくして、複数の回路どうしのスキューをできるだけ小さくするためには、差動信号出力回路およびレベルコンバータ回路において信号が経由する論理素子またはトランジスタの段数をより減らすのが望ましい。
【００１５】
本発明は、上記事情に鑑みてなされたものであって、差動信号出力回路とレベルコンバータ回路の機能を併せ持ち、信号が経由する論理素子またはトランジスタの段数が少ないレベルコンバータ回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、以下の構成を特徴とする。すなわち、入力信号がＬレベルのときに第１の電源電位ＶＤＬを出力する論理素子を設け、その論理素子の出力により第１のＮチャネル電界効果トランジスタを駆動する。そして、第１のＮチャネル電界効果トランジスタの出力により第１のＰチャネル電界効果トランジスタを駆動し、第１の出力端子に第２の電源電位ＶＤＨを出力させる。また、前記論理素子の出力により第２のＮチャネル電界効果トランジスタを駆動し、第２の出力端子に基準電位ＶＳＳを出力させる。
【００１７】
入力信号がＨレベルのときには、前記論理素子から基準電位ＶＳＳを出力させ、その電位レベルを反転させて第１の電源電位ＶＤＬとする。さらに、その第１の電源電位ＶＤＬにより第３のＮチャネル電界効果トランジスタを駆動し、第１の出力端子に基準電位ＶＳＳを出力させる。また、前記論理素子の出力の反転電位により第４のＮチャネル電界効果トランジスタを駆動し、さらにその出力により第２のＰチャネル電界効果トランジスタを駆動し、第２の出力端子に第１の電源電位ＶＤＨを出力させる。
【００１８】
この発明によれば、差動信号出力レベルコンバータ回路の入力端子から出力端子までの信号伝播経路において、入力信号がＬレベルのときには、論理素子またはトランジスタの段数は２または３段で済み、入力信号がＨレベルのときには、３または４段で済む。
【００１９】
【発明の実施の形態】
以下に、本発明にかかる差動信号出力レベルコンバータ回路の実施の形態１〜３について図面を参照しつつ詳細に説明する。
【００２０】
（実施の形態１）
図１は、本発明にかかる差動信号出力レベルコンバータ回路の実施の形態１を示す回路図である。この差動信号出力レベルコンバータ回路は、２つのインバータ４１，４２、４つのＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４、および４つのＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４を備えている。
【００２１】
第１のインバータ４１は、その入力端を差動信号出力レベルコンバータ回路全体の入力端子４０に接続しており、入力信号に応じて基準電位ＶＳＳまたは第１の電源電位ＶＤＬのいずれかを出力する。つまり、第１のインバータ４１は、入力端子４０に接続された論理素子に相当する。第１のインバータ４１の出力端は第１のＮＭＯＳトランジスタＮ１のゲート端子に接続されている。
【００２２】
第１のＮＭＯＳトランジスタＮ１のソース電位は基準電位ＶＳＳである。第１のＮＭＯＳトランジスタＮ１のドレイン端子は、第３のＰＭＯＳトランジスタＰ３のドレイン端子と第１のＰＭＯＳトランジスタＰ１のゲート端子に接続されている。第１のＰＭＯＳトランジスタＰ１および第３のＰＭＯＳトランジスタＰ３の各ソース電位は第２の電源電位ＶＤＨである。
【００２３】
第３のＰＭＯＳトランジスタＰ３のゲート端子は、第１のＰＭＯＳトランジスタＰ１のドレイン端子と第３のＮＭＯＳトランジスタＮ３のドレイン端子に共通接続されているとともに、第１の出力端子４６に接続されている。第３のＮＭＯＳトランジスタＮ３のソース電位は基準電位ＶＳＳである。第３のＮＭＯＳトランジスタＮ３のゲート端子は、第２のインバータ４２の出力端に接続されている。
【００２４】
また、第１のインバータ４１の出力端は第２のインバータ４２の入力端に接続されている。第２のインバータ４２は、第１のインバータ４１の出力電位レベルに応じて基準電位ＶＳＳまたは第１の電源電位ＶＤＬのいずれかを出力する。第２のインバータ４２の出力端は第４のＮＭＯＳトランジスタＮ４のゲート端子に接続されている。
【００２５】
第４のＮＭＯＳトランジスタＮ４のソース電位は基準電位ＶＳＳである。第４のＮＭＯＳトランジスタＮ４のドレイン端子は、第４のＰＭＯＳトランジスタＰ４のドレイン端子と第２のＰＭＯＳトランジスタＰ２のゲート端子に接続されている。第２のＰＭＯＳトランジスタＰ２および第４のＰＭＯＳトランジスタＰ４の各ソース電位は第２の電源電位ＶＤＨである。
【００２６】
第４のＰＭＯＳトランジスタＰ４のゲート端子は、第２のＰＭＯＳトランジスタＰ２のドレイン端子と第２のＮＭＯＳトランジスタＮ２のドレイン端子に共通接続されているとともに、第２の出力端子４７に接続されている。第２のＮＭＯＳトランジスタＮ２のソース電位は基準電位ＶＳＳである。第２のＮＭＯＳトランジスタＮ２のゲート端子は、第１のインバータ４１の出力端に接続されている。
【００２７】
実施の形態１の差動信号出力レベルコンバータ回路の動作について説明する。入力信号の電位レベルがＬレベルの場合、第１のインバータ４１および第２のインバータ４２の出力電位レベルはそれぞれ第１の電源電位ＶＤＬおよび基準電位ＶＳＳとなる。したがって、第１のＮＭＯＳトランジスタＮ１がオン状態となり、そのドレイン出力の電位レベルは基準電位ＶＳＳとなる。
【００２８】
よって、第１のＰＭＯＳトランジスタＰ１がオン状態となり、第１の出力端子４６の電位レベルは第２の電源電位ＶＤＨとなる。このとき、第３のＰＭＯＳトランジスタＰ３および第３のＮＭＯＳトランジスタＮ３はともにオフ状態となり、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００２９】
また、第２のＮＭＯＳトランジスタＮ２がオン状態となるため、そのドレイン出力の電位レベル、すなわち第２の出力端子４７の電位レベルは基準電位ＶＳＳとなる。このとき、第４のＰＭＯＳトランジスタＰ４がオン状態となり、それによって第２のＰＭＯＳトランジスタＰ２がオフ状態となる。また、第４のＮＭＯＳトランジスタＮ４もオフ状態となり、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００３０】
ただし、第１のＮＭＯＳトランジスタＮ１および第２のＮＭＯＳトランジスタＮ２のしきい値電圧は、いずれも基準電位ＶＳＳと第１の電源電位ＶＤＬとの間にある。
【００３１】
入力信号の電位レベルがＨレベルの場合、第１のインバータ４１および第２のインバータ４２の出力電位レベルはそれぞれ基準電位ＶＳＳおよび第１の電源電位ＶＤＬとなる。したがって、第３のＮＭＯＳトランジスタＮ３がオン状態となるため、そのドレイン出力の電位レベル、すなわち第１の出力端子４６の電位レベルは基準電位ＶＳＳとなる。このとき、第３のＰＭＯＳトランジスタＰ３がオン状態となり、それによって第１のＰＭＯＳトランジスタＰ１がオフ状態となる。また、第１のＮＭＯＳトランジスタＮ１もオフ状態となり、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００３２】
また、第４のＮＭＯＳトランジスタＮ４はオン状態となり、そのドレイン出力の電位レベルは基準電位ＶＳＳとなる。よって、第２のＰＭＯＳトランジスタＰ２がオン状態となり、第２の出力端子４７の電位レベルは第２の電源電位ＶＤＨとなる。このとき、第４のＰＭＯＳトランジスタＰ４および第２のＮＭＯＳトランジスタＮ２はともにオフ状態となり、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００３３】
ただし、第１のＮＭＯＳトランジスタＮ１、第２のＮＭＯＳトランジスタＮ２、第３のＮＭＯＳトランジスタＮ３および第４のＮＭＯＳトランジスタＮ４のしきい値電圧は、いずれも基準電位ＶＳＳと第１の電源電位ＶＤＬとの間にある。なお、第１のインバータ４１および第２のインバータ４２において、第１の電源電位ＶＤＬの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００３４】
上述した実施の形態１によれば、入力端子４０から出力端子４６，４７までの信号伝播経路における論理素子またはトランジスタの段数は、入力信号がＬレベルのときには２または３段、入力信号がＨレベルのときには３または４段となる。したがって、従来よりも段数が少なくなるので、回路規模が小さくなり、回路自身の伝播遅延時間が小さくなる。また、差動信号出力レベルコンバータ回路の構成が従来よりも簡素であるため、差動信号対間の位相差が小さくなるという効果が得られる。さらに、貫通電流が流れないため、低消費電力である。
【００３５】
したがって、このような特性を有する差動信号出力レベルコンバータ回路は、ＬＳＩの高速入出力回路や、サーバーまたは交換機等の内部バスと外部バスのインターフェースや、光通信用の光デバイスとＬＳＩとのインターフェース回路などの用途に適用して有効である。
【００３６】
図２に、実施の形態１の変形例を示す。図２に示す差動信号出力レベルコンバータ回路が図１に示す回路と異なるのはつぎの２点である。第１に、第３のＰＭＯＳトランジスタＰ３の代わりに、ソース電位が第２の電源電位ＶＤＨであり、かつゲート端子およびドレイン端子がそれぞれ第１のＮＭＯＳトランジスタＮ１のゲート端子およびドレイン端子に接続された第５のＰＭＯＳトランジスタＰ５が設けられている。
【００３７】
第２に、第４のＰＭＯＳトランジスタＰ４の代わりに、ソース電位が第２の電源電位ＶＤＨであり、かつゲート端子およびドレイン端子がそれぞれ第４のＮＭＯＳトランジスタＮ４のゲート端子およびドレイン端子に接続された第６のＰＭＯＳトランジスタＰ６が設けられている。第５のＰＭＯＳトランジスタＰ５および第６のＰＭＯＳトランジスタＰ６は、第１の電源電位ＶＤＬでオンしないか、またはオンしてもあまり電流が流れないようなしきい値電圧を有しているのが望ましい。
【００３８】
図２に示す回路の動作は図１に示す回路と同じである。図２に示す差動信号出力レベルコンバータ回路によれば、第１の出力端子４６および第２出力端子４７の各出力電位を前段のトランジスタにフィードバックしていないため、図１に示す回路よりも動作速度が高速となる。すなわち、この回路は、より高速な装置に適用して有効である。
【００３９】
（実施の形態２）
図３は、本発明にかかる差動信号出力レベルコンバータ回路の実施の形態２を示す回路図である。実施の形態２の差動信号出力レベルコンバータ回路が図１に示す実施の形態１と異なるのは、つぎの８点である。第１に、第１のインバータ４１の出力端に第３のインバータ４３が接続されている。第２に、第２のインバータ４２の出力端に第４のインバータ４４が接続されている。これら第３のインバータ４３および第４のインバータ４４は、第１の電源電位ＶＤＬまたは基準電位ＶＳＳを出力する。
【００４０】
実施の形態１と異なる点の第３に、第３のＮＭＯＳトランジスタＮ３のゲート端子が、第２のインバータ４２の出力端に接続せずに、第３のインバータ４３の出力端に接続されている。第４に、第２のＮＭＯＳトランジスタＮ２のゲート端子が、第１のインバータ４１の出力端に接続せずに、第４のインバータ４４の出力端に接続されている。第５に、ドレイン電位が第２の電源電位ＶＤＨで、かつゲート端子およびソース端子がそれぞれ第３のインバータ４３の出力端および第２の出力端子４７に接続された第５のＮＭＯＳトランジスタＮ５が設けられている。
【００４１】
第６に、ドレイン電位が第２の電源電位ＶＤＨで、かつゲート端子およびソース端子がそれぞれ第４のインバータ４４の出力端および第１の出力端子４６に接続された第６のＮＭＯＳトランジスタＮ６が設けられている。第７に、ドレイン電位が基準電位ＶＳＳで、かつゲート端子およびソース端子がそれぞれ第１のＮＭＯＳトランジスタＮ１のドレイン端子および第２の出力端子４７に接続された第７のＰＭＯＳトランジスタＰ７が設けられている。
【００４２】
第８に、ドレイン電位が基準電位ＶＳＳで、かつゲート端子およびソース端子がそれぞれ第４のＮＭＯＳトランジスタＮ４のドレイン端子および第１の出力端子４６に接続された第８のＰＭＯＳトランジスタＰ８が設けられている。その他の構成は実施の形態１と同じである。実施の形態１と同一の構成については同じ符号を付して重複する説明を省略する。
【００４３】
実施の形態２の差動信号出力レベルコンバータ回路の動作について説明する。入力信号の電位レベルがＬレベルの場合、第１のインバータ４１の出力電位レベルは第１の電源電位ＶＤＬとなる。したがって、第１のＮＭＯＳトランジスタＮ１がオン状態となり、そのドレイン出力の電位レベルは基準電位ＶＳＳとなる。よって、第１のＰＭＯＳトランジスタＰ１がオン状態となり、第１の出力端子４６の電位レベルは第２の電源電位ＶＤＨとなる。また、第７のＰＭＯＳトランジスタＰ７がオン状態となるため、そのソース出力の電位レベル、すなわち第２の出力端子４７の電位レベルは基準電位ＶＳＳとなる。
【００４４】
このとき、第３のＰＭＯＳトランジスタＰ３はオフ状態となる。また、第３のインバータ４３の出力電位レベルは基準電位ＶＳＳとなるため、第３のＮＭＯＳトランジスタＮ３および第５のＮＭＯＳトランジスタＮ５はともにオフ状態となる。また、第４のＰＭＯＳトランジスタＰ４がオン状態となり、それによって第２のＰＭＯＳトランジスタＰ２および第８のＰＭＯＳトランジスタＰ８がオフ状態となる。また、第４のＮＭＯＳトランジスタＮ４もオフ状態となる。それによって、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００４５】
入力信号の電位レベルがＨレベルの場合、第１のインバータ４１および第３のインバータ４３の出力電位レベルはそれぞれ基準電位ＶＳＳおよび第１の電源電位ＶＤＬとなる。したがって、第３のＮＭＯＳトランジスタＮ３がオン状態となるため、そのドレイン出力の電位レベル、すなわち第１の出力端子４６の電位レベルは基準電位ＶＳＳとなる。また、第５のＮＭＯＳトランジスタＮ５もオン状態となるため、そのソース出力の電位レベル、すなわち第２の出力端子４７の電位レベルは第２の電源電位ＶＤＨとなる。
【００４６】
このとき、第３のＰＭＯＳトランジスタＰ３がオン状態となり、それによって第１のＰＭＯＳトランジスタＰ１および第７のＰＭＯＳトランジスタＰ７がオフ状態となる。また、第１のＮＭＯＳトランジスタＮ１もオフ状態となる。また、第４のＰＭＯＳトランジスタＰ４もオフ状態となる。また、第４のインバータの出力電位が基準電位ＶＳＳとなるため、第２のＮＭＯＳトランジスタＮ２および第６のＮＭＯＳトランジスタＮ６がオフ状態となる。それによって、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００４７】
ただし、第５のＮＭＯＳトランジスタＮ５のしきい値電圧は第２の電源電位ＶＤＨと第１の電源電位ＶＤＬとの間にある。なお、第３のインバータ４３および第４のインバータ４４において、第１の電源電位ＶＤＬの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００４８】
上述した実施の形態２によれば、入力端子４０から出力端子４６，４７までの信号伝播経路における論理素子またはトランジスタの段数は、入力信号がＬレベルでもＨレベルでも３段となる。したがって、従来よりも段数が少なくなるので、回路規模が小さくなり、回路自身の伝播遅延時間が小さくなる。また、差動信号出力レベルコンバータ回路の構成が従来よりも簡素であるため、差動信号対間の位相差が小さくなるという効果が得られる。さらに、貫通電流が流れないため、低消費電力である。
【００４９】
したがって、このような特性を有する差動信号出力レベルコンバータ回路は、ＬＳＩの高速入出力回路や、サーバーまたは交換機等の内部バスと外部バスのインターフェースや、光通信用の光デバイスとＬＳＩとのインターフェース回路などの用途に適用して有効である。
【００５０】
図４に、実施の形態２の変形例を示す。図４に示す差動信号出力レベルコンバータ回路と図３に示す回路との関係は、実施の形態１において図２に示す変形例の回路と図１に示す回路との関係と同じである。すなわち、第３のＰＭＯＳトランジスタＰ３および第４のＰＭＯＳトランジスタＰ４の代わりに、第５のＰＭＯＳトランジスタＰ５および第６のＰＭＯＳトランジスタＰ６が設けられている。
【００５１】
この回路の動作は図３に示す回路と同じである。図４に示す差動信号出力レベルコンバータ回路によれば、第１の出力端子４６および第２出力端子４７の各出力電位を前段のトランジスタにフィードバックしていないため、図３に示す回路よりも動作速度が高速となる。すなわち、この回路は、より高速な装置に適用して有効である。
【００５２】
（実施の形態３）
図５は、本発明にかかる差動信号出力レベルコンバータ回路の実施の形態３を示す回路図である。実施の形態３の差動信号出力レベルコンバータ回路が図１に示す実施の形態１と異なるのは、つぎの４点である。第１に、ドレイン電位が第２の電源電位ＶＤＨで、かつゲート端子およびソース端子がそれぞれ第２のインバータ４２の出力端および第２の出力端子４７に接続された第５のＮＭＯＳトランジスタＮ５が設けられている。第２に、ドレイン電位が第２の電源電位ＶＤＨで、かつゲート端子およびソース端子がそれぞれ第１のインバータ４１の出力端および第１の出力端子４６に接続された第６のＮＭＯＳトランジスタＮ６が設けられている。
【００５３】
第３に、ドレイン電位が基準電位ＶＳＳで、かつゲート端子およびソース端子がそれぞれ第１のＮＭＯＳトランジスタＮ１のドレイン端子および第２の出力端子４７に接続された第７のＰＭＯＳトランジスタＰ７が設けられている。第４に、ドレイン電位が基準電位ＶＳＳで、かつゲート端子およびソース端子がそれぞれ第４のＮＭＯＳトランジスタＮ４のドレイン端子および第１の出力端子４６に接続された第８のＰＭＯＳトランジスタＰ８が設けられている。その他の構成は実施の形態１と同じである。実施の形態１と同一の構成については同じ符号を付して重複する説明を省略する。
【００５４】
実施の形態３の差動信号出力レベルコンバータ回路の動作について説明する。入力信号の電位レベルがＬレベルの場合、第１のインバータ４１の出力電位レベルは第１の電源電位ＶＤＬとなる。したがって、第６のＮＭＯＳトランジスタＮ６がオン状態となり、第１の出力端子４６の電位レベルは第２の電源電位ＶＤＨとなる。また、第２のＮＭＯＳトランジスタＮ２がオン状態となるため、第２の出力端子４７の電位レベルは基準電位ＶＳＳとなる。
【００５５】
このとき、第３のＰＭＯＳトランジスタＰ３はオフ状態となる。また、第４のＰＭＯＳトランジスタＰ４がオン状態となり、それによって第２のＰＭＯＳトランジスタＰ２および第８のＰＭＯＳトランジスタＰ８がオフ状態となる。また、第２のインバータ４２の出力電位レベルは基準電位ＶＳＳとなるため、第３のＮＭＯＳトランジスタＮ３および第５のＮＭＯＳトランジスタＮ５はともにオフ状態となる。また、第４のＮＭＯＳトランジスタＮ４もオフ状態となる。それによって、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００５６】
入力信号の電位レベルがＨレベルの場合、第１のインバータ４１および第２のインバータ４２の出力電位レベルはそれぞれ基準電位ＶＳＳおよび第１の電源電位ＶＤＬとなる。したがって、第３のＮＭＯＳトランジスタＮ３がオン状態となるため、第１の出力端子４６の電位レベルは基準電位ＶＳＳとなる。また、第５のＮＭＯＳトランジスタＮ５もオン状態となるため、第２の出力端子４７の電位レベルは第２の電源電位ＶＤＨとなる。
【００５７】
このとき、第３のＰＭＯＳトランジスタＰ３がオン状態となり、それによって第１のＰＭＯＳトランジスタＰ１および第７のＰＭＯＳトランジスタＰ７がオフ状態となる。また、第１のＮＭＯＳトランジスタＮ１もオフ状態となる。また、第４のＰＭＯＳトランジスタＰ４もオフ状態となる。また、第２のＮＭＯＳトランジスタＮ２および第６のＮＭＯＳトランジスタＮ６がオフ状態となる。それによって、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００５８】
ただし、第５のＮＭＯＳトランジスタＮ５および第６のＮＭＯＳトランジスタＮ６のしきい値電圧は第２の電源電位ＶＤＨと第１の電源電位ＶＤＬとの間にある。
【００５９】
上述した実施の形態３によれば、入力端子４０から出力端子４６，４７までの信号伝播経路における論理素子またはトランジスタの段数は、入力信号がＬレベルのときには２段、入力信号がＨレベルのときには３段となる。したがって、従来よりも段数が少なくなるので、回路規模が小さくなり、回路自身の伝播遅延時間が小さくなる。また、差動信号出力レベルコンバータ回路の構成が従来よりも簡素であるため、差動信号対間の位相差が小さくなるという効果が得られる。さらに、貫通電流が流れないため、低消費電力である。
【００６０】
したがって、このような特性を有する差動信号出力レベルコンバータ回路は、ＬＳＩの高速入出力回路や、サーバーまたは交換機等の内部バスと外部バスのインターフェースや、光通信用の光デバイスとＬＳＩとのインターフェース回路などの用途に適用して有効である。
【００６１】
図６に、実施の形態３の変形例を示す。図６に示す差動信号出力レベルコンバータ回路と図５に示す回路との関係は、実施の形態１において図２に示す変形例の回路と図１に示す回路との関係と同じである。すなわち、第３のＰＭＯＳトランジスタＰ３および第４のＰＭＯＳトランジスタＰ４の代わりに、第５のＰＭＯＳトランジスタＰ５および第６のＰＭＯＳトランジスタＰ６が設けられている。
【００６２】
この回路の動作は図５に示す回路と同じである。図６に示す差動信号出力レベルコンバータ回路によれば、第１の出力端子４６および第２出力端子４７の各出力電位を前段のトランジスタにフィードバックしていないため、図５に示す回路よりも動作速度が高速となる。すなわち、この回路は、より高速な装置に適用して有効である。
【００６３】
以上において本発明は、電界効果トランジスタとして絶縁ゲート形の電界効果トランジスタ（ＭＯＳトランジスタ）を用いたが、これに限らず、たとえば接合形の電解効果トランジスタを用いてもよい。また、回路の構成は種々設計変更可能である。
【００６４】
【発明の効果】
この発明によれば、差動信号出力レベルコンバータ回路の入力端子から出力端子までの信号伝播経路における論理素子またはトランジスタの段数は、入力信号がＬレベルのときには２または３段、入力信号がＨレベルのときには３または４段となる。つまり、信号が経由する論理素子またはトランジスタの段数が従来よりも少なくなる。したがって、回路規模が小さくなるので、回路自身の伝播遅延時間を小さくすることができる。
【００６５】
〔付記〕
また、以下のような付記１〜付記１０を請求項とすることもできる。
【００６６】
（付記１） 入力端子と、信号入力部と、信号レベル変換部と、を備えた、入力信号のレベルを変換して出力するレベルコンバータ回路において、
前記信号レベル変換部を複数個設けてレベルを変換した作動信号を出力させるようにしたことを特徴とするレベルコンバータ回路。
【００６７】
（付記２） 外部から信号が入力される入力端子と、
外部へ差動信号を出力する第１の出力端子および第２の出力端子と、
前記入力端子への入力信号の電位に応じて基準電位または第１の電源電位のいずれか一方の電位を出力する論理素子と、
前記論理素子の出力電位が前記第１の電源電位のときに前記基準電位を出力する第１のＮチャネル電界効果トランジスタと、
前記第１のＮチャネル電界効果トランジスタから出力された前記基準電位を受けて前記第１の出力端子に第２の電源電位を出力する第１のＰチャネル電界効果トランジスタと、
前記論理素子の出力電位が前記第１の電源電位のときに前記第２の出力端子に前記基準電位を出力する第２のＮチャネル電界効果トランジスタと、
前記論理素子の出力電位が前記基準電位のときに前記第１の出力端子に前記基準電位を出力する第３のＮチャネル電界効果トランジスタと、
前記論理素子の出力電位が前記基準電位のときに前記基準電位を出力する第４のＮチャネル電界効果トランジスタと、
前記第４のＮチャネル電界効果トランジスタから出力された前記基準電位を受けて前記第２の出力端子に前記第２の電源電位を出力する第２のＰチャネル電界効果トランジスタと、
を具備することを特徴とするレベルコンバータ回路。
【００６８】
（付記３） ゲート電位およびソース電位がそれぞれ前記第１の出力端子の出力電位および前記第２の電源電位であり、かつ、
前記第１のＮチャネル電界効果トランジスタと共通のドレインを有する第３のＰチャネル電界効果トランジスタをさらに備えることを特徴とする付記２に記載のレベルコンバータ回路。
【００６９】
（付記４） ゲート電位およびソース電位がそれぞれ前記第２の出力端子の出力電位および前記第２の電源電位であり、
かつ前記第４のＮチャネル電界効果トランジスタと共通のドレインを有する第４のＰチャネル電界効果トランジスタをさらに備えることを特徴とする付記２または３に記載のレベルコンバータ回路。
【００７０】
（付記５） ゲート電位およびソース電位がそれぞれ前記第１のＮチャネル電界効果トランジスタのゲート電位および前記第２の電源電位であり、かつ、
前記第１のＮチャネル電界効果トランジスタと共通のドレインを有する第５のＰチャネル電界効果トランジスタをさらに備えることを特徴とする付記２に記載のレベルコンバータ回路。
【００７１】
（付記６） ゲート電位およびソース電位がそれぞれ前記第４のＮチャネル電界効果トランジスタのゲート電位および前記第２の電源電位であり、かつ、
前記第４のＮチャネル電界効果トランジスタと共通のドレインを有する第６のＰチャネル電界効果トランジスタをさらに備えることを特徴とする付記２または５に記載のレベルコンバータ回路。
【００７２】
（付記７） 前記論理素子の出力電位が前記第１の電源電位のときに前記第２の出力端子に前記基準電位を出力する第７のＰチャネル電界効果トランジスタをさらに備えることを特徴とする付記２〜６のいずれか一つに記載のレベルコンバータ回路。
【００７３】
（付記８） 前記論理素子の出力電位が前記基準電位のときに前記第２の出力端子に前記第２の電源電位を出力する第５のＮチャネル電界効果トランジスタをさらに備えることを特徴とする付記２〜７のいずれか一つに記載のレベルコンバータ回路。
【００７４】
（付記９） 前記論理素子の出力電位が前記第１の電源電位のときに前記第１の出力端子に前記第２の電源電位を出力する第６のＮチャネル電界効果トランジスタをさらに備えることを特徴とする付記２〜８のいずれか一つに記載のレベルコンバータ回路。
【００７５】
（付記１０） 前記論理素子の出力電位が前記基準電位の時に前記第１の出力端子に前記基準電位を出力する第８のＰチャネル電界効果トランジスタをさらに備えることを特徴とする付記１から８のいずれか一つに記載のレベルコンバータ回路。
【００７６】
（付記１１） 前記論理素子および前記各電界効果トランジスタは同一の半導体基板上に作製されていることを特徴とする付記２〜１０のいずれか一つに記載のレベルコンバータ回路。
【図面の簡単な説明】
【図１】本発明にかかる差動信号出力レベルコンバータ回路の実施の形態１を示す回路図である。
【図２】実施の形態１の変形例を示す回路図である。
【図３】本発明にかかる差動信号出力レベルコンバータ回路の実施の形態２を示す回路図である。
【図４】実施の形態２の変形例を示す回路図である。
【図５】本発明にかかる差動信号出力レベルコンバータ回路の実施の形態３を示す回路図である。
【図６】実施の形態３の変形例を示す回路図である。
【図７】一般的な差動信号出力回路の構成を示す回路図である。
【図８】一般的な差動信号出力回路の別の構成を示す回路図である。
【図９】一般的なレベルコンバータ回路の構成を示す回路図である。
【符号の説明】
Ｎ１ 第１の電界効果（ＮＭＯＳ）トランジスタ
Ｎ２ 第２の電界効果（ＮＭＯＳ）トランジスタ
Ｎ３ 第３の電界効果（ＮＭＯＳ）トランジスタ
Ｎ４ 第４の電界効果（ＮＭＯＳ）トランジスタ
Ｎ５ 第５の電界効果（ＮＭＯＳ）トランジスタ
Ｎ６ 第６の電界効果（ＮＭＯＳ）トランジスタ
Ｐ１ 第１の電界効果（ＰＭＯＳ）トランジスタ
Ｐ２ 第２の電界効果（ＰＭＯＳ）トランジスタ
Ｐ３ 第３の電界効果（ＰＭＯＳ）トランジスタ
Ｐ４ 第４の電界効果（ＰＭＯＳ）トランジスタ
Ｐ５ 第５の電界効果（ＰＭＯＳ）トランジスタ
Ｐ６ 第６の電界効果（ＰＭＯＳ）トランジスタ
Ｐ７ 第７の電界効果（ＰＭＯＳ）トランジスタ
ＶＳＳ 基準電位
ＶＤＬ 第１の電源電位
ＶＤＨ 第２の電源電位
４０ 入力端子
４１ 論理素子（第１のインバータ）
４６ 第１の出力端子
４７ 第２の出力端子
【発明の属する技術分野】
本発明は、レベルコンバータ回路に関し、特に差動信号を出力する作動信号出力レベルコンバータ回路に関する。近年、プロセス・テクノロジの発展により、異なる電位の信号を取り扱う必要があったり、高速信号を伝播させるために差動信号を使用する場合が増えている。そのため、差動信号出力回路とレベルコンバータ回路が必要となり、回路規模が増大する傾向にある。しかしながら、多くの回路が一つのクロック信号に同期して動作するような場合、それら回路どうしのスキューはできるだけ小さいのが望ましい。そのためには、回路規模をできるだけ小さくして、回路自身の伝播遅延時間を小さくする必要がある。
【０００２】
【従来の技術】
図７は、ＣＭＯＳ回路で構成された一般的な差動信号出力回路の構成を示す回路図である。この差動信号出力回路は、４つのインバータ１１，１２，１３，１４およびスルー回路１５により構成されている。
【０００３】
第１のインバータ１１は、入力端子１０からの信号を入力信号とする。第２のインバータ１２および第３のインバータ１３には、第１のインバータ１１から出力された信号が入力される。第２のインバータ１２の出力信号はスルー回路１５を介して第１の出力端子１６に出力される。第４のインバータ１４には、第３のインバータ１３から出力された信号が入力される。第４のインバータ１４の出力信号は第２の出力端子１７に出力される。
【０００４】
入力信号の電位レベルが相対的に低い（以下、Ｌレベルとする）場合、第１のインバータ１１の出力電位は、相対的に高い電位レベル（以下、Ｈレベルとする）となる。第２のインバータ１２および第３のインバータ１３の出力電位はともにＬレベルとなる。また、第４のインバータ１４の出力電位はＨレベルとなる。よって、第１の出力端子１６および第２の出力端子１７の出力電位レベルは、それぞれＬレベルおよびＨレベルとなる。入力信号がＨレベルの場合にはその逆となる。したがって、入力端子１０から出力端子１６，１７までに、信号は３段の論理素子またはトランジスタを経由することになる。
【０００５】
図８は、ＣＭＯＳ回路で構成された一般的な差動信号出力回路の別の構成を示す回路図である。この差動信号出力回路は、４つのインバータ２１，２２，２３，２４、２つのＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタとする）Ｑ１，Ｑ２、および２つのＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタとする）Ｑ３，Ｑ４により構成されている。
【０００６】
図８において、第１のインバータ２１には、入力端子２０を介して入力信号が入力される。第１のインバータ２１から出力された信号は、第２のインバータ２２および第３のインバータ２３に入力されるとともに、それぞれソースフォロワ型の第２のＮＭＯＳトランジスタＱ２および第２のＰＭＯＳトランジスタＱ４の各ゲート端子に入力される。第１の出力端子２６には、第２のインバータ２２の出力端とともに、第２のＮＭＯＳトランジスタＱ２および第２のＰＭＯＳトランジスタＱ４の各ソース端子が接続される。
【０００７】
第３のインバータ２３から出力された信号は、第４のインバータ２４に入力されるとともに、それぞれソースフォロワ型の第１のＮＭＯＳトランジスタＱ１および第１のＰＭＯＳトランジスタＱ３の各ゲート端子に入力される。第２の出力端子２７には、第４のインバータ２４の出力端とともに、第１のＮＭＯＳトランジスタＱ１および第１のＰＭＯＳトランジスタＱ３の各ソース端子が接続される。
【０００８】
図８に示す回路では、入力信号がＬレベルの場合、第１のインバータ２１の出力電位はＨレベルとなる。したがって、第２のインバータ２２の出力電位はＬレベルとなり、第１の出力端子２６にはＬレベルの信号が出力される。また、ＮＭＯＳトランジスタＱ１がオンするため、第２の出力端子２７の電位レベルはＨレベルとなる。一方、入力信号がＨレベルの場合、第１のインバータ２１の出力電位はＬレベルとなる。それが第２のインバータ２２により反転されるので、第１の出力端子２６の電位レベルはＨレベルとなる。また、ＰＭＯＳトランジスタＱ３がオンするため、第２の出力端子２７の電位レベルはＬレベルとなる。したがって、入力端子２０から出力端子２６，２７までに、信号は２段の論理素子またはトランジスタを経由することになる。
【０００９】
図９は、ＣＭＯＳ回路で構成された一般的なレベルコンバータ回路の構成を示す回路図である。このレベルコンバータは、２つのインバータ３１，３２、２つのＮＭＯＳトランジスタＱ５，Ｑ６、および２つのＰＭＯＳトランジスタＱ７，Ｑ８により構成されている。
【００１０】
図９において、第１のインバータ３１には、入力端子３０を介して入力信号が入力される。第１のインバータ３１から出力された信号は、第２のインバータ３２に入力されるとともに、第１のＮＭＯＳトランジスタＱ５のゲート端子に入力される。また、第２のインバータ３２から出力された信号は、第２のＮＭＯＳトランジスタＱ６のゲート端子に入力される。インバータ３１，３２は、ともに基準電位ＶＳＳまたは第１の電源電位ＶＤＬのいずれかを出力する。
【００１１】
第１のＮＭＯＳトランジスタＱ５のドレイン端子と第１のＰＭＯＳトランジスタＱ７のドレイン端子は共通接続されており、その共通ドレインは第２のＰＭＯＳトランジスタＱ８のゲート端子に接続されている。また、第２のＰＭＯＳトランジスタＱ８のドレイン端子と第２のＮＭＯＳトランジスタＱ６のドレイン端子は共通接続されており、その共通ドレインは第１のＰＭＯＳトランジスタＱ７のゲート端子に接続されているとともに、出力端子３６に接続されている。ＮＭＯＳトランジスタＱ５，Ｑ６のソース電位は基準電位ＶＳＳである。ＰＭＯＳトランジスタＱ７，Ｑ８のソース電位は第２の電源電位ＶＤＨである。
【００１２】
図９に示す回路では、入力信号がＬレベルの場合、第１のインバータ３１の出力電位はＨレベルとなる。したがって、ＮＭＯＳトランジスタＱ５がオンし、それによって第２のＰＭＯＳトランジスタＱ８がオンするため、出力端子３６にはＨレベルの信号が出力される。一方、入力信号がＨレベルの場合、第１のインバータ３１の出力電位がＬレベルとなるため、第２のインバータ３２の出力電位はＨレベルとなる。それによって、第２のＮＭＯＳトランジスタＱ６がオンするため、出力端子３６にはＬレベルの信号が出力される。したがって、入力端子３０から出力端子３２までに、信号は３段の論理素子またはトランジスタを経由することになる。
【００１３】
【発明が解決しようとする課題】
従来、図７に示す差動信号出力回路と図９に示すレベルコンバータ回路を組み合わせた場合、入力端子１０から出力端子３６までに、信号は、差動信号出力回路で３段、レベルコンバータ回路で３段の合計６段の論理素子またはトランジスタを経由することになる。また、図８に示す差動信号出力回路と図９に示すレベルコンバータ回路を組み合わせた場合には、信号は、差動信号出力回路で２段、レベルコンバータ回路で３段の合計５段の論理素子またはトランジスタを経由することになる。
【００１４】
回路自身の伝播遅延時間を小さくして、複数の回路どうしのスキューをできるだけ小さくするためには、差動信号出力回路およびレベルコンバータ回路において信号が経由する論理素子またはトランジスタの段数をより減らすのが望ましい。
【００１５】
本発明は、上記事情に鑑みてなされたものであって、差動信号出力回路とレベルコンバータ回路の機能を併せ持ち、信号が経由する論理素子またはトランジスタの段数が少ないレベルコンバータ回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、以下の構成を特徴とする。すなわち、入力信号がＬレベルのときに第１の電源電位ＶＤＬを出力する論理素子を設け、その論理素子の出力により第１のＮチャネル電界効果トランジスタを駆動する。そして、第１のＮチャネル電界効果トランジスタの出力により第１のＰチャネル電界効果トランジスタを駆動し、第１の出力端子に第２の電源電位ＶＤＨを出力させる。また、前記論理素子の出力により第２のＮチャネル電界効果トランジスタを駆動し、第２の出力端子に基準電位ＶＳＳを出力させる。
【００１７】
入力信号がＨレベルのときには、前記論理素子から基準電位ＶＳＳを出力させ、その電位レベルを反転させて第１の電源電位ＶＤＬとする。さらに、その第１の電源電位ＶＤＬにより第３のＮチャネル電界効果トランジスタを駆動し、第１の出力端子に基準電位ＶＳＳを出力させる。また、前記論理素子の出力の反転電位により第４のＮチャネル電界効果トランジスタを駆動し、さらにその出力により第２のＰチャネル電界効果トランジスタを駆動し、第２の出力端子に第１の電源電位ＶＤＨを出力させる。
【００１８】
この発明によれば、差動信号出力レベルコンバータ回路の入力端子から出力端子までの信号伝播経路において、入力信号がＬレベルのときには、論理素子またはトランジスタの段数は２または３段で済み、入力信号がＨレベルのときには、３または４段で済む。
【００１９】
【発明の実施の形態】
以下に、本発明にかかる差動信号出力レベルコンバータ回路の実施の形態１〜３について図面を参照しつつ詳細に説明する。
【００２０】
（実施の形態１）
図１は、本発明にかかる差動信号出力レベルコンバータ回路の実施の形態１を示す回路図である。この差動信号出力レベルコンバータ回路は、２つのインバータ４１，４２、４つのＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４、および４つのＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４を備えている。
【００２１】
第１のインバータ４１は、その入力端を差動信号出力レベルコンバータ回路全体の入力端子４０に接続しており、入力信号に応じて基準電位ＶＳＳまたは第１の電源電位ＶＤＬのいずれかを出力する。つまり、第１のインバータ４１は、入力端子４０に接続された論理素子に相当する。第１のインバータ４１の出力端は第１のＮＭＯＳトランジスタＮ１のゲート端子に接続されている。
【００２２】
第１のＮＭＯＳトランジスタＮ１のソース電位は基準電位ＶＳＳである。第１のＮＭＯＳトランジスタＮ１のドレイン端子は、第３のＰＭＯＳトランジスタＰ３のドレイン端子と第１のＰＭＯＳトランジスタＰ１のゲート端子に接続されている。第１のＰＭＯＳトランジスタＰ１および第３のＰＭＯＳトランジスタＰ３の各ソース電位は第２の電源電位ＶＤＨである。
【００２３】
第３のＰＭＯＳトランジスタＰ３のゲート端子は、第１のＰＭＯＳトランジスタＰ１のドレイン端子と第３のＮＭＯＳトランジスタＮ３のドレイン端子に共通接続されているとともに、第１の出力端子４６に接続されている。第３のＮＭＯＳトランジスタＮ３のソース電位は基準電位ＶＳＳである。第３のＮＭＯＳトランジスタＮ３のゲート端子は、第２のインバータ４２の出力端に接続されている。
【００２４】
また、第１のインバータ４１の出力端は第２のインバータ４２の入力端に接続されている。第２のインバータ４２は、第１のインバータ４１の出力電位レベルに応じて基準電位ＶＳＳまたは第１の電源電位ＶＤＬのいずれかを出力する。第２のインバータ４２の出力端は第４のＮＭＯＳトランジスタＮ４のゲート端子に接続されている。
【００２５】
第４のＮＭＯＳトランジスタＮ４のソース電位は基準電位ＶＳＳである。第４のＮＭＯＳトランジスタＮ４のドレイン端子は、第４のＰＭＯＳトランジスタＰ４のドレイン端子と第２のＰＭＯＳトランジスタＰ２のゲート端子に接続されている。第２のＰＭＯＳトランジスタＰ２および第４のＰＭＯＳトランジスタＰ４の各ソース電位は第２の電源電位ＶＤＨである。
【００２６】
第４のＰＭＯＳトランジスタＰ４のゲート端子は、第２のＰＭＯＳトランジスタＰ２のドレイン端子と第２のＮＭＯＳトランジスタＮ２のドレイン端子に共通接続されているとともに、第２の出力端子４７に接続されている。第２のＮＭＯＳトランジスタＮ２のソース電位は基準電位ＶＳＳである。第２のＮＭＯＳトランジスタＮ２のゲート端子は、第１のインバータ４１の出力端に接続されている。
【００２７】
実施の形態１の差動信号出力レベルコンバータ回路の動作について説明する。入力信号の電位レベルがＬレベルの場合、第１のインバータ４１および第２のインバータ４２の出力電位レベルはそれぞれ第１の電源電位ＶＤＬおよび基準電位ＶＳＳとなる。したがって、第１のＮＭＯＳトランジスタＮ１がオン状態となり、そのドレイン出力の電位レベルは基準電位ＶＳＳとなる。
【００２８】
よって、第１のＰＭＯＳトランジスタＰ１がオン状態となり、第１の出力端子４６の電位レベルは第２の電源電位ＶＤＨとなる。このとき、第３のＰＭＯＳトランジスタＰ３および第３のＮＭＯＳトランジスタＮ３はともにオフ状態となり、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００２９】
また、第２のＮＭＯＳトランジスタＮ２がオン状態となるため、そのドレイン出力の電位レベル、すなわち第２の出力端子４７の電位レベルは基準電位ＶＳＳとなる。このとき、第４のＰＭＯＳトランジスタＰ４がオン状態となり、それによって第２のＰＭＯＳトランジスタＰ２がオフ状態となる。また、第４のＮＭＯＳトランジスタＮ４もオフ状態となり、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００３０】
ただし、第１のＮＭＯＳトランジスタＮ１および第２のＮＭＯＳトランジスタＮ２のしきい値電圧は、いずれも基準電位ＶＳＳと第１の電源電位ＶＤＬとの間にある。
【００３１】
入力信号の電位レベルがＨレベルの場合、第１のインバータ４１および第２のインバータ４２の出力電位レベルはそれぞれ基準電位ＶＳＳおよび第１の電源電位ＶＤＬとなる。したがって、第３のＮＭＯＳトランジスタＮ３がオン状態となるため、そのドレイン出力の電位レベル、すなわち第１の出力端子４６の電位レベルは基準電位ＶＳＳとなる。このとき、第３のＰＭＯＳトランジスタＰ３がオン状態となり、それによって第１のＰＭＯＳトランジスタＰ１がオフ状態となる。また、第１のＮＭＯＳトランジスタＮ１もオフ状態となり、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００３２】
また、第４のＮＭＯＳトランジスタＮ４はオン状態となり、そのドレイン出力の電位レベルは基準電位ＶＳＳとなる。よって、第２のＰＭＯＳトランジスタＰ２がオン状態となり、第２の出力端子４７の電位レベルは第２の電源電位ＶＤＨとなる。このとき、第４のＰＭＯＳトランジスタＰ４および第２のＮＭＯＳトランジスタＮ２はともにオフ状態となり、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００３３】
ただし、第１のＮＭＯＳトランジスタＮ１、第２のＮＭＯＳトランジスタＮ２、第３のＮＭＯＳトランジスタＮ３および第４のＮＭＯＳトランジスタＮ４のしきい値電圧は、いずれも基準電位ＶＳＳと第１の電源電位ＶＤＬとの間にある。なお、第１のインバータ４１および第２のインバータ４２において、第１の電源電位ＶＤＬの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００３４】
上述した実施の形態１によれば、入力端子４０から出力端子４６，４７までの信号伝播経路における論理素子またはトランジスタの段数は、入力信号がＬレベルのときには２または３段、入力信号がＨレベルのときには３または４段となる。したがって、従来よりも段数が少なくなるので、回路規模が小さくなり、回路自身の伝播遅延時間が小さくなる。また、差動信号出力レベルコンバータ回路の構成が従来よりも簡素であるため、差動信号対間の位相差が小さくなるという効果が得られる。さらに、貫通電流が流れないため、低消費電力である。
【００３５】
したがって、このような特性を有する差動信号出力レベルコンバータ回路は、ＬＳＩの高速入出力回路や、サーバーまたは交換機等の内部バスと外部バスのインターフェースや、光通信用の光デバイスとＬＳＩとのインターフェース回路などの用途に適用して有効である。
【００３６】
図２に、実施の形態１の変形例を示す。図２に示す差動信号出力レベルコンバータ回路が図１に示す回路と異なるのはつぎの２点である。第１に、第３のＰＭＯＳトランジスタＰ３の代わりに、ソース電位が第２の電源電位ＶＤＨであり、かつゲート端子およびドレイン端子がそれぞれ第１のＮＭＯＳトランジスタＮ１のゲート端子およびドレイン端子に接続された第５のＰＭＯＳトランジスタＰ５が設けられている。
【００３７】
第２に、第４のＰＭＯＳトランジスタＰ４の代わりに、ソース電位が第２の電源電位ＶＤＨであり、かつゲート端子およびドレイン端子がそれぞれ第４のＮＭＯＳトランジスタＮ４のゲート端子およびドレイン端子に接続された第６のＰＭＯＳトランジスタＰ６が設けられている。第５のＰＭＯＳトランジスタＰ５および第６のＰＭＯＳトランジスタＰ６は、第１の電源電位ＶＤＬでオンしないか、またはオンしてもあまり電流が流れないようなしきい値電圧を有しているのが望ましい。
【００３８】
図２に示す回路の動作は図１に示す回路と同じである。図２に示す差動信号出力レベルコンバータ回路によれば、第１の出力端子４６および第２出力端子４７の各出力電位を前段のトランジスタにフィードバックしていないため、図１に示す回路よりも動作速度が高速となる。すなわち、この回路は、より高速な装置に適用して有効である。
【００３９】
（実施の形態２）
図３は、本発明にかかる差動信号出力レベルコンバータ回路の実施の形態２を示す回路図である。実施の形態２の差動信号出力レベルコンバータ回路が図１に示す実施の形態１と異なるのは、つぎの８点である。第１に、第１のインバータ４１の出力端に第３のインバータ４３が接続されている。第２に、第２のインバータ４２の出力端に第４のインバータ４４が接続されている。これら第３のインバータ４３および第４のインバータ４４は、第１の電源電位ＶＤＬまたは基準電位ＶＳＳを出力する。
【００４０】
実施の形態１と異なる点の第３に、第３のＮＭＯＳトランジスタＮ３のゲート端子が、第２のインバータ４２の出力端に接続せずに、第３のインバータ４３の出力端に接続されている。第４に、第２のＮＭＯＳトランジスタＮ２のゲート端子が、第１のインバータ４１の出力端に接続せずに、第４のインバータ４４の出力端に接続されている。第５に、ドレイン電位が第２の電源電位ＶＤＨで、かつゲート端子およびソース端子がそれぞれ第３のインバータ４３の出力端および第２の出力端子４７に接続された第５のＮＭＯＳトランジスタＮ５が設けられている。
【００４１】
第６に、ドレイン電位が第２の電源電位ＶＤＨで、かつゲート端子およびソース端子がそれぞれ第４のインバータ４４の出力端および第１の出力端子４６に接続された第６のＮＭＯＳトランジスタＮ６が設けられている。第７に、ドレイン電位が基準電位ＶＳＳで、かつゲート端子およびソース端子がそれぞれ第１のＮＭＯＳトランジスタＮ１のドレイン端子および第２の出力端子４７に接続された第７のＰＭＯＳトランジスタＰ７が設けられている。
【００４２】
第８に、ドレイン電位が基準電位ＶＳＳで、かつゲート端子およびソース端子がそれぞれ第４のＮＭＯＳトランジスタＮ４のドレイン端子および第１の出力端子４６に接続された第８のＰＭＯＳトランジスタＰ８が設けられている。その他の構成は実施の形態１と同じである。実施の形態１と同一の構成については同じ符号を付して重複する説明を省略する。
【００４３】
実施の形態２の差動信号出力レベルコンバータ回路の動作について説明する。入力信号の電位レベルがＬレベルの場合、第１のインバータ４１の出力電位レベルは第１の電源電位ＶＤＬとなる。したがって、第１のＮＭＯＳトランジスタＮ１がオン状態となり、そのドレイン出力の電位レベルは基準電位ＶＳＳとなる。よって、第１のＰＭＯＳトランジスタＰ１がオン状態となり、第１の出力端子４６の電位レベルは第２の電源電位ＶＤＨとなる。また、第７のＰＭＯＳトランジスタＰ７がオン状態となるため、そのソース出力の電位レベル、すなわち第２の出力端子４７の電位レベルは基準電位ＶＳＳとなる。
【００４４】
このとき、第３のＰＭＯＳトランジスタＰ３はオフ状態となる。また、第３のインバータ４３の出力電位レベルは基準電位ＶＳＳとなるため、第３のＮＭＯＳトランジスタＮ３および第５のＮＭＯＳトランジスタＮ５はともにオフ状態となる。また、第４のＰＭＯＳトランジスタＰ４がオン状態となり、それによって第２のＰＭＯＳトランジスタＰ２および第８のＰＭＯＳトランジスタＰ８がオフ状態となる。また、第４のＮＭＯＳトランジスタＮ４もオフ状態となる。それによって、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００４５】
入力信号の電位レベルがＨレベルの場合、第１のインバータ４１および第３のインバータ４３の出力電位レベルはそれぞれ基準電位ＶＳＳおよび第１の電源電位ＶＤＬとなる。したがって、第３のＮＭＯＳトランジスタＮ３がオン状態となるため、そのドレイン出力の電位レベル、すなわち第１の出力端子４６の電位レベルは基準電位ＶＳＳとなる。また、第５のＮＭＯＳトランジスタＮ５もオン状態となるため、そのソース出力の電位レベル、すなわち第２の出力端子４７の電位レベルは第２の電源電位ＶＤＨとなる。
【００４６】
このとき、第３のＰＭＯＳトランジスタＰ３がオン状態となり、それによって第１のＰＭＯＳトランジスタＰ１および第７のＰＭＯＳトランジスタＰ７がオフ状態となる。また、第１のＮＭＯＳトランジスタＮ１もオフ状態となる。また、第４のＰＭＯＳトランジスタＰ４もオフ状態となる。また、第４のインバータの出力電位が基準電位ＶＳＳとなるため、第２のＮＭＯＳトランジスタＮ２および第６のＮＭＯＳトランジスタＮ６がオフ状態となる。それによって、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００４７】
ただし、第５のＮＭＯＳトランジスタＮ５のしきい値電圧は第２の電源電位ＶＤＨと第１の電源電位ＶＤＬとの間にある。なお、第３のインバータ４３および第４のインバータ４４において、第１の電源電位ＶＤＬの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００４８】
上述した実施の形態２によれば、入力端子４０から出力端子４６，４７までの信号伝播経路における論理素子またはトランジスタの段数は、入力信号がＬレベルでもＨレベルでも３段となる。したがって、従来よりも段数が少なくなるので、回路規模が小さくなり、回路自身の伝播遅延時間が小さくなる。また、差動信号出力レベルコンバータ回路の構成が従来よりも簡素であるため、差動信号対間の位相差が小さくなるという効果が得られる。さらに、貫通電流が流れないため、低消費電力である。
【００４９】
したがって、このような特性を有する差動信号出力レベルコンバータ回路は、ＬＳＩの高速入出力回路や、サーバーまたは交換機等の内部バスと外部バスのインターフェースや、光通信用の光デバイスとＬＳＩとのインターフェース回路などの用途に適用して有効である。
【００５０】
図４に、実施の形態２の変形例を示す。図４に示す差動信号出力レベルコンバータ回路と図３に示す回路との関係は、実施の形態１において図２に示す変形例の回路と図１に示す回路との関係と同じである。すなわち、第３のＰＭＯＳトランジスタＰ３および第４のＰＭＯＳトランジスタＰ４の代わりに、第５のＰＭＯＳトランジスタＰ５および第６のＰＭＯＳトランジスタＰ６が設けられている。
【００５１】
この回路の動作は図３に示す回路と同じである。図４に示す差動信号出力レベルコンバータ回路によれば、第１の出力端子４６および第２出力端子４７の各出力電位を前段のトランジスタにフィードバックしていないため、図３に示す回路よりも動作速度が高速となる。すなわち、この回路は、より高速な装置に適用して有効である。
【００５２】
（実施の形態３）
図５は、本発明にかかる差動信号出力レベルコンバータ回路の実施の形態３を示す回路図である。実施の形態３の差動信号出力レベルコンバータ回路が図１に示す実施の形態１と異なるのは、つぎの４点である。第１に、ドレイン電位が第２の電源電位ＶＤＨで、かつゲート端子およびソース端子がそれぞれ第２のインバータ４２の出力端および第２の出力端子４７に接続された第５のＮＭＯＳトランジスタＮ５が設けられている。第２に、ドレイン電位が第２の電源電位ＶＤＨで、かつゲート端子およびソース端子がそれぞれ第１のインバータ４１の出力端および第１の出力端子４６に接続された第６のＮＭＯＳトランジスタＮ６が設けられている。
【００５３】
第３に、ドレイン電位が基準電位ＶＳＳで、かつゲート端子およびソース端子がそれぞれ第１のＮＭＯＳトランジスタＮ１のドレイン端子および第２の出力端子４７に接続された第７のＰＭＯＳトランジスタＰ７が設けられている。第４に、ドレイン電位が基準電位ＶＳＳで、かつゲート端子およびソース端子がそれぞれ第４のＮＭＯＳトランジスタＮ４のドレイン端子および第１の出力端子４６に接続された第８のＰＭＯＳトランジスタＰ８が設けられている。その他の構成は実施の形態１と同じである。実施の形態１と同一の構成については同じ符号を付して重複する説明を省略する。
【００５４】
実施の形態３の差動信号出力レベルコンバータ回路の動作について説明する。入力信号の電位レベルがＬレベルの場合、第１のインバータ４１の出力電位レベルは第１の電源電位ＶＤＬとなる。したがって、第６のＮＭＯＳトランジスタＮ６がオン状態となり、第１の出力端子４６の電位レベルは第２の電源電位ＶＤＨとなる。また、第２のＮＭＯＳトランジスタＮ２がオン状態となるため、第２の出力端子４７の電位レベルは基準電位ＶＳＳとなる。
【００５５】
このとき、第３のＰＭＯＳトランジスタＰ３はオフ状態となる。また、第４のＰＭＯＳトランジスタＰ４がオン状態となり、それによって第２のＰＭＯＳトランジスタＰ２および第８のＰＭＯＳトランジスタＰ８がオフ状態となる。また、第２のインバータ４２の出力電位レベルは基準電位ＶＳＳとなるため、第３のＮＭＯＳトランジスタＮ３および第５のＮＭＯＳトランジスタＮ５はともにオフ状態となる。また、第４のＮＭＯＳトランジスタＮ４もオフ状態となる。それによって、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００５６】
入力信号の電位レベルがＨレベルの場合、第１のインバータ４１および第２のインバータ４２の出力電位レベルはそれぞれ基準電位ＶＳＳおよび第１の電源電位ＶＤＬとなる。したがって、第３のＮＭＯＳトランジスタＮ３がオン状態となるため、第１の出力端子４６の電位レベルは基準電位ＶＳＳとなる。また、第５のＮＭＯＳトランジスタＮ５もオン状態となるため、第２の出力端子４７の電位レベルは第２の電源電位ＶＤＨとなる。
【００５７】
このとき、第３のＰＭＯＳトランジスタＰ３がオン状態となり、それによって第１のＰＭＯＳトランジスタＰ１および第７のＰＭＯＳトランジスタＰ７がオフ状態となる。また、第１のＮＭＯＳトランジスタＮ１もオフ状態となる。また、第４のＰＭＯＳトランジスタＰ４もオフ状態となる。また、第２のＮＭＯＳトランジスタＮ２および第６のＮＭＯＳトランジスタＮ６がオフ状態となる。それによって、第２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫通電流が流れるのを防いでいる。
【００５８】
ただし、第５のＮＭＯＳトランジスタＮ５および第６のＮＭＯＳトランジスタＮ６のしきい値電圧は第２の電源電位ＶＤＨと第１の電源電位ＶＤＬとの間にある。
【００５９】
上述した実施の形態３によれば、入力端子４０から出力端子４６，４７までの信号伝播経路における論理素子またはトランジスタの段数は、入力信号がＬレベルのときには２段、入力信号がＨレベルのときには３段となる。したがって、従来よりも段数が少なくなるので、回路規模が小さくなり、回路自身の伝播遅延時間が小さくなる。また、差動信号出力レベルコンバータ回路の構成が従来よりも簡素であるため、差動信号対間の位相差が小さくなるという効果が得られる。さらに、貫通電流が流れないため、低消費電力である。
【００６０】
したがって、このような特性を有する差動信号出力レベルコンバータ回路は、ＬＳＩの高速入出力回路や、サーバーまたは交換機等の内部バスと外部バスのインターフェースや、光通信用の光デバイスとＬＳＩとのインターフェース回路などの用途に適用して有効である。
【００６１】
図６に、実施の形態３の変形例を示す。図６に示す差動信号出力レベルコンバータ回路と図５に示す回路との関係は、実施の形態１において図２に示す変形例の回路と図１に示す回路との関係と同じである。すなわち、第３のＰＭＯＳトランジスタＰ３および第４のＰＭＯＳトランジスタＰ４の代わりに、第５のＰＭＯＳトランジスタＰ５および第６のＰＭＯＳトランジスタＰ６が設けられている。
【００６２】
この回路の動作は図５に示す回路と同じである。図６に示す差動信号出力レベルコンバータ回路によれば、第１の出力端子４６および第２出力端子４７の各出力電位を前段のトランジスタにフィードバックしていないため、図５に示す回路よりも動作速度が高速となる。すなわち、この回路は、より高速な装置に適用して有効である。
【００６３】
以上において本発明は、電界効果トランジスタとして絶縁ゲート形の電界効果トランジスタ（ＭＯＳトランジスタ）を用いたが、これに限らず、たとえば接合形の電解効果トランジスタを用いてもよい。また、回路の構成は種々設計変更可能である。
【００６４】
【発明の効果】
この発明によれば、差動信号出力レベルコンバータ回路の入力端子から出力端子までの信号伝播経路における論理素子またはトランジスタの段数は、入力信号がＬレベルのときには２または３段、入力信号がＨレベルのときには３または４段となる。つまり、信号が経由する論理素子またはトランジスタの段数が従来よりも少なくなる。したがって、回路規模が小さくなるので、回路自身の伝播遅延時間を小さくすることができる。
【００６５】
〔付記〕
また、以下のような付記１〜付記１０を請求項とすることもできる。
【００６６】
（付記１） 入力端子と、信号入力部と、信号レベル変換部と、を備えた、入力信号のレベルを変換して出力するレベルコンバータ回路において、
前記信号レベル変換部を複数個設けてレベルを変換した作動信号を出力させるようにしたことを特徴とするレベルコンバータ回路。
【００６７】
（付記２） 外部から信号が入力される入力端子と、
外部へ差動信号を出力する第１の出力端子および第２の出力端子と、
前記入力端子への入力信号の電位に応じて基準電位または第１の電源電位のいずれか一方の電位を出力する論理素子と、
前記論理素子の出力電位が前記第１の電源電位のときに前記基準電位を出力する第１のＮチャネル電界効果トランジスタと、
前記第１のＮチャネル電界効果トランジスタから出力された前記基準電位を受けて前記第１の出力端子に第２の電源電位を出力する第１のＰチャネル電界効果トランジスタと、
前記論理素子の出力電位が前記第１の電源電位のときに前記第２の出力端子に前記基準電位を出力する第２のＮチャネル電界効果トランジスタと、
前記論理素子の出力電位が前記基準電位のときに前記第１の出力端子に前記基準電位を出力する第３のＮチャネル電界効果トランジスタと、
前記論理素子の出力電位が前記基準電位のときに前記基準電位を出力する第４のＮチャネル電界効果トランジスタと、
前記第４のＮチャネル電界効果トランジスタから出力された前記基準電位を受けて前記第２の出力端子に前記第２の電源電位を出力する第２のＰチャネル電界効果トランジスタと、
を具備することを特徴とするレベルコンバータ回路。
【００６８】
（付記３） ゲート電位およびソース電位がそれぞれ前記第１の出力端子の出力電位および前記第２の電源電位であり、かつ、
前記第１のＮチャネル電界効果トランジスタと共通のドレインを有する第３のＰチャネル電界効果トランジスタをさらに備えることを特徴とする付記２に記載のレベルコンバータ回路。
【００６９】
（付記４） ゲート電位およびソース電位がそれぞれ前記第２の出力端子の出力電位および前記第２の電源電位であり、
かつ前記第４のＮチャネル電界効果トランジスタと共通のドレインを有する第４のＰチャネル電界効果トランジスタをさらに備えることを特徴とする付記２または３に記載のレベルコンバータ回路。
【００７０】
（付記５） ゲート電位およびソース電位がそれぞれ前記第１のＮチャネル電界効果トランジスタのゲート電位および前記第２の電源電位であり、かつ、
前記第１のＮチャネル電界効果トランジスタと共通のドレインを有する第５のＰチャネル電界効果トランジスタをさらに備えることを特徴とする付記２に記載のレベルコンバータ回路。
【００７１】
（付記６） ゲート電位およびソース電位がそれぞれ前記第４のＮチャネル電界効果トランジスタのゲート電位および前記第２の電源電位であり、かつ、
前記第４のＮチャネル電界効果トランジスタと共通のドレインを有する第６のＰチャネル電界効果トランジスタをさらに備えることを特徴とする付記２または５に記載のレベルコンバータ回路。
【００７２】
（付記７） 前記論理素子の出力電位が前記第１の電源電位のときに前記第２の出力端子に前記基準電位を出力する第７のＰチャネル電界効果トランジスタをさらに備えることを特徴とする付記２〜６のいずれか一つに記載のレベルコンバータ回路。
【００７３】
（付記８） 前記論理素子の出力電位が前記基準電位のときに前記第２の出力端子に前記第２の電源電位を出力する第５のＮチャネル電界効果トランジスタをさらに備えることを特徴とする付記２〜７のいずれか一つに記載のレベルコンバータ回路。
【００７４】
（付記９） 前記論理素子の出力電位が前記第１の電源電位のときに前記第１の出力端子に前記第２の電源電位を出力する第６のＮチャネル電界効果トランジスタをさらに備えることを特徴とする付記２〜８のいずれか一つに記載のレベルコンバータ回路。
【００７５】
（付記１０） 前記論理素子の出力電位が前記基準電位の時に前記第１の出力端子に前記基準電位を出力する第８のＰチャネル電界効果トランジスタをさらに備えることを特徴とする付記１から８のいずれか一つに記載のレベルコンバータ回路。
【００７６】
（付記１１） 前記論理素子および前記各電界効果トランジスタは同一の半導体基板上に作製されていることを特徴とする付記２〜１０のいずれか一つに記載のレベルコンバータ回路。
【図面の簡単な説明】
【図１】本発明にかかる差動信号出力レベルコンバータ回路の実施の形態１を示す回路図である。
【図２】実施の形態１の変形例を示す回路図である。
【図３】本発明にかかる差動信号出力レベルコンバータ回路の実施の形態２を示す回路図である。
【図４】実施の形態２の変形例を示す回路図である。
【図５】本発明にかかる差動信号出力レベルコンバータ回路の実施の形態３を示す回路図である。
【図６】実施の形態３の変形例を示す回路図である。
【図７】一般的な差動信号出力回路の構成を示す回路図である。
【図８】一般的な差動信号出力回路の別の構成を示す回路図である。
【図９】一般的なレベルコンバータ回路の構成を示す回路図である。
【符号の説明】
Ｎ１ 第１の電界効果（ＮＭＯＳ）トランジスタ
Ｎ２ 第２の電界効果（ＮＭＯＳ）トランジスタ
Ｎ３ 第３の電界効果（ＮＭＯＳ）トランジスタ
Ｎ４ 第４の電界効果（ＮＭＯＳ）トランジスタ
Ｎ５ 第５の電界効果（ＮＭＯＳ）トランジスタ
Ｎ６ 第６の電界効果（ＮＭＯＳ）トランジスタ
Ｐ１ 第１の電界効果（ＰＭＯＳ）トランジスタ
Ｐ２ 第２の電界効果（ＰＭＯＳ）トランジスタ
Ｐ３ 第３の電界効果（ＰＭＯＳ）トランジスタ
Ｐ４ 第４の電界効果（ＰＭＯＳ）トランジスタ
Ｐ５ 第５の電界効果（ＰＭＯＳ）トランジスタ
Ｐ６ 第６の電界効果（ＰＭＯＳ）トランジスタ
Ｐ７ 第７の電界効果（ＰＭＯＳ）トランジスタ
ＶＳＳ 基準電位
ＶＤＬ 第１の電源電位
ＶＤＨ 第２の電源電位
４０ 入力端子
４１ 論理素子（第１のインバータ）
４６ 第１の出力端子
４７ 第２の出力端子
Claims (2)
- 外部から信号が入力される入力端子と、
外部へ差動信号を出力する第１の出力端子および第２の出力端子と、
前記入力端子への入力信号の電位に応じて基準電位または第１の電源電位のいずれか一方の電位を出力する論理素子と、
前記論理素子の出力電位が前記第１の電源電位のときに前記基準電位を出力する第１のＮチャネル電界効果トランジスタと、
前記第１のＮチャネル電界効果トランジスタから出力された前記基準電位を受けて前記第１の出力端子に第２の電源電位を出力する第１のＰチャネル電界効果トランジスタと、
前記論理素子の出力電位が前記第１の電源電位のときに前記第２の出力端子に前記基準電位を出力する第２のＮチャネル電界効果トランジスタと、
前記論理素子の出力電位が前記基準電位のときに前記第１の出力端子に前記基準電位を出力する第３のＮチャネル電界効果トランジスタと、
前記論理素子の出力電位が前記基準電位のときに前記基準電位を出力する第４のＮチャネル電界効果トランジスタと、
前記第４のＮチャネル電界効果トランジスタから出力された前記基準電位を受けて前記第２の出力端子に前記第２の電源電位を出力する第２のＰチャネル電界効果トランジスタと、
を具備し、
ゲート電位およびソース電位がそれぞれ前記第１のＮチャネル電界効果トランジスタのゲート電位および前記第２の電源電位であり、かつ、
前記第１のＮチャネル電界効果トランジスタと共通のドレインを有する第５のＰチャネル電界効果トランジスタをさらに備えることを特徴とするレベルコンバータ回路。 - 外部から信号が入力される入力端子と、
外部へ差動信号を出力する第１の出力端子および第２の出力端子と、
前記入力端子への入力信号の電位に応じて基準電位または第１の電源電位のいずれか一方の電位を出力する論理素子と、
前記論理素子の出力電位が前記第１の電源電位のときに前記基準電位を出力する第１のＮチャネル電界効果トランジスタと、
前記第１のＮチャネル電界効果トランジスタから出力された前記基準電位を受けて前記第１の出力端子に第２の電源電位を出力する第１のＰチャネル電界効果トランジスタと、
前記論理素子の出力電位が前記第１の電源電位のときに前記第２の出力端子に前記基準電位を出力する第２のＮチャネル電界効果トランジスタと、
前記論理素子の出力電位が前記基準電位のときに前記第１の出力端子に前記基準電位を出力する第３のＮチャネル電界効果トランジスタと、
前記論理素子の出力電位が前記基準電位のときに前記基準電位を出力する第４のＮチャネル電界効果トランジスタと、
前記第４のＮチャネル電界効果トランジスタから出力された前記基準電位を受けて前記第２の出力端子に前記第２の電源電位を出力する第２のＰチャネル電界効果トランジスタと、
を具備し、
ゲート電位およびソース電位がそれぞれ前記第４のＮチャネル電界効果トランジスタのゲート電位および前記第２の電源電位であり、かつ、
前記第４のＮチャネル電界効果トランジスタと共通のドレインを有する第６のＰチャネル電界効果トランジスタをさらに備えることを特徴とするレベルコンバータ回路。
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