JPH0897710A - プログラマブル２線２相方式論理アレイ - Google Patents

Abstract

(57)【要約】 【目的】 ２線２相方式による実用回路化が推進できる
プログラマブル２線２相方式論理アレイを提供する。 【構成】 ２線２相方式による複数からなる入力信号が
供給された複数からなる入力線と、上記入力線対と直交
するように配置された少なくとも１つの関数出力に対応
した出力線との交点に、プロセス的又は電気的にその書
き込みが可能とされて１ないし複数からなる入力信号に
対応した関数出力を形成するメモリセルを設ける。 【効果】 従来のようにいったん同期式論理により回路
設計を行った上で２線２相方式の論理回路に変換するこ
となく、従来のＰＬＡと同じ手法で直接的に２線２相方
式の論理回路を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、プログラマブル２線
２相方式論理アレイに関する。

【０００２】

【従来の技術】コンピュータ等のシステムを実現する方
法として、同期式論理回路が広く用いられている。素子
の高速化が進み、より高速なシステムを実現するために
性能向上が追求されるにつれて、同期式論理回路の限界
が認識され始めている。その問題の１つは、クロック周
波数の増大と共に、クロック周期に対するクロックスキ
ューの割合を一定以下に抑えることが困難となってシス
テムの実質的な性能向上が阻害されることである。ま
た、システムの低消費電力化のために、回路がスイッチ
する際しか電力を消費しないＣＭＯＳ（相補型ＭＯＳ）
が広く用いられているが、クロック周波数の向上ととも
にシステム中の回路の信号遷移の頻度が増大するためＣ
ＭＯＳ回路の特長が生かされなくなってしまう。

【０００３】そこで、クロックを使用せずに回路が論理
的に必要な場合しかスイッチしない非同期式論理回路の
実用化に大きな期待が寄せられている。非同期式論理回
路の実現方法としては様々なデータ表現の方式がある
が、その中で２線２相方式が比較的設計が容易であると
考えられている。この２線２相方式とは、１ビットのデ
ータＤを２線信号（ｄ＋，ｄ−）で表し、（ｄ＋，ｄ
−）が（０，０）である場合には有効なデータが存在し
ない状態、すなわち無効状態を表し、遷移（０，０）→
（０，１）によって“０”の発生を表し、遷移（０，
０）→（１，０）によって“１”の発生を表すものであ
る。状態（１，１）は使用されない。このような２線２
相方式の非同期プロセッサに関しては、例えば１９９３
年１月発行雑誌『情報処理』vol.34、no.1、pp72-80 が
ある。

【０００４】

【発明が解決しようとする課題】図１２の（Ａ）には通
常の論理回路が示され、（Ｂ）にはそれを２線２相方式
に置き替えた論理回路が示されている。このような論理
回路の置き替えは、例えば図１３に示すように、通常の
単位ゲート回路とそれに対応した２線２相方式の単位ゲ
ート回路とを逐一対照して、各単位の論理ゲート回路毎
に置き替えるという煩わしい作業を必要とする。図１２
のような比較的簡単な論理回路では、上記の置き替えは
それほど煩わしいものではない。しかし、実用的な回路
設計においては、通常極めて複雑な論理の組み合わせか
らなり、通常手慣れている同期式論理により回路を設計
し、その上で上記のような非同期論理である２線２相方
式の論理に置き替えることとなるために回路設計に２重
の手間がかってしまう。このような設計工数の増大が、
上記のような２線２相方式のような非同期論理の実用化
を妨げる大きな原因となっている。

【０００５】本願発明者においては、上記のように同期
式論理により回路設計を行って、その上で非同期式論理
である２線２相方式に置き替えるのではなく、直接的に
２線２相方式による任意の論理を簡単に組むことができ
るプログラマブル２線２相方式論理アレイを考えた。

【０００６】この発明の目的は、２線２相方式による実
用回路化が推進できるプログラマブル２線２相方式論理
アレイを提供することにある。この発明の他の目的は、
２線２相方式による論理設計が容易にできるようにした
プログラマブル２線２相方式論理アレイを提供すること
にある。この発明の前記ならびにそのほかの目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、２線２相方式による複数か
らなる入力信号が供給された複数からなる入力線と、上
記入力線と直交するように配置された少なくとも１つの
関数出力に対応した出力線との交点に、プロセス的又は
電気的にその書き込みが可能とされ、１ないし複数から
なる入力信号に対応した関数出力を形成するメモリセル
を設ける。

【０００８】

【作用】上記した手段によれば、従来のようにいったん
同期式論理により回路設計を行った上で２線２相方式の
論理回路に変換することなく、従来のＰＬＡと同じ手法
で直接的に２線２相方式の論理回路を実現できる。

【０００９】

【実施例】図１には、この発明に係るプログラマブル２
線２相方式論理アレイの一実施例の概略回路図が示され
ている。同図の各回路は、公知の半導体集積回路の製造
技術により、単結晶シリコンのような１個の半導体基板
上において形成される。

【００１０】同図において、縦方向には複数の入力線が
形成される。１つの入力線は、２線２相方式による入力
信号Ｉ１＋，Ｉ１−の他に、かかる入力信号Ｉ１＋，Ｉ
１−の状態検出信号線Ｃ１とが１組として構成される。
上記状態検出信号線Ｃ１は、上記入力信号Ｉ１＋，Ｉ１
−を受けるオアゲート回路Ｇ１により形成される。つま
り、上記状態検出信号線Ｃ１は、（Ｉ１＋，Ｉ１−）が
（０，０）となる有効なデータが存在しない状態、すな
わち無効状態のときにのみ０にされ、他の状態では１に
なる。

【００１１】１ないしｎからなる複数の入力信号線のう
ち、他の代表として例示的に示されている入力信号線第
２番目と第ｎ番目に対応した入力線には、Ｉ２＋，Ｉ２
−とその状態検出信号Ｃ２ないしＩｎ＋，Ｉｎ−とその
状態検出信号Ｃｎがそれぞれに供給される。

【００１２】上記のような入力線に対して直交するよう
に出力線が配置される。同図には、１ないしｍからなる
複数の出力線のうち、第１番目、第２番目及び第ｍ番目
の出力線が代表として例示的に示されている。第１番目
の出力線は、関数出力行と符号語状態検出行から構成さ
れる。他の出力線も、上記関数出力行とそれに対応した
符号語状態検出行から構成される。

【００１３】上記入力線と出力線のうち、２線２相方式
の各入力信号対（Ｉ１＋，Ｉ１−）〜（Ｉｎ＋，Ｉｎ
−）と各関数行出力との交点に、論理積関数に対応して
選択的に接点（メモリセル）が設けられる。例えば、第
１番目の関数出力行は、上記代表として示された３つの
入力信号Ｉ１＋、Ｉ２＋及びＩｎ−に接点が設けられ
る。このように３つの入力信号Ｉ１＋、Ｉ２＋及びＩｎ
−の関数出力を得る場合には、それに対応した符号語状
態検出行は、かかる３つの入力線に対応された状態検出
信号線Ｃ１，Ｃ２及びＣｎとの交点に接点がそれぞれ設
けられる。

【００１４】同様な手法に従い、第２番目の関数出力行
は、上記代表として示された３つの入力信号のうち２つ
の入力信号Ｉ１−とＩ２−に接点が設けられ、ｎ番目の
入力信号Ｉｎ＋，Ｉｎ−との間には接点が設けられな
い。このように２つの入力信号Ｉ１−とＩ２−の関数出
力を得る場合には、それに対応した符号語状態検出行
は、かかる２つの入力線に対応した状態検出信号線Ｃ１
とＣ２の交点に接点がそれぞれ設けられる。そして、第
ｍ番目の関数出力行は、上記代表として示された３つの
入力信号のうち３つの入力信号Ｉ１−、Ｉ２−及びＩｎ
＋に接点が設けられる。このように３つの入力信号Ｉ１
−、Ｉ２−及びＩｎ＋の関数出力を得る場合には、それ
に対応した符号語状態検出行は、かかる３つの入力線に
対応された状態検出信号線Ｃ１，Ｃ２及びＣｎとの交点
に接点がそれぞれ設けられる。

【００１５】上記接点は、例えば後述するように、上記
入力線にゲートが接続され、ソースが接地され、ドレイ
ンが出力線に接続されたＭＯＳＦＥＴ等から構成され
る。このようなＭＯＳＦＥＴを形成するか否かは、かか
るＭＯＳＦＥＴそのものを選択的に形成するか、あるい
は全ての交点にＭＯＳＦＥＴを形成しておいて、そのド
レインと出力線との間にコンタクト（接続部）を設ける
か否をマスクパターンの変更によりプロセス的に行うよ
うにする。

【００１６】あるいは、上記メモリセルは、ＭＯＳＦＥ
Ｔをコントロールゲートとフローティングゲートとを備
えたスタックトゲート構造のＭＯＳＦＥＴとし、かかる
コントロールゲートに選択的に電荷を蓄積させて、入力
信号線の選択レベルに対してそのしきい値電圧を高くし
て定常的にオフ状態にさせるか、あるいは入力信号線の
選択レベルに対して低いしきい値電圧として入力信号に
対応してオン状態／オフ状態にさせるようにしてもよ
い。上記フローティングゲートへの選択的な電荷の注入
は、公知のＥＰＲＯＭのようにドレイン近傍にホットキ
ャリアを発生させ、ゲートとドレイン間に高電界を発生
させてフローティングゲートに注入させるようにするも
の、あるいはフローティングゲートとドレイン又はソー
スとの間にトンネル絶縁膜を形成して、そこに選択的に
トンネル電流を流すようにして行うもの等種々の実施形
態を採ることができる。

【００１７】このようなＭＯＳＦＥＴを用いるものの
他、上記接点部分にｐｎ接合ダイオードを設けておい
て、それに逆方向に高電圧を印加して入力線と出力線と
の間を短絡させるもの、入力線と出力線との交点にヒュ
ーズ手段を形成して短絡状態にしておいて、それを選択
的に切断させるようにするもの等であってもよい。

【００１８】代表として例示的に示されている第１行目
の一対の出力線には、２相２線方式の出力信号Ｏ１＋、
Ｏ１−を形成するために、出力部にはゲート回路Ｇ４と
Ｇ５が設けられる。ゲート回路Ｇ４とＧ５は、アンド
（ＡＮＤ）ゲート回路からなり、出力信号Ｏ１＋を形成
するゲート回路Ｇ４には、符号語状態検出行と関数出力
行の信号が供給される。出力信号Ｏ１−を形成するゲー
ト回路Ｇ５には、上記符号語状態検出行と関数出力行の
反転信号が供給される。

【００１９】他の代表として例示的に示されている第２
行目及び第ｍ行目出力線対には、２相２線方式の出力信
号Ｏ２＋、Ｏ２−とＯｍ＋、Ｏｍ−を形成するために、
出力部にはゲート回路Ｇ６〜Ｇ９が設けられる。出力信
号Ｏ２＋とＯｍ＋をそれぞれ形成するゲート回路Ｇ６と
Ｇ８には、それぞれの行に対応された符号語状態検出行
と関数出力行の信号が供給される。出力信号Ｏ２−とＯ
ｍ−を形成するゲート回路Ｇ７とＧ９には、それぞれの
行に対応された上記符号語状態検出行と関数出力行の反
転信号が供給される。

【００２０】図２には、上記２線２相方式論理アレイの
真理値図が示されている。第１行目を代表として例示的
に説明すると、３つの入力信号のうち、いずれか１つで
も（０，０）の無効状態にあると、その出力Ｏ１＋、Ｏ
１−も（０，０）の無効状態となる。出力Ｏ１＋、Ｏ１
−が（１，０）すなわち“１”になるのは、入力Ｉ１
＋，Ｉ１−が（１，０）すなわち“１”、入力Ｉ２＋，
Ｉ２−が（１，０）すなわち“１”で、入力Ｉｍ＋、Ｉ
ｍ−が（０，１）すなわち“０”のときのみであり、こ
れ以外のときには出力Ｏ１＋，Ｏ１−は（１，０）すな
わち“０”になる。他の第２行目と第ｍ行目において
も、図１のメモリセルに対応して、図２の真理値図のよ
うな２線２相方式による論理関数出力を得ることができ
る。

【００２１】図３には、この発明に係る２線２相方式論
理アレイの動作の一例を説明するための波形図が示され
ている。この波形図に示すように、各入力信号Ｉ＋，Ｉ
−に対応した状態検出信号Ｃは、いずれかがハイレベル
なるとそれに対応してハイレベルとなる。そして、符号
語状態検出行は入力信号に対応した上記のような符号状
態検出信号の論理によって関数出力行からの出力信号の
有効／無効を制御する。それ故、入力信号のスキューに
よって誤った出力信号を生じることなく、全ての入力信
号が揃った時点で有効な出力信号が形成される。

【００２２】図４には、この発明に係るプログラマブル
２線２相方式論理アレイの他の一実施例の概略回路図が
示されている。この実施例では、複数の関数出力行に対
して符号語状態検出行が共通に用いられる。これによ
り、符号語状態検出行の数を大幅に減らすことができる
とともに、２線２相式の出力信号を同期化させて出力さ
せるようにすることができる。つまり、高速動作が要求
される回路部分は、２線２相方式による論理部を構成
し、それほど高速動作が要求されない回路部分を従来の
同期式論理回路により構成したとき、２線２相方式によ
る論理回路の出力部に、この実施例の回路を用いること
により、２線２相方式による論理信号を通常の２値信号
に変換する際にハザード等を生じなくできる。

【００２３】この実施例では、符号語状態検出行が全て
の関数出力行に共通に用いられるために、符号語状態検
出行と入力信号Ｉ１＋，Ｉ１−〜Ｉｎ＋，Ｉｎ−に対応
した状態検出信号線Ｃ１〜Ｃｎとの全ての交点に接点
（メモリセル）が設けられる。これにより、符号語状態
検出行は、全ての入力信号Ｉ１＋，Ｉ１−〜Ｉｎ＋，Ｉ
ｎ−の状態検出信号Ｃ１〜Ｃｎが有効状態であるときに
のみ有効状態となる信号レベルにされる。出力線に設け
られる一対のゲート回路は、前記図１の実施例と同様で
あるが、それに入力される符号語実施例検出行の信号が
すべての出力線に設けられる上記一対のゲート回路に対
して共通に用いられる。

【００２４】図５には、この発明に係るプログラマブル
２線２相方式論理アレイの一実施例の具体的回路図が示
されている。この実施例は、特に制限されないが、図４
の実施例に対応しており、３つの入力線Ｉ１＋，Ｉ１−
ないしＩ３＋，Ｉ３−と共通に用いられる１つの符号語
状態検出行及び関数出力行からなる出力線が代表として
例示的に示されている。

【００２５】この実施例では、入力線がゲートに接続さ
れ、出力線にドレインが接続され、ソースが接地された
ＭＯＳＦＥＴを用いるものであるので、それに対応して
状態検出信号Ｃ１〜Ｃ３を形成するゲート回路は、ノア
ゲート回路Ｇ１ないしＧ３により構成される。つまり、
２線２相方式の入力信号Ｉ１＋，Ｉ−１が（１，０）又
は（０，１）の有効状態のとには、それに対応した状態
検出信号Ｃ１はロウレベルにされる。また、入力信号は
それぞれがインバータ回路により反転されて入力線に供
給される。

【００２６】これにより、上記３つの入力線Ｉ１＋，Ｉ
１−ないしＩ３＋，Ｉ３−の全てが有効状態にあると
き、それぞれの状態検出信号線Ｃ１〜Ｃ３がロウレベル
にされて、かかる状態検出信号線Ｃ１〜Ｃ３にゲートが
接続されたＭＯＳＦＥＴがオフ状態になる。このときに
は、符号語状態検出行は負荷としてのＰチャンネル型Ｍ
ＯＳＦＥＴＱＰ１により電源電圧ＶＤＤのようなハイレ
ベルにされる。このハイレベルの信号は、インバータ回
路により反転されて、反転信号／Ｃとして関数出力行と
電源電圧ＶＤＤとの間に設けられた負荷としてのＰチャ
ンネル型ＭＯＳＦＥＴＱＰ２のゲートと、上記関数出力
行と回路の接地電位との間に設けられたリセット用のＮ
チャンネル型ＭＯＳＦＥＴＱＮのゲートに供給される。
本明細書においては、上記／はロウレベルがアクティブ
レベルであることを表している。図面では従来の論理記
法に従い、オーバーバーで表している。

【００２７】それ故、関数出力行においては、全ての入
力信号が有効状態になったときに、上記反転信号／Ｃが
ロウレベルになって負荷ＭＯＳＦＥＴＱＰ２がオン状態
となり、リセット用ＭＯＳＦＥＴＱＮがオフ状態になの
で、入力信号に対応して設けられたメモリセルＱＭのオ
ン状態／オフ状態に対応した関数出力信号が得られるこ
ととなる。つまり、これらの回路は、いずれかの入力信
号によりオン状態となるＭＯＳＦＥＴＱＭと負荷ＭＯＳ
ＦＥＴＱＰ２とで定常的に直流電流が流れて無駄な電流
消費が行われるのを防止するものである。

【００２８】上記符号語状態検出回路の出力信号と、上
記関数出力行の出力信号及びそれを受けるインバータ回
路により反転させられた関数出力信号とを、アンドゲー
ト回路Ｇ４とＧ５に供給することにより、２線２相方式
の出力信号Ｏ１＋，Ｏ１−が形成される。この出力信号
Ｏ１は、論理式で表すと、Ｏ１＝Ｉ１・／Ｉ２・Ｉ３と
なる。

【００２９】図６には、この発明に係るプログラマブル
２線２相方式論理アレイの他の一実施例の具体的回路図
が示されている。この実施例も、特に制限されないが、
図４の実施例に対応しており、３つの入力線Ｉ１＋，Ｉ
１−ないしＩ３＋，Ｉ３−と共通に用いられる１つの符
号語状態検出行及び関数出力行からなる出力線が代表と
して例示的に示されている。

【００３０】この実施例では、符号語状態検出回路がＣ
ＭＯＳ構成とされる。つまり、図５の実施例では、符号
語状態検出行において入力のいずれか１つでも無効状態
にあると、ノアゲート回路の出力信号がハイレベルとな
ってＭＯＳＦＥＴＱＭをオン状態にし、負荷ＭＯＳＦＥ
ＴＱＰ１との間で直流電流が流れてしまう。そこで、符
号語状態検出行と電源電圧ＶＤＤとの間に各入力線に対
応して、Ｐチャンネル型ＭＯＳＦＥＴＱＰ１〜ＱＰ３を
設けて、そのゲートにそれぞれの状態検出信号Ｃ１〜Ｃ
３を供給する。そして、上記符号語状態検出行と回路の
接地電位との間には、入力線に対応した数のＮチャンネ
ル型ＭＯＳＦＥＴＱＮ１〜ＱＮ３を直列形態に接続し、
それぞれのゲートには上記状態検出信号Ｃ１〜Ｃ３を供
給するものである。

【００３１】つまり、これらのＰチャンネル型ＭＯＳＦ
ＥＴＱＰ１〜ＱＰ３とＮチャンネル型ＭＯＳＦＥＴＱＮ
１〜ＱＮ３は、上記状態検出信号Ｃ１〜Ｃ３を入力信号
とするＣＭＯＳのナンドゲート回路を構成し、全ての状
態検出信号Ｃ１〜Ｃ３が有効レベルになるときにロウレ
ベルの出力信号を形成する。このため、状態検出信号Ｃ
１〜Ｃ３を形成する論理ゲート回路は、図５の実施例の
ようなノアゲート回路に代えて、オア（ＯＲ）ゲート回
路により構成される。

【００３２】上記のように符号語状態検出信号のレベル
が前記図５の実施例と逆にされているので、インバータ
回路を通して検出信号Ｃが出力される。この検出信号Ｃ
は、関数出力行とその次に説明するプリチャージ回路と
の間に直列に設けられたＮチャンネル型ＭＯＳＦＥＴＱ
Ｎ４のゲートに供給される。つまり、上記信号Ｃがロウ
レベルの無効状態のときには、上記ＭＯＳＦＥＴＱＮ４
がオフ状態になってプリチャージ回路と関数出力行とを
分離する。これにより、プリチャージ回路と、関数出力
行に設けられたＭＯＳＦＥＴＱＭとの間で無駄な直流電
流が消費されるのを防止することができる。

【００３３】プリチャージ回路は、プリチャージ制御信
号を受けるＰチャンネル型ＭＯＳＦＥＴＱＰ４により構
成される。プリチャージ制御信号は、特に制限されない
が、上記の符号語状態検出回路の検出信号Ｃを利用する
ことができる。この他、適当な制御信号を用いるもので
あってもよい。

【００３４】全ての入力信号が有効状態になる前に、Ｐ
チャンネル型ＭＯＳＦＥＴＱＰ４がオン状態となってキ
ャパシタＣＳに電源電圧ＶＤＤのようなハイレベルにチ
ャージアップさせる。そして、全ての入力信号が有効状
態になって、関数出力行とプリチャージ回路との間に設
けられたＮチャンネル型ＭＯＳＦＥＴＱＮ４がオン状態
になったとき、いずれかの１つでもメモリセルＱＭがオ
ン状態なると、上記キャパシタＣＳをディスチャージさ
せてロウレベルの出力信号を形成する。また、かかる関
数出力行に設けられた全てのメモリセルＱＭがオフ状態
のときにはプリチャージレベルのままの信号を出力す
る。

【００３５】つまり、この実施例の関数出力行は、図５
の実施例のように負荷ＭＯＳＦＥＴＱＰ２とメモリセル
を構成するＭＯＳＦＥＴＱＭとのコンダクタンス比によ
り出力レベルが決定されるレシオ型の論理ではなく、プ
リチャージレベルを入力信号に従ってディスチャージさ
せるか否かにより出力レベルを形成するというレシオレ
ス型（ダイナミック型）の論理を利用するものである。
このようなディスチャージ時間に対応した遅延時間を遅
延調整回路が形成し、符号語状態検出回路の出力信号を
出力ゲート回路Ｇ４，Ｇ５に伝えるので、上記関数出力
行の出力信号が確定したタイミングにほぼ合わせて２線
２相方式の出力信号Ｏ１＋とＯ１−が形成される。

【００３６】図７には、この発明に係るプログラマブル
２線２相方式論理アレイにおける単位セルの等価回路図
が示されている。単位回路は、前記のような符号語状態
検出回路出力線と、関数出力行出力線と、それぞれの入
力線と出力線との交点に設けられたメモリセルＭＮ１〜
ＭＮ３が代表として例示的に示されている。メモリセル
ＭＮ１〜ＭＮ３のドレインとそれに対応した出力線との
間には、プログラム素子Ｐ１〜Ｐ３が設けられる。つま
り、このプログラム素子Ｐ１〜Ｐ３は、特に制限されな
いが、上記メモリセルＭＮ１〜ＭＮ３のドレインとそれ
に対応された出力線との間を選択的に接続するコンタク
トあるいは選択的に切断されるヒューズ手段から構成さ
れる。

【００３７】図８には、上記図７の単位セルの一実施例
のレイアウト図が示されている。同図において斜線を付
した部分Ｌは、半導体領域であり、メモリセルＭＮ１〜
ＭＮ３のソース，ドレイン領域を構成する。同図におい
て横方向に延長されるのは第１層目ポリシリコン層ＦＧ
であり、上記入力線を構成しメモリセルＭＮ１〜ＭＮ３
のゲート電極と一体的に構成される。同図において、縦
方向に延長されるのは第１金属配線層Ｍ１であり、上記
メモリセルＭＮ１〜ＭＮ３のソース領域とコンタクトＣ
ＯＮＴにより接続されるソース接地線ＶＳＳである。特
に制限されないが、一対のソース接地線に挟まれ、か
つ、これらのソース接地線ＶＳＳと平行に、符号語状態
検出回路出力線と関数出力行出力線とが同じ第１金属配
線層Ｍ１により形成される。

【００３８】単位セルは、上記のように３つのＭＯＳＦ
ＥＴＭＮ１〜ＭＮ３からなり、関数出力行出力線に対応
された２つのメモリセルＭＮ１とＭＮ２は、ソース領域
を共通化し、ドレイン領域がそれぞれのゲート電極を挟
んで上下に振り分けられる。かかるドレイン領域には、
プログラムＣＯＮＴが選択的に形成されて、ドレインと
出力線との接続が行われる。単位セルを構成する残り１
つのメモリセルＭＮ３は、隣接する単位セルの同様なメ
モリセルと対を成すように形成される。つまり、矢印で
示したＡ−Ａ’線に対して対称的に隣接する単位セルが
形成される。この隣接する単位セルのメモリセルと共通
にソースが構成され、ドレイン領域がそれぞれのゲート
電極を挟んで上下に振り分けて設けらる。そして、上記
単位セルに対応されたドレインは、プログラムＣＯＮＴ
により符号語状態検出回路出力線と選択的に接続され
る。

【００３９】この実施例の論理アレイは、上記ソース線
を挟んで左右対称的に配置され、矢印で示したＢ−Ｂ’
線に対して上下対称的に他方に隣接する単位セルが形成
される。このようなパターンの繰り返しにより、単位セ
ルが３つのメモリセルから構成されるにもかかわらず、
プログラマブル２線２相方式論理アレイを高集積に形成
することができる。

【００４０】図９には、この発明に係る論理アレイが搭
載された半導体集積回路装置の一実施例の概略ブロック
図が示されている。この実施例では、特に制限されない
が、半導体集積回路装置の全ての論理が２線２相方式論
理アレイにより構成される。複雑な論理回路を比較的簡
単に、しかも汎用性を持たせて形成することができるよ
うにするため、本発明に係る論理アレイＰＬＡは、半導
体チップ上に縦方向と横方向に複数個が並べられて形成
される。つまり、同図では、横方向に５個、縦方向に５
個の全体で２５個かなる論理アレイＰＬＡがマトリッス
ク状に形成される。

【００４１】上記論理アイレＰＬＡの間には、配線チャ
ンネルが縦方向と横方向に配置される。配線チャンネル
は、複数からなる配線が平行に形成されてなるものであ
る。そして、縦方向に延長される配線チャンネルと横方
向に延長される配線チャンネルとの交点には、プログラ
マブルスイッチマトリックスが設けられる。このプログ
ラマブルスイッチマトリックスは、最も単純な手段とし
ては、上記縦方向と横方向の任意の配線間を接続するコ
ンタクトにより構成される。

【００４２】上記論理アレイの論理の決定を、マスクＲ
ＯＭのようにメモリセルと出力線との間に選択的にコン
タクトを設けるようにした場合には、同じ工程により上
記プログラマブルスイッチマトリックスの接続も行うこ
とができて好都合である。

【００４３】プログラマブルスイッチマトリックスは、
ＭＯＳＦＥＴにより構成してもよい。すなわち、縦方向
又は横方向にそのまま延長させるか否かを決定するスイ
ッチＭＯＳＦＥＴと、縦方向と横方向の配線を相互に接
続させるか否かを決定するスイッチＭＯＳＦＥＴとの組
み合わせにより実現することができる。これらのＭＯＳ
ＦＥＴの制御信号は、外部端子からシリアルに入力され
た設定信号をスタティック型ＲＡＭにより書き込むよう
にして形成するもの、あるいはヒューズ等の選択的な切
断により形成された制御信号によりそのオン状態／オフ
状態を設定するもの等種々の実施形態を採ることができ
る。このようにスイッチＭＯＳＦＥＴを用いた場合に
は、スイッチマトリックス部の回路が複雑になる反面、
柔軟に配線経路を設定できるという利点が生じる。

【００４４】上記のような論理アレイＰＬＡには、配線
チャンネルから入力信号が供給され、配線チャンネルを
通して出力信号が送出される。上記のような配線チャン
ネルとスイッチマトリッスとの組み合わせにより、任意
の論理ＰＬＡの間での信号の伝達が可能になる。そし
て、半導体チップの周辺部分には、チップ外部とのイン
ターフェイス回路が設けられる。チップ外部の同期式回
路に適した出力信号を形成するインターフェイスとし
て、前記図４のような論理ＰＬＡを用いることができ
る。

【００４５】図１０には、この発明が適用されたマイク
ロプロセッサの一実施例の概略ブロック図が示されてい
る。この発明に係る２線２相方式の論理アレイは、制御
論理部と命令デコーダ部に利用される。演算器回路やシ
ーケンサ等制御論理、命令キャッシュ及びチップ外部と
のインターフェイス周辺制御論理等は、同期式の論理回
路により構成される。マイクロプロセッサの命令実行に
おいて最も高速動作が要求される上記のような制御論理
部及び命令デコーダ部にこの発明に係る２線２相方式の
論理アレイを用いることにより、同期式論理回路におけ
るクロックのスキュー等による動作限界を超えた高速動
作も可能になる。

【００４６】図１１には、この発明が適用されたマイク
ロプロセッサの他の一実施例の概略ブロック図が示され
ている。この発明に係る２線２相方式の論理アレイは、
演算器回路に設けられる専用演算器に利用される。つま
り、特殊な演算機能をユーザーが自由に加えられるよう
にするため、発明に係る２線２相方式の論理アレイが利
用される。つまり、この実施例では、上記のような２線
２相方式の論理アレイの高速動作化に加えて、その論理
の決定がプログラマブルにできることに着目したもので
ある。なお、高速動作化とユーザーにより自由に特殊な
演算機能を実現するため、上記図１０の実施例に図１１
の実施例とを組み合わせるようにしてもよい。

【００４７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ２線２相方式による複数からなる入力信号が供
給された複数からなる入力線と、上記入力線と直交する
ように配置された少なくとも１つの関数出力に対応した
出力線との交点に、プロセス的又は電気的にその書き込
みが可能とされて１ないし複数からなる入力信号に対応
した関数出力を形成するメモリセルを設けることによ
り、従来のようにいったん同期式論理により回路設計を
行った上で２線２相方式の論理回路に変換することな
く、従来のＰＬＡと同じ手法で直接的に２線２相方式の
論理回路を実現できるという効果が得られる。

【００４８】（２） 上記（１）により、２線２相方式
による論理回路の設計が容易となり、２線２相方式によ
る論理回路の普及促進が図られるという効果が得られ
る。

【００４９】（３） ２相２線方式による一対の入力信
号及びかかる入力信号の状態検出信号とを１組にして複
数組の入力信号が供給される入力線に対して、直交する
ように配置された少なくとも１つの関数出力及びそれに
対応した符号語状態検出を行う出力線を設け、その交点
にプロセス的又は電気的にその書き込みが可能とされ、
１ないし複数からなる入力信号と状態検出信号にそれぞ
れ対応した関数出力と符号語状態検出出力とを形成する
メモリセルを設けることにより、簡単に２線２相方式の
論理回路を実現できるという効果が得られる。

【００５０】（４） ２相２線方式による一対の入力信
号及びかかる入力信号の状態検出信号とを１組にして複
数組の入力信号が供給される入力線に対して、上記入力
線と直交するように配置された複数の関数出力及びこれ
ら複数の関数出力に共通に対応して符号語状態検出を行
う１つの出力線を設け、上記入力線と出力線との交点に
プロセス的又は電気的にその書き込みが可能とされ、１
ないし複数からなる入力信号と状態検出信号にそれぞれ
対応した関数出力と符号語状態検出出力とを形成するメ
モリセルを設けることにより、簡単に２線２相方式の論
理回路を実現できるとともに２線２相方式の出力信号を
同期化させて出力させることができるという効果が得ら
れる。

【００５１】（５） 上記関数出力線に設けられる負荷
ＭＯＳＦＥＴを符号語状態検出信号により無効状態のと
きにはオフ状態にすることにより、無駄な電流消費を抑
えることができるという効果が得られる。

【００５２】（６） 上記関数出力線とプリチャージ回
路が設けられた出力ノードとの間には、符号語状態検出
信号により無効状態のときにはオフ状態にされる出力ス
イッチＭＯＳＦＥＴを設けてレシオレス論理とすること
により低消費電力化を図ることができるという効果が得
られる。

【００５３】（７） 上記プログラマブル２線２相方式
論理アレイを、半導体基板上にマトリックス状態に複数
個配置し、かかるプログラマブル２線２相方式論理アレ
イの間には配線チャンネルを縦及び横方向に設け、かか
る配線チャンネルにおける縦方向と横方向の配線の交差
部分に、縦方向と横方向の任意の配線間を接続させるプ
ログラマブルスイッチマトリックスを設けることによ
り、任意の論理アレイ間での信号の授受ができるように
なり、複雑な論理回路を簡単に構成することができると
いう効果が得られる。

【００５４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、論理
アレイは、前記実施例のような論理積（アンド）アレイ
の他、論理和（オア）アレイを構成するものであっても
よい。例えば、マイクロプログラム方式のマイクロプロ
セッサにおいては、アンドアレイにより１つの関数出力
行を選び、かかる関数出力行の出力信号をオアアレイに
供給して、次アドレスの発生と演算等の基本操作を実現
する制御フィールドに伝えられるべき制御信号を形成す
るようにしてもよい。

【００５５】論理アレイをＭＯＳＦＥＴを用いたマスク
型ＲＯＭを利用する場合、前記実施例のような横型ＲＯ
Ｍに代えて、縦型ＲＯＭを利用することもできる。すな
わち、符号語状態検出行や関数出力行を直列形態のＭＯ
ＳＦＥＴにより構成し、かかる直列ＭＯＳＦＥＴのゲー
トを上記複数の入力線に接続するようにすればよい。こ
の発明は、２線２相方式論理アレイとして各種ディジタ
ル回路に利用できるものである。

【００５６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、２線２相方式による複数か
らなる入力信号が供給された複数からなる入力線と、上
記入力線と直交するように配置された少なくとも１つの
関数出力に対応された出力線との交点に、プロセス的又
は電気的にその書き込みが可能とされ、１ないし複数か
らなる入力信号に対応した関数出力を形成するメモリセ
ルを設けることにより、従来のようにいったん同期式論
理により回路設計を行った上で２線２相方式の論理回路
に変換することなく、従来のＰＬＡと同じ手法で直接的
に２線２相方式の論理回路を実現できる。

【００５７】上記により、２線２相方式による論理回路
の設計が容易となり、２線２相方式による論理回路の普
及促進が図られる。

【００５８】２相２線方式による一対の入力信号及びか
かる入力信号の状態検出信号とを１組にして複数組の入
力信号が供給される入力線に対して、直交するように配
置された少なくとも１つの関数出力及びそれに対応した
符号語状態検出を行う出力線を設け、その交点にプロセ
ス的又は電気的にその書き込みが可能とされ、１ないし
複数からなる入力信号と状態検出信号にそれぞれ対応し
た関数出力と符号語状態検出出力とを形成するメモリセ
ルを設けることにより、簡単に２線２相方式の論理回路
を実現できる。

【００５９】２相２線方式による一対の入力信号及びか
かる入力信号の状態検出信号とを１組にして複数組の入
力信号が供給される入力線に対して、上記入力線と直交
するように配置された複数の関数出力及びこれら複数の
関数出力に共通に対応して符号語状態検出を行う１つの
出力線を設け、上記入力線と出力線との交点にプロセス
的又は電気的にその書き込みが可能とされ、１ないし複
数からなる入力信号と状態検出信号にそれぞれ対応した
関数出力と符号語状態検出出力とを形成するメモリセル
を設けることにより、簡単に２線２相方式の論理回路を
実現できるとともに２線２相方式の出力信号を同期化さ
せて出力させることができる。

【００６０】上記関数出力線に設けられる負荷ＭＯＳＦ
ＥＴを符号語状態検出信号により無効状態のときにはオ
フ状態にされることにより、無駄な電流消費を抑えるこ
とができる。

【００６１】上記関数出力線とプリチャージ回路が設け
られた出力ノードとの間に、符号語状態検出信号により
無効状態のときにはオフ状態にされる出力スイッチＭＯ
ＳＦＥＴを設けてレシオレス型の論理とすることにより
低消費電力化を図ることができる。

【００６２】上記プログラマブル２線２相方式論理アレ
イを、半導体基板上にマトリックス状態に複数個配置
し、かかるプログラマブル２線２相方式論理アレイの間
には配線チャンネルを縦及び横方向に設け、かかる配線
チャンネルにおける縦方向と横方向の配線の交差部分
に、縦方向と横方向の任意の配線間を接続させるプログ
ラマブルスイッチマトリックスを設けることにより、任
意の論理アレイ間での信号の授受ができるようになり、
複雑な論理回路を簡単に構成することができる。

【図面の簡単な説明】

【図１】この発明に係るプログラマブル２線２相方式論
理アレイの一実施例を示す概略回路図である。

【図２】図１の２線２相方式論理アレイを説明するため
の真理値図である。

【図３】この発明に係るプログラマブル２線２相方式論
理アレイの動作の一例を説明するための波形図である。

【図４】この発明に係るプログラマブル２線２相方式論
理アレイの他の一実施例を示す概略回路図である。

【図５】この発明に係るプログラマブル２線２相方式論
理アレイの一実施例を示す具体的回路図である。

【図６】この発明に係るプログラマブル２線２相方式論
理アレイの他の一実施例を示す具体的回路図である。

【図７】この発明に係るプログラマブル２線２相方式論
理アレイにおける単位セルの一実施例を示す等価回路図
である。

【図８】図７の単位セルの一実施例を示すレイアウト図
である。

【図９】この発明に係る論理アレイが搭載された半導体
集積回路装置の一実施例を示す概略ブロック図である。

【図１０】この発明が適用されたマイクロプロセッサの
一実施例を示す概略ブロック図である。

【図１１】この発明が適用されたマイクロプロセッサの
他の一実施例を示す概略ブロック図である。

【図１２】従来の通常の論理回路とそれに対応した２線
２相方式による論理回路の回路図である。

【図１３】従来の通常の単位ゲート回路とそれに対応し
た２線２相方式の単位ゲート回路の回路図である。

【符号の説明】

Ｇ１〜Ｇ９…ゲート回路、Ｉ１＋，Ｉ１−〜Ｉｎ＋，Ｉ
ｎ−…入力信号、Ｃ１〜Ｃｎ…状態検出信号、Ｏ１＋，
Ｏ１−〜Ｏｍ＋，Ｏｍ−…出力信号、ＱＭ，ＭＮ１〜Ｍ
Ｎ３…メモリセル、ＱＰ１，ＱＰ４…Ｐチャンネル型Ｍ
ＯＳＦＥＴ、ＱＮ１〜ＱＮ４…Ｎチャンネル型ＭＯＳＦ
ＥＴ、ＣＳ…キャパシタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/173 １０１ 9199−5Ｋ (72)発明者 丹場 展雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ２線２相方式による複数からなる入力信
   号がそれぞれに供給された複数からなる入力線と、上記
   入力線と直交するように配置された少なくとも１つの関
   数出力に対応する出力線と、上記入力線と出力線との交
   点に設けられ、プロセス的又は電気的にその書き込みが
   可能とされ、１ないし複数からなる入力信号に対応した
   関数出力を形成するメモリセルとを備えてなることを特
   徴とするプログラマブル２線２相方式論理アレイ。
2. 【請求項２】 ２相２線方式による一対の入力信号及び
   かかる入力信号の状態検出信号とを１組にした複数組の
   入力信号がそれぞれに供給された入力線と、上記入力線
   と直交するように配置された少なくとも１つの関数出力
   及びそれに対応した符号語状態検出を行う符号語状態検
   出からなる出力線と、上記入力線と出力線との交点に設
   けられ、プロセス的又は電気的にその書き込みが可能と
   され、１ないし複数からなる入力信号と状態検出信号に
   それぞれ対応した関数出力と符号語状態検出出力とを形
   成するメモリセルとを備えてなることを特徴とするプロ
   グラマブル２線２相方式論理アレイ。
3. 【請求項３】 ２相２線方式による一対の入力信号及び
   かかる入力信号の状態検出信号とを１組にして複数組の
   入力信号がそれぞれに供給された入力線と、上記入力線
   と直交するように配置された複数の関数出力及びこれら
   複数の関数出力に共通に対応した符号語状態検出からな
   る出力線と、上記入力線と出力線との交点に設けられ、
   プロセス的又は電気的にその書き込みが可能とされ、１
   ないし複数からなる入力信号と状態検出信号にそれぞれ
   対応した関数出力と符号語状態検出出力とを形成するメ
   モリセルとを備えてなることを特徴とするプログラマブ
   ル２線２相方式論理アレイ。
4. 【請求項４】 上記出力線には、関数出力と符号語状態
   検出とを受けて２線２相方式に対応した出力信号を形成
   する論理回路が設けられるものであることを特徴とする
   請求項２又は請求項３のプログラマブル２線２相方式論
   理アレイ。
5. 【請求項５】 上記関数出力線には、符号語状態検出信
   号により無効状態のときにはオフ状態にされる負荷ＭＯ
   ＳＦＥＴが設けられるものであることを特徴とする請求
   項２、請求項３又は請求項４のプログラマブル２線２相
   方式論理アレイ。
6. 【請求項６】 上記関数出力線とプリチャージ回路が設
   けられた出力ノードとの間には、符号語状態検出信号に
   より無効状態のときにはオフ状態にされる出力スイッチ
   ＭＯＳＦＥＴが設けられるものであることを特徴とする
   請求項２、請求項３又は請求項４のプログラマブル２線
   ２相方式論理アレイ。
7. 【請求項７】 上記プログラマブル２線２相方式論理ア
   レイは、半導体基板上にマトリックス状態に複数個配置
   され、かかるプログラマブル２線２相方式論理アレイの
   間には平行に配置される複数からなる配線により構成さ
   れた配線チャンネルが縦及び横方向に設けられ、かかる
   配線チャンネルにおける縦方向と横方向の配線の交差部
   分には、縦方向と横方向の任意の配線間を接続させるプ
   ログラマブルスイッチマトリックスが設けられるもので
   あることを特徴とする請求項１、請求項２、請求項３、
   請求項４、請求項５又は請求項６のプログラマブル２線
   ２相方式論理アレイ。