JPH0738337A - 低歪カスケード回路 - Google Patents
低歪カスケード回路Info
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- JPH0738337A JPH0738337A JP5178793A JP17879393A JPH0738337A JP H0738337 A JPH0738337 A JP H0738337A JP 5178793 A JP5178793 A JP 5178793A JP 17879393 A JP17879393 A JP 17879393A JP H0738337 A JPH0738337 A JP H0738337A
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/226—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with junction-FET's
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/86—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of Schottky-barrier gate FETs
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 本発明は、高周波通信用回路に関するもの
で、特に低歪特性に優れた周波数変換回路ならびに増幅
器を実現することを目的とする。 【構成】第１の電界効果形トランジスタ（１）と第２の
電界効果形トランジスタ（２）よりなり、第１の電界効
果形トランジスタのドレインと第２の電界効果形トラン
ジスタのソースを接続し、第１の電界効果形トランジス
タのゲート電極（ｂ１）に第１の信号を入力し、第２の
電界効果形トランジスタのゲート電極（ｂ２）に第２の
信号を入力し、第２の電界効果形トランジスタのドレイ
ン（３）より信号を取り出す電子回路において、第２の
電界効果形トランジスタの電流駆動能力を第１の電界効
果形トランジスタの電流駆動能力に比べて大きくしたこ
とを特徴とするカスケード回路。 【効果】 本発明にはカスコード形あるいはデュアルゲ
ート形回路の３次以上の歪特性を軽減する効果がある。
で、特に低歪特性に優れた周波数変換回路ならびに増幅
器を実現することを目的とする。 【構成】第１の電界効果形トランジスタ（１）と第２の
電界効果形トランジスタ（２）よりなり、第１の電界効
果形トランジスタのドレインと第２の電界効果形トラン
ジスタのソースを接続し、第１の電界効果形トランジス
タのゲート電極（ｂ１）に第１の信号を入力し、第２の
電界効果形トランジスタのゲート電極（ｂ２）に第２の
信号を入力し、第２の電界効果形トランジスタのドレイ
ン（３）より信号を取り出す電子回路において、第２の
電界効果形トランジスタの電流駆動能力を第１の電界効
果形トランジスタの電流駆動能力に比べて大きくしたこ
とを特徴とするカスケード回路。 【効果】 本発明にはカスコード形あるいはデュアルゲ
ート形回路の３次以上の歪特性を軽減する効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、高周波通信用の低歪カ
スケード回路に関し、特に低歪特性に優れた周波数変換
回路に相当する低歪カスケード回路に関する。
スケード回路に関し、特に低歪特性に優れた周波数変換
回路に相当する低歪カスケード回路に関する。
【０００２】
【従来の技術】通信機器の周波数変換回路（ミキサ）と
して、デュアルゲート電界効果形トランジスタ（以下Ｆ
ＥＴ）を使用したカスケード回路が広く知られている。
従来のデュアルゲート電界効果形トランジスタの例とし
ては、１９７８年６月に発行された、アイ、イー、イ
ー、イー、トランザクション、オブ、エレクトロンデバ
イス、イーディー２５号、５８０頁より５８６頁に掲載
されたＧａＡｓ Ｄｕａｌ−Ｇａｔｅ ＭＥＳＦＥＴ
（GaAs Dual-Gate MESFET's,IEEE, Trans. Electron De
vices, vol. ED-25, pp. 580-586, June 1978)などが挙
げられる。本従来例の特徴としては２つのＦＥＴのゲー
ト寸法を同じにして作られていることが挙げられる。こ
のような従来のデュアルゲート電界効果形トランジスタ
は、ほぼ同じ電気特性を持つＦＥＴのカスケード接続し
たものと考えることが出来る。このデュアルゲートＦＥ
Ｔを周波数変換回路として動作させた場合の概要を図６
を用いて説明する。デュアルゲートＦＥＴの等価回路
は、図６に示すように、２つのＦＥＴのカスケード接続
で示される。ダウンコンバータ（ミキサ）として動作さ
せる場合、下段のＦＥＴ１のゲートにＲＦ信号を加え
る。ローカル信号は上段のＦＥＴ２のゲートに加えられ
る。ＦＥＴ１，２の各機能について説明する。ＦＥＴ１
はゲートに加わるＲＦ信号によって変調される電圧制御
形抵抗として機能する。ＦＥＴ２は２つの機能を持つ。
第１はローカル信号を上記抵抗に印加するソースフォロ
アの機能である。ＲＦ信号によって変調された抵抗にロ
ーカル信号が印加されるため、抵抗に流れる電流Ｉｄに
両信号の積の成分が発生し、ミキシング機能が果たされ
る。ＦＥＴ２の持つ第２の機能はゲート接地形の増幅器
としての機能である。抵抗を流れる電流Ｉｄをドレイン
より出力する。
して、デュアルゲート電界効果形トランジスタ（以下Ｆ
ＥＴ）を使用したカスケード回路が広く知られている。
従来のデュアルゲート電界効果形トランジスタの例とし
ては、１９７８年６月に発行された、アイ、イー、イ
ー、イー、トランザクション、オブ、エレクトロンデバ
イス、イーディー２５号、５８０頁より５８６頁に掲載
されたＧａＡｓ Ｄｕａｌ−Ｇａｔｅ ＭＥＳＦＥＴ
（GaAs Dual-Gate MESFET's,IEEE, Trans. Electron De
vices, vol. ED-25, pp. 580-586, June 1978)などが挙
げられる。本従来例の特徴としては２つのＦＥＴのゲー
ト寸法を同じにして作られていることが挙げられる。こ
のような従来のデュアルゲート電界効果形トランジスタ
は、ほぼ同じ電気特性を持つＦＥＴのカスケード接続し
たものと考えることが出来る。このデュアルゲートＦＥ
Ｔを周波数変換回路として動作させた場合の概要を図６
を用いて説明する。デュアルゲートＦＥＴの等価回路
は、図６に示すように、２つのＦＥＴのカスケード接続
で示される。ダウンコンバータ（ミキサ）として動作さ
せる場合、下段のＦＥＴ１のゲートにＲＦ信号を加え
る。ローカル信号は上段のＦＥＴ２のゲートに加えられ
る。ＦＥＴ１，２の各機能について説明する。ＦＥＴ１
はゲートに加わるＲＦ信号によって変調される電圧制御
形抵抗として機能する。ＦＥＴ２は２つの機能を持つ。
第１はローカル信号を上記抵抗に印加するソースフォロ
アの機能である。ＲＦ信号によって変調された抵抗にロ
ーカル信号が印加されるため、抵抗に流れる電流Ｉｄに
両信号の積の成分が発生し、ミキシング機能が果たされ
る。ＦＥＴ２の持つ第２の機能はゲート接地形の増幅器
としての機能である。抵抗を流れる電流Ｉｄをドレイン
より出力する。
【０００３】
【発明が解決しようとする課題】前にも述べたように上
記従来技術では２つのＦＥＴのゲート寸法を同じにして
作られている。または第２のＦＥＴのゲート長を長く
し、耐圧を向上させている例もある。この場合、特に第
２のＦＥＴが上記説明で示した様な理想的なソ−スフォ
ロア、ゲート接地形増幅器として動作出来ないため３次
高調波等の歪特性が発生する問題がある。問題点を明確
に示すため、理想的な動作と、実際の動作の比較を行
う。第１のＦＥＴが非飽和領域で動作している場合を例
に挙げる。ゲートバイアスをＶｇ１、ドレインバイアス
をＶｄ１，相互コンダクタンス係数をｂ１、閾値電圧を
ＶｔｈとするとＦＥＴ１のドレイン電流Ｉｄ１は
記従来技術では２つのＦＥＴのゲート寸法を同じにして
作られている。または第２のＦＥＴのゲート長を長く
し、耐圧を向上させている例もある。この場合、特に第
２のＦＥＴが上記説明で示した様な理想的なソ−スフォ
ロア、ゲート接地形増幅器として動作出来ないため３次
高調波等の歪特性が発生する問題がある。問題点を明確
に示すため、理想的な動作と、実際の動作の比較を行
う。第１のＦＥＴが非飽和領域で動作している場合を例
に挙げる。ゲートバイアスをＶｇ１、ドレインバイアス
をＶｄ１，相互コンダクタンス係数をｂ１、閾値電圧を
ＶｔｈとするとＦＥＴ１のドレイン電流Ｉｄ１は
【０００４】
【数１】 Id1 = b1(Vg1-Vth)Vd1-0.5Vd1^2 （数１） で与えられる。ここで”^2"は２乗を示す。ＦＥＴ２が
理想的なソースフォロア、ゲート接地形増幅器として動
作したとする。ＦＥＴ２のゲート電圧をＶｇ２、ドレイ
ン電流をＩｄ２とすると
理想的なソースフォロア、ゲート接地形増幅器として動
作したとする。ＦＥＴ２のゲート電圧をＶｇ２、ドレイ
ン電流をＩｄ２とすると
【０００５】
【数２】 Id2 = Id1 （数２）
【０００６】
【数３】 Vg2-Vth = Vd1 （数３） が成立する。（数１,２,３）より
【０００７】
【数４】 Id2 = b1(Vg1-Vth)(Vg2-Vth)-0.5(Vg2-Vth)^2 （数４） となる。b1*Vg1*Vg2の項がダウンコンバータとして機能
する。（数４）にはVg1に関する３次以上の項は存在し
ない。即ち３次歪は存在しない。
する。（数４）にはVg1に関する３次以上の項は存在し
ない。即ち３次歪は存在しない。
【０００８】これにたいして現実のＦＥＴ２の動作を考
える。ＦＥＴ２が飽和動作しているとすると、
える。ＦＥＴ２が飽和動作しているとすると、
【０００９】
【数５】 Id2 = b2(Vg2-Vd1-Vth)^2 （数５） が成立する。これよりＶｄ１とローカル入力Ｖｇ２の間
には以下の関係が成立する。
には以下の関係が成立する。
【００１０】
【数６】 Vd1 = Vg2-Vth-SQRT(Id2/b2) （数６） 非理想動作の場合も（数２）は成立することと（数１）
より、
より、
【００１１】
【数７】 Id2 = b1(Vg1-Vth)(Vg2-Vth-SQRT(Id2/b2)) -0.5(Vg2-Vth-SQRT(Id2/b2))^2 （数７） が成立する。煩雑となるため詳しい式変形は省略する
が、項”-SQRT(Id2/b2)”の存在により（数７）にはＶ
ｇ１に関する３次、或いはそれ以上の高次項が発生す
る。
が、項”-SQRT(Id2/b2)”の存在により（数７）にはＶ
ｇ１に関する３次、或いはそれ以上の高次項が発生す
る。
【００１２】ここではカスケード回路の応用例として周
波数変換回路をあげたが、ＦＥＴ１が飽和動作をする増
幅器としての応用においても、周波数変換回路ほど顕著
ではないが、次式に示すように３次の項が発生する。
波数変換回路をあげたが、ＦＥＴ１が飽和動作をする増
幅器としての応用においても、周波数変換回路ほど顕著
ではないが、次式に示すように３次の項が発生する。
【００１３】
【数８】 Id2 = b1(Vg1-Vth)^2(1+lambda*(Vg2-Vth-SQRT(Id2/b2))) （数８） 従来のデュアルゲートＦＥＴではb1=b2である。耐圧向
上のために第２のＦＥＴのゲート長を長くしたものでは
b1>b2である。このようなデュアルゲートＦＥＴでは
（数７）に示すように３次歪の影響を大きく受けるとい
う問題点があった。本発明の目的は、３次歪の影響を低
減した低歪カスケード回路を提供することにある。
上のために第２のＦＥＴのゲート長を長くしたものでは
b1>b2である。このようなデュアルゲートＦＥＴでは
（数７）に示すように３次歪の影響を大きく受けるとい
う問題点があった。本発明の目的は、３次歪の影響を低
減した低歪カスケード回路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の低歪カスケード回路は、第１の電界効果形
トランジスタと第２の電界効果形トランジスタよりな
り、第１の電界効果形トランジスタのドレインと第２の
電界効果形トランジスタのソースを接続し、第１の電界
効果形トランジスタのゲート電極に第１の信号を入力
し、第２の電界効果形トランジスタのゲート電極に第２
の信号を入力し、第２の電界効果形トランジスタのドレ
インより信号を取り出す電子回路において、第２の電界
効果形トランジスタの電流駆動能力を第１の電界効果形
トランジスタの電流駆動能力に比べて大きくしたことを
特徴とする。機能的に表現すれば、上述のｂ２を大きく
し、ＦＥＴ２の動作を理想的なソ−スフォロア、ゲート
接地形増幅器の動作に近づけることにより達成される。
に、本発明の低歪カスケード回路は、第１の電界効果形
トランジスタと第２の電界効果形トランジスタよりな
り、第１の電界効果形トランジスタのドレインと第２の
電界効果形トランジスタのソースを接続し、第１の電界
効果形トランジスタのゲート電極に第１の信号を入力
し、第２の電界効果形トランジスタのゲート電極に第２
の信号を入力し、第２の電界効果形トランジスタのドレ
インより信号を取り出す電子回路において、第２の電界
効果形トランジスタの電流駆動能力を第１の電界効果形
トランジスタの電流駆動能力に比べて大きくしたことを
特徴とする。機能的に表現すれば、上述のｂ２を大きく
し、ＦＥＴ２の動作を理想的なソ−スフォロア、ゲート
接地形増幅器の動作に近づけることにより達成される。
【００１５】
【作用】ｂ２を大きくすることはＦＥＴ２の電流駆動能
力を高めることに他ならない。以下実施例において多く
の手段を用いてＦＥＴ２の電流駆動能力を高める方法を
述べる。
力を高めることに他ならない。以下実施例において多く
の手段を用いてＦＥＴ２の電流駆動能力を高める方法を
述べる。
【００１６】
【実施例】図１を用いて本発明の第１の実施例を説明す
る。これは先に述べてきたものを纏めたもので、カスコ
ード接続した２つのＦＥＴのうち上部のＦＥＴの相互コ
ンダクタンス係数ｂ２を下部のＦＥＴの相互コンダクタ
ンス係数ｂ１よりも大きくし、（数７）で示される３次
歪あるいは更なる高次歪の項を抑圧している。
る。これは先に述べてきたものを纏めたもので、カスコ
ード接続した２つのＦＥＴのうち上部のＦＥＴの相互コ
ンダクタンス係数ｂ２を下部のＦＥＴの相互コンダクタ
ンス係数ｂ１よりも大きくし、（数７）で示される３次
歪あるいは更なる高次歪の項を抑圧している。
【００１７】ｂ２＞ｂ１を具体的に実現するための手段
としてはＦＥＴ２のゲート幅をＦＥＴ１のゲート幅より
も広くする（図１（ｂ）参照）、ＦＥＴ２のゲート長を
ＦＥＴ１のゲート長よりも短くする（図１（ｃ）参
照）、などの方法が挙げられる。
としてはＦＥＴ２のゲート幅をＦＥＴ１のゲート幅より
も広くする（図１（ｂ）参照）、ＦＥＴ２のゲート長を
ＦＥＴ１のゲート長よりも短くする（図１（ｃ）参
照）、などの方法が挙げられる。
【００１８】図２を用いて本発明の第２の実施例を説明
する。本実施例はデュアルゲートＦＥＴに適用したもの
で２つのゲート長を異ならせてｂ２＞ｂ１を実現したも
のである。２つのＦＥＴを使用した第１の実施例に比
べ、集積化した場合の省チップ面積機能に優れている。
（ａ）はデバイスを上から見た図で（ｂ）はｌでの断面
図を示す。
する。本実施例はデュアルゲートＦＥＴに適用したもの
で２つのゲート長を異ならせてｂ２＞ｂ１を実現したも
のである。２つのＦＥＴを使用した第１の実施例に比
べ、集積化した場合の省チップ面積機能に優れている。
（ａ）はデバイスを上から見た図で（ｂ）はｌでの断面
図を示す。
【００１９】図３を用いて本発明の第３の実施例を説明
する。本実施例はＦＥＴ２をバイポーラトランジスタで
置き換えて電流駆動能力の改善を行い歪の低減を図った
ものである。
する。本実施例はＦＥＴ２をバイポーラトランジスタで
置き換えて電流駆動能力の改善を行い歪の低減を図った
ものである。
【００２０】図４を用いて本発明の第４の実施例を説明
する。本実施例はローカル入力をソースフォロアを介し
てＦＥＴ２に供給するもので信号源インピーダンスが高
い場合に発生する歪を抑圧している。ソースフォロアの
かわりにエミッタフォロアを用いても良い。
する。本実施例はローカル入力をソースフォロアを介し
てＦＥＴ２に供給するもので信号源インピーダンスが高
い場合に発生する歪を抑圧している。ソースフォロアの
かわりにエミッタフォロアを用いても良い。
【００２１】図５を用いて本発明の第５の実施例を説明
する。本実施例はＦＥＴ２のソース、ゲート間に帰還回
路を付加することでＦＥＴ２のソース側のインピーダン
スの低減を図ったものである。
する。本実施例はＦＥＴ２のソース、ゲート間に帰還回
路を付加することでＦＥＴ２のソース側のインピーダン
スの低減を図ったものである。
【００２２】図７を用いて本発明の第６の実施例を説明
する。本実施例は第１の実施例で示したカスケード接続
のＦＥＴをデュアルゲートＦＥＴで実現したものであ
る。ゲート幅がＷ１のＦＥＴ１と、ゲート幅がＷ２のＦ
ＥＴ２をカスケード接続する。ここでＷ１＞Ｗ２とす
る。ＦＥＴ１のドレインを構成する拡散層と、ＦＥＴ２
のソースを構成する拡散層を共通にすることで少ない面
積でカスケード回路を実現している。図７(ａ)は本実施
例のデバイスを上方から観測した図面であり、図７(ｂ)
は(ａ)の破線ｌにおける断面図である。
する。本実施例は第１の実施例で示したカスケード接続
のＦＥＴをデュアルゲートＦＥＴで実現したものであ
る。ゲート幅がＷ１のＦＥＴ１と、ゲート幅がＷ２のＦ
ＥＴ２をカスケード接続する。ここでＷ１＞Ｗ２とす
る。ＦＥＴ１のドレインを構成する拡散層と、ＦＥＴ２
のソースを構成する拡散層を共通にすることで少ない面
積でカスケード回路を実現している。図７(ａ)は本実施
例のデバイスを上方から観測した図面であり、図７(ｂ)
は(ａ)の破線ｌにおける断面図である。
【００２３】図８を用いて本発明の第７の実施例を説明
する。本実施例は第６の実施例で示したデュアルゲート
ＦＥＴに改良を加えたものである。第６の実施例では図
７に示した如く、ＦＥＴ１のドレインを構成する拡散層
と、ＦＥＴ２のソースを構成する拡散層をそれぞれの拡
散層の幅をＷ１，Ｗ２として接続している。この場合Ｗ
１とＷ２の差が顕著な場合、ＦＥＴの両端を流れる電流
経路と、中央を流れる電流経路の差が著しくなるという
問題が発生する。この問題を緩和するため、共通拡散層
を図８に示す如く台形状にしたのが本実施例である。
する。本実施例は第６の実施例で示したデュアルゲート
ＦＥＴに改良を加えたものである。第６の実施例では図
７に示した如く、ＦＥＴ１のドレインを構成する拡散層
と、ＦＥＴ２のソースを構成する拡散層をそれぞれの拡
散層の幅をＷ１，Ｗ２として接続している。この場合Ｗ
１とＷ２の差が顕著な場合、ＦＥＴの両端を流れる電流
経路と、中央を流れる電流経路の差が著しくなるという
問題が発生する。この問題を緩和するため、共通拡散層
を図８に示す如く台形状にしたのが本実施例である。
【００２４】図９を用いて本発明の第８の実施例を説明
する。本実施例は第６の実施例で示したデュアルゲート
ＦＥＴの共通拡散層を取り除き動作層を共通にした例で
ある。拡散層を削除することによりゲート電極を近づけ
ることが可能となり、第６の実施例のデバイスに比べて
小形化が図れるのが本実施例である。
する。本実施例は第６の実施例で示したデュアルゲート
ＦＥＴの共通拡散層を取り除き動作層を共通にした例で
ある。拡散層を削除することによりゲート電極を近づけ
ることが可能となり、第６の実施例のデバイスに比べて
小形化が図れるのが本実施例である。
【００２５】図１０を用いて本発明の第９の実施例を説
明する。本実施例はＦＥＴ１を複数のゲート幅の小さな
トランジスタの並列接続で構成したものである。拡散層
は第７の実施例と同様な構成を持つ。図１０はＦＥＴ１
を３つのＦＥＴの並列接続で構成した例である。ＦＥＴ
１のゲート幅Ｗ１は、Ｗ１＝Ｗ１１＋Ｗ１２＋Ｗ１３で
与えられる。このように複数のＦＥＴの並列接続でＦＥ
Ｔ１を構成することにより、Ｗ１とＷ２の差が著しい場
合の電流経路のムラを低減する。本実施例はＦＥＴ１が
３個のＦＥＴで構成される例で説明したが、個数が変化
しても同様の効果がある。
明する。本実施例はＦＥＴ１を複数のゲート幅の小さな
トランジスタの並列接続で構成したものである。拡散層
は第７の実施例と同様な構成を持つ。図１０はＦＥＴ１
を３つのＦＥＴの並列接続で構成した例である。ＦＥＴ
１のゲート幅Ｗ１は、Ｗ１＝Ｗ１１＋Ｗ１２＋Ｗ１３で
与えられる。このように複数のＦＥＴの並列接続でＦＥ
Ｔ１を構成することにより、Ｗ１とＷ２の差が著しい場
合の電流経路のムラを低減する。本実施例はＦＥＴ１が
３個のＦＥＴで構成される例で説明したが、個数が変化
しても同様の効果がある。
【００２６】図１１を用いて本発明の第９の実施例を説
明する。本実施例は第１０の実施例の拡散層の構造を第
８の実施例と同様にしたものである。ＦＥＴ１，２のゲ
ートが同じ動作層上に存在するのが特徴である。一般に
は動作層はソース、ドレイン電極を構成する拡散層より
も単位面積当りの抵抗が大きく電流経路の不均一による
影響を受けやすい。このためＦＥＴ１の並列化による改
善効果は大きくなる。
明する。本実施例は第１０の実施例の拡散層の構造を第
８の実施例と同様にしたものである。ＦＥＴ１，２のゲ
ートが同じ動作層上に存在するのが特徴である。一般に
は動作層はソース、ドレイン電極を構成する拡散層より
も単位面積当りの抵抗が大きく電流経路の不均一による
影響を受けやすい。このためＦＥＴ１の並列化による改
善効果は大きくなる。
【００２７】以上の説明はミキサ回路に対して行ったも
のであるがここで示した全ての実施例はローカル入力部
を交流的に接地することで低歪のカスケード増幅器とし
ても機能させることが出来る。
のであるがここで示した全ての実施例はローカル入力部
を交流的に接地することで低歪のカスケード増幅器とし
ても機能させることが出来る。
【００２８】
【発明の効果】本発明にはカスコード形あるいはデュア
ルゲート形の周波数変換回路の３次以上の歪特性を軽減
する効果がある。また低歪カスケード増幅器としても機
能させることが出来る。
ルゲート形の周波数変換回路の３次以上の歪特性を軽減
する効果がある。また低歪カスケード増幅器としても機
能させることが出来る。
【００２９】
【図１】本発明の第１の実施例。
【図２】本発明の第２の実施例。
【図３】本発明の第３の実施例。
【図４】本発明の第４の実施例。
【図５】本発明の第５の実施例。
【図６】従来のカスケード回路。
【図７】本発明の第６の実施例。
【図８】本発明の第７の実施例。
【図９】本発明の第８の実施例。
【図１０】本発明の第９の実施例。
【図１１】本発明の第１０の実施例。
【符号の説明】 １：ＦＥＴ１， ２：ＦＥＴ２， ３：ドレイン出力端
子、 ４：ローカル信号入力端子、 ５：ＲＦまたはＩ
Ｆ信号入力端子、６：バイポーラトランジスタ、７：ソ
ースフォロア用ＦＥＴ，８：ローカル信号入力端子、
９：帰還回路、ｂ１：ＦＥＴ１の相互コンダクタンス係
数、 ｂ２：ＦＥＴ２の相互コンダクタンス係数、 Ｗ
１：ＦＥＴ１のゲート幅、 Ｗ２：ＦＥＴ２のゲート
幅、 Ｌ１：ＦＥＴ１のゲート長、 Ｌ２：ＦＥＴ２の
ゲート長、 Ｄ１，Ｄ２：ドレイン拡散層、Ｇ１，Ｇ
２：ゲート電極、Ｓ１，Ｓ２：ソース拡散層、ＤＳ１：
デュアルゲートＦＥＴにおけるＦＥＴ１のドレイン拡散
層と、ＦＥＴ２のソース拡散層を共通化した拡散層、Ｏ
Ｐ１：動作層、Ｐ１：基板層
子、 ４：ローカル信号入力端子、 ５：ＲＦまたはＩ
Ｆ信号入力端子、６：バイポーラトランジスタ、７：ソ
ースフォロア用ＦＥＴ，８：ローカル信号入力端子、
９：帰還回路、ｂ１：ＦＥＴ１の相互コンダクタンス係
数、 ｂ２：ＦＥＴ２の相互コンダクタンス係数、 Ｗ
１：ＦＥＴ１のゲート幅、 Ｗ２：ＦＥＴ２のゲート
幅、 Ｌ１：ＦＥＴ１のゲート長、 Ｌ２：ＦＥＴ２の
ゲート長、 Ｄ１，Ｄ２：ドレイン拡散層、Ｇ１，Ｇ
２：ゲート電極、Ｓ１，Ｓ２：ソース拡散層、ＤＳ１：
デュアルゲートＦＥＴにおけるＦＥＴ１のドレイン拡散
層と、ＦＥＴ２のソース拡散層を共通化した拡散層、Ｏ
Ｐ１：動作層、Ｐ１：基板層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 草野 忠四郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (9)
- 【請求項１】第１の電界効果形トランジスタと第２の電
界効果形トランジスタよりなり、第１の電界効果形トラ
ンジスタのドレインと第２の電界効果形トランジスタの
ソースを接続し、第１の電界効果形トランジスタのゲー
ト電極に第１の信号を入力し、第２の電界効果形トラン
ジスタのゲート電極に第２の信号を入力し、第２の電界
効果形トランジスタのドレインより信号を取り出す電子
回路において、第２の電界効果形トランジスタの電流駆
動能力を第１の電界効果形トランジスタの電流駆動能力
に比べて大きくしたことを特徴とする低歪カスケード回
路。 - 【請求項２】請求項第１項に記載された低歪カスケード
回路において、前記第２の電界効果形トランジスタのゲ
ート幅を、前記第１の電界効果形トランジスタのゲート
幅に比べて広くすることを特徴とする低歪カスケード回
路。 - 【請求項３】請求項第１項に記載された低歪カスケード
回路において、前記第２の電界効果形トランジスタのゲ
ート長を、前記第１の電界効果形トランジスタのゲート
長に比べて短くすることを特徴とする低歪カスケード回
路。 - 【請求項４】請求項第３項に記載された低歪カスケード
回路において、前記第１、第２の電界効果形トランジス
タを同一動作層上に第１のゲート、第２のゲートを形成
することにより実現したゲート幅の異なるデュアルゲー
ト電界効果形トランジスタで構成したことを特徴とする
低歪カスケード回路。 - 【請求項５】請求項第１項に記載された低歪カスケード
回路において、前記第２の電界効果形トランジスタをバ
イポーラ形トランジスタに置き換え、ゲートに対してベ
ース、ソースに対してエミッタ、コレクタに対してドレ
インを対応させたことを特徴とする低歪カスケード回
路。 - 【請求項６】第１の電界効果形トランジスタと第２の電
界効果形トランジスタよりなり、第１の電界効果形トラ
ンジスタのドレインと第２の電界効果形トランジスタの
ソースを接続し、第１の電界効果形トランジスタのゲー
ト電極に第１の信号を入力し、第２の電界効果形トラン
ジスタのゲート電極に第２の信号を入力し、第２の電界
効果形トランジスタのドレインより信号を取り出す電子
回路において、第２の電界効果形トランジスタへの信号
供給をソースフォロア回路を介して行うことを特徴とす
る周波数変換回路および増幅器。 - 【請求項７】第１の電界効果形トランジスタと第２の電
界効果形トランジスタよりなり、第１の電界効果形トラ
ンジスタのドレインと第２の電界効果形トランジスタの
ソースを接続し、第１の電界効果形トランジスタのゲー
ト電極に第１の信号を入力し、第２の電界効果形トラン
ジスタのゲート電極に第２の信号を入力し、第２の電界
効果形トランジスタのドレインより信号を取り出す電子
回路において、第２の電界効果形トランジスタへのソー
スより第２の電界効果形トランジスタのゲートへ帰還を
かける帰還回路を設けたことを特徴とする周波数変換回
路および増幅器。 - 【請求項８】請求項第２項に記載された低歪カスケード
回路において、前記第１の電界効果形トランジスタのド
レインと、前記第２の電界効果形トランジスタのソース
を同一な拡散層で兼用したことを特徴とするデュアルゲ
ート形電界効果トランジスタからなる低歪カスケード回
路。 - 【請求項９】請求項第８項に記載されたデュアルゲート
形電界効果トランジスタからなる低歪カスケード回路に
おいて、前記第１の電界効果形トランジスタを複数のト
ランジスタの並列接続で構成したことを特徴とする低歪
カスケード回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5178793A JPH0738337A (ja) | 1993-07-20 | 1993-07-20 | 低歪カスケード回路 |
| US08/273,800 US5514992A (en) | 1993-07-20 | 1994-07-12 | Low-distortion cascode circuit |
| EP94110908A EP0635932A3 (en) | 1993-07-20 | 1994-07-13 | Low-distortion cascode circuit. |
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|---|---|---|---|
| JP5178793A JPH0738337A (ja) | 1993-07-20 | 1993-07-20 | 低歪カスケード回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH0738337A true JPH0738337A (ja) | 1995-02-07 |
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ID=16054748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5178793A Pending JPH0738337A (ja) | 1993-07-20 | 1993-07-20 | 低歪カスケード回路 |
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| US (1) | US5514992A (ja) |
| EP (1) | EP0635932A3 (ja) |
| JP (1) | JPH0738337A (ja) |
| KR (1) | KR960016115A (ja) |
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| US5514992A (en) | 1996-05-07 |
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