JPH02116095A - 電圧供給回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ１発明の概要 Ｃ０従来技術［第５図乃至第８図］ Ｄ１発明が解決しようとする問題点［第９図］Ｅ１問題
点を解決するための手段 Ｆ１作用 Ｇ、実施例［第１図乃至第４図］ Ｈ１発明の効果 （Ａ、産業上の利用分野） 本発明は電圧供給回路、特に例えば書込用電圧として用
いられる第１の電圧と例えば読み出し用、スタンバイ用
電圧として用いられる第２の電圧を制御信号により切換
えて出力する電圧供給回路に関する。

（Ｂ、発明の概要） 本発明は、上記の電圧供給回路において、徒らに大きな
電力消費をする回路を設けることなく第１の電圧のレベ
ル低下を伴わない出力を可能にするため、 制御信号を昇圧手段で昇圧した信号で第１の電圧出力用
のＭＯＳ）ランジスタを制御するようにしたものである
。

（Ｃ，従来技術）　［第５図乃至第８図］ＦＲＯＭ、Ｅ
ＦＲＯＭ等の不揮発性メモリは書込時にはメモリセルア
レイのワードラインに通常の電源電圧Ｖｃｃ（例えば５
ｖ）よりも高い電圧Ｖｐｐ（例えば１２ｖ）を印加しな
ければならない。従って、不揮発メモリにはｖｃＣとＶ
ＰＰとを受け、書込時にはＶＰＰを、それ以外のとき、
即ち、読み出し時、スタンバイ時にはｖｃｃを出力する
電圧供給回路が内蔵されているのが普通である。

第５図は電圧供給回路の第１の従来例を示すものであり
、この電圧供給回路は書込用電源電圧ＶＰＰを出力する
ときこれを昇圧手段（ＶＯＬＴＡＧＥ　　ＭＵＬＴＩＰ
ＬＩＥＲ）により昇圧し、ＭＯＳ）ランジスタＱａを介
して出力するようにしたもので、ｔｓｓｃｃ　　８４　
　ＤＩＧＥＳＴ１３８〜１３９頁　Ｗｉｌｌｉａｍ　　
Ｉｐ、ｅｔａ１２５６Ｋｂ　　ＣＭＯＳ　　ＥＰＲＯＭ
”　（特にその第２図）において紹介されている。電源
電圧ｖＰＰを昇圧するとＭＯＳトランジスタＱａのしき
い値電圧分のレベル低下を回避することができる。この
例では、昇圧により１２Ｖの電源電圧ｖｐＰから１７Ｖ
の電圧を書込用として得るようにしている。尚、読出用
電圧ＶＣＣはＭＯＳトランジスタＱｂを介して出力する
ようにしているが、そのＭＯＳ）ランジスタＱｂはゲー
トに受ける制御信号（書込を指令する信号ＰＧＭを反転
した信号）が電圧ＶＣＣと同じレベルである。従って、
しきい値電圧分のレベル低下があり出力電圧はＶＣＣ−
Ｖｔｈ　（ＭＯＳトランジスタＱｂのしきい値電圧）と
なる。

第６図は電圧供給回路の第２の従来例を示すものであり
、この電圧供給回路は書込を指令する信号ＰＧＭをｖｃ
ｃレベルからｖＰＰレベルにレベル変換してＭＯＳトラ
ンジスタＱａのゲートに印加するようにしたもので、ｌ
５ＳＣＣ８４ Ｄ　Ｉ　ＧＥＳＴ　　１４８〜１４９　　Ｓ、Ｔａｎａ
ｋａ、　ｅＬａｌ”Ａ　　ＰＲＯＧＲＡＭＡＢＬＥ　　
２５６ＢＣＭＯＳ　　ＥＰＲＯＭ　　Ｗｉｔｈ　　０ｎ
Ｃｈｉｐ　　Ｔｅ５ｔ　　Ｃ１ｒｃｕｉｔｓ　　（特に
その第５図）において紹介されている。尚、Ｑｃ、Ｑｄ
は信号ＰＧＭを反転するＣＭＯＳインバータを構成する
ＭＯＳトランジスタ、Ｑｅはトランスファーゲートを成
すＭＯＳトランジスタ、Ｑｆ、Ｑｇはレベル変換回路を
構成す偽ＣＭＯＳ）ランジスタ、Ｑｈはプルアップ用負
帰還ＭＯＳ）ランジスタである。この電圧供給回路はＭ
ＯＳトランジスタはＭＯＳ）ランジスタＱａに印加する
制御信号ＰＧＭをレベル変換回路によりＶＣＣレベルか
らｖＰＰレベルにレベル変換するので切換スピードを速
めることができる。しかし、電圧ｖＰＰについてもｖｃ
ＣについてもＭＯＳトランジスタＱａ、Ｑｂのしきい値
電圧分のレベル低下がある。

第７図に示す第３の従来例は、電圧ｖ　ｐｐ、　ｖ　ｃ
ｃを出力するＭＯＳトランジスタＱａ、Ｑｂをｎチャン
ネルＭＯＳトランジスタではなくＰチャンネルＭＯＳト
ランジスタにより構成することによりＭＯＳ）ランジス
タＱａ、Ｑｂによるしきい値分のレベル低下が生じない
よづにしたものであり、三菱電機技報ｖｏ１．５９．Ｎ
ｏ、３゜１９８５　豊本英晴、ｅｔａｌ　　”低消費電
力。

高速大容量１３８Ｋｂｉｔ　　ＣＭＯＳＥＰＲＯＭ”６
１〜６４員（特にその第４図）において紹介されている
。この電圧供給回路においては各ＭＯＳトランジスタＱ
ａ、Ｑｂ　（そして、゛ｉチャネルＭＯ３）ランジスタ
Ｑｂ’）をフリップフロップＦＦＩ、ＦＦ２により制御
している。

第８図は第４の従来例を示すもので、この電圧・供給回
路は第５図に示す電圧供給回路と同様に電源電圧■ＰＰ
を昇圧手段（チャージポンプ）により昇圧してＭＯＳト
ランジスタＱａを介して出力するようにしている。従っ
て、ＭＯＳ）ランジスタＱａのしきい値電圧分のレベル
低下を回避することができる。ちなみに、電圧ｖｃｃを
出力するＭＯＳトランジスタＱｂの制御信号を受けるゲ
ート側には読み出し時に動作する昇圧用チャージポンプ
ＣＰが設けられ、読み出し時においてＭＯＳトランジス
タＱｂのゲートに印加する制御信号のレベルを電源電圧
ＶＣＣよりもしきい値電圧以上高いレベルにすることに
より電圧ｖＣｃをしきい値電圧分のレベル低下を伴うこ
となく出力することができるようになフている。

（Ｄ、発明が解決しようとする問題点）［第９図］ ところで、第５図に示した電圧供給回路によれば、昇圧
手段により昇圧した電源電圧ＶＰＰ、制御信号をＭＯＳ
トランジスタＱａのドレイン、ソースに印加して書込用
電源電圧ＶＰＰを取り出すようにしているのでＭＯＳト
ランジスタＱａのレベル低下を伴わないで高い書込用電
源電圧ｖＰＰを得ることができるが、しかし、昇圧手段
、例えばチャージポンプには書込みの際に流れる負荷電
流（ワードラインを充電するに要する電流）がそのまま
流れることになるので、昇圧回路を大容量に、従って大
型につくらなければならない。そして、昇圧回路におけ
る消費電力が無視できない程大きくなる。このように、
第５図に示した電圧供給回路には昇圧回路が書込時にお
ける負荷電流の全部負担しなければならないという問題
があった。尚、読み出し用電源電圧ＶＣＣを出力するＭ
ＯＳトランジスタＱｂはドレインに電源電圧ＶＣＣを受
け、ゲートに受ける信号のレベルは電源電圧ＶＣＣと同
じレベルなので電圧ＶＣＣからＭＯＳ）ランジスタＱｂ
のしきい値分レベルダウンした電圧が出力される。即ち
、読み出し用電源電圧ＶＣＣについてはＭＯＳトランジ
スタのしきい値電圧分のレベル低下に対する配慮が為さ
れていない。

次に、第６図に示した電圧供給回路は、昇圧手段を内蔵
しておらず、電源電圧ｖＰＰに関してはＭＯＳトランジ
スタＱａのゲートに入力する制御信号ＰＧＭをＶＣＣレ
ヘルからＶＰＰレベルにレベル変換しているに過ぎない
。従って、受けた電源電圧ＶＰＰよりもＭＯＳトランジ
スタＱａのしきい値電圧分レベル低下した電圧が書込用
電源電圧として出力される。即ち、書込効率を高めるた
め外部からのプログラム電源をレベル低下させることな
くコントロールゲートに与えるための工夫は全く為され
ていない。電源電圧ＶＣＣについてもＭＯＳ）ランジス
タＱｂのしきい値電圧分のレベル低下がある。

次に、第７図に示した電圧供給回路によればＳ正の電源
電圧をＰチャンネルＭＯＳ）ランジスタＱａ、Ｑｂを用
いて堆り出すので、確かにｎチャンネルＭＯＳ）ランジ
スタを用いた場合におけるようなしきい値電圧分のレベ
ル低下が生じな、い。

しかし、この電圧供給回路にはノイズ等によってラッチ
アップが生じる虞れがあるという問題がある。この問題
について第９図に従りて説明する。

ＥＰＲＯＭの場合半導体基板としてＰ型の半導体基板が
使用されるのでＰチャンネルＭＯＳ）ランジスタＱａ、
Ｑｂはｎ型半導体ウェルに形成されることになる。従っ
て、ＭＯＳ）ランジスタＱａ、Ｑｂのバックゲートは電
位の高い方、即ちＶ　ｐｐ＠子に接続されることになり
、ＭＯＳ）ランジスタＱａ、Ｑｂは第９図に示すような
構成になる。同図において、ａはＰ型半導体基板、ｂは
該半導体基板ａの表面部に選択的に形成されたｎ型半導
体ウェルであり、この内部にＰチャンネルＭＯＳ）ラン
ジスタＱａ、Ｑｂが形成されてい＃シ フ、゛ところで、ＭＯＳトランジスタＱｂのソースは電
圧ＶＣＣを受けており、当然のことながら電圧ＶＰＰを
受けているウェルｂよりは電位が低いのが好適であるが
、ノイズや電源電圧の変動によってＭＯＳトランジスタ
Ｑｂのソースがウェルｂよりも高くなることも有り得る
。そして、若しＭＯＳ）ランジスタＱｂのソースがウェ
ルｂよりもｐｎ接合の順方向電圧（０，６〜０．７Ｖ）
以上電位が高くなった場合にはソース・ウェル間に構成
される接合ダイオードＤに大きな電流が流れることにな
る。すると、これをトリガーとして寄生トランジスタＱ
にそのトリガーとなった電流を増幅した電流が流れるこ
とになる。この寄生トランジスタＱというのは、ＭＯＳ
トランジスタＱｂのソースをエミッタとし、ウェルｂを
ベースとし、基板すをコレクタとするｐｎｐ）ラジスタ
で、エミッタであるＭＯＳトランジスタＱｂの電位がベ
ースであるウェルｂの電位よりも順方向電圧分以上高く
なると当然のことながらターンオンする。従って、Ｖｃ
ｃ＠子から寄生ｐｎｐトランジスタのコレクタにあたる
グランド（基板ａ）に電流が流れることになるのである
。このように、ラッチアップが生じる虞れがあるので、
直接外部ピンに接続されている電源どうしをウェルとそ
の内部の半導体領域との間のｐｎ接合のみを介して隔て
た構成を余儀なくされる第７図の電圧供給回路は好まし
いとはいえない。

第８図に示した電圧供給回路は、別々の２つのチャージ
ポンプを用いることによりｖＰＰについてもＶＣＣにつ
いてもＭＯＳ）ランジスタのしきい値分のレベル低下が
生じないようにしている。その点で優れているといえる
。しかし、ＶＰＰのレベル低下のためのチャージポンプ
は第５図に示す電圧供給回路の場合と同様に電圧供給回
路の書込時における負荷電流の全部を負担しなければな
らないという欠点を有している。尚、ＶＣＣのレベル低
下防止用のチャージポンプＣＰはスタンバイ時には動作
しないので、電圧供給回路から出力されるスタンバイ時
におけるｖｃｃにはレベル低下が生じている。従って、
スタンバイ状態が比較的長ぐつすきその状態から読み出
し状態に切換ったときにコントロール電圧の不足が過渡
的に生じることは避は得ない。

このように従来は電源電圧のＭＯＳ）ランク。

りのしきい値電圧分の低下を、動作の不安定や電流容量
の大きな昇圧回路の形成、消費電力の増大を伴うことな
く解消することができなかった。

本発明はこのような問題点を解決すべく為されたもので
あり、徒らに大きな電力消費をする回路を設けることな
く第１の電圧をレベル低下を伴わないで出力できるよう
にすることを目的とする。

（Ｅ、問題点を解決するための手段） 本発明電圧供給回路は上記問題点を解決するため、制御
信号を昇圧手段で昇圧した信号で第１の電圧出力用ＭＯ
Ｓトランジスタを制御するようにしたことを特徴とする
。

（Ｆ、作用） 本発明電圧供給回路によれば、ＭＯＳ）ランジスタを制
御する制御信号を昇圧手段によって昇圧するにとどまり
、昇圧手段には電圧供給回路の出力電流の負担がない。

従って、昇圧手段には制御信号しか流れず、昇圧手段は
出力電流が小さくて済む。依って、昇圧手段によって大
きな面積が占有されたり、昇圧手段によって大きな電力
が消費されたりする虞れがない。

（Ｇ、実施例）［第１図乃至第４図］ 以下、本発明電圧供給回路を図示実施例に従って詳細に
説明する。

第１図は本発明電圧供給回路の一つの実施例を示す回路
図である。

同図において、Ｑｌはゲート電極にＶＣＣを受けるトラ
ンスファゲートを成すＭＯＳトランジスタ、Ｑ２はげ一
ト電極にｖｐＰを受けるトランスファゲートを成すＭＯ
Ｓ）ランジスタであり、書込を指令する信号ＰＧＭを反
転した信号がインバータＩＮＶによって反転されたうえ
で２段のトランスファーゲートＱｌ、Ｑ２を介してＭＯ
ＳトランジスタＱａのゲート及びＭＯＳ）ランジスタＱ
ｂのゲートに印加されるようになっている。

ＭＯＳトランジスタＱａはｎチャンネルのＭＯＳトラン
ジスタで、ＶＰＰ端子と電圧供給回路の出・力端子との
間に接続されている。ＭＯＳ）ランジスタＱｂはＰチャ
ンネルのＭＯＳトランジスタで、電源Ｖ　ｃｃ６１ｍ子
と電圧供給回路の出力端子との間に接続されている。

Ｑ、、Ｑ、及びＣはチャージポンプを構成するＭＯＳト
ランジスタ及び容量素子であり、これ等により構成され
たチャージポンプは書込時に昇圧用ノハルスφヲ受け−
（ｖｐ、＋ｖｔｈ　（ｖｔｈ　：Ｑａのしきい値電圧）
以上の電圧（Ｖ　ｐｐが１２Ｖの場合例えば１５Ｖ程度
）を出力する。書込時以外のときはパルスφを受けない
ので昇圧不能である。

この回路の動作を説明する。スタンバイ時及び読み出し
時にはインバータＩＮＶに人力された制御信号は「ハイ
」になり、インバータＩＮＶの出力は「ロウ」になる。

そして、このインバータＩＮＶの出力信号はトランスフ
ァゲートＱＩ、Ｑ２経出でＭＯＳ）ランジスタＱａ％Ｑ
ｂのゲートに印加されるので、ＭＯＳトランジスタＱ　
ａ　ｓＱｂのゲートレベルは「ロウ」レベルになる。

従って、ｎチャンネルＭＯＳトランジスタであるＭＯＳ
）ランジスタＱａはカットオフし、ＰチャンネルＭＯＳ
トランジスタであるＭＯＳトランジスタＱｂがオンし、
該ＭＯＳトランジスタＱｂがソースに受けている電源電
圧ｖｃｃがそのまま出力される。即ち、読み出し時及び
スタンバイ時には電圧供給回路から電源電圧Ｖｃｃがレ
ベル低下することなくそのまま出力される。

次に、書込時にはインバータＩＮＶに入力された信号が
「ロウ」になり、インバータＩＮＶによって反転されて
「ハイ」になりトランスファゲートＱ１．Ｑ２を通って
ＭＯＳトランジスタＱａ、Ｑｂのゲートに入力される。

ところで、単に制御信号が入力されたにすぎない場合に
は、ＭＯＳ）ランジスタＱａ、ＱｂのゲートレベルがＶ
ｃｃ　　Ｖ　ｔ　ｈ　（Ｑ　Ｉのしきい値電圧）になり
、ＭＯＳトランジスタＱｂがオフし、ＭＯＳトランジス
タＱａがオンするに過ぎない。従って、電圧供給回路か
らはＭＯＳ）ランジスタＱａによりＶｃｃ−２Ｖｔｈの
電圧しか出力されないことになる。しかし、書込時には
チャージポンプにパルスφが人力されるのでチャージポ
ンプの働きによりＭＯＳトランジスタＱａのゲートレベ
ルがｖＰＰ＋Ｖｔｈ以上（例えば１５ｖ）に高められる
。

従って、電圧供給回路からはＭＯＳ）ランジスタＱａに
より書込用電圧ＶＰＰがレベル低下することなく出力さ
れるのである。

即ち、本電圧供給回路によれば、読み出し時及びスタン
バイ時にはＰチャンネルのＭＯＳトランジスタＱｂによ
って電圧ｖｃｃがそのまま出力され、書込時にはチャー
ジポンプによってＭＯＳトランジスタＱａのゲートレベ
ルをｖＰＰ＋ｖｔｈ以上に高めてしきい値電圧分のレベ
ル低下を補償するのでやはり電圧ＶＰＰがレベル低下を
伴うことなくそのまま出力される。

しかも１本電圧供給回路においては昇圧手段であるチャ
ージポンプはＭＯＳトランジスタＱａのゲートレベルに
印加される制御信号を昇圧するのみであり、ゲートの制
御に必要な電流のみを出力すれば良く、書込時における
電圧供給回路の出力電流そのものは単にＭＯＳ）ランジ
スタＱａを流れるに過ぎずチャージポンプを流れること
はない。従って、チャージポンプの電流容量は大きくし
なくて済み、チャージポンプが大型になったり、チャー
ジポンプによって消費電力が徒らに増大したりすること
もない。また、ＶＣＣをＰチャンネルのＭＯＳトランジ
スタを通じて出力することによりレベル低下が生じない
ようにしているのでＶＣＣのレベル低下のための昇圧手
段を設ける必要がない。そして、ＭＯＳ）ランジスタＱ
ｂはｎ型ウェルに形成され、ＭＯＳトランジスタＱａは
ウェル外に形成され、ｖＰＰ端子・ＶＣＣ端子間、ＶＣ
Ｃ端子・グランド間にラッチアップによる大電流が流れ
る虞れはない。

第２図は本発明電圧供給回路の第２の実施例を示すもの
である。この電圧供給回路はＭＯＳトランジスタＱａ、
Ｑｂの入力端にレベルを変換するレベル変換回路を設け
、　ＩＩＪ御信号ＰＧＭのレベルをＶＣＣレベルからＶ
ＰＰレベルにレベル変換してＭＯＳ）ランジスタＱａ、
Ｑｂのゲートに印加するようにしたものである。ＬＳＣ
はレベル変換回路で、ＣＭＯＳインバータと負帰還用Ｐ
チャンネルＭＯＳトランジスタとからなる。この第２の
実施例は該レベル変換回路を有してる以外の点では第１
の実施例と全く同じである。

このようなレベル変換回路ＬＳＣがあると、スタンバイ
あるいは読み出しの状態から書き込みの状態に切換ねる
とき、即ち、インバータＩＮＶの入力が「ハイ」からｒ
ロウ」に切換わったときＭＯＳ）ランジスタＱａ（モし
てＱｂ）のゲート１／＜　）ＬｔはＶ　ｃｃ−Ｖ　ｔ　
ｈ　テはなくｖ、Ｐ−ｖｔｈまで立ち上る。そして、そ
のｖ、、−ｖｔｈからＶＰＰ＋Ｖｔｈ以上の値までのレ
ベルアップがチャージポンプによって為されることにな
り、ＭＯＳ）ランジスタＱａのソー′スからｖｐＰが出
力される状態になるまでに要する時間が短縮されること
になる。即ち、スピードアップを図ることができる。

その点で第１の実施例のものより優れている。

第３図は本発明電圧供給回路の第３の実施例を示すもの
で、この電圧供給回路はｖＰＰがｖｃｃよりも低くなっ
ても支障を来たさないようにするために、ＭＯＳ）ラン
ジスタＱｂとｖｃＣ端子との間にＭＯＳトランジスタＱ
ｃを設け、Ｖ　ｐｐｈ＜Ｖ　ｃｃよりも低くなる可能性
のあるときＭＯＳトランジスタＱｃをオフ状態にできる
ようにするものである。

即ち、不揮発性メモリのメモリセルのしきい値電圧ｖｔ
ｈを調べたいときはワードラインＷＬに与える書込用電
圧を３ｖ程度から例えばＯ，ＳＶずつ上昇させてゆきビ
ットラインからセンスアンプ及びバッファアンプを介し
て読み出したデータ信号がどの電圧のとき（書込用電圧
がどの値のとき）に切り換ったかを調べる。そして、ワ
ードラインＷＬに対して書込用電圧はＶＰＰ端子から電
圧供給回路及びアドレスデコーダＡＤＣ（の特にバッフ
ァ回路）を介して与えるので、しきい値電圧ｖｔｈを測
定できるようにしたい場合には電源電圧ｖｐＰを３ｖか
６１０ｖ程度まで変化させる必要がある。従って、電源
電圧ＶＰＰがＶＣＣよりも低い状態になるときがある。

ところで、第１図、第２図に示す回路の場合には若しそ
のような状態になるとｖｃｃ端子からＭＯＳトランジス
タＱｂ及びＭＯＳ）ランジスタＱａを通じてｖＰＰ端子
へ大きな電流が流れてしまうことになる。そこで、第３
図の電圧供給回路においてはそのようなテストを行うと
きにＭＯＳトランジスタＱｂに電流が流れないようにす
るためＭＯＳトランジスタＱｂとＶ　ｃｃｆｆｉＡ子と
の間にＭＯＳ）ランジスタＱｃを設け、その電流をカッ
トできるようにするものである。

尚、上記各実施例ではチャージポンプは１段しかない。

そして、１段しかなくてもｖｐｐ＋α（Ｖφ−Ｖ　ｔ　
ｈ　［ＶＲＯ−ＶＰＰ］　）　ニ！テは昇圧できるから
相当のレベル低下防止効果は得られるが、より確実で充
分なレベル低下防止効果を得る場合には第４図に示すよ
うに２段のチャージポンプを用いれば良い。

（Ｈ，発明の効果） 以上に述べたように、本発明電圧供給回路は、第１の電
圧と第２の電圧を制御信号により切換えて出力する電圧
供給回路において、制御信号を昇圧手段により昇圧した
電圧によりスイッチングされるＭＯＳ）ランジスタを介
して第１の電圧を出力するようにしてなることを特徴と
するものである。

従って、本発明電圧供給回路によれば、ＭＯＳ）ランジ
スタを制御する制ｍ信号を昇圧平膜によって昇圧するに
とどまり、昇圧手段には電圧供給回路の出力電流の負担
がない。従って、昇圧手段によってＭＯＳトランジスタ
のしきい値電圧分のレベル低下を補償するも昇圧手段に
は制御信号しか流れず、昇圧手段に流れる電流が小さく
て済む。依って、昇圧手段によって大きな面積が占有さ
れたり、昇圧手段によって大きな電力が消費されたりす
る虞れがない。

【図面の簡単な説明】

第１図は本発明電圧供給回路の第１の実施例を示す回路
図、第２図は本発明電圧供給回路の第２の実施例を示す
回路図、第３図は本発明電圧供給回路の第３の実施例を
示す回路図、第４図は昇圧手段として用いるチャージポ
ンプの別の例を示す回路図、第５図乃至第８図は第１乃
至第４の従来例を示す回路図、第９図は第３の従来例の
問題点を示す断面図である。 符号の説明 ＶＰＰ・・・第１の電圧、 ＶＣＣ・・・第２の電圧、 ＰＧＭ・・・制御信号、 Ｑａ・・・第１の電圧を出力するＭＯＳトランジスタ、 Ｑ３　、Ｑ４　、Ｃ・・・昇圧手段（チャージポンプ）
、 ＬＳＣ・・・レベル変換回路。 第４の従来例の回路図 第８図 第３の従来例の間理点を示す断面図 第９図

Claims (3)

【特許請求の範囲】
1. （１）第１の電圧と第２の電圧を制御信号により切換え
   て出力する電圧供給回路において、第１の電圧を、制御
   信号を昇圧手段により昇圧した電圧によりスイッチング
   されるＭＯＳトランジスタを介して出力するようにして
   なることを特徴とする電圧供給回路
2. （２）昇圧手段がチャージポンプにより構成されてなる
   ことを特徴とする請求項（１）に記載の電圧供給回路
3. （３）昇圧手段により昇圧される制御信号を第１の電圧
   に近いレベルに変換するレベル変換手段を有することを
   特徴とする請求項（１）に記載の電圧供給回路