JPH05189984A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05189984A JPH05189984A JP467892A JP467892A JPH05189984A JP H05189984 A JPH05189984 A JP H05189984A JP 467892 A JP467892 A JP 467892A JP 467892 A JP467892 A JP 467892A JP H05189984 A JPH05189984 A JP H05189984A
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Abstract
(57)【要約】
【目的】 本発明は電気的に書き換えや一括消去が可能
な不揮発性半導体記憶装置に関し、消去前の書き込みを
短時間で行なうことを目的とする。 【構成】 アドレスバッファ１１及びデコーダ１２は、
データ消去前の全トランジスタセルへの所定値のデータ
書き込み時に、４本すべてのビット線（又はワード線）
を２本同時に選択する。すなわち、パワーセーブ信号Ｐ
Ｄを“Ｌ”、信号ＸＥＲＮＳを“Ｌ”とし、アドレスＮ
及びＭが夫々“Ｈ”のときに，が“Ｈ”となり、こ
れらに接続されたビット線（又はワード線）が同時に選
択される。
な不揮発性半導体記憶装置に関し、消去前の書き込みを
短時間で行なうことを目的とする。 【構成】 アドレスバッファ１１及びデコーダ１２は、
データ消去前の全トランジスタセルへの所定値のデータ
書き込み時に、４本すべてのビット線（又はワード線）
を２本同時に選択する。すなわち、パワーセーブ信号Ｐ
Ｄを“Ｌ”、信号ＸＥＲＮＳを“Ｌ”とし、アドレスＮ
及びＭが夫々“Ｈ”のときに，が“Ｈ”となり、こ
れらに接続されたビット線（又はワード線）が同時に選
択される。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に係り、特に電気的に書き換えや一括消去が可能な不揮
発性半導体記憶装置に関する。
に係り、特に電気的に書き換えや一括消去が可能な不揮
発性半導体記憶装置に関する。
【０００２】電気的に書き換えが可能な不揮発性半導体
記憶装置として、ＥＥＰＲＯＭ（Electrically Erasabl
e Programable Read Only Memory) や一括で多数のセル
情報を消去する構成のフラッシュメモリが知られてい
る。この不揮発性半導体記憶装置は例えば図４に示す如
き全体構成とされている。同図中、複数個のトランジス
タセルからなるセルブロックが７１1 〜７１N で示す如
くＮ個（例えば８個）並列に配設されており、各々のセ
ルブロック７１1 〜７１N にはビット選択回路７２1 〜
７２N とセンスアンプ及びライトバッファ７３1 〜７３
N が別々に設けられている。
記憶装置として、ＥＥＰＲＯＭ（Electrically Erasabl
e Programable Read Only Memory) や一括で多数のセル
情報を消去する構成のフラッシュメモリが知られてい
る。この不揮発性半導体記憶装置は例えば図４に示す如
き全体構成とされている。同図中、複数個のトランジス
タセルからなるセルブロックが７１1 〜７１N で示す如
くＮ個（例えば８個）並列に配設されており、各々のセ
ルブロック７１1 〜７１N にはビット選択回路７２1 〜
７２N とセンスアンプ及びライトバッファ７３1 〜７３
N が別々に設けられている。
【０００３】また、セルブロック７１1 〜７１N には共
通にロウアドレスバッファ７４よりロウデコーダ７５を
通して得られたロウアドレス信号が供給される。ビット
選択回路７２1 〜７２N には共通にコラムアドレスバッ
ファ７６よりコラムアドレスデコーダ７７を通して得ら
れたコラムアドレス信号が供給される。更に、セルブロ
ック７１1 〜７１N の各トランジスタセルのソース電極
にはソース電源回路７８からの電圧ＶS が共通に印加さ
れる。
通にロウアドレスバッファ７４よりロウデコーダ７５を
通して得られたロウアドレス信号が供給される。ビット
選択回路７２1 〜７２N には共通にコラムアドレスバッ
ファ７６よりコラムアドレスデコーダ７７を通して得ら
れたコラムアドレス信号が供給される。更に、セルブロ
ック７１1 〜７１N の各トランジスタセルのソース電極
にはソース電源回路７８からの電圧ＶS が共通に印加さ
れる。
【０００４】図５は不揮発性半導体記憶装置の一つのセ
ルブロック７１とその周辺の回路部を示す。同図中、図
４と同一構成部分には同一符号を付し、その説明を省略
する。図５において、ビット選択回路７２はＮチャンネ
ルＭＯＳ型電界効果トランジスタＱ1 〜Ｑn からなり、
各々のトランジスタＱ1 〜Ｑn のゲートにはコラムデコ
ーダ７７からのコラムアドレス信号Ｙ1 〜Ｙn が印加さ
れる。
ルブロック７１とその周辺の回路部を示す。同図中、図
４と同一構成部分には同一符号を付し、その説明を省略
する。図５において、ビット選択回路７２はＮチャンネ
ルＭＯＳ型電界効果トランジスタＱ1 〜Ｑn からなり、
各々のトランジスタＱ1 〜Ｑn のゲートにはコラムデコ
ーダ７７からのコラムアドレス信号Ｙ1 〜Ｙn が印加さ
れる。
【０００５】また、１つのセルブロック７１はフローテ
ィングゲート及びコントロールゲートを有する全部でｎ
×ｎ個の電界効果トランジスタＱ11〜Ｑnnからなり、行
方向に配列されたｎ個のトランジスタＱi1〜Ｑin（ただ
し、ｉ＝１，２…，ｎ）の各ゲートにはロウデコーダ７
５からのロウアドレス信号Ｘi がワード線を介して印加
される。
ィングゲート及びコントロールゲートを有する全部でｎ
×ｎ個の電界効果トランジスタＱ11〜Ｑnnからなり、行
方向に配列されたｎ個のトランジスタＱi1〜Ｑin（ただ
し、ｉ＝１，２…，ｎ）の各ゲートにはロウデコーダ７
５からのロウアドレス信号Ｘi がワード線を介して印加
される。
【０００６】また、列方向に配列されたｎ個のトランジ
スタＱ1i〜Ｑniの各ドレインは、ビット線を介してビッ
ト選択回路７２内のトランジスタＱi のドレインに接続
されている。更にトランジスタＱ11〜Ｑnnの各ソースに
はソース電源回路７８からの電圧が印加される。また、
センスアンプ７３ａ、ライトバック７３ｂはトランジス
タＱ1 〜Ｑn の各ソースに共通接続されている。
スタＱ1i〜Ｑniの各ドレインは、ビット線を介してビッ
ト選択回路７２内のトランジスタＱi のドレインに接続
されている。更にトランジスタＱ11〜Ｑnnの各ソースに
はソース電源回路７８からの電圧が印加される。また、
センスアンプ７３ａ、ライトバック７３ｂはトランジス
タＱ1 〜Ｑn の各ソースに共通接続されている。
【０００７】このような半導体記憶装置において、書き
込み時にはロウアドレスＸi とコラムアドレスＹj を選
択することにより、セルブロック７１1 〜７１N の各１
個のトランジスタＱijにライトバッファ７３からのデー
タが書き込まれる。すなわち、書き込みはロウアドレス
信号及びコラムアドレス信号で指定された各セルブロッ
ク７１1 〜７１N について１ビット、全部でＮビット同
時に行なわれる。一方、データの消去は全セルブロック
７１1 〜７１N のすべてのトランジスタについて一括し
て行なわれる。
込み時にはロウアドレスＸi とコラムアドレスＹj を選
択することにより、セルブロック７１1 〜７１N の各１
個のトランジスタＱijにライトバッファ７３からのデー
タが書き込まれる。すなわち、書き込みはロウアドレス
信号及びコラムアドレス信号で指定された各セルブロッ
ク７１1 〜７１N について１ビット、全部でＮビット同
時に行なわれる。一方、データの消去は全セルブロック
７１1 〜７１N のすべてのトランジスタについて一括し
て行なわれる。
【０００８】上記の一括消去型不揮発性半導体記憶装置
（フラッシュメモリ）の消去時には、メモリセルとなる
ＭＯＳＦＥＴがディプリーション化してしまう、いわゆ
る過剰消去を防止する意味で消去前に一旦、所定値のデ
ータを全セルブロック７１ 1 〜７１N のすべてのトラン
ジスタについて書き込む必要があり、この書き込みをで
きるだけ短時間で行なうことが必要とされる。
（フラッシュメモリ）の消去時には、メモリセルとなる
ＭＯＳＦＥＴがディプリーション化してしまう、いわゆ
る過剰消去を防止する意味で消去前に一旦、所定値のデ
ータを全セルブロック７１ 1 〜７１N のすべてのトラン
ジスタについて書き込む必要があり、この書き込みをで
きるだけ短時間で行なうことが必要とされる。
【０００９】
【従来の技術】図４に示される不揮発性半導体記憶装置
の各々のセルブロック７１1 〜７１N は前記したように
ｎ×ｎ個のトランジスタＱ11〜Ｑnnからなり、それらは
ｎ×ｎ個のトランジスタセルを構成している。このトラ
ンジスタセル１個の構造は図６に示す如く、Ｐ型基板８
１にＮ型拡散領域８２及び８３が或る間隔をおいて形成
され、またフローティングゲート（ＦＧ）８４とコント
ロールゲート（ＣＧ）８５がＰ型基板８１の上方に形成
され、更にこれらが酸化膜８６で被覆形成された構造で
ある。また、Ｎ型拡散領域８２，８３にはソース電極８
７及びドレイン電極８９が接続され、コントロールゲー
ト８５にはゲート電極８８が接続されている。
の各々のセルブロック７１1 〜７１N は前記したように
ｎ×ｎ個のトランジスタＱ11〜Ｑnnからなり、それらは
ｎ×ｎ個のトランジスタセルを構成している。このトラ
ンジスタセル１個の構造は図６に示す如く、Ｐ型基板８
１にＮ型拡散領域８２及び８３が或る間隔をおいて形成
され、またフローティングゲート（ＦＧ）８４とコント
ロールゲート（ＣＧ）８５がＰ型基板８１の上方に形成
され、更にこれらが酸化膜８６で被覆形成された構造で
ある。また、Ｎ型拡散領域８２，８３にはソース電極８
７及びドレイン電極８９が接続され、コントロールゲー
ト８５にはゲート電極８８が接続されている。
【００１０】このトランジスタセルに対して消去を行な
う（“１”を書き込む）には、ソース電極８７に高電圧
を印加し、かつ、ゲート電極８８にゼロＶを印加すると
共にドレイン電極８９をオープンとしてフローティング
ゲート８４に蓄積されている電子を引き抜くことで行な
う。
う（“１”を書き込む）には、ソース電極８７に高電圧
を印加し、かつ、ゲート電極８８にゼロＶを印加すると
共にドレイン電極８９をオープンとしてフローティング
ゲート８４に蓄積されている電子を引き抜くことで行な
う。
【００１１】ここで、上記のトランジスタセルに“０”
が書き込まれている場合、すなわちフローティングゲー
ト８４に電子が蓄積されている場合には、図７にＩで示
す如くセルのしきい値が低下していき、消去時間Ｔでデ
ータ“１”判定しきい値レベル以下となり、消去が完了
する。
が書き込まれている場合、すなわちフローティングゲー
ト８４に電子が蓄積されている場合には、図７にＩで示
す如くセルのしきい値が低下していき、消去時間Ｔでデ
ータ“１”判定しきい値レベル以下となり、消去が完了
する。
【００１２】これに対し、上記のトランジスタセルに
“１”が書き込まれている場合、すなわちフローティン
グゲート８４に電子が蓄積されていない場合には、もと
もとしきい値レベルが低いために、上記の消去によって
図７にIIで示す如くセルのしきい値が低下していくこと
により、前記消去時間Ｔよりも短時間でしきい値レベル
が“０”となる。従って、“１”が書き込まれているト
ランジスタセルは上記の消去によって電子が引き抜かれ
過ぎ、ノーマリ−オン状態となってしまう。
“１”が書き込まれている場合、すなわちフローティン
グゲート８４に電子が蓄積されていない場合には、もと
もとしきい値レベルが低いために、上記の消去によって
図７にIIで示す如くセルのしきい値が低下していくこと
により、前記消去時間Ｔよりも短時間でしきい値レベル
が“０”となる。従って、“１”が書き込まれているト
ランジスタセルは上記の消去によって電子が引き抜かれ
過ぎ、ノーマリ−オン状態となってしまう。
【００１３】このような過剰消去を防止するため、一括
消去の際には消去前にすべてのセルブロック７１1 〜７
１N のトランジスタセルにデータ“０”を書き込む必要
がある。このデータ“０”の書き込みは、トランジスタ
セルに書き込まれているデータの値を判別することな
く、すべてのトランジスタセルについて行なわれる。す
なわち、図６に示すトランジスタセルのソース電極８７
へのソース電圧ＶS を０Ｖとし、ゲート電極８８へのゲ
ート電圧Ｖg を高電圧とし、更にドレイン電極８９への
ドレイン電圧ＶD を高電圧とすることにより、このとき
のソース・ドレイン間の高電圧印加によって生じた高エ
ネルギーの電子が酸化膜８６を通してフローティングゲ
ート８４に到達して蓄積される。このようにして、トラ
ンジスタセルにデータ“０”が書き込まれる。
消去の際には消去前にすべてのセルブロック７１1 〜７
１N のトランジスタセルにデータ“０”を書き込む必要
がある。このデータ“０”の書き込みは、トランジスタ
セルに書き込まれているデータの値を判別することな
く、すべてのトランジスタセルについて行なわれる。す
なわち、図６に示すトランジスタセルのソース電極８７
へのソース電圧ＶS を０Ｖとし、ゲート電極８８へのゲ
ート電圧Ｖg を高電圧とし、更にドレイン電極８９への
ドレイン電圧ＶD を高電圧とすることにより、このとき
のソース・ドレイン間の高電圧印加によって生じた高エ
ネルギーの電子が酸化膜８６を通してフローティングゲ
ート８４に到達して蓄積される。このようにして、トラ
ンジスタセルにデータ“０”が書き込まれる。
【００１４】
【発明が解決しようとする課題】しかるに、従来は上記
の消去前の書き込みは前記した通常のデータ“０”の書
き込み時と同様に各セルブロック７１1 〜７１N の夫々
について１ビットずつ順番に行なっているために、Ｎ＝
８の場合、１メガビットメモリの全ビット書き込みに約
１．２秒程度必要となる。これに対し、一括消去に要す
る時間が約１秒であることを考えると、データ消去時間
全体に対する書き込み時間が長く、消去が効率的に行な
えないという問題がある。
の消去前の書き込みは前記した通常のデータ“０”の書
き込み時と同様に各セルブロック７１1 〜７１N の夫々
について１ビットずつ順番に行なっているために、Ｎ＝
８の場合、１メガビットメモリの全ビット書き込みに約
１．２秒程度必要となる。これに対し、一括消去に要す
る時間が約１秒であることを考えると、データ消去時間
全体に対する書き込み時間が長く、消去が効率的に行な
えないという問題がある。
【００１５】本発明は上記の点に鑑みなされたもので、
消去前の書き込みを短時間で行ない得る不揮発性半導体
記憶装置を提供することを目的とする。
消去前の書き込みを短時間で行ない得る不揮発性半導体
記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】請求項１記載の発明で
は、データ消去前の全トランジスタセルへの所定値のデ
ータ書き込み時に、すべてのビット線及びすべてのワー
ド線のうち少なくとも一方の線を複数本同時に選択する
多重選択回路を有する。
は、データ消去前の全トランジスタセルへの所定値のデ
ータ書き込み時に、すべてのビット線及びすべてのワー
ド線のうち少なくとも一方の線を複数本同時に選択する
多重選択回路を有する。
【００１７】請求項２記載の発明では、アドレス信号が
共通に入力される複数の分割セルブロックと、複数の分
割セルブロックの各々に対応して設けられ、動作時に対
応する分割セルブロックにデータを書き込む複数の書き
込み回路と、データ消去前の全トランジスタセルへの所
定値のデータ書き込み時は複数の書き込み回路すべてを
夫々動作状態とする書き込み制御回路を設けたものであ
る。
共通に入力される複数の分割セルブロックと、複数の分
割セルブロックの各々に対応して設けられ、動作時に対
応する分割セルブロックにデータを書き込む複数の書き
込み回路と、データ消去前の全トランジスタセルへの所
定値のデータ書き込み時は複数の書き込み回路すべてを
夫々動作状態とする書き込み制御回路を設けたものであ
る。
【００１８】請求項３記載の発明では、スペアセルブロ
ックとスペア用書き込み回路とを請求項２記載の発明に
更に付加すると共に、前記書き込み制御回路を、不良ト
ランジスタセルに接続されたビット線の各トランジスタ
セルへの書き込みを禁止し、前記スペア用書き込み回路
を動作状態としてスペアセルブロック内のトランジスタ
セルに書き込みを行なうよう制御する。
ックとスペア用書き込み回路とを請求項２記載の発明に
更に付加すると共に、前記書き込み制御回路を、不良ト
ランジスタセルに接続されたビット線の各トランジスタ
セルへの書き込みを禁止し、前記スペア用書き込み回路
を動作状態としてスペアセルブロック内のトランジスタ
セルに書き込みを行なうよう制御する。
【００１９】
【作用】請求項１記載の発明では、消去前の書き込み時
には、多重選択された複数本のビット線又はワード線に
接続された複数値のトランジスタセルに夫々所定値のデ
ータを同時に書き込むことができる。
には、多重選択された複数本のビット線又はワード線に
接続された複数値のトランジスタセルに夫々所定値のデ
ータを同時に書き込むことができる。
【００２０】請求項２記載の発明では、消去前の書き込
み時には複数の分割セルブロックの各ビット線が同時に
選択されるため、複数のトランジスタセルへの所定値の
データ書き込みが同時にできる。更に請求項３記載の発
明では、不良トランジスタセルへの書き込みが禁止さ
れ、不良トランジスタセルの代りにスペアセルブロック
内のトランジスタセルにデータを書き込むことができ
る。
み時には複数の分割セルブロックの各ビット線が同時に
選択されるため、複数のトランジスタセルへの所定値の
データ書き込みが同時にできる。更に請求項３記載の発
明では、不良トランジスタセルへの書き込みが禁止さ
れ、不良トランジスタセルの代りにスペアセルブロック
内のトランジスタセルにデータを書き込むことができ
る。
【００２１】
【実施例】図１は本発明の第１実施例の回路図を示す。
同図中、１１はアドレスバッファ、１２はデコーダであ
る。デコーダ１２は前記したロウデコーダ７５又はコラ
ムデコーダ７７であり、同様にアドレスバッファ１１は
前記したロウアドレスバッファ７４又はコラムアドレス
バッファ７６に相当する。ここでは、説明の簡単のた
め、選択するワード線（又はビット線）は４本とする。
同図中、１１はアドレスバッファ、１２はデコーダであ
る。デコーダ１２は前記したロウデコーダ７５又はコラ
ムデコーダ７７であり、同様にアドレスバッファ１１は
前記したロウアドレスバッファ７４又はコラムアドレス
バッファ７６に相当する。ここでは、説明の簡単のた
め、選択するワード線（又はビット線）は４本とする。
【００２２】アドレスバッファ１１はアドレス信号Ｎ，
Ｍとパワーセーブ信号ＰＤとが入力される２入力ＮＯＲ
回路１１１，１１２と、それらの出力信号を反転するイ
ンバータ１１３，１１４と、インバータ１１５、２入力
ＮＡＮＤ回路１１６及び１１７と、インバータ１１８と
よりなる。パワーセーブ信号ＰＤは不揮発性半導体記憶
装置（ここではフラッシュメモリ）をスタンバイモード
とするときのみ、“Ｈ”とされ、動作時は“Ｌ”とされ
る。また、ＮＡＮＤ回路１１６及び１１７の各一方の入
力端子に入力される信号ＸＥＲＳは、一括消去前の書き
込み時のときにのみ“Ｌ”とされる信号である。
Ｍとパワーセーブ信号ＰＤとが入力される２入力ＮＯＲ
回路１１１，１１２と、それらの出力信号を反転するイ
ンバータ１１３，１１４と、インバータ１１５、２入力
ＮＡＮＤ回路１１６及び１１７と、インバータ１１８と
よりなる。パワーセーブ信号ＰＤは不揮発性半導体記憶
装置（ここではフラッシュメモリ）をスタンバイモード
とするときのみ、“Ｈ”とされ、動作時は“Ｌ”とされ
る。また、ＮＡＮＤ回路１１６及び１１７の各一方の入
力端子に入力される信号ＸＥＲＳは、一括消去前の書き
込み時のときにのみ“Ｌ”とされる信号である。
【００２３】デコーダ１２は２入力ＮＡＮＤ回路１２１
〜１２４と、インバータ１２５〜１２８とからなる。Ｎ
ＡＮＤ回路１２１及び１２２にはＮＡＮＤ回路１１６の
出力信号Ｓ１１が共通に入力され、ＮＡＮＤ回路１２３
及び１２４にはＮＡＮＤ回路１１７の出力信号Ｓ１２が
共通に入力される。またＮＡＮＤ回路１２１及び１２３
にはインバータ１１４の出力信号Ｓ２１が共通に入力さ
れ、ＮＡＮＤ回路１２２及び１２４にはインバータ１１
８の出力信号Ｓ２２が共通に入力される。上記のアドレ
スバッファ１１とデコーダ１２は多重選択回路を構成す
る。
〜１２４と、インバータ１２５〜１２８とからなる。Ｎ
ＡＮＤ回路１２１及び１２２にはＮＡＮＤ回路１１６の
出力信号Ｓ１１が共通に入力され、ＮＡＮＤ回路１２３
及び１２４にはＮＡＮＤ回路１１７の出力信号Ｓ１２が
共通に入力される。またＮＡＮＤ回路１２１及び１２３
にはインバータ１１４の出力信号Ｓ２１が共通に入力さ
れ、ＮＡＮＤ回路１２２及び１２４にはインバータ１１
８の出力信号Ｓ２２が共通に入力される。上記のアドレ
スバッファ１１とデコーダ１２は多重選択回路を構成す
る。
【００２４】本実施例の動作について説明する。一括消
去前の書き込み時にはパワーセーブ信号ＰＤが“Ｌ”、
アドレス信号Ｎ及びＭが共に“Ｈ”、信号ＸＥＲＳが
“Ｌ”とされる。これにより、ＮＡＮＤ回路１１６及び
１１７の各出力信号Ｓ１１及びＳ１２が共に“Ｈ”とな
り、インバータ１１４の出力信号Ｓ２１が“Ｈ”、イン
バータ１１８の出力信号Ｓ２２が“Ｌ”となる。
去前の書き込み時にはパワーセーブ信号ＰＤが“Ｌ”、
アドレス信号Ｎ及びＭが共に“Ｈ”、信号ＸＥＲＳが
“Ｌ”とされる。これにより、ＮＡＮＤ回路１１６及び
１１７の各出力信号Ｓ１１及びＳ１２が共に“Ｈ”とな
り、インバータ１１４の出力信号Ｓ２１が“Ｈ”、イン
バータ１１８の出力信号Ｓ２２が“Ｌ”となる。
【００２５】従って、インバータ１２５と１２７の各出
力信号が“Ｈ”、インバータ１２６と１２８の各出力信
号が“Ｌ”となり、インバータ１２５及び１２７の各出
力端子に接続されている２本のワード線（又はビット
線）が同時に選択される。
力信号が“Ｈ”、インバータ１２６と１２８の各出力信
号が“Ｌ”となり、インバータ１２５及び１２７の各出
力端子に接続されている２本のワード線（又はビット
線）が同時に選択される。
【００２６】例えば、選択された２本のワード線が図５
のロウアドレスＸ1 ，Ｘ3 が伝送されるワード線である
ものとすると、この時点でコラムデコーダ７７から取り
出されてコラムアドレスにより選択されたビット線が、
例えばＹ1 により選択されたビット線であるものとする
と、トランジスタ（セル）Ｑ11及びＱ31の夫々に同時に
データ“０”を書き込むことができる。
のロウアドレスＸ1 ，Ｘ3 が伝送されるワード線である
ものとすると、この時点でコラムデコーダ７７から取り
出されてコラムアドレスにより選択されたビット線が、
例えばＹ1 により選択されたビット線であるものとする
と、トランジスタ（セル）Ｑ11及びＱ31の夫々に同時に
データ“０”を書き込むことができる。
【００２７】他方、選択された２本がビット線であり、
図５のコラムアドレスＹ1 ，Ｙ3 （図示せず）であるも
のとすると、その時点でロウアドレスにより選択された
ワード線が例えばＸ1 により選択されたワード線である
ものとすると、トランジスタ（セル）Ｑ11とＱ13の夫々
に同時にデータ“０”を書き込むことができる。
図５のコラムアドレスＹ1 ，Ｙ3 （図示せず）であるも
のとすると、その時点でロウアドレスにより選択された
ワード線が例えばＸ1 により選択されたワード線である
ものとすると、トランジスタ（セル）Ｑ11とＱ13の夫々
に同時にデータ“０”を書き込むことができる。
【００２８】以下、上記と同様にして２本のワード線
（又はビット線）を同時に選択した状態でコラムアドレ
ス（又はロウアドレス）を順次変化させて２本のワード
線に接続されている各４個、計８個のトランジスタセル
にデータを書き込んだ後、続いて、アドレス信号Ｎ及び
Ｍを例えば共に“Ｌ”に切換える。すると、今度はイン
バータ１２５と１２７の各出力信号が“Ｌ”、インバー
タ１２６と１２８の各出力信号が“Ｈ”となり、インバ
ータ１２６及び１２８の各出力端子に接続されているも
う一組の２本のワード線（又はビット数）が同時に選択
される。
（又はビット線）を同時に選択した状態でコラムアドレ
ス（又はロウアドレス）を順次変化させて２本のワード
線に接続されている各４個、計８個のトランジスタセル
にデータを書き込んだ後、続いて、アドレス信号Ｎ及び
Ｍを例えば共に“Ｌ”に切換える。すると、今度はイン
バータ１２５と１２７の各出力信号が“Ｌ”、インバー
タ１２６と１２８の各出力信号が“Ｈ”となり、インバ
ータ１２６及び１２８の各出力端子に接続されているも
う一組の２本のワード線（又はビット数）が同時に選択
される。
【００２９】この状態で上記と同様にしてコラムアドレ
ス（又はロウアドレス）を順次変化させることにより、
残りの計８個のトランジスタセルにデータを書き込むこ
とができる。このようにして、本実施例によれば、従来
の１／２倍の時間で消去前の書き込みができる。
ス（又はロウアドレス）を順次変化させることにより、
残りの計８個のトランジスタセルにデータを書き込むこ
とができる。このようにして、本実施例によれば、従来
の１／２倍の時間で消去前の書き込みができる。
【００３０】なお、図１の回路をロウアドレスバッファ
７４及びロウデコーダ７５と、コラムアドレスバッファ
７６とコラムデコーダ７７の両方に設けるようにしても
よいことは勿論である。この場合には更に消去前の書き
込み時間を短縮することができる。なお、図１の回路に
おいて、通常の書き込み時には信号ＸＥＲＳが“Ｈ”と
されるため、インバータ１２５〜１２８のうち、いずれ
か一つのインバータの出力信号のみが“Ｈ”であり、１
本のワード線（ビット線）のみが選択される。次に本発
明の第２実施例について説明する。図２は本発明の要部
の第２実施例の構成図を示す。図２において、分割セル
ブロック２１1 及び２１2 は夫々１つのセルブロック
（図４の７１i ）を２分割して得たブロックで、夫々同
一のロウアドレスと同一のコラムアドレスとが入力され
る。また、スペアセルブロック２２は不良ビット（トラ
ンジスタセル）救済用に冗長に設けられた複数個のトラ
ンジスタセルからなる。スペアセルブロック２２には分
割セルブロック２１1 及び２１2 の入力ロウアドレスと
同一のロウアドレスとコラムアドレスの一部が入力され
る。
７４及びロウデコーダ７５と、コラムアドレスバッファ
７６とコラムデコーダ７７の両方に設けるようにしても
よいことは勿論である。この場合には更に消去前の書き
込み時間を短縮することができる。なお、図１の回路に
おいて、通常の書き込み時には信号ＸＥＲＳが“Ｈ”と
されるため、インバータ１２５〜１２８のうち、いずれ
か一つのインバータの出力信号のみが“Ｈ”であり、１
本のワード線（ビット線）のみが選択される。次に本発
明の第２実施例について説明する。図２は本発明の要部
の第２実施例の構成図を示す。図２において、分割セル
ブロック２１1 及び２１2 は夫々１つのセルブロック
（図４の７１i ）を２分割して得たブロックで、夫々同
一のロウアドレスと同一のコラムアドレスとが入力され
る。また、スペアセルブロック２２は不良ビット（トラ
ンジスタセル）救済用に冗長に設けられた複数個のトラ
ンジスタセルからなる。スペアセルブロック２２には分
割セルブロック２１1 及び２１2 の入力ロウアドレスと
同一のロウアドレスとコラムアドレスの一部が入力され
る。
【００３１】分割セルブロック２１1 及び２１2 に夫々
１対１に対応して書き込み回路２３ 1 、及び２３2 が設
けられ、またスペアセルブロック２２に対応してスペア
用書き込み回路２４が設けられている。書き込み回路２
３1 及び２３2 、スペア用書き込み回路２４は前記した
ライトバッファ７３ｂに相当する。更に、書き込み制御
回路２５は書き込み回路２３1 及び２３2 とスペア用書
き込み回路２４の動作を制御する回路で、書き込み回路
２３1 及び２３2 へ夫々書き込み禁止信号ＷＤ１，ＸＷ
Ｄ１を供給すると共に、スペア用書き込み回路２４とＮ
チャンネルＭＯＳ型電界効果トランジスタＱ13のゲート
へ夫々動作制御信号ＲＥＤを供給する。また、信号ＡＤ
n 及びＸＡＤn は、例えば図１のアドレスバッファ１１
からの信号Ｓ１１及びＳ１２を用い得る。上記の信号Ａ
Ｄn は書き込み回路２３1 及びＮチャンネルＭＯＳ型電
界効果トランジスタＱ11のゲートに夫々供給され、また
上記の選択信号ＸＡＤｎは書き込み回路２３2 及びＮチ
ャンネルＭＯＳ型電界効果トランジスタＱ12のゲートに
夫々供給される。
１対１に対応して書き込み回路２３ 1 、及び２３2 が設
けられ、またスペアセルブロック２２に対応してスペア
用書き込み回路２４が設けられている。書き込み回路２
３1 及び２３2 、スペア用書き込み回路２４は前記した
ライトバッファ７３ｂに相当する。更に、書き込み制御
回路２５は書き込み回路２３1 及び２３2 とスペア用書
き込み回路２４の動作を制御する回路で、書き込み回路
２３1 及び２３2 へ夫々書き込み禁止信号ＷＤ１，ＸＷ
Ｄ１を供給すると共に、スペア用書き込み回路２４とＮ
チャンネルＭＯＳ型電界効果トランジスタＱ13のゲート
へ夫々動作制御信号ＲＥＤを供給する。また、信号ＡＤ
n 及びＸＡＤn は、例えば図１のアドレスバッファ１１
からの信号Ｓ１１及びＳ１２を用い得る。上記の信号Ａ
Ｄn は書き込み回路２３1 及びＮチャンネルＭＯＳ型電
界効果トランジスタＱ11のゲートに夫々供給され、また
上記の選択信号ＸＡＤｎは書き込み回路２３2 及びＮチ
ャンネルＭＯＳ型電界効果トランジスタＱ12のゲートに
夫々供給される。
【００３２】トランジスタＱ11，Ｑ12及びＱ13の各ドレ
インは分割セルブロック２１1 ，２１2 、スペアセルブ
ロック２２に夫々接続され、一方それらの各ソースはセ
ンスアンプ２６に共通接続されている。
インは分割セルブロック２１1 ，２１2 、スペアセルブ
ロック２２に夫々接続され、一方それらの各ソースはセ
ンスアンプ２６に共通接続されている。
【００３３】上記の書き込み制御回路２５は例えば図３
に示す如き回路構成とされている。同図中、不良アドレ
ス記憶装置３１は分割セルブロック２１1 及び２１2 を
構成している多数のトランジスタセルの中で、予め検査
して判別されている不良トランジスタセル（不良ビット
線）の位置を示すアドレス（すなわち不良アドレス）を
予め記憶している。
に示す如き回路構成とされている。同図中、不良アドレ
ス記憶装置３１は分割セルブロック２１1 及び２１2 を
構成している多数のトランジスタセルの中で、予め検査
して判別されている不良トランジスタセル（不良ビット
線）の位置を示すアドレス（すなわち不良アドレス）を
予め記憶している。
【００３４】この不良アドレス記憶装置３１の出力が不
良アドレスが（ｎ＋１）ビットであるものとすると、不
良アドレスの各ビット出力ＲＡ0 〜ＲＡn が２入力排他
的否定論理和（ＥＸ−ＮＯＲ）回路３２0 〜３２n の各
一方の入力端子に印加され、ここでアドレス信号ＡＤ0
〜ＡＤn と排他的否定論理和をとられる。ＥＸ−ＮＯＲ
回路３２n の出力信号はインバータ３３を介して２入力
ＮＡＮＤ回路３４で信号ＸＥＲＳと否定論理積をとられ
た後、（ｎ＋１）入力ＮＡＮＤ回路３５へ前記ＥＸ−Ｎ
ＯＲ回路３２0 〜３２n-1 の出力信号と共に入力され
る。
良アドレスが（ｎ＋１）ビットであるものとすると、不
良アドレスの各ビット出力ＲＡ0 〜ＲＡn が２入力排他
的否定論理和（ＥＸ−ＮＯＲ）回路３２0 〜３２n の各
一方の入力端子に印加され、ここでアドレス信号ＡＤ0
〜ＡＤn と排他的否定論理和をとられる。ＥＸ−ＮＯＲ
回路３２n の出力信号はインバータ３３を介して２入力
ＮＡＮＤ回路３４で信号ＸＥＲＳと否定論理積をとられ
た後、（ｎ＋１）入力ＮＡＮＤ回路３５へ前記ＥＸ−Ｎ
ＯＲ回路３２0 〜３２n-1 の出力信号と共に入力され
る。
【００３５】ＮＡＮＤ回路３５の出力信号はインバータ
３６を通して動作制御信号ＲＥＤとして出力される一
方、ＮＡＮＤ回路３８及び３９に入力され、ここで不良
アドレス記憶装置３１からの不良アドレスの最上位ビッ
トＲＡn 及びそれをインバータ３７で反転した値ＸＲＡ
n と夫々否定論理積をとられる。ＮＡＮＤ回路３８，３
９の各出力信号はインバータ４０，４１を通して前記書
き込み禁止信号ＷＤ１，ＸＷＤ１として出力される。
３６を通して動作制御信号ＲＥＤとして出力される一
方、ＮＡＮＤ回路３８及び３９に入力され、ここで不良
アドレス記憶装置３１からの不良アドレスの最上位ビッ
トＲＡn 及びそれをインバータ３７で反転した値ＸＲＡ
n と夫々否定論理積をとられる。ＮＡＮＤ回路３８，３
９の各出力信号はインバータ４０，４１を通して前記書
き込み禁止信号ＷＤ１，ＸＷＤ１として出力される。
【００３６】次に図２及び図３の実施例の動作について
説明する。一括消去前の書き込み時には信号ＸＥＲＳは
“Ｌ”とされる。また入力アドレス信号（ロウアドレス
及びコラムアドレス）ＡＤ0 〜ＡＤn が不良アドレスと
不一致のときの正常なトランジスタセルへの書き込み時
には、図３のインバータ３６の出力動作制御信号ＲＥＤ
は“Ｌ”とされ、よってインバータ４０から取り出され
る書き込み禁止信号ＷＤ１及びインバータ４１から取り
出される書き込み禁止信号ＸＷＤ１はいずれも“Ｌ”で
ある。
説明する。一括消去前の書き込み時には信号ＸＥＲＳは
“Ｌ”とされる。また入力アドレス信号（ロウアドレス
及びコラムアドレス）ＡＤ0 〜ＡＤn が不良アドレスと
不一致のときの正常なトランジスタセルへの書き込み時
には、図３のインバータ３６の出力動作制御信号ＲＥＤ
は“Ｌ”とされ、よってインバータ４０から取り出され
る書き込み禁止信号ＷＤ１及びインバータ４１から取り
出される書き込み禁止信号ＸＷＤ１はいずれも“Ｌ”で
ある。
【００３７】これにより、図２に示すスペア用書き込み
回路２４は動作禁止状態とされ、更にトランジスタＱ13
はオフとされる。また、一括消去前の書き込み時は信号
ＡＤ n 及びＸＡＤn がいずれも“Ｈ”とされ、その結
果、書き込み回路２３1 及び２３2 はいずれも動作状態
とされる。
回路２４は動作禁止状態とされ、更にトランジスタＱ13
はオフとされる。また、一括消去前の書き込み時は信号
ＡＤ n 及びＸＡＤn がいずれも“Ｈ”とされ、その結
果、書き込み回路２３1 及び２３2 はいずれも動作状態
とされる。
【００３８】分割セルブロック２１1 及び２１2 には同
一のアドレス信号（ロウアドレス及びコラムアドレス）
が入力されるから、そのアドレス信号によって指示され
た分割セルブロック２１1 及び２１2 内の両トランジス
タセルに、書き込み回路２３ 1 及び２３2 からのデータ
が同時に書き込まれる。このようにして、分割セルブロ
ック２１1 及び２１2 の夫々のトランジスタセルに同時
に、かつ、順次にデータ書き込みが行なわれる。
一のアドレス信号（ロウアドレス及びコラムアドレス）
が入力されるから、そのアドレス信号によって指示され
た分割セルブロック２１1 及び２１2 内の両トランジス
タセルに、書き込み回路２３ 1 及び２３2 からのデータ
が同時に書き込まれる。このようにして、分割セルブロ
ック２１1 及び２１2 の夫々のトランジスタセルに同時
に、かつ、順次にデータ書き込みが行なわれる。
【００３９】ところで、以上は入力されたアドレスが不
良アドレスと不一致な正常時の動作であるが、入力アド
レスが不良アドレスと一致する場合は、図３に示したＮ
ＡＮＤ回路３５の出力信号が“Ｌ”となるから、インバ
ータ３６から取り出される動作制御信号ＲＥＤが“Ｈ”
とされ、これによりインバータ４０，４１の出力信号Ｗ
Ｄ１及びＸＷＤ１のいずれか一方が“Ｈ”とされる。
良アドレスと不一致な正常時の動作であるが、入力アド
レスが不良アドレスと一致する場合は、図３に示したＮ
ＡＮＤ回路３５の出力信号が“Ｌ”となるから、インバ
ータ３６から取り出される動作制御信号ＲＥＤが“Ｈ”
とされ、これによりインバータ４０，４１の出力信号Ｗ
Ｄ１及びＸＷＤ１のいずれか一方が“Ｈ”とされる。
【００４０】ここで、前記した不良アドレスの最上位ビ
ットＲＡn が“Ｈ”のときは分割セルブロック２１1 内
のトランジスタセルが不良であり、ＲＡn が“Ｌ”のと
きは分割セルブロック２１2 内のトランジスタセルが不
良であるようにされている。従って、例えば分割セルブ
ロック２１1 内のトランジスタセルに不良がある場合に
は、不良アドレスの最上位ビットＲＡn が“Ｈ”であ
り、よって図３に示したインバータ４０及び４１の出力
信号ＷＤ１及びＸＷＤ１のうちＷＤ１が“Ｈ”とされ
る。
ットＲＡn が“Ｈ”のときは分割セルブロック２１1 内
のトランジスタセルが不良であり、ＲＡn が“Ｌ”のと
きは分割セルブロック２１2 内のトランジスタセルが不
良であるようにされている。従って、例えば分割セルブ
ロック２１1 内のトランジスタセルに不良がある場合に
は、不良アドレスの最上位ビットＲＡn が“Ｈ”であ
り、よって図３に示したインバータ４０及び４１の出力
信号ＷＤ１及びＸＷＤ１のうちＷＤ１が“Ｈ”とされ
る。
【００４１】信号ＷＤ１が“Ｈ”になることにより、書
き込み回路２３1 の動作が禁止される。また、動作制御
信号ＲＥＤが“Ｈ”になることにより、スペア用書き込
み回路２４が動作状態とされ、かつ、トランジスタＱ13
がオンとされる。
き込み回路２３1 の動作が禁止される。また、動作制御
信号ＲＥＤが“Ｈ”になることにより、スペア用書き込
み回路２４が動作状態とされ、かつ、トランジスタＱ13
がオンとされる。
【００４２】これにより、不良アドレスが指定されたと
きは上記の場合、分割セルブロック２１1 内の不良アド
レストランジスタセルに代えてスペアセルブロック２２
内のトランジスタセルに、分割セルブロック２１2 のト
ランジスタセルと共に、同一の所定データが同時に書き
込まれることとなる。
きは上記の場合、分割セルブロック２１1 内の不良アド
レストランジスタセルに代えてスペアセルブロック２２
内のトランジスタセルに、分割セルブロック２１2 のト
ランジスタセルと共に、同一の所定データが同時に書き
込まれることとなる。
【００４３】なお、通常の書き込み時には信号ＡＤn 及
びＸＡＤn のうちいずれか一方のみが“Ｈ”とされ、ま
た不良アドレスに不一致のときには信号ＲＥＤが“Ｌ”
とされるため、書き込み回路２３1 及び２３2 のうちの
いずれか一方のみが動作状態とされ、分割セルブロック
２１1 及び２１2 のうちの一方のみにデータが書き込ま
れる。
びＸＡＤn のうちいずれか一方のみが“Ｈ”とされ、ま
た不良アドレスに不一致のときには信号ＲＥＤが“Ｌ”
とされるため、書き込み回路２３1 及び２３2 のうちの
いずれか一方のみが動作状態とされ、分割セルブロック
２１1 及び２１2 のうちの一方のみにデータが書き込ま
れる。
【００４４】このようにして、一括消去前の書き込み時
に例えば４ワードを同時に書き込みを行なうことによ
り、通常の書き込み時の１／４倍の時間で全セルに書き
込みができる。
に例えば４ワードを同時に書き込みを行なうことによ
り、通常の書き込み時の１／４倍の時間で全セルに書き
込みができる。
【００４５】
【発明の効果】上述の如く、請求項１及び２記載の発明
によれば、多重選択された複数本のビット線又はワード
線に接続された複数個のトランジスタセルに夫々所定値
のデータを同時に書き込むとができるため、従来に比べ
て一括消去前の全ビット書き込み時間を短縮することが
でき、また請求項３記載の発明によれば、一括消去前の
全ビット書き込み時に不良ビットがある場合には、冗長
に設けたスペアセルブロックへ不良ビットに代えて書き
込むことができる等の特長を有するものである。
によれば、多重選択された複数本のビット線又はワード
線に接続された複数個のトランジスタセルに夫々所定値
のデータを同時に書き込むとができるため、従来に比べ
て一括消去前の全ビット書き込み時間を短縮することが
でき、また請求項３記載の発明によれば、一括消去前の
全ビット書き込み時に不良ビットがある場合には、冗長
に設けたスペアセルブロックへ不良ビットに代えて書き
込むことができる等の特長を有するものである。
【図１】本発明の要部の第１実施例の回路図である。
【図２】本発明の要部の第２実施例の構成図である。
【図３】図２中の書き込み制御回路の一実施例の回路図
である。
である。
【図４】本発明が適用される半導体記憶装置の全体構成
図である。
図である。
【図５】図４の要部の回路図である。
【図６】トランジスタセルの構造図である。
【図７】過剰消去の説明図である。
１１ アドレスバッファ １２ デコーダ ２１1 ２１2 分割セルブロック ２２ スペアセルブロック ２３1 ，２３2 書き込み回路 ２４ スペア用書き込み回路 ２５ 書き込み制御回路 ３１ 不良アドレス記憶装置 ７１1 〜７１N セルブロック Ｑ11〜Ｑnn フローティングゲート付電界効果トランジ
スタ（トランジスタセル）
スタ（トランジスタセル）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (3)
- 【請求項１】 複数本のワード線の各々が行方向に配列
された複数個のトランジスタセル（Ｑi1〜Ｑin）のゲー
トに共通に夫々接続され、かつ、複数本のビット線の各
々が列方向に配列された複数個のトランジスタセル（Ｑ
1j〜Ｑnj）のドレインに共通に夫々接続され、任意のト
ランジスタセルへの電気的書き込み及び全トランジスタ
セルのデータの電気的一括消去可能な不揮発性半導体記
憶装置において、 データ消去前の全トランジスタセルへの所定値のデータ
書き込み時に、すべての前記ビット線及びすべての前記
ワード線のうちの少なくとも一方の線を複数本単位で同
時に選択して、該多重選択された複数本のビット線又は
ワード線に接続された複数個のトランジスタセルに夫々
前記所定値のデータを同時に書き込むことを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】 すべての前記トランジスタセル（Ｑ11〜
Ｑnn）を分割して得た複数個ずつのトランジスタセルか
らなり、アドレス信号が共通に入力される複数の分割セ
ルブロック（２１1 ，２２2 ）と、該分割セルブロック
（２１1 ，２１2 ）の各々に対応して設けられ、動作時
に対応する分割セルブロックにデータを書き込む複数の
書き込み回路（２３1 ，２３2 ）と、該複数の書き込み
回路（２３1 ，２３2 ）を通常の書き込み時は一回路の
み動作状態とし、前記データ消去前の全トランジスタセ
ルへの所定値のデータ書き込み時は該複数の書き込み回
路（２３1 ，２３2 ）を夫々動作状態とする書き込み制
御回路（２５）とを設けたことを特徴とする請求項１記
載の不揮発性半導体記憶装置。 - 【請求項３】 前記複数の分割セルブロック（２１1 ，
２１2 ）内の不良トランジスタセルに代えて使用するト
ランジスタセルからなるスペアセルブロック（２２）
と、該スペアセルブロック（２２）に対応して設けられ
たスペア用書き込み回路（２４）とを更に設け、前記書
き込み制御回路（２５）は前記複数の書き込み回路（２
３1 ，２３2 ）を動作状態としたとき、前記不良トラン
ジスタセルに接続されたビット線の各トランジスタセル
への書き込みを禁止し、前記スペア用書き込み回路（２
４）を動作状態として前記スペアセルブロック（２２）
内のトランジスタセルに書き込みを行なうよう制御する
ことを特徴とする請求項２記載の不揮発性半導体記憶装
置。
Priority Applications (21)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP467892A JPH05189984A (ja) | 1992-01-14 | 1992-01-14 | 不揮発性半導体記憶装置 |
| EP99115180A EP0961290B1 (en) | 1991-12-09 | 1992-12-09 | Flash memory with improved erasability and its circuitry |
| KR1019930702211A KR970003809B1 (ko) | 1991-12-09 | 1992-12-09 | 소거특성을 개량한 플래쉬메모리 및 그것에 대한 회로 |
| DE69232211T DE69232211T2 (de) | 1991-12-09 | 1992-12-09 | Flash-Speicher mit besserer Löschbarkeit und dessen Schaltung |
| EP99115179A EP0961289B1 (en) | 1991-12-09 | 1992-12-09 | Flash memory with improved erasability and its circuitry |
| EP01117838A EP1168365A3 (en) | 1991-12-09 | 1992-12-09 | Negative-voltage bias circuit |
| EP99110956A EP0944094B1 (en) | 1991-12-09 | 1992-12-09 | Power switching circuit |
| EP01121238A EP1168362A3 (en) | 1991-12-09 | 1992-12-09 | Flash memory with improved erasability and its circuitry |
| DE69900372T DE69900372T2 (de) | 1991-12-09 | 1992-12-09 | Versorgungsspannungsschalter |
| EP92924898A EP0570597B1 (en) | 1991-12-09 | 1992-12-09 | Flash memory improved in erasing characteristic, and circuit therefor |
| DE69232807T DE69232807T2 (de) | 1991-12-09 | 1992-12-09 | Flash-Speicher mit besserer Löschbarkeit und dessen Schaltung |
| EP99114223A EP0954102A1 (en) | 1991-12-09 | 1992-12-09 | Exclusive or/nor circuits |
| PCT/JP1992/001608 WO1993012525A1 (en) | 1991-12-09 | 1992-12-09 | Flash memory improved in erasing characteristic, and circuit therefor |
| DE69231751T DE69231751T2 (de) | 1991-12-09 | 1992-12-09 | Flash-speicher mit verbesserten löscheigenschaften und schaltung dafür |
| US08/436,699 US5770963A (en) | 1991-12-09 | 1995-05-08 | Flash memory with improved erasability and its circuitry |
| US08/436,721 US5608670A (en) | 1991-12-09 | 1995-05-08 | Flash memory with improved erasability and its circuitry |
| US08/440,843 US5619450A (en) | 1991-12-09 | 1995-05-15 | Drive circuit for flash memory with improved erasability |
| US08/441,460 US5576637A (en) | 1991-12-09 | 1995-05-15 | XOR CMOS logic gate |
| US08/441,598 US5592419A (en) | 1991-12-09 | 1995-05-15 | Flash memory with improved erasability and its circuitry |
| US08/445,103 US5631597A (en) | 1991-12-09 | 1995-05-19 | Negative voltage circuit for a flash memory |
| US08/449,001 US5640123A (en) | 1991-12-09 | 1995-05-24 | Substrate voltage control circuit for a flash memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP467892A JPH05189984A (ja) | 1992-01-14 | 1992-01-14 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189984A true JPH05189984A (ja) | 1993-07-30 |
Family
ID=11590557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP467892A Withdrawn JPH05189984A (ja) | 1991-12-09 | 1992-01-14 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189984A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8629490B2 (en) | 2006-03-31 | 2014-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode |
-
1992
- 1992-01-14 JP JP467892A patent/JPH05189984A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8629490B2 (en) | 2006-03-31 | 2014-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode |
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