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KR20120061761A - 시리얼 데이터의 수신 회로, 수신 방법 및 이들을 이용한 시리얼 데이터의 전송 시스템, 전송 방법 - Google Patents

시리얼 데이터의 수신 회로, 수신 방법 및 이들을 이용한 시리얼 데이터의 전송 시스템, 전송 방법 Download PDF

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KR20120061761A
KR20120061761A KR1020110128579A KR20110128579A KR20120061761A KR 20120061761 A KR20120061761 A KR 20120061761A KR 1020110128579 A KR1020110128579 A KR 1020110128579A KR 20110128579 A KR20110128579 A KR 20110128579A KR 20120061761 A KR20120061761 A KR 20120061761A
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KR
South Korea
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clock signal
circuit
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phase
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신이찌 사이또
Original Assignee
로무 가부시키가이샤
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

단일의 전송로로 고속의 시리얼 데이터를 전송가능한 전송 기술을 제공한다.
수신 회로는 p 비트에 2×q회(p, q는 실수)의 비율로 제1 레벨로부터 제2 레벨로의 천이가 생기도록 생성된 시리얼 데이터 DSOUT을 받는다. VCO는 입력된 제어 전압 Vcnt2에 따른 주파수를 갖는 샘플링 클럭 신호 CLK4를 발생한다. 제1 분주기는 샘플링 클럭 신호 CLK4를 분주비 M으로 분주한다. 제2 분주기는 수신한 시리얼 데이터에 따른 클럭 신호 CLKIN을 분주비 N으로 분주한다. 주파수 비교기는 제1 분주기의 출력 신호와 제2 분주기의 출력 신호의 위상차에 따른 위상 주파수차 신호 PFD를 발생한다. 제어 전압 생성 회로는 위상 주파수차 신호 PFD에 따라서, 차지 펌프 회로의 주파수를 조절하기 위한 제어 전압 Vcnt2를 생성한다.

Description

시리얼 데이터의 수신 회로, 수신 방법 및 이들을 이용한 시리얼 데이터의 전송 시스템, 전송 방법{CIRCUIT AND METHOD FOR RECEIVING SERIAL DATA AND SERIAL DATA TRANSMISSION SYSTEM AND METHOD USING THE SAME}
본 발명은 CDR(Clock Data Recovery) 회로를 이용한 시리얼 데이터의 전송 기술에 관한 것이다.
적은 개수의 데이터 전송 선로를 통하여 반도체 집적 회로 간에 데이터를 송수신하기 위하여 시리얼 데이터 전송이 이용된다. 예를 들면 LVDS(Low Voltage Differential Signaling) 전송에서는, 시리얼 데이터와, 이것과 동기한 클럭 신호가, 따로 따로의 신호 라인을 통해 전송된다. 이 경우, 시리얼 데이터와 클럭 신호의 전파 지연차의 영향에 의해, 1 Gbps를 초과하는 고속 데이터 전송은 곤란하다.
CDR(Clock Data Recovery) 방식에서는, 시리얼 데이터에 클럭 신호를 매립하여 전송하기 때문에, 시리얼 데이터와 클럭 신호의 전파 지연차의 문제는 해결된다. CDR 방식에서는, 수신측의 CDR(Clock Data Recovery) 회로에 의해 시리얼 데이터 신호의 변화점을 감시하고, 검출한 변화점에 기초하여 클럭 신호를 재생하고, 재생한 클럭 신호에 의해 시리얼 데이터 신호를 래치한다.
일본 특개 제2009-253876호 공보 일본 특개 제2006-66971호 공보 일본 특허 제3822632호 공보
도 1의 (a), (b)는 종래의 시리얼 데이터의 전송 시스템(1300)을 도시하는 블록도이다. 도 1의 (a)의 시스템(1300)에서, 송신 회로(1200), 수신 회로(1100)는 클럭 신호가 매립된 시리얼 데이터가 전파되는 차동 전송로(L1)와, 시퀀스 조정 신호가 전파되는 되돌아감 전송 라인(L2)를 개재하여 접속된다. 송신 회로(1200)는 제1 시퀀스(SEQ1)에 있어서, 소정의 주파수를 갖는 클럭 신호를 전송한다. 이것을 받은 수신 회로(1100)는 그의 클럭 신호를 이용하여 수신측의 샘플링 클럭 신호를 재생한다. 수신 회로(1100)는 되돌아감 배선(L2)를 개재하여 송신 회로(1200)에 대하여 시퀀스 조정 신호를 송신함으로써, 제1 시퀀스(SEQ1)에 있어서 클럭 신호를 수신한 것을 통지한다. 애크놀로지를 받은 송신 회로(1200)는 제2 시퀀스(SEQ2)에 이행하고, 먼저 송신한 클럭 신호와 동기한 시리얼 데이터를 전송한다.
도 1의 (a)의 시스템(1300)에서는, 시리얼 데이터의 전송 중에, 송신 회로(1200) 또는 수신 회로(1100)가 리세트되면, 동기가 취해지지 않게 되어, 제1 시퀀스(SEQ1)로 되돌아갈 필요가 있다.
도 1의 (b)의 시스템(1300)에서는, 송신 회로(1200)와 수신 회로(1100)는 단일의 차동 전송로(L1)를 개재하여 접속되고, 송신 회로(1200), 수신 회로(1100) 각각에 동일한 주파수의 기준 클럭 신호를 발생하는 오실레이터(1210, 1110)가 설치된다. 이 시스템에서는, 되돌아감 배선(L2)는 불필요해지지만, 전송 레이트를 변경할 수 없다.
본 발명은 이러한 상황을 감안하여 이루어진 것으로, 그의 어느 한 양태의 예시적인 목적의 하나는, 단일의 전송로로 고속의 시리얼 데이터를 전송가능한 전송 기술의 제공에 있다.
본 발명의 어느 한 양태는, p 비트에 2×q회(p, q는 실수)의 비율로 레벨 천이가 생기도록 생성된 시리얼 데이터를 받는 수신 회로에 관한 것이다. 수신 회로는, 입력된 제어 전압에 따른 주파수를 갖는 샘플링 클럭 신호를 발생하는 전압 제어 발진기와, 샘플링 클럭 신호를 분주비 M(M은 실수)으로 분주하는 제1 분주기와, 수신한 시리얼 데이터에 따른 클럭 신호를 분주비 N(N은, N=M×q/p로 공급되는 실수)으로 분주하는 제2 분주기와, 제1 분주기의 출력 신호와 제2 분주기의 출력 신호의 위상차에 따른 위상 주파수차 신호를 발생하는 주파수 비교기와, 위상 주파수차 신호에 따라서, 전압 제어 발진기의 주파수를 조절하기 위한 제어 전압을 생성하는 제어 전압 생성 회로를 구비한다.
「p 비트에 2×q회의 비율로 레벨 천이가 생긴다」란, 통계적으로 성립하면 된다.
이 양태에 따르면, 시리얼 데이터에 매립된 클럭 신호로부터 샘플링 클럭 신호를 재생할 수가 있어, 샘플링 클럭 신호를 이용하여 시리얼 데이터를 수신할 수 있다. 즉, 시퀀스 제어나, 오실레이터를 이용하는 일없이, 단일의 전송로로 고속의 시리얼 데이터를 전송할 수 있다.
시리얼 데이터는 송신해야 할 데이터가 8B/10B, 10B/12B 또는 이것들에 유사한 방식에 의해 부호화된 D 심볼과, 복수의 D 심볼의 사이에 등간격으로 삽입된 동기 제어 코드인 K 심볼을 포함해도 된다.
K 심볼을 연속시키면, 시간축 방향으로 주파수 분포가 기울게 되어, 클럭 신호의 재생이 곤란해진다. 이에 비하여 K 심볼을 등간격으로 배치함으로써, K 심볼도 포함시킨 시리얼 데이터 전체의, 시간축 방향의 주파수의 치우침을 저감할 수가 있어, 수신 회로에 있어서의 클럭 신호의 재생이 보다 확실한 것으로 된다.
D 심볼은 스크램블되어 있어도 된다. 스크램블을 실시함으로써, 주파수의 시간 변동이 억제되기 때문에, 수신 회로에 있어서의 클럭 신호의 재생이 보다 확실한 것으로 된다.
어느 한 양태의 수신 회로는, 시리얼 데이터와 샘플링 클럭 신호를 받고, 그것들의 위상차에 따른 위상차 신호를 발생하는 위상 비교기와, 위상 주파수차 신호와 위상차 신호를 받고, 한쪽을 선택하여 제어 전압 생성 회로에 출력하는 셀렉터를 더 구비해도 된다.
처음에는, 셀렉터에 의해 주파수 비교기로부터의 위상 주파수차 신호를 선택하고, 전압 제어 발진기가 로크한 후에, 위상 비교기로부터의 위상차 신호로 전환함으로써 시리얼 데이터를 추출할 수 있다.
전압 제어 발진기는, 샘플링 클럭 신호로서, 각각이 제어 전압에 따른 주파수를 갖고, 서로 위상이 등간격으로 시프트하고 있는 복수의 클럭 신호를 포함하는 다상 클럭 신호를 발생해도 된다.
위상 비교기는 위상차 신호로서 상보적으로 어서트되는 업 신호 및 다운 신호를 발생하고, 위상 비교기는 복수의 클럭 신호마다에 설치되고, 각각이 시리얼 데이터를 대응하는 클럭 신호의 타이밍에서 래치하는 복수의 플립플롭과, 홀수번째의 플립플롭마다에 설치된 복수의 제1 논리 게이트로서, i(i는 자연수)번째의 제1 논리 게이트가, (2×i-1)번째의 플립플롭의 출력과 (2×i)번째의 플립플롭의 출력이 불일치일 때 어서트되는 내부 업 신호를 생성하도록 구성된 복수의 제1 논리 게이트와, 짝수번째의 플립플롭마다에 설치된 복수의 제2 논리 게이트이며, j(j는 자연수)번째의 제2 논리 게이트가, (2×j)번째의 플립플롭의 출력과 (2×j+1)번째의 플립플롭의 출력이 불일치일 때 어서트되는 내부 다운 신호를 생성하도록 구성된 복수의 제2 논리 게이트와, 복수의 제1 논리 게이트에 의해 생성된 복수의 내부 업 신호에 기초하여 업 신호를 생성하는 제3 논리 게이트와, 복수의 제2 논리 게이트에 의해 생성된 복수의 내부 다운 신호에 기초하여 다운 신호를 생성하는 제4 논리 게이트를 포함해도 된다.
이 양태에 따르면, 레벨 천이에 비례하는 업 신호 및 다운 신호를, 적은 지연으로 생성할 수가 있어, 재생된 클럭 신호의 지터를 억제할 수 있음과 함께, 입력 클럭 신호의 지터에의 추종성을 높일 수 있다.
제3 논리 게이트는 모든 내부 업 신호가 어서트될 때에, 업 신호를 어서트하고, 제4 논리 게이트는 모든 내부 다운 신호가 어서트될 때에, 다운 신호를 어서트해도 된다.
복수의 제1 논리 게이트 및 복수의 제2 논리 게이트는 EOR(배타적 논리합) 게이트이며, 제3 논리 게이트 및 제4 논리 게이트는 AND(논리곱) 게이트이어도 된다.
복수의 클럭 신호는 4상이어도 된다.
위상 비교기는 복수의 플립플롭에 유지되는 데이터를 샘플링된 시리얼 데이터로서 출력해도 된다.
어느 한 양태의 수신 회로는, 샘플링된 시리얼 데이터를, 전압 제어 발진기로부터 출력되는 클럭 신호를 이용하여 시리얼 패러렐 변환하는 시리얼 패러렐 변환기를 더 구비해도 된다.
본 발명의 다른 양태는 전송 시스템이다. 이 전송 시스템은 p 비트에 2×q회(p, q는 실수)의 비율로 레벨 천이가 생기도록 생성된 시리얼 데이터를 생성하는 송신 회로와, 시리얼 데이터를 수신하는 상술한 어느 하나의 양태의 수신 회로를 구비한다.
또한, 이상의 구성 요소를 임의로 조합한 것, 또는 본 발명의 표현을, 방법, 장치 등의 사이에서 변환한 것도 또한 본 발명의 양태로서 유효하다.
본 발명의 어느 한 양태에 따르면, 단일의 전송로로 고속의 시리얼 데이터를 전송할 수 있다.
도 1의 (a), (b)는 종래의 시리얼 데이터의 전송 시스템을 도시하는 블록도이다.
도 2는 실시 형태에 따른 전송 시스템의 개략을 도시하는 블록도이다.
도 3은 실시 형태에 따른 송신 회로의 구성을 도시하는 블록도이다.
도 4는 도 3의 송신 회로의 동작을 나타내는 타임 차트이다.
도 5는 실시 형태에 따른 수신 회로의 구성을 도시하는 블록도이다.
도 6은 도 5의 신호 처리 회로의 동작을 도시하는 도면이다.
도 7은 전송 시스템의 구성을 도시하는 블록도이다.
도 8은 도 7의 수신 회로에 있어서의 각 신호의 타이밍을 나타내는 타임 차트이다.
도 9는 도 7의 위상 비교기의 구성을 도시하는 회로도이다.
도 10의 (a), (b)는 도 9의 위상 비교기의 제1 동작예를 나타내는 타임 차트이다.
도 11의 (a), (b)는 도 9의 위상 비교기의 제2 동작예를 나타내는 타임 차트이다.
이하, 본 발명을 적절한 실시 형태에 기초하여 도면을 참조하면서 설명한다. 각 도면에 도시하는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일한 부호를 붙이는 것으로 하고, 적절히 중복한 설명은 생략한다. 또한, 실시 형태는 발명을 한정하는 것은 아니라 예시이며, 실시 형태에 기술되는 모든 특징이나 그의 조합은, 반드시 발명의 본질적인 것이라고는 할 수 없다.
본 명세서에 있어서, 「부재 A가, 부재 B와 접속된 상태」란 부재 A와 부재 B가 물리적으로 직접적으로 접속되는 경우 외에, 부재 A와 부재 B가, 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다.
마찬가지로, 「부재 C가 부재 A와 부재 B의 사이에 설치된 상태」란 부재 A와 부재 C, 또는 부재 B와 부재 C가 직접적으로 접속되는 경우 외에, 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다.
도 2는 실시 형태에 따른 전송 시스템(300)의 개략을 도시하는 블록도이다. 전송 시스템(300)은 송신 회로(200)와, 수신 회로(100)와, 이들을 접속하는 단일의 전송로(L1)를 구비한다. 송신 회로(200)는 입력 클럭 신호 CLK1을 PLL(Phase Locked Loop) 회로(202)에 의해 체배하여 송신 클럭 신호 CLK2를 발생한다. 신호 처리 회로(204)는 송신 클럭 신호 CLK2와 동기하여 패러렐 데이터를 시리얼 데이터로 변환한다. 또 신호 처리 회로(204)는 시리얼 데이터에 기준 클럭 신호 CLK3(도시되지 않음)을 매립하기 위하여 인코딩한다. 차동 트랜스미터(206)는 시리얼 데이터를 전송로(L1)를 개재하여 수신 회로(100)에 송출한다.
수신 회로(100)의 차동 리시버(102)는 차동의 시리얼 데이터 DSOUT을 수신한다. CDR 회로(104)는 수신한 시리얼 데이터 DIN에 매립된 기준 클럭 신호 CLK3을 추출하고, 송신 클럭 신호 CLK2와 동일한 주파수를 갖는 샘플링 클럭 신호 CLK4를 재생한다. 신호 처리 회로(106)는 재생된 샘플링 클럭 신호 CLK4에 기초하여, 시리얼 데이터를 패러렐 데이터로 변환하고, 추가로 디코딩한다.
이상이 전송 시스템(300) 전체의 개요이다. 이 전송 시스템(300)은 도 1의 (a)의 시스템에서 필요하게 되는 시퀀스 제어 및 조정 신호를 전송하기 위한 전송 라인(L2), 도 1의 (b)의 시스템에서 필요하게 되는 오실레이터가 불필요해지고, 단일의 전송로(L1)만으로 시리얼 데이터를 전송할 수 있다.
이어서, 도 2의 전송 시스템(300)의 상세를 설명한다. 처음에, 송신 회로(200)에 대하여 설명한다.
도 3은 실시 형태에 따른 송신 회로(200)의 구성을 도시하는 블록도이다. PLL 회로(202)는 입력 클럭 신호 CLK1을 L체배하여 송신 클럭 신호 CLK2를 생성한다. PLL 회로(202)의 구성은 일반적이기 때문에, 그의 설명은 생략한다. 본 실시 형태에서는 L=27이다. 도 3에는, 각 클럭 신호의 주기가, 입력 클럭 신호 CLK1을 기준으로 하여 괄호 내에 나타내어져 있다. 예를 들면 입력 클럭 신호 CLK1의 주기는 송신 클럭 신호 CLK2의 주기의 27배가 된다.
신호 처리 회로(204)는 입력 버퍼(210), 스크램블러(212), 인코더(214), 패러렐 시리얼 변환기(216), 분주기(218)를 포함한다. 분주기(218)는 송신 클럭 신호 CLK2를 분주비 K(=12)로 분주하여 중간 클럭 신호 CLK5를 생성한다. 입력 버퍼(210)에는, 입력 클럭 신호 CLK1과 동기해서 20 비트의 입력 패러렐 데이터 DPIN이 기입된다.
입력 버퍼(210)는 소정 횟수에 1회의 빈도로 동기 코드의 삽입을 지시하는 제어 비트를 어서트한다. 본 실시 형태에서는 9회에 1회의 빈도이다.
제어 비트가 어서트되면, 스크램블러(212)는 중간 클럭 신호 CLK5와 동기하여 동기 코드(K 심볼)를 출력한다. 그 후, 입력 버퍼(210)로부터는, 중간 클럭 신호 CLK5와 동기하여, 10 비트 단위로 8회, 패러렐 데이터 DP1(D 심볼)이 읽어내어진다. 동기 코드를 등간격으로 삽입함으로써, 수신 회로측에서는, 워드 단락을 식별할 수 있어, 종래와 같은 동기 신호 DE(Data Enable)를 전송할 필요가 없어진다.
동기 코드를 선두로 하여, 스크램블러(212)는 스크램블을 개시한다. 스크램블러(212)는, 예를 들면 선형 귀환 시프트 레지스터(LFSR; Linear Feedback Shift Register)을 이용한 방식에 의해 스트림 암호화(Stream Cipher)한다. 스크램블에 의해, 시리얼 데이터 DSOUT의 주파수가 시간 방향에서 평균화된다. 그 결과, 시리얼 데이터 DSOUT의 주파수 분포가 좁아져, 후술하는 수신 회로(100)에 있어서의 클럭 신호의 재생이 보다 확실한 것으로 된다.
인코더(214)는 전단의 스크램블러(212)로부터 출력되는 10 비트 단위의 D 심볼(또는 K 심볼) DP2를 받고, 그것을 10B/12B 부호화하고, 기준 클럭 신호 CLK3을 매립한다. 8B10B 부호화에서는, 25％의 오버헤드가 생기는 것에 대해서, 10B/12B 부호화를 행함으로써, 오버헤드를 20％로 저감할 수 있어, 실효적인 전송 레이트를 높일 수 있다.
패러렐 시리얼 변환기(216)는 인코더(214)로부터 출력되는 패러렐 데이터 DP3을, 송신 클럭 신호 CLK2를 이용하여 시리얼 데이터 DS1로 변환한다. 차동 트랜스미터(206)는 시리얼 데이터 DS를 차동 신호 DSOUT으로 변환하여 출력한다.
이상이 송신 회로(200)의 구성이다. 송신 회로(200)의 동작을 설명한다. 도 4는 도 3의 송신 회로(200)의 동작을 나타내는 타임 차트이다. 입력 버퍼(210)에는, 입력 클럭 신호 CLK1과 동기해서 20 비트의 입력 패러렐 데이터 DPIN이 DA0[19:0], DA1[19:0], DA2[19:0], DA3[19:0], DB0[19:0], DB1[19:0], DB2[19:0]????로 순서대로 기입된다.
중간 클럭 신호 CLK5와 동기하여, 9 사이클에 1회의 빈도로 동기 삽입 비트(K)가 어서트된다. 나머지 8 사이클에는 데이터가 할당된다. 동기 삽입 비트(K)가 어서트된 후, 입력 버퍼(210)에 기입된 20 비트의 데이터가, 상위 10 비트[19:10], 하위 10 비트[9:0]로 분할하여 출력된다.
스크램블러(212)로부터는, 스크램블된 데이터 S_DA0[19:10], S_DA0[9:0], S_DA1[19:10], S_DA1[9:0]???이 순서대로 출력된다. 인코더(214)는 스크램블러(212)로부터의 데이터를 인코딩하고, 12비트의 심볼E_K0 [11: 0], E_DA0 [23: 12], E_DA0 [11: 0], ???을 순서대로 출력한다.
도 3의 송신 회로(200)에 의해, p 비트 중에 2×q회의 통계적인 비율로 데이터 변화(레벨 천이)가 생기는 시리얼 데이터 DSOUT가 생성된다. 여기에서 p, q는 실수이다. 스크램블에 의한 평균화를 행하기 위해서, p, q는 256(=28)보다 큰 것이 바람직하다.
계속하여 수신 회로(100)에 대하여 설명한다. 도 5는 실시 형태에 따른 수신 회로(100)의 구성을 도시하는 블록도이다.
수신 회로(100)는 차동 리시버(102)와, CDR 회로(104)와, 신호 처리 회로(106)를 구비한다.
차동 리시버(102)는 차동의 시리얼 데이터 DSOUT을 수신한다. CDR 회로(104)는 수신한 시리얼 데이터 DIN에 기초하여, 송신 회로(200)에 있어서의 송신 클럭 신호 CLK2와 동일한 주파수를 갖는 샘플링 클럭 신호 CLK4를 재생하고, 샘플링 클럭 신호 CLK4를 이용하여 시리얼 데이터 DIN을 샘플링한다.
CDR 회로(104)는 샘플링 회로(8), 위상 비교기(10), 주파수 비교기(20), 셀렉터(30), 차지 펌프 회로(40), 루프 필터(50), VCO(Voltage Controlled Oscillator)(60)를 구비한다.
CDR 회로(104)는 차동 시리얼 데이터 DIN+, DIN-(이하, 필요에 따라서 간단히 입력 데이터 DIN이라고도 칭함)을 받는다. 전술한 바와 같이, 입력 데이터 DIN에는, 송신측에 있어서 기준 클럭 신호 CLK3이 매립되어 있다.
VCO(60), 제1 분주기(22), 제2 분주기(24), 주파수 비교기(20), 셀렉터(30), 제어 전압 생성 회로(42)는 소위 FLL(Frequency Locked Loop) 회로를 형성한다.
VCO(60)는 제어 전압 Vcnt2에 따른 주파수로 발진하여 샘플링 클럭 신호 CLK4를 발생한다. 제1 분주기(22)는 샘플링 클럭 신호 CLK4를 분주비 M으로 분주한다. 제2 분주기(24)는 수신한 시리얼 데이터 DIN에 따른 클럭 신호 CLKIN을 분주비 N으로 분주한다. 여기서 분주비 N은 N=M×q/p로 공급된다. 분주비 M, N은, 정수에 한정되지 않고, 펄스 스왈로 방식의 분주기를 이용하는 경우에는 비정수라고 할 수도 있다.
예를 들면, p=5376(=448×12비트), q=3072(=256×12비트)일 때, M=7, N=4일 수도 있고, M=3.5, N=2일 수도 있다.
주파수 비교기(20)는 제1 분주기(22)의 출력 신호 CLK6과 제2 분주기(24)의 출력 신호 CLK7을 받고, 그것들의 위상차에 따른 위상 주파수차 신호 PFD를 발생한다. 위상차 주파수 신호 PFD는 클럭 신호 CLK6의 위상이 클럭 신호 CLK7의 위상보다도 진행하고 있을 때 어서트되는 다운 신호 DN_B와, 클럭 신호 CLK6의 위상이 클럭 신호 CLK7의 위상보다도 지연되고 있을 때 어서트되는 업 신호 UP_B를 포함한다.
일단, 셀렉터(30)를 무시한다. 위상 주파수차 신호 PFD는, 제어 전압 생성 회로(42)에 입력된다. 제어 전압 생성 회로(42)는 위상 주파수차 신호 PFD에 따라서, 전압 제어 발진기(60)의 주파수를 조절하기 위한 제어 전압 Vcnt2를 생성한다. 차지 펌프 회로(40)는 업 신호 UP_B가 어서트되면 제어 전압 Vcnt1을 증가시키고, 다운 신호 DN_B가 어서트되면 제어 전압 Vcnt1을 저하시킨다. 루프 필터(50)는 래그리드 필터이며, 제어 전압 Vcnt1의 고주파 성분을 조정하고, 제어 전압 Vcnt2를 생성한다. 루프 필터(50)로서 로우패스 필터를 이용해도 된다.
차지 펌프 회로(40)의 구성은 한정되지 않지만, 예를 들면 캐패시터와, 업 신호 UP_B에 응답하여 캐패시터를 충전하는 충전 회로와, 다운 신호 DN_B에 응답하여 캐패시터를 방전하는 방전 회로를 포함하여 구성된다. 제어 전압 Vcnt2는 VCO(60)에 출력된다.
이상이 CDR 회로(104)에 있어서의, 샘플링 클럭 신호 CLK4의 재생에 관련되는 FLL 회로의 구성이다. 계속하여 CDR 회로(104)(FLL 회로)의 동작을 설명한다.
CDR 회로(104)에 의해, 샘플링 클럭 신호 CLK4의 주파수는, 입력 데이터 DIN의 주파수의 M/N배로 되도록 피드백이 걸려서 로크한다. 입력 데이터 DIN의 평균적인 주파수는, 거기에 매립된 기준 클럭 신호 CLK3의 주파수에 상당한다. 따라서, 샘플링 클럭 신호 CLK4의 주파수 f4는, 기준 클럭 신호 CLK3의 주파수 f3의 M/N배가 된다.
Figure pat00001
전술한 바와 같이 송신 회로(200)에 있어서, 입력 데이터 DIN은, 연속하는 p 비트 중에 2×q회의 통계적인 비율로 데이터 변화가 발생하도록 생성되어 있다. 신호의 주기는, 2개의 레벨 천이(엣지)의 쌍으로 규정되는 것을 고려하면, 입력 데이터 DIN에 매립된 기준 클럭 신호 CLK3의 주파수 f3은 송신 클럭 신호 CLK2의 주파수 f2의 q/p배이다.
Figure pat00002
수학식 1, 2 및 N=M×q/p을 고려하면,
Figure pat00003
이 성립한다. 즉, CDR 회로(104)에 따르면, 송신 클럭 신호 CLK2의 주파수 f2와 동일한 주파수의 샘플링 클럭 신호 CLK4를 재생할 수 있다.
샘플링 회로(8)는 재생된 샘플링 클럭 신호 CLK4를 이용하여 입력 데이터 DIN을 샘플링(래치)한다. 샘플링된 시리얼 데이터 DOUT은 신호 처리 회로(106)에 공급된다.
신호 처리 회로(106)는 송신 회로(200)의 신호 처리 회로(204)와 반대의 처리를 행한다. 도 6은 신호 처리 회로(204)의 동작을 도시하는 도면이다.
제3 분주기(80)는 샘플링 클럭 신호 CLK4를, 분주비 K(K=12)로 분주함으로써 클럭 신호 CLK8을 생성한다. 제4 분주기(82)는 샘플링 클럭 신호 CLK4를 분주비 L (L=27)로 분주함으로써 클럭 신호 CLK9를 생성한다.
시리얼 패러렐 변환기(70)는 샘플링 클럭 신호 CLK4를 이용하고, 샘플링된 시리얼 데이터 DOUT을 12 비트의 패러렐 데이터 DP4로 변환한다. 디코더(72)는 클럭 신호 CLK8과 동기하여 동작하고, 동기 코드(K 심볼)를 검출함과 함께, 송신 회로(200)에 있어서 10B12B 부호화된 데이터 DP4를 디코딩하고, 10 비트의 패러렐 데이터 DP5로 변환한다. 디스크램블러(74)는 송신 회로(200)에서 실시된 스크램블을 해제한다. 출력 버퍼(76)에는 디스크램블러(74)에 의해 스크램블이 해제된 패러렐 데이터 DP6이 기입된다. 패러렐 데이터 DP6이, 동기 코드(K 심볼)에 상당하는 경우, 기입이 금지된다. 출력 버퍼(76)에 기입된 데이터는 클럭 신호 CLK9와 동기하여 읽어내어진다.
수신 회로(100)는 FLL 회로 외에 PLL 회로를 구비한다. PLL 회로는, 위상 비교기(10), 제어 전압 생성 회로(42), VCO(60)를 포함한다. 즉 PLL 회로와 FLL 회로는, 제어 전압 생성 회로(42) 및 VCO(60)를 공유하여 구성된다.
위상 비교기(10)는 입력 데이터 DIN과 샘플링 클럭 신호 CLK4의 위상차에 따른 위상차 신호 PD를 생성한다. 위상차 신호 PD는, 입력 데이터 DIN의 엣지의 타이밍을, 샘플링 클럭 신호 CLK4가 대응하는 엣지의 타이밍과 비교한다. 위상차 신호 PD는, 입력 데이터 DIN의 엣지의 타이밍이 빠를 때에 어서트되는 업 신호 UP_A와, 입력 데이터 DIN의 엣지의 타이밍이 느릴 때에 어서트되는 다운 신호 DN_A를 포함한다.
셀렉터(30)는 FLL 회로와 PLL 회로를 바꾸기 위하여 설치된다. 셀렉터(30)는 처음에 주파수 비교기(20)로부터의 위상 주파수차 신호 PFD를 선택하고, FLL 회로가 유효가 된다. 주파수 범위 판정부(26)는 2개의 클럭 신호 CLK6과 CLK7의 주파수를 비교하고, FLL 회로가 로크하고 있는 것, 바꿔 말하면, 샘플링 클럭 신호 CLK4가 재생되어 있는 것을 검출한다. FLL 회로의 로크가 검출되면, 주파수 범위 판정부(26)를 셀렉터(30)에 위상차 신호 PD를 선택시킨다. 그 결과, PLL 회로가 유효가 된다.
이상이 송신 회로(200)에 관한 설명이다.
이렇게, 도 5의 CDR 회로(104)을 이용함으로써, 단일의 전송로(L1)만으로 고속의 시리얼 데이터를 전송할 수 있다.
이어서, 실시 형태에 따른 전송 시스템(300)의 다른 구성예를 설명한다. 도 7은 전송 시스템(300a)의 구성을 도시하는 블록도이다. 전송 시스템(300a)은 송신 회로(200a) 및 수신 회로(100a)를 구비한다. 송신 회로(200a), 수신 회로(100a) 각각의 기본적인 구성은 도 3, 도 5의 그것들과 마찬가지이다.
우선 송신 회로(200a)의 구성을 설명한다. 송신 회로(200a)는 프리엠퍼시스 기능을 구비하고, 출력이 공통으로 접속된 2개의 차동 트랜스미터(206a, 206b)가 설치된다. 진폭이 큰 차동 트랜스미터(206a)의 출력 신호에 진폭이 작은 차동 트랜스미터(206b)의 출력 신호가 중첩, 즉 가산 또는 감산됨으로써, 전송로(L1)를 전송하는 신호의 레벨 천이가 강조되어, 파형 정형된다.
패러렐 시리얼 변환기(216a)는 패러렐 시리얼 변환기(PS1 내지 PS3)를 포함한다. 패러렐 시리얼 변환기(PS2, PS3)는 차동 트랜스미터(206a, 206b) 각각에 대응지을 수 있다.
패러렐 시리얼 변환기(PS1)에 대하여, 12비트의 패러렐 데이터 DP3이 입력된다. 패러렐 시리얼 변환기(PS1)은, 패러렐 데이터 DP3을 4 비트의 패러렐 데이터 DP3'로 변환한다.
PLL 회로(202a)의 VCO는 서로 위상이 45도 시프트하고 있는 8상 클럭 신호를 생성한다. 그 중, 짝수번째의 클럭 신호군이 패러렐 시리얼 변환기(PS2)에, 홀수번째의 클럭 신호군이 패러렐 시리얼 변환기(PS3)에 공급된다. 패러렐 시리얼 변환기(PS2, PS3)는 각각 입력된 4 비트의 패러렐 데이터를 시리얼 데이터로 변환한다.
차동 트랜스미터(206a, 206b)는 각각 패러렐 시리얼 변환기(PS2, PS3)로부터의 시리얼 데이터를, 서로 45도, 즉 데이터 주기의 1/2 시프트한 위상으로 받고, 차동 신호로 변환한다. 2개의 차동 트랜스미터(206a, 206b)의 출력이 중첩되어, 프리엠퍼시스된 차동 신호가 출력된다.
또한, 엠퍼시스 기간을 데이터 기간과 동일하게 해도 된다. 이 경우, VCO의 출력은 4상이어도 되고, 패러렐 시리얼 변환기(PS2와 PS3)에는, 90도 시프트한 클럭이 공급된다. 엠퍼시스 기능이 불필요할 경우, VCO는 4상 출력이며, 패러렐 시리얼 변환기(PS3) 및 차동 트랜스미터(206b)는 생략된다.
이상이 송신 회로(200a)의 구성이다. 계속하여 수신 회로(100a)를 설명한다.
차동 리시버(102)가 수신한 차동 시리얼 데이터 DIN은, 분주기(28)에 의해 분주비 1/2로 분주되고 컴퍼레이터(CMP1)에 의해 싱글 엔드의 클럭 신호 CLKIN로 변환된다. VCO(60)는 데이터 레이트의 1/2의 주파수의 4상 클럭 신호 CK1 내지 CK4를 생성한다. 또 4상 클럭 신호 CK1 내지 CK4는, 서로 위상이 1/4주기(90도)씩 시프트하고 있다. 4상 클럭 신호 CK1 내지 CK4는, 샘플링 클럭 신호 CLK4에 상당한다. 샘플링 클럭 신호 CLK4는, 클럭 버퍼(62)를 개재하여 위상 비교기(10)(8) 및 시리얼 패러렐 변환기(70)에 공급된다.
도 7에 있어서, 위상 비교기(10)는 샘플링 회로(8)의 기능도 갖고 있다. 위상 비교기(10)는 4상 클럭 신호 CK1 내지 CK4 중, 위상이 서로 180도 시프트하고 있는 제1 클럭 신호 CK1 및 제3 클럭 신호 CK3을 이용하여 클럭 신호의 1주기마다에 2개의 데이터 DOUT1, DOUT2를 취득한다. 구체적으로는, 제1 클럭 신호 CK1의 포지티브 엣지의 타이밍에서 입력 데이터 DIN의 값을 래치하고, 그 값을 데이터 DOUT1이라고 하고, 제3 클럭 신호 CK3의 포지티브 엣지의 타이밍에서 입력 데이터 DIN의 값을 래치하고, 그 값을 데이터 DOUT2라고 한다. 데이터 DOUT1, DOUT2는, 후단의 시리얼 패러렐 변환기(70)에 공급된다. 시리얼 패러렐 변환기(70)는 2단계(70a, 70b)로 구성된다.
도 8은 도 7의 수신 회로(100a)에 있어서의 각 신호의 타이밍을 나타내는 타임 차트이다.
도 7로 되돌아간다. 시리얼 패러렐 변환기(70)는 시리얼 데이터 DOUT1, DOUT2와, 그것들과 동기한 클럭 신호 CK1, CK3을 받고, 시리얼 데이터 DOUT1, DOUT2의 타이밍을 맞춰서 출력 패러렐 데이터 DOUT으로 변환한다. 시리얼 패러렐 변환기(70)는 출력 패러렐 데이터 DOUT을, 그것과 동기한 클럭 신호 CKOUT과 함께 후단의 처리 블록에 출력한다.
위상 비교기(10), 차지 펌프 회로(40), 루프 필터(50), VCO(60)는 소위 PLL(Phase Locked Loop) 회로를 형성한다. 이 PLL 회로에 의해, 제2 클럭 신호 CK2의 엣지의 타이밍과, 제4클럭 신호 CK4의 엣지의 타이밍이 각각 입력 데이터 DIN의 변화점과 일치하도록 클럭 신호 CK1 내지 CK4의 주파수 및 위상이 피드백 제어된다.
VCO(60)는 입력된 제어 전압 Vcnt2에 따른 주파수로 발진한다. VCO(60)는 4상 클럭 신호 CK1 내지 CK4를 발생한다. 예를 들면 VCO(60)는 4단의 지연 소자가 링 형상에 접속된 링 오실레이터이다. 각 지연 소자는 제어 전압 Vcnt2에 의해 바이어스되어 있고, 각각의 지연량이 제어 전압 Vcnt2에 의해 제어된다. 그 결과, 링 오실레이터의 발진 주파수는 제어 전압 Vcnt2에 따른 것으로 된다. 4상의 클럭 신호 CK1 내지 CK4는 4개의 지연 소자의 입력 신호(또는 출력 신호)에 상당한다.
위상 비교기(10)는 입력 데이터 DIN과 클럭 신호 CK1 내지 CK4를 받는다. 위상 비교기(10)는 입력 데이터 DIN의 위상을 클럭 신호 CK1 내지 CK4 각각의 위상과 비교하고, 업 신호 UP_A, 다운 신호 DN_A를 발생한다. 업 신호 UP_A와 다운 신호 DN_A를 총칭하여 위상차 신호 PD_A라고도 칭한다.
입력 데이터 DIN에 대하여 클럭 신호 CK의 위상이 지연되고 있을 때에는, 업 신호 UP_A가 어서트(하이 레벨)되고, 입력 데이터 DIN에 대하여 클럭 신호 CK의 위상이 진행하고 있을 때에는, 다운 신호 DN_A가 어서트된다.
위상차 신호 PD_A는 셀렉터(30)를 거쳐서 차지 펌프 회로(40)에 입력된다. 차지 펌프 회로(40)는 업 신호 UP_A가 어서트되면 제어 전압 Vcnt1을 증가시키고, 다운 신호 DN_A가 어서트되면 제어 전압 Vcnt1을 저하시킨다. 루프 필터(50)는 래그리드 필터이며, 제어 전압 Vcnt1의 고주파 성분을 조정하고, 제어 전압 Vcnt2를 생성한다. 루프 필터(50)로서 로우패스 필터를 이용해도 된다.
클럭 신호 CK의 위상이 지연되고, 업 신호 UP_A가 어서트되면, 제어 전압 Vcnt2가 상승하기 때문에 클럭 신호 CK의 주파수가 높아지고, 위상이 진행하도록 피드백이 걸린다. 반대로 클럭 신호 CK의 위상이 진행하고, 다운 신호 DN_A가 어서트되면, 제어 전압 Vcnt2가 저하하기 때문에 클럭 신호 CK의 주파수가 낮아져, 위상이 지연되도록 피드백이 걸린다. 그 결과, 클럭 신호 CK의 주파수 및 위상이, 입력 데이터 DIN의 변화점(엣지)을 기준으로 하여 최적화된다.
전술한 PLL 회로와는 별도로, 주파수 비교기(20), 제1 분주기(22), 제2 분주기(24), 차지 펌프 회로(40), 루프 필터(50), VCO(60)는 FLL 회로를 형성한다.
FLL 회로에 의해 클럭 신호 CK2 및 CK4의 주기가, 입력 데이터 DIN의 데이터 주기 Td와 일치하도록 클럭 신호 CK1 내지 CK4의 주파수 및 위상이 피드백 제어된다.
컴퍼레이터(CMP1)는 입력 데이터 DIN+과 DIN-을 비교하고, 레퍼런스 신호 Ref를 생성한다. 주파수 비교기(20)는 제1 분주기(22) 및 제2 분주기(24)의 출력 신호를 비교하고, 그 위상차에 따른 위상 주파수차 신호 PFD를 생성한다.
위상 주파수차 신호 PFD는 셀렉터(30)를 거쳐서 차지 펌프 회로(40)에 입력된다. 차지 펌프 회로(40), 루프 필터(50), VCO(60)의 동작은 전술한 바와 같다.
FLL 회로에 의해, 클럭 신호 CK2의 포지티브 엣지와 클럭 신호 CK4의 포지티브 엣지와의 간격이 입력 데이터 DIN의 주기와 일치하도록 클럭 신호 CK1 내지 CK4의 주파수 및 위상이 피드백 제어된다.
이상이 수신 회로(100a)의 구성이다. 계속해서, 위상 비교기(10)의 구체적인 구성을 설명한다. 도 9는 도 7의 위상 비교기(10)의 구성을 도시하는 회로도이다. 위상 비교기(10)는 플립플롭(FF1 내지 FF4), 버퍼(BUF1 내지 BUF4) 및 디코더 회로(12)를 구비한다.
복수의 플립플롭(FF1 내지 FF4)은 각각 클럭 신호 CK1 내지 CK4마다에 설치된다. i번째의 플립플롭(FFi)(1≤i≤4)은 입력 신호 DIN+과 DIN-을 비교(싱글 엔드 변환)하고, 비교 결과를 나타내는 데이터를 대응하는 클럭 신호 CKi의 포지티브 엣지의 타이밍에서 래치한다. 이 플립플롭은 센스 앰프(SA)라고도 칭해진다.
플립플롭(FF1)에 의해 래치된 데이터 q1은 버퍼(BUF1)를 거쳐서 데이터 DOUT1로서 출력된다. 마찬가지로 플립플롭(FF2)에 의해 래치된 데이터 q2는 버퍼(BUF2)를 거쳐서 데이터 DOUT2로서 출력된다.
각 플립플롭(FF1 내지 FF4)에 의해 생성된 데이터 q1 내지 q4는, 버퍼(BUF1 내지 BUF4)를 거쳐서 후단의 디코더 회로(12)에 입력된다. 디코더 회로(12)는 데이터 q1 내지 q4에 기초하여 위상차 신호 PD_A(업 신호 UP_A, 다운 신호 DN_A)를 생성한다.
디코더 회로(12)는 복수의 제1 논리 게이트(G1), 복수의 제2 논리 게이트(G2), 제3 논리 게이트(G3), 제4 논리 게이트(G4)를 구비한다.
복수의 제1 논리 게이트(G11, G12)는, 홀수번째의 플립플롭(FF1, FF3)마다 설치된다. 상수가 4보다 많은 경우에는, FF1, FF3, FF5???이 홀수번째의 플립플롭으로서 파악된다. 바꿔 말하면, 홀수번째의 플립플롭이란 데이터 DOUT1, DOUT2를 래치하기 위한 클럭 신호에 대응하는 플립플롭과, 그것과 1개 간격으로 배치되는 플립플롭을 말한다.
i(i는 자연수)번째의 제1 논리 게이트(G1i)는 (2×i-1)번째의 플립플롭 FF2 ×i-1의 출력과 (2×i)번째의 플립플롭 FF2 ×i의 출력이 불일치일 때 어서트(하이 레벨)되는 내부 업 신호 upi를 생성하도록 구성된다.
복수의 제2 논리 게이트(G21, G22)는, 짝수번째의 플립플롭(FF2, FF4)마다에 설치된다. 상수가 4보다 많은 경우에는, FF2, FF4, FF6???이 짝수번째의 플립플롭으로서 파악된다.
j(j는 짝수)번째의 제2 논리 게이트(G2j)는 (2×j)번째의 플립플롭(FF)(2×j)의 출력과 (2×j+1)번째의 플립플롭의 출력이 불일치일 때 어서트되는 내부 다운 신호 dni를 생성하도록 구성된다.
예를 들면 제1 논리 게이트(G1) 및 제2 논리 게이트(G2)는, 배타적 논리합 게이트 EOR을 이용하여 구성할 수 있다.
구체적으로는, 논리 게이트(EOR0)(G11)는 데이터 q1과 데이터 q2를 비교하고, 일치, 불일치를 나타내는 내부 업 신호 up1을 생성한다. 논리 게이트(EOR1)(G21)는 데이터 q2와 데이터 q3을 비교하고, 일치, 불일치를 나타내는 내부 다운 신호 dn1을 생성한다. 논리 게이트(EOR2)(G22)은 데이터 q4와 데이터 q1을 비교하고, 일치, 불일치를 나타내는 내부 다운 신호 dn2를 생성한다. 논리 게이트 EOR3(G12)은 데이터 q3과 데이터 q4를 비교하고, 일치, 불일치를 나타내는 내부 업 신호 up2를 생성한다. 각 논리 게이트(EOR0 내지 EOR3)의 출력은, 각각의 2개의 입력 신호가 일치했을 때 0(로우 레벨), 불일치일 때 1(하이 레벨)이 된다.
제3 논리 게이트(G3)(AND0)은 복수의 제1 논리 게이트(G11, G12)에 의해 생성된 복수의 내부 업 신호 up1, up2에 기초하여, 업 신호 UP_A를 생성한다. 구체적으로는 제3 논리 게이트(G3)은 AND 게이트이며, 모든 내부 업 신호 up1 내지 up2가 어서트될 때에, 업 신호 UP_A를 어서트한다.
제4 논리 게이트(G4)(AND1)은 AND 게이트이며, 복수의 제2 논리 게이트(G21, G22)에 의해 생성된 복수의 내부 다운 신호 dn1, dn2에 기초하여, 다운 신호 DN_A를 생성한다. 구체적으로는 제4 논리 게이트(G4)는 AND 게이트이며, 모든 내부 다운 신호 dn1, dn2가 어서트될 때에, 다운 신호 DN_A를 어서트한다.
이상이 위상 비교기(10)의 구성이다. 계속하여 위상 비교기(10)의 동작을 설명한다. 도 10의 (a), (b) 및 도 11의 (a), (b)는 도 9의 위상 비교기(10)의 동작을 나타내는 타임 차트이다. 도 10의 (a), (b)는 각각 입력 데이터 DIN이 1회 변화한 경우, 2회 연속으로 변화한 경우의, 도 11의 (a), (b)는 각각 입력 데이터 DIN이 3회 연속으로 변화한 경우, 2회 비연속으로 변화한 경우의 동작을 나타낸다.
도 10의 (a)에 도시한 바와 같이, 입력 데이터 DIN이 1회 변화한 경우, 입력 데이터 DIN의 위상이 진행하고 있으면, 1구간(클럭 신호의 1/4주기)의 길이의 업 신호 UP_A가 생성되고, 반대로 입력 데이터 DIN의 위상이 지연되고 있으면, 1구간(클럭 신호의 1/4주기)의 길이의 다운 신호 DN_A가 생성된다.
도 10의 (b)를 참조하면, 입력 데이터 DIN이 2회 연속으로 변화한 경우, 입력 데이터 DIN의 위상이 진행하고 있으면, 3구간(클럭 신호의 3/4주기)의 길이의 업 신호 UP_A가 생성되고, 반대로 입력 데이터 DIN의 위상이 지연되고 있으면, 3구간(클럭 신호의 3/4주기)의 길이의 다운 신호 DN_A가 생성된다.
도 11의 (a)를 참조하면, 입력 데이터 DIN이 3회 연속으로 변화한 경우, 입력 데이터 DIN의 위상이 진행하고 있으면, 5구간(클럭 신호의 5/4주기)의 길이의 업 신호 UP_A가 생성되고, 반대로 입력 데이터 DIN의 위상이 지연되고 있으면, 5구간(클럭 신호의 5/4주기)의 길이의 다운 신호 DN_A가 생성된다.
도 11의 (b)를 참조하면, 입력 데이터 DIN이 불연속으로 변화하는 경우에는, 도 10의 (a)의 1회 변화의 경우와 동일한 동작을 2회 반복하는 것을 알 수 있다.
이렇게 실시 형태에 따른 위상 비교기(10)에 따르면, 입력 데이터 DIN이 연속하여 변화하는 횟수에 따른 기간 어서트되는, 업 신호 UP_A 및 다운 신호 DN_A를 생성하는 것이 가능하게 된다.
또한 위상 비교기(10)는 업 신호 UP_A 및 다운 신호 DN_A를 생성하는 과정에 있어서, 타이밍 동기를 취하지 않기 때문에, 지연이 적다는 특징을 갖는다. 따라서 클럭 신호의 위상은 입력 데이터 DIN의 변동에 고속으로 추종시키는 것이 가능하게 된다.
또한 다운 신호 DN 및 업 신호 UP의 어서트 기간의 최소폭이, 1구간(클럭 신호의 1/4주기, 90도 위상)인 것도 도 9의 위상 비교기(10)의 이점이다. 즉, 다운 신호 DN_A 및 업 신호 UP_A의 최소폭이 작은 것에 의해, 차지 펌프 회로(40)의 설계의 자유도를 높일 수 있다.
일반적으로 차지 펌프 회로(40)는 캐패시터와, 업 신호 UP에 따라서 캐패시터를 충전하는 충전 회로와, 다운 신호 DN에 따른 캐패시터를 방전하는 방전 회로를 구비한다. 그리고 캐패시터에 생기는 전압이 제어 전압 Vcnt1로서 출력된다.
따라서 제어 전압 Vcnt1의 변화량 ΔV는,
ΔV=τ×Ichg/C
로 공급된다. 즉,
(1) 업 신호 UP, 다운 신호 DN의 펄스 폭 τ에 비례하고,
(2) 충방전 전류 Ichg에 비례하고,
(3) 캐패시터의 용량값 C에 반비례한다.
따라서 같은 제어 전압 Vcnt1의 변화량 ΔV를 얻으려고 하면, 펄스 폭이 짧은 것에 의해, 충방전 전류 Ichg을 크게 하고, 또는 캐패시터의 용량값 C를 작게 할 수 있다. 캐패시터(C)가 작은 것은, 회로 면적을 작게 할 수 있는 것을 의미하기 때문에, 회로를 집적화하는 데 있어서 매우 유용하다. 또 충방전 전류 Ichg를 크게 할 수 있는 것은, 그의 정밀도를 높일 수 있는 것을 의미하기 때문에, CDR 회로의 주파수 안정화의 정밀도를 높이는데 있어서 매우 유용하다.
이상, 본 발명에 대해서 실시 형태를 기초로 설명하였다. 이 실시 형태는 예시이며, 그것들의 각 구성 요소나 각 처리 공정, 그것들의 조합에는 여러가지 변형예가 존재할 수 있다. 이하, 이러한 변형예에 대하여 설명한다.
도 7에서는, 4상의 클럭 신호를 재생하는 경우를 예에 설명했지만, 실시 형태에 개시되는 기술적 사상은, 8상, 16상, 그 밖의 클럭 신호에도 전개 가능하고, 그것들도 본 발명의 범위에 포함되는 것이 당업자에는 이해된다.
실시 형태에 기초하여, 구체적인 어구를 사용하여 본 발명을 설명했지만, 실시 형태는 본 발명의 원리, 응용을 나타내고 있는 것에 지나지 않고, 실시 형태에는 청구의 범위에 규정된 본 발명의 사상을 일탈하지 않는 범위에 있어서, 많은 변형예나 배치의 변경이 인정된다.
8: 샘플링 회로
10: 위상 비교기
12: 디코더 회로
20: 주파수 비교기
22: 제1 분주기
24: 제2 분주기
26: 주파수 범위 판정부
30: 셀렉터
40: 차지 펌프 회로
42: 제어 전압 생성 회로
50: 루프 필터
60: VCO
70: 시리얼 패러렐 변환기
72: 디코더
74: 디스크램블러
76: 출력 버퍼
80: 제3 분주기
82: 제4 분주기
100: 수신 회로
102: 차동 리시버
104: CDR 회로
106: 신호 처리 회로
200: 송신 회로
202: PLL 회로
204: 신호 처리 회로
206: 차동 트랜스미터
210: 입력 버퍼
212: 스크램블러
214: 인코더
216: 패러렐 시리얼 변환기
218: 분주기
300: 전송 시스템
L1: 전송로
CLK1: 입력 클럭 신호
CLK2: 송신 클럭 신호
CLK3: 기준 클럭 신호
CLK4: 샘플링 클럭 신호
CLK5: 중간 클럭 신호
PFD: 위상 주파수차 신호
PD: 위상차 신호
CMP: 제1컴퍼레이터
G1: 제1 논리 게이트
G2: 제2 논리 게이트
G3: 제3 논리 게이트
G4: 제4 논리 게이트

Claims (14)

  1. 시리얼 데이터를 받는 수신 회로로서,
    입력된 제어 전압에 따른 주파수를 갖는 샘플링 클럭 신호를 발생하는 전압 제어 발진기와,
    상기 샘플링 클럭 신호를 분주비 M(M은 실수)으로 분주하는 제1 분주기와,
    p 비트에 2×q회(p, q는 실수)의 비율로 레벨 천이가 생기도록 생성된, 그 수신한 상기 시리얼 데이터에 따른 클럭 신호를 분주비 N(N은, N=M×q/p로 공급되는 실수)으로 분주하는 제2 분주기와,
    상기 제1 분주기의 출력 신호와 상기 제2 분주기의 위상차에 따른 위상 주파수차 신호를 발생하는 주파수 비교기와,
    상기 위상 주파수차 신호에 따라서, 상기 전압 제어 발진기의 주파수를 조절하기 위한 상기 제어 전압을 생성하는 제어 전압 생성 회로
    를 구비하는 것을 특징으로 하는 수신 회로.
  2. 제1항에 있어서,
    상기 시리얼 데이터는 송신해야 할 데이터가 8B/10B, 10B/12B 또는 이것들에 유사한 방식에 의해 부호화된 D 심볼과, 복수의 D 심볼의 사이에 등간격으로 삽입된 동기 제어 코드인 K 심볼을 포함하는 것을 특징으로 하는 수신 회로.
  3. 제2항에 있어서,
    상기 D 심볼은 스크램블되어 있는 것을 특징으로 하는 수신 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 시리얼 데이터와 상기 샘플링 클럭 신호를 받고, 그것들의 위상차에 따른 위상차 신호를 발생하는 위상 비교기와,
    상기 위상 주파수차 신호와 상기 위상차 신호를 받고, 한쪽을 선택하여 상기 제어 전압 생성 회로에 출력하는 셀렉터
    를 더 구비하는 것을 특징으로 하는 수신 회로.
  5. 제4항에 있어서,
    상기 전압 제어 발진기는, 상기 샘플링 클럭 신호로서, 각각이 상기 제어 전압에 따른 주파수를 갖고, 서로 위상이 등간격으로 시프트하고 있는 복수의 클럭 신호를 포함하는 다상 클럭 신호를 발생하는 것을 특징으로 하는 수신 회로.
  6. 제5항에 있어서,
    상기 위상 비교기는 상기 위상차 신호로서 상보적으로 어서트되는 업 신호 및 다운 신호를 발생하고,
    상기 위상 비교기는,
    상기 복수의 클럭 신호마다에 설치되고, 각각이 상기 시리얼 데이터를 대응하는 상기 클럭 신호의 타이밍에서 래치하는 복수의 플립플롭과,
    홀수번째의 플립플롭마다에 설치된 복수의 제1 논리 게이트로서, i(i는 자연수)번째의 제1 논리 게이트가, (2×i-1)번째의 플립플롭의 출력과 (2×i)번째의 플립플롭의 출력이 불일치일 때 어서트되는 내부 업 신호를 생성하도록 구성된 복수의 제1 논리 게이트와,
    짝수번째의 플립플롭마다에 설치된 복수의 제2 논리 게이트로서, j(j는 자연수)번째의 제2 논리 게이트가, (2×j)번째의 플립플롭의 출력과 (2×j+1)번째의 플립플롭의 출력이 불일치일 때 어서트되는 내부 다운 신호를 생성하도록 구성된 복수의 제2 논리 게이트와,
    상기 복수의 제1 논리 게이트에 의해 생성된 복수의 내부 업 신호에 기초하여 상기 업 신호를 생성하는 제3 논리 게이트와,
    상기 복수의 제2 논리 게이트에 의해 생성된 복수의 내부 다운 신호에 기초하여 상기 다운 신호를 생성하는 제4 논리 게이트
    를 포함하는 것을 특징으로 하는 수신 회로.
  7. 제6항에 있어서,
    상기 제3 논리 게이트는 모든 내부 업 신호가 어서트될 때에, 상기 업 신호를 어서트하고,
    상기 제4 논리 게이트는 모든 내부 다운 신호가 어서트될 때에, 상기 다운 신호를 어서트하는 것을 특징으로 하는 수신 회로.
  8. 제6항 또는 제7항에 있어서,
    상기 복수의 클럭 신호는 4상인 것을 특징으로 하는 수신 회로.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 위상 비교기는 상기 복수의 플립플롭에 유지되는 데이터를 샘플링된 시리얼 데이터로서 출력하는 것을 특징으로 하는 수신 회로.
  10. 제9항에 있어서,
    상기 샘플링된 시리얼 데이터를, 상기 전압 제어 발진기로부터 출력되는 클럭 신호를 이용하여 시리얼 패러렐 변환하는 시리얼 패러렐 변환기를 더 구비하는 것을 특징으로 하는 수신 회로.
  11. p 비트에 2×q회(p, q는 실수)의 비율로 레벨 천이가 생기도록 생성된 시리얼 데이터를 생성하는 송신 회로와,
    상기 시리얼 데이터를 수신하는 제1항 내지 제10항 중 어느 한 항에 기재된 수신 회로
    를 구비하는 것을 특징으로 하는 전송 시스템.
  12. 시리얼 데이터를 수신하는 방법으로서,
    전압 제어 발진기에 의해, 제어 전압에 따른 주파수를 갖는 샘플링 클럭 신호를 발생하는 스텝과,
    상기 샘플링 클럭 신호를 분주비 M으로 분주하는 스텝과,
    p 비트에 2×q회(p, q는 실수)의 비율로 레벨 천이가 생기도록 생성된, 그 수신한 상기 시리얼 데이터를 분주비 N(N은, N=M×q/p로 공급되는 실수)으로 분주하는 스텝과,
    분주된 상기 샘플링 클럭 신호와 분주된 상기 시리얼 데이터의 위상차에 따른 위상 주파수차 신호를 발생하는 스텝과,
    상기 위상 주파수차 신호에 따라서 상기 제어 전압을 생성하는 스텝
    을 구비하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서,
    상기 샘플링 클럭 신호가 소정의 주파수 범위에 로크한 후,
    상기 시리얼 데이터와 상기 샘플링 클럭 신호를 받고, 그것들의 위상차에 따른 위상차 신호를 발생하는 스텝과,
    상기 위상차 신호에 따라서 상기 제어 전압을 생성하는 스텝
    을 더 구비하는 것을 특징으로 하는 방법.
  14. 송신측에서 실행되는, p 비트에 2×q회(p, q는 실수)의 비율로 레벨 천이가 생기도록 생성된 시리얼 데이터를 생성하는 스텝과,
    수신측에서 실행되는,
    전압 제어 발진기에 의해, 제어 전압에 따른 주파수를 갖는 샘플링 클럭 신호를 발생하는 스텝과,
    상기 샘플링 클럭 신호를 분주비 M(M은 실수)에서 분주하는 스텝과,
    수신한 상기 시리얼 데이터를 분주비 N(N은, N=M×q/p로 공급되는 실수)으로 분주하는 스텝과,
    분주된 상기 샘플링 클럭 신호와 분주된 상기 시리얼 데이터의 위상차에 따른 위상 주파수차 신호를 발생하는 스텝과,
    상기 위상 주파수차 신호에 따라서 상기 제어 전압을 생성하는 스텝
    을 구비하는 것을 특징으로 하는 전송 방법.
KR1020110128579A 2010-12-03 2011-12-02 시리얼 데이터의 수신 회로, 수신 방법 및 이들을 이용한 시리얼 데이터의 전송 시스템, 전송 방법 Active KR101826995B1 (ko)

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