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KR100711095B1 - 클럭 및 데이터 복원회로, 및 클럭 및 데이터 복원 방법 - Google Patents

클럭 및 데이터 복원회로, 및 클럭 및 데이터 복원 방법 Download PDF

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KR100711095B1
KR100711095B1 KR1020050073629A KR20050073629A KR100711095B1 KR 100711095 B1 KR100711095 B1 KR 100711095B1 KR 1020050073629 A KR1020050073629 A KR 1020050073629A KR 20050073629 A KR20050073629 A KR 20050073629A KR 100711095 B1 KR100711095 B1 KR 100711095B1
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Abstract

데이터 주파수보다 낮은 클럭신호를 사용하여 데이터를 복원하는 클럭 및 데이터 복원회로가 개시되어 있다. 클럭 및 데이터 복원회로는 전압제어 발진기, 위상검출기, 전하펌프, 및 루프 필터를 구비한다. 전압제어 발진기는 제어전압에 응답하여 주파수가 변화하고 입력 데이터 신호 주기의 8 배의 주기를 가지는 다중위상 클럭신호들을 발생시킨다. 위상검출기는 다중위상 클럭신호들을 사용하여 입력 데이터 신호를 샘플링하고 입력 데이터 신호와 다중위상 클럭신호들과의 위상 차를 검출하고 복수의 에러신호들, 복수의 기준신호들, 및 입력 데이터 신호가 복원된 복수의 복원 데이터 신호들을 발생시킨다. 따라서, 클럭 및 데이터 복원회로는 데이터 신호 주파수의 8분의 1의 주파수를 가지는 클럭신호를 사용하여 데이터 신호를 복원할 수 있다.

Description

클럭 및 데이터 복원회로, 및 클럭 및 데이터 복원 방법{CIRCUIT AND METHOD FOR CLOCK AND DATA RECOVERY}
도 1은 종래의 클럭 및 데이터 복원회로를 나타내는 도면이다.
도 2는 도 1의 회로에 대한 타이밍도를 나타내는 도면이다.
도 3은 본 발명의 하나의 실시예에 따른 클럭 및 데이터 복원회로를 나타내는 블록도이다.
도 4는 도 3에 도시된 클럭 및 데이터 복원회로에 포함되어 있는 전압제어 발진기의 하나의 예를 나타내는 회로도이다.
도 5는 도 3에 도시된 클럭 및 데이터 복원회로에 포함되어 있는 클럭 프로세서의 하나의 예를 나타내는 회로도이다.
도 6은 도 3에 도시된 클럭 및 데이터 복원회로에 포함되어 있는 샘플 앤 홀드 회로의 하나의 예를 나타내는 회로도이다.
도 7은 도 3에 도시된 클럭 및 데이터 복원회로에 포함되어 있는 데이터 프로세서의 하나의 예를 나타내는 회로도이다.
도 8은 도 7에 도시된 데이터 프로세서에 포함되어 있는 신호처리 회로의 하나의 예를 나타내는 회로도이다.
도 9는 도 7에 도시된 데이터 프로세서에 포함되어 있는 에러신호 발생회로 의 하나의 예를 나타내는 회로도이다.
도 10은 도 7에 도시된 데이터 프로세서에 포함되어 있는 기준신호 발생회로의 하나의 예를 나타내는 회로도이다.
도 11은 도 3에 도시된 클럭 및 데이터 복원회로에 포함되어 있는 전하펌프와 저역통과 필터의 하나의 예를 나타내는 회로도이다.
도 12a 및 도 12b는 도 3에 도시된 클럭 및 데이터 복원회로에 대한 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1000 : 클럭 및 데이터 복원회로
1100 : 위상검출기
1110: 클럭 프로세서
1120: 샘플 앤 홀드 회로
1130: 데이터 프로세서
1200 : 전하펌프
1300 : 루프 필터
1400 : 전압제어 발진기(VCO)
본 발명은 클럭 및 데이터 복원회로에 관한 것으로, 특히 데이터 주파수보다 낮은 클럭신호를 사용하여 데이터를 복원하는 클럭 및 데이터 복원회로에 관한 것이다.
클럭 및 데이터 복원회로는 입력되는 데이터에 동기 되는 클럭신호를 발생시키고 클럭신호와 데이터를 복원하는 회로로서, 미국공개특허 제 2004/0240599호 등에 개시되어 있다. 클럭 및 데이터 복원회로는 데이터 전송을 위한 LAN, 유무선 통신, 광통신 및 디스크 드라이브 등에 사용되고 있다.
클럭 및 데이터 복원회로는 일종의 위상동기루프이며, 일반적으로 위상검출기, 전하펌프, 저역통과 필터, 및 전압제어 발진기를 구비한다.
위상검출기는 데이터와 전압제어 발진기에서 발생되는 클럭신호의 위상을 비교하여 에러신호들을 발생시킨다. 전하펌프는 에러신호들에 응답하여 증가 또는 감소하는 전압 제어신호를 발생시킨다. 전압제어 발진기는 전압 제어신호에 응답하여 클럭신호의 주파수를 조절한다. 전압 제어신호가 증가하면 클럭신호의 주파수를 증가시키고 전압제어신호가 감소하면 클럭신호의 주파수를 감소시킨다. 시간이 경과함에 따라 위상검출회로는 데이터와 클럭신호의 위상차를 줄이고, 데이터와 클럭신호의 위상이 정확히 일치하면 그 상태를 유지한다. 이 때부터 데이터와 클럭신호는 동기가 된 것이며, 클럭 및 데이터 복원회로는 유효한 데이터를 수신할 수 있다.
종래에는 데이터 주파수와 동일한 주파수를 가지는 클럭신호를 발생시켜 데이터를 복원하는 클럭 및 데이터 복원회로가 있었다. 그런데, 이러한 클럭 및 데이터 복원회로는 데이터의 주파수가 증가할수록 클럭신호의 주파수도 증가하여야 한다. 따라서, 클럭신호를 발생시키는 전압제어 발진기의 설계가 어렵게 되고 전력소 모도 증가하는 문제가 있다.
이러한 문제를 해결하기 위해, 미국공개특허 제 2004/0240599호에는 데이터 주파수의 2분의 1의 주파수를 가지는 클럭신호를 사용하여 데이터를 복원하는 클럭 및 데이터 복원회로를 개시하고 있으며, 미국공개특허 제 2004/0155687호에는 데이터 주파수의 4분의 1의 주파수를 가지는 클럭신호를 사용하여 데이터를 복원하는 클럭 및 데이터 복원회로를 개시하고 있다.
도 1은 종래의 클럭 및 데이터 복원회로를 나타내는 도면으로서, 미국공개특허 제 2004/0155687호에 개시되어 있다. 도 2는 도 1의 회로에 대한 타이밍도를 나타내는 도면이다. 도 1 및 도 2를 참조하면, 클럭 및 데이터 복원회로는 위상검출기(14), V/I 컨버터(16), 저역통과 필터(18), 및 전압제어 발진기(12)를 구비하며, 클럭신호들(CK0, CK45, CK90, CK135)은 각각 입력신호(DIN)의 주기의 4 배인 주기를 가지고 있음을 알 수 있다.
본 발명의 목적은 데이터 주파수의 8분의 1의 주파수를 가지는 클럭신호를 사용하여 데이터 신호를 복원할 수 있는 클럭 및 데이터 복원회로를 제공하는 것이다.
본 발명의 다른 목적은 데이터 주파수의 8분의 1의 주파수를 가지는 클럭신호를 사용하여 데이터 신호를 복원할 수 있는 클럭 및 데이터 복원 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 클럭 및 데이터 복원회로는 전압제어 발진기, 위상검출기, 전하펌프, 및 루프 필터를 구비한다.
전압제어 발진기는 제어전압에 응답하여 주파수가 변화하고 입력 데이터 신호 주기의 8 배의 주기를 가지는 다중위상 클럭신호들을 발생시킨다. 위상검출기는 상기 다중위상 클럭신호들을 사용하여 상기 입력 데이터 신호를 샘플링하고 상기 입력 데이터 신호와 상기 다중위상 클럭신호들과의 위상 차를 검출하고 복수의 에러신호들, 복수의 기준신호들, 및 상기 입력 데이터 신호가 복원된 복수의 복원 데이터 신호들을 발생시킨다. 전하펌프는 상기 복수의 에러신호들과 복수의 기준신호들에 응답하여 제어전류를 발생시킨다. 루프 필터는 상기 제어전류를 적분하여 상기 제어전압을 발생시킨다.
상기 다중위상 클럭신호들은 45°의 정수배의 위상 차이를 가지는 제 1 내지 제 4 클럭신호를 포함할 수 있다. 상기 위상검출기는 클럭 프로세서, 샘플 앤 홀드 회로, 및 데이터 프로세서를 구비한다.
클럭 프로세서는 상기 제 1 내지 제 4 클럭신호 중 위상차이가 가장 적은 두 신호끼리 배타적 논리합 연산을 수행하고 상기 제 1 내지 제 4 클럭신호 중 위상차이가 가장 큰 두 신호끼리 배타적 비논리합 연산을 수행하여 샘플링 클럭신호들을 발생시킨다. 샘플 앤 홀드 회로는 상기 샘플링 클럭신호들에 응답하여 상기 입력 데이터 신호를 샘플링하고 제 1 내지 제 4 데이터 신호 및 상기 복원 데이터 신호들을 발생시킨다. 데이터 프로세서는 상기 샘플링 클럭신호들 및 상기 제 1 내지 제 4 데이터 신호에 응답하여 상기 복수의 에러신호들 및 상기 복수의 기준신호들을 발생시킨다.
본 발명의 하나의 실시형태에 따른 클럭 및 데이터 복원 방법은 제어전압에 응답하여 주파수가 변화하고 입력 데이터 신호 주기의 8 배의 주기를 가지는 다중위상 클럭신호들을 발생시키는 단계; 상기 다중위상 클럭신호들을 사용하여 상기 입력 데이터 신호를 샘플링하고 상기 입력 데이터 신호와 상기 다중위상 클럭신호들과의 위상 차를 검출하고 복수의 에러신호들, 복수의 기준신호들, 및 상기 입력 데이터 신호가 복원된 복수의 복원 데이터 신호들을 발생시키는 단계; 상기 복수의 에러신호들과 복수의 기준신호들에 응답하여 제어전류를 발생시키는 단계; 및 상기 제어전류를 적분하여 상기 제어전압을 발생시키는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 3은 본 발명의 하나의 실시예에 따른 클럭 및 데이터 복원회로를 나타내는 블록도이다. 도 3을 참조하면, 클럭 및 데이터 복원회로(1000)는 전압제어 발진기(Voltage Controlled Oscillator; VCO)(1400), 위상검출기(1100), 전하펌프(1200), 및 루프 필터(1300)를 구비한다.
전압제어 발진기(1400)는 제어전압(VCON)에 응답하여 주파수가 변화하고 입력 데이터 신호(DIN) 주기의 8 배의 주기를 가지는 다중위상 클럭신호들(CK0, CK45, CK90, CK135)을 발생시킨다. 다중위상 클럭신호들(CK0, CK45, CK90, CK135) 간에는 45°의 위상 차이가 존재한다. CK0을 기준으로 CK45는 45°만큼 위상 쉬프트 된 신호이고, CK90은 90°만큼 위상 쉬프트 된 신호이고, CK135는 135°만큼 위상 쉬프트 된 신호이다.
위상검출기(1100)는 다중위상 클럭신호들(CK0, CK45, CK90, CK135)을 사용하 여 입력 데이터 신호(DIN)를 샘플링하고 입력 데이터 신호(DIN)와 다중위상 클럭신호들(CK0, CK45, CK90, CK135)과의 위상 차를 검출하고 에러신호들(PD1, PD2, PD3, PD4)을 발생시킨다. 또한, 위상검출기(1100)는 기준신호들(REF1, REF2, REF3, REF4) 및 입력 데이터 신호(DIN)가 복원된 복원 데이터 신호들(D1OUT, D2OUT, D3OUT, D4OUT)을 발생시킨다.
위상검출기(1100)는 클럭 프로세서(1110), 샘플 앤 홀드 회로(1120), 및 데이터 프로세서(1130)를 구비한다.
클럭 프로세서(1110)는 다중위상 클럭신호들(CK0, CK45, CK90, CK135) 중 위상차이가 가장 적은 두 신호끼리 배타적 논리합 연산 또는 배타적 비논리합 연산을 수행하고 샘플링 클럭신호들(C1, C2, C3, C4)을 발생시킨다.
샘플 앤 홀드 회로(1120)는 샘플링 클럭신호들(C1, C2, C3, C4)에 응답하여 입력 데이터 신호(DIN)를 샘플링하고 제 1 내지 제 4 데이터 신호(D1, D2, D3, D4) 및 복원 데이터 신호들(D1OUT, D2OUT, D3OUT, D4OUT)을 발생시킨다.
데이터 프로세서(1130)는 샘플링 클럭신호들(C1, C2, C3, C4) 및 제 1 내지 제 4 데이터 신호(D1, D2, D3, D4)에 응답하여 에러신호들(PD1, PD2, PD3, PD4) 및 기준신호들(REF1, REF2, REF3, REF4)을 발생시킨다.
전하펌프(1200)는 에러신호들(PD1, PD2, PD3, PD4)과 기준신호들(REF1, REF2, REF3, REF4)에 응답하여 제어전류를 발생시킨다. 루프 필터(1300)는 제어전류를 적분하여 제어전압(VCON)을 발생시킨다.
이하, 도 3에 도시된 클럭 및 데이터 복원회로의 동작을 설명한다.
VCO(1400)에서 발생된 다중위상 클럭신호들(CK0, CK45, CK90, CK135)은 각각 입력 데이터 신호(DIN) 주기의 8 배의 주기를 가진다. 즉, 다중위상 클럭신호들(CK0, CK45, CK90, CK135)은 각각 입력 데이터 신호(DIN) 주파수의 8 분의 1의 주파수를 가진다. 입력 데이터 신호(DIN)는 다중위상 클럭신호들(CK0, CK45, CK90, CK135)을 사용하여 샘플링된다. 입력 데이터 신호(DIN)와 다중위상 클럭신호들(CK0, CK45, CK90, CK135)과의 위상 차를 검출하여 에러신호들(PD1, PD2, PD3, PD4), 기준신호들(REF1, REF2, REF3, REF4), 및 입력 데이터 신호(DIN)가 복원된 복원 데이터 신호들(D1OUT, D2OUT, D3OUT, D4OUT)이 발생된다. 에러신호들(PD1, PD2, PD3, PD4)은 입력 데이터 신호(DIN)의 샘플링 포인트에 대한 정보를 가지는 신호들이다. 에러신호들(PD1, PD2, PD3, PD4)과 기준신호들(REF1, REF2, REF3, REF4)에 응답하여 제어전류가 발생되고, 제어전류를 적분하여 제어전압(VCON)이 발생된다. 제어전압(VCON)에 응답하여 주파수가 변화하고 입력 데이터 신호(DIN) 주기의 8 배의 주기를 가지는 다중위상 클럭신호들(CK0, CK45, CK90, CK135)이 발생된다. 입력 데이터 신호(DIN)의 중앙(middle point)에서 샘플링 하기 위해 에러신호들(PD1, PD2, PD3, PD4) 각각의 펄스 폭은 기준신호들(REF1, REF2, REF3, REF4) 각각의 펄스 폭의 약 2분의 1이 되도록 설계한다.
도 4는 도 3에 도시된 클럭 및 데이터 복원회로에 포함되어 있는 전압제어 발진기의 하나의 예를 나타내는 회로로서, 본 발명이 속하는 기술 분야의 전문가에게 잘 알려진 회로이다.
도 4를 참조하면, 전압제어 발진기(1400)는 캐스케이드 연결된 지연소자들(1410, 1420, 1430, 1440)을 포함한다. 지연소자들(1410, 1420, 1430, 1440) 각각에는 제어전압(VCON)이 제공된다. 제어전압(VCON)이 증가하면, 지연소자들(1410, 1420, 1430, 1440) 각각의 지연시간이 감소하고, 제어전압(VCON)이 감소하면, 지연소자들(1410, 1420, 1430, 1440) 각각의 지연시간이 증가한다. 지연소자들(1410, 1420, 1430, 1440) 각각 인버터로 구성될 수 있다. 다중위상 클럭신호들(CK0, CK45, CK90, CK135)은 각각 45°만큼의 위상 차가 있다. CK0은 지연소자(1410)의 두 입력 단자에서 분기되어 출력되는 클럭신호이고, CK45는 지연소자(1420)의 두 입력 단자에서 분기되어 출력되는 클럭신호이고, CK90은 지연소자(1430)의 두 입력 단자에서 분기되어 출력되는 클럭신호이고, CK135는 지연소자(1440)의 두 입력 단자에서 분기되어 출력되는 클럭신호이다.
도 5는 도 3에 도시된 클럭 및 데이터 복원회로에 포함되어 있는 클럭 프로세서(1110)의 하나의 예를 나타내는 회로도이다.
도 5를 참조하면, 클럭 프로세서(1110)는 XOR(exclusive OR) 게이트들(1111~1113) 및 XNOR(exclusive NOR) 게이트(1114)로 구성되어 있다.
제 1 XOR 게이트(1111)는 제 1 클럭신호(CK0) 및 제 2 클럭신호(CK45)에 대해 배타적 논리합 연산을 수행하고 제 1 샘플링 클럭신호(C1)를 발생시킨다. 제 2 XOR 게이트(1112)는 제 2 클럭신호(CK45) 및 제 3 클럭신호(CK90)에 대해 배타적 논리합 연산을 수행하고 제 2 샘플링 클럭신호(C2)를 발생시킨다. 제 3 XOR 게이트(1113)는 제 3 클럭신호(CK90) 및 제 4 클럭신호(CK135)에 대해 배타적 논리합 연산을 수행하고 제 3 샘플링 클럭신호(C3)를 발생시킨다. XNOR 게이트(1114)는 제 4 클럭신호(CK135) 및 제 1 클럭신호(CK0)에 대해 배타적 비논리합 연산을 수행하고 제 4 샘플링 클럭신호(C4)를 발생시킨다.
도 5의 클럭 프로세서(1110)에서 XOR 게이트들(1111~1113) 각각은 두 인접 클럭신호들의 논리 상태가 다를 경우에 로직 "하이"인 샘플링 클럭신호를 발생시키고, XNOR 게이트(1114)는 두 인접 클럭신호들의 논리 상태가 같을 경우에 로직 "하이"인 샘플링 클럭신호를 발생시킨다.
도 6은 도 3에 도시된 클럭 및 데이터 복원회로에 포함되어 있는 샘플 앤 홀드 회로(1120)의 하나의 예를 나타내는 회로도이다. 도 6을 참조하면, 샘플 앤 홀드 회로(1120)는 제 1 샘플링 회로(1120-1) 및 제 2 샘플링 회로(1120-2)를 구비한다. 제 1 샘플링 회로(1120-1)는 샘플링 클럭신호들(C1, C2, C3, C4)에 응답하여 입력 데이터 신호(DIN)를 제 1 내지 제 4 데이터 신호(D1, D2, D3, D4)로서 출력하고, 샘플링 클럭신호들(C1, C2, C3, C4) 각각의 하강 에지(falling edge)에서 제 1 내지 제 4 데이터 신호(D1, D2, D3, D4)를 래치한다. 제 2 샘플링 회로(1120-2)는 샘플링 클럭신호들(C1, C2, C3, C4)에 응답하여 입력 데이터 신호(DIN)를 복원 데이터 신호들(D1OUT, D2OUT, D3OUT, D4OUT)로서 출력하고, 샘플링 클럭신호들(C1, C2, C3, C4) 각각의 상승 에지(rising edge)에서 복원 데이터 신호들(D1OUT, D2OUT, D3OUT, D4OUT)을 래치한다.
제 1 샘플링 회로(1120-1)는 D 형 래치회로들(1121~1124)로 구성된다. D 형 래치회로(1121)는 샘플링 클럭신호(C1)의 하강 에지에 응답하여 입력 데이터 신호(DIN)를 제 1 데이터 신호(D1)로서 출력하고, D 형 래치회로(1122)는 샘플링 클럭신호(C2)의 하강 에지에 응답하여 입력 데이터 신호(DIN)를 제 2 데이터 신호(D2) 로서 출력하고, D 형 래치회로(1123)는 샘플링 클럭신호(C3)의 하강 에지에 응답하여 입력 데이터 신호(DIN)를 제 3 데이터 신호(D3)로서 출력하고, D 형 래치회로(1124)는 샘플링 클럭신호(C4)의 하강 에지에 응답하여 입력 데이터 신호(DIN)를 제 4 데이터 신호(D4)로서 출력한다.
제 2 샘플링 회로(1120-2)는 D 형 래치회로들(1125~1128)로 구성된다. D 형 래치회로(1125)는 샘플링 클럭신호(C1)의 상승 에지에 응답하여 입력 데이터 신호(DIN)를 제 1 복원 데이터 신호(D1OUT)로서 출력하고, D 형 래치회로(1126)는 샘플링 클럭신호(C2)의 상승 에지에 응답하여 입력 데이터 신호(DIN)를 제 2 복원 데이터 신호(D2OUT)로서 출력하고, D 형 래치회로(1127)는 샘플링 클럭신호(C3)의 상승 에지에 응답하여 입력 데이터 신호(DIN)를 제 3 복원 데이터 신호(D3OUT)로서 출력하고, D 형 래치회로(1128)는 샘플링 클럭신호(C4)의 상승 에지에 응답하여 입력 데이터 신호(DIN)를 제 4 복원 데이터 신호(D4OUT)로서 출력한다.
도 7은 도 3에 도시된 클럭 및 데이터 복원회로에 포함되어 있는 데이터 프로세서(1130)의 하나의 예를 나타내는 회로도이다. 도 7을 참조하면, 데이터 프로세서(1130)는 신호처리 회로(1131), 에러신호 발생회로(1132), 및 기준신호 발생회로(1133)를 구비한다.
신호처리 회로(1131)는 데이터 신호들(D1~D4) 중 두 신호끼리 배타적 논리합 연산을 수행하고 데이터 신호들(M1~M4)을 발생시킨다. 에러신호 발생회로(1132)는 데이터 신호들(M1~M4) 각각을 샘플링 클럭신호들(C1~C4) 각각과 논리곱 연산을 수행하고 에러신호들(PD1~PD4)을 발생시킨다. 기준신호 발생회로(1133)는 데이터 신호들(M1~M4) 각각을 샘플링 클럭신호들(C1~C4) 각각과 논리곱 연산을 수행하고 기준신호들(REF1~REF4)을 발생시킨다.
도 8은 도 7에 도시된 데이터 프로세서에 포함되어 있는 신호처리 회로(1131)의 하나의 예를 나타내는 회로로서, XOR 게이트들(XOR1 ~ XOR4)을 구비한다. 제 1 XOR 게이트(XOR1)는 제 4 데이터 신호(D4) 및 제 1 데이터 신호(D1)에 대해 배타적 논리합 연산을 수행하고 제 5 데이터 신호(M1)를 발생시킨다. 제 2 XOR 게이트(XOR2)는 제 1 데이터 신호(D1) 및 제 2 데이터 신호(D2)에 대해 배타적 논리합 연산을 수행하고 제 6 데이터 신호(M2)를 발생시킨다. 제 3 XOR 게이트(XOR3)는 제 2 데이터 신호(D2) 및 제 3 데이터 신호(D3)에 대해 배타적 논리합 연산을 수행하고 제 7 데이터 신호(M3)를 발생시킨다. 제 4 XOR 게이트(XOR4)는 제 3 데이터 신호(D3) 및 제 4 데이터 신호(D4)에 대해 배타적 논리합 연산을 수행하고 제 8 데이터 신호(M4)를 발생시킨다.
도 9는 도 7에 도시된 데이터 프로세서(1130)에 포함되어 있는 에러신호 발생회로(1132)의 하나의 예를 나타내는 회로도이다. 도 9를 참조하면, 에러신호 발생회로(1132)는 AND 게이트들(AND1~AND4)을 구비한다.
제 1 AND 게이트(AND1)는 제 5 데이터 신호(M1)와 제 1 샘플링 클럭신호(C1)에 대해 논리곱 연산을 수행하고 제 1 에러신호(PD1)를 발생시킨다. 제 2 AND 게이트(AND2)는 제 6 데이터 신호(M2)와 제 2 샘플링 클럭신호(C2)에 대해 논리곱 연산을 수행하고 제 2 에러신호(PD2)를 발생시킨다. 제 3 AND 게이트(AND3)는 제 7 데이터 신호(M3)와 제 3 샘플링 클럭신호(C3)에 대해 논리곱 연산을 수행하고 제 3 에러신호(PD3)를 발생시킨다. 제 4 AND 게이트(AND4)는 제 8 데이터 신호(M4)와 제 4 샘플링 클럭신호(C4)에 대해 논리곱 연산을 수행하고 제 4 에러신호(PD4)를 발생시킨다.
도 10은 도 7에 도시된 데이터 프로세서에 포함되어 있는 기준신호 발생회로(1133)의 하나의 예를 나타내는 회로도이다. 도 10을 참조하면, 기준신호 발생회로(1133)는 AND 게이트들(AND5~AND8)을 구비한다.
제 5 AND 게이트(AND5)는 제 5 데이터 신호(M1)와 제 2 샘플링 클럭신호(C2)에 대해 논리곱 연산을 수행하고 제 1 기준신호(REF1)를 발생시킨다. 제 6 AND 게이트(AND6)는 제 6 데이터 신호(M2)와 제 3 샘플링 클럭신호(C3)에 대해 논리곱 연산을 수행하고 제 2 기준신호(REF2)를 발생시킨다. 제 7 AND 게이트(AND7)는 제 7 데이터 신호(M3)와 제 4 샘플링 클럭신호(C4)에 대해 논리곱 연산을 수행하고 제 3 기준신호(REF3)를 발생시킨다. 제 8 AND 게이트(AND8)는 제 8 데이터 신호(M4)와 제 1 샘플링 클럭신호(C1)에 대해 논리곱 연산을 수행하고 제 4 기준신호(REF4)를 발생시킨다.
도 11은 도 3에 도시된 클럭 및 데이터 복원회로에 포함되어 있는 전하펌프(1200)와 루프 필터(1300)의 하나의 예를 나타내는 회로도이다. 도 11을 참조하면, 전하펌프(1200)는 PMOS 트랜지스터들(MP1~MP4)로 구성된 풀업 회로 및 NMOS 트랜지스터들(MN1~MN4)로 구성된 풀다운 회로를 구비한다. 풀업 회로는 에러신호들(PD1~PD4)에 응답하여 제어전류를 증가시키고, 풀다운 회로는 기준신호들(REF1~REF2)에 응답하여 제어전류를 감소시킨다. 루프 필터(1300)는 상기 제어전류를 적분하며, 커패시터(C1)를 포함할 수 있다. PMOS 트랜지스터들(MP1~MP4)로 구성된 풀업 회로에 전류를 공급하는 전류원(IS1)은 NMOS 트랜지스터들(MN1~MN4)로 구성된 풀다운 회로에 전류를 공급하는 전류원(IS2)의 2 배의 전류 공급능력을 가지도록 한다. 충전전류(ICH)는 방전전류(IDISCH)의 2 배의 크기를 가지도록 설계한다.
도 12a 및 도 12b는 도 3에 도시된 클럭 및 데이터 복원회로에 대한 타이밍도이다. 도 12a를 참조하면, VCO(1400)의 출력인 다중위상 클럭신호들(CK0, CK45, CK90, CK135)은 각각 입력 데이터 신호(DIN)의 주기의 8 배의 주기를 가지며, 서로 45°의 위상차를 가지고 있다.
클럭 프로세서(1110)의 출력인 샘플링 클럭신호들(C1, C2, C3, C4)은 다중위상 클럭신호들(CK0, CK45, CK90, CK135) 중 위상차이가 가장 적은 두 신호끼리 배타적 논리합 연산을 수행하여 발생된다. 즉, C1은 CK0과 CK45에 대해 배타적 논리합 연산을 수행하여 발생되고, C2는 CK45와 CK90에 대해 배타적 논리합 연산을 수행하여 발생되고, C3은 CK90과 CK135에 대해 배타적 논리합 연산을 수행하여 발생되고, C4는 CK135와 CK0에 대해 배타적 비논리합 연산을 수행하여 발생된다.
제 1 내지 제 4 데이터 신호(D1, D2, D3, D4)는 샘플링 클럭신호들(C1, C2, C3, C4)의 하강 에지(falling edge)에서 래치되며, 도 12a에 도시된 바와 같다.
에러신호들(PD1, PD2, PD3, PD4)과 기준신호들(REF1~REF4)은 각각 입력 데이터 신호(DIN)의 1과 2, 2와 3, 3과 4, 4와 5를 논리연산한 신호가 된다.
도 12b를 참조하면, 복원 데이터 신호들(D1OUT, D2OUT, D3OUT, D4OUT)은 샘플링 클럭신호들(C1, C2, C3, C4)의 상승 에지(rising edge)에서 래치되고, 입력 데이터 신호(DIN)의 4분의 1의 주파수를 가짐을 알 수 있다. 또한, 복원 데이터 신호들(D1OUT, D2OUT, D3OUT, D4OUT)은 출력되는 거리(distance)가 4이다. 예를 들면, 복원 데이터 신호(D1OUT)는 데이터 1, 5, 9 순서로 출력된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 클럭 및 데이터 복원회로는 클럭 프로세서, 샘플 앤 홀드 회로, 및 데이터 프로세서를 포함하는 위상검출기를 구비하여 데이터 신호 주파수의 8분의 1의 주파수를 가지는 클럭신호를 사용하여 데이터 신호를 복원할 수 있다. 따라서, 본 발명에 따른 클럭 및 데이터 복원회로는 데이터 신호의 주파수가 높아지더라도 데이터 신호를 샘프링하기 위한 클럭신호의 주파수가 그리 높지 않아도 되므로 클럭신호를 발생시키는 전압제어 발진기의 설계가 간단해지고 전력소모를 줄일 수 있다.

Claims (13)

  1. 제어전압에 응답하여 주파수가 변화하고 입력 데이터 신호 주기의 8 배의 주기를 가지는 다중위상 클럭신호들을 발생시키는 전압제어 발진기;
    상기 다중위상 클럭신호들을 사용하여 상기 입력 데이터 신호를 샘플링하고 상기 입력 데이터 신호와 상기 다중위상 클럭신호들과의 위상 차를 검출하고 복수의 에러신호들, 복수의 기준신호들, 및 상기 입력 데이터 신호가 복원된 복수의 복원 데이터 신호들을 발생시키는 위상검출기;
    상기 복수의 에러신호들과 복수의 기준신호들에 응답하여 제어전류를 발생시키는 전하펌프; 및
    상기 제어전류를 적분하여 상기 제어전압을 발생시키는 루프 필터를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원회로.
  2. 제 2 항에 있어서,
    상기 다중위상 클럭신호들은 45°의 정수배의 위상 차이를 가지는 제 1 내지 제 4 클럭신호를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원회로.
  3. 제 2 항에 있어서, 상기 위상검출기는
    상기 제 1 내지 제 4 클럭신호 중 위상차이가 가장 적은 두 신호끼리 배타적 논리합 연산을 수행하고 상기 제 1 내지 제 4 클럭신호 중 위상차이가 가장 큰 두 신호끼리 배타적 비논리합 연산을 수행하여 샘플링 클럭신호들을 발생시키는 클럭 프로세서;
    상기 샘플링 클럭신호들에 응답하여 상기 입력 데이터 신호를 샘플링하고 제 1 내지 제 4 데이터 신호 및 상기 복원 데이터 신호들을 발생시키는 샘플 앤 홀드 회로; 및
    상기 샘플링 클럭신호들 및 상기 제 1 내지 제 4 데이터 신호에 응답하여 상기 복수의 에러신호들 및 상기 복수의 기준신호들을 발생시키는 데이터 프로세서를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원회로.
  4. 제 3 항에 있어서, 상기 클럭 프로세서는
    상기 제 1 및 제 2 클럭신호에 대해 배타적 논리합 연산을 수행하고 제 1 샘플링 클럭신호를 발생시키는 제 1 XOR 게이트;
    상기 제 2 및 제 3 클럭신호에 대해 배타적 논리합 연산을 수행하고 제 2 샘플링 클럭신호를 발생시키는 제 2 XOR 게이트;
    상기 제 3 및 제 4 클럭신호에 대해 배타적 논리합 연산을 수행하고 제 3 샘플링 클럭신호를 발생시키는 제 3 XOR 게이트; 및
    상기 제 4 및 제 1 클럭신호에 대해 배타적 비논리합 연산을 수행하고 제 4 샘플링 클럭신호를 발생시키는 제 4 XNOR 게이트를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원회로.
  5. 제 3 항에 있어서, 상기 샘플 앤 홀드 회로는
    상기 샘플링 클럭신호들에 응답하여 상기 입력 데이터 신호를 상기 제 1 내 지 제 4 데이터 신호로서 출력하고 상기 샘플링 클럭신호들 각각의 제 1 에지(edge)에서 상기 제 1 내지 제 4 데이터 신호를 래치하는 제 1 샘플링 회로; 및
    상기 샘플링 클럭신호들에 응답하여 상기 입력 데이터 신호를 상기 복원 데이터 신호들로서 출력하고 상기 샘플링 클럭신호들 각각의 제 2 에지(edge)에서 상기 복원 데이터 신호들을 래치하는 제 2 샘플링 회로를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원회로.
  6. 제 5 항에 있어서,
    상기 제 1 에지는 하강 에지이고 상기 제 2 에지는 상승 에지인 것을 특징으로 하는 클럭 앤 데이터 복원회로.
  7. 제 3 항에 있어서, 상기 데이터 프로세서는
    상기 제 1 내지 제 4 데이터 신호 중 두 신호끼리 배타적 논리합 연산을 수행하고 제 5 내지 제 8 데이터 신호를 발생시키는 신호처리 회로;
    상기 제 5 내지 제 8 데이터 신호 각각을 상기 샘플링 클럭신호들 각각과 논리곱 연산을 수행하고 상기 복수의 에러신호들을 발생시키는 에러신호 발생회로; 및
    상기 제 5 내지 제 8 데이터 신호 각각을 상기 샘플링 클럭신호들 각각과 논리곱 연산을 수행하고 상기 복수의 기준신호들을 발생시키는 기준신호 발생회로를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원회로.
  8. 제 7 항에 있어서, 상기 신호처리 회로는
    상기 제 4 및 제 1 데이터 신호에 대해 배타적 논리합 연산을 수행하고 상기 제 5 데이터 신호를 발생시키는 제 1 XOR 게이트;
    상기 제 1 및 제 2 데이터 신호에 대해 배타적 논리합 연산을 수행하고 상기 제 6 데이터 신호를 발생시키는 제 2 XOR 게이트;
    상기 제 2 및 제 3 데이터 신호에 대해 배타적 논리합 연산을 수행하고 상기 제 7 데이터 신호를 발생시키는 제 3 XOR 게이트; 및
    상기 제 3 및 제 4 데이터 신호에 대해 배타적 논리합 연산을 수행하고 상기 제 8 데이터 신호를 발생시키는 제 4 XOR 게이트를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원회로.
  9. 제 7 항에 있어서, 상기 에러신호 발생회로는
    상기 제 5 데이터 신호와 제 1 샘플링 클럭신호에 대해 논리곱 연산을 수행하고 제 1 에러신호를 발생시키는 제 1 AND 게이트;
    상기 제 6 데이터 신호와 제 2 샘플링 클럭신호에 대해 논리곱 연산을 수행하고 제 2 에러신호를 발생시키는 제 2 AND 게이트;
    상기 제 7 데이터 신호와 제 3 샘플링 클럭신호에 대해 논리곱 연산을 수행하고 제 3 에러신호를 발생시키는 제 3 AND 게이트; 및
    상기 제 8 데이터 신호와 제 4 샘플링 클럭신호에 대해 논리곱 연산을 수행 하고 제 4 에러신호를 발생시키는 제 4 AND 게이트를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원회로.
  10. 제 9 항에 있어서, 상기 기준신호 발생회로는
    상기 제 5 데이터 신호와 상기 제 2 샘플링 클럭신호에 대해 논리곱 연산을 수행하고 제 1 기준신호를 발생시키는 제 5 AND 게이트;
    상기 제 6 데이터 신호와 상기 제 3 샘플링 클럭신호에 대해 논리곱 연산을 수행하고 제 2 기준신호를 발생시키는 제 6 AND 게이트;
    상기 제 7 데이터 신호와 상기 제 4 샘플링 클럭신호에 대해 논리곱 연산을 수행하고 제 3 기준신호를 발생시키는 제 7 AND 게이트; 및
    상기 제 8 데이터 신호와 상기 제 1 샘플링 클럭신호에 대해 논리곱 연산을 수행하고 제 4 기준신호를 발생시키는 제 8 AND 게이트를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원회로.
  11. 제 1 항에 있어서, 상기 전하펌프는
    상기 에러신호들에 응답하여 상기 제어전류를 증가시키는 풀업 회로; 및
    상기 기준신호들에 응답하여 상기 제어전류를 감소시키는 풀다운 회로를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원회로.
  12. 제 1 항에 있어서, 상기 루프 필터는
    용량성 소자를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원회로.
  13. 제어전압에 응답하여 주파수가 변화하고 입력 데이터 신호 주기의 8 배의 주기를 가지는 다중위상 클럭신호들을 발생시키는 단계;
    상기 다중위상 클럭신호들을 사용하여 상기 입력 데이터 신호를 샘플링하고 상기 입력 데이터 신호와 상기 다중위상 클럭신호들과의 위상 차를 검출하고 복수의 에러신호들, 복수의 기준신호들, 및 상기 입력 데이터 신호가 복원된 복수의 복원 데이터 신호들을 발생시키는 단계;
    상기 복수의 에러신호들과 복수의 기준신호들에 응답하여 제어전류를 발생시키는 단계; 및
    상기 제어전류를 적분하여 상기 제어전압을 발생시키는 단계를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
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