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JP6640696B2 - インターフェースシステム - Google Patents

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Description

実施形態は、インターフェースシステムに関する。
UHS-II/-IIIは、例えば、メモリカードのホストインターフェース規格として使用され、差動シリアル結合による高速伝送方式を標準化する。一方、メモリカードは、リムーバブルデバイスであることから、メモリカードの電極とソケットの電極との物理的なコンタクトによりホストとの電気的接続を確保する。
特許第５７１７８１９号公報 特許第５８１４８７１号公報
実施形態は、待機電力が小さく、かつ、高速復帰が可能なインターフェースシステムを提案する。
実施形態によれば、ホストに接続可能なインターフェースシステムは、前記ホストからの第１のクロック及びシリアルデータを受信する受信機と、第１のＶＣＯを含み、前記第１のクロックに基づいて第２のクロックを生成する第１のクロックジェネレータと、第２のＶＣＯを含み、前記シリアルデータに基づいて第３のクロックを生成する第２のクロックジェネレータと、前記第３のクロック及び前記シリアルデータに基づいて受信データをサンプリングするサンプリング回路と、前記第１及び第２のクロックジェネレータが動作状態である第１の状態及び前記第１及び第２のクロックジェネレータが非動作状態である第２の状態を制御するコントローラと、を備える。前記第１のクロック及び前記シリアルデータは、前記第１の状態において前記受信機に供給され、前記第２の状態において前記受信機に供給されない。前記コントローラは、第１の復帰モードにおいて、前記第２の状態から前記第１の状態に変化することを確認してから一定期間が経過した後に前記受信データのサンプリング又は前記ホストへの送信データの伝送を開始し、前記第２及び第３のクロックが同期したことを示す応答を前記ホストに転送しない。
インターフェースシステムの例を示す図。 ホストインターフェースの例を示す図。 ＰＬＬ回路及びＣＤＲ回路の例を示す図。 制御電圧記憶ユニットの例を示す図。 ＶＣＯの初期制御電圧の更新の例を示す図。 ＰＬＬ回路の特性を示す図。 ＣＤＲ回路の特性を示す図。 デバイスの状態変化を示す図。 リセット状態からアクティブ状態への変化の例を示す図。 休止状態（dormant state）からアクティブ状態へ変化するときの復帰モードの例を示す図。 アクティブ状態から休止状態への変化の例を示す図。 アクティブ状態から休止状態への変化の例を示す図。 パワーマネージメントと復帰モードとの関係の例を示す図。 モードＭ０でのアクティブ状態への復帰の例を示す図。 モードＭ１でのアクティブ状態への復帰の例を示す図。 モードＭ２でのアクティブ状態への復帰の例を示す図。 メモリカードシステムへの適用例を示す図。
（実施例）
以下、図面を参照しながら実施例を説明する。
図１は、インターフェースシステムの例を示している。
ホスト１０は、コントローラ１１と、コントローラ１１により制御されるデバイスインターフェース１２と、を備える。デバイス２０は、コントローラ２１と、コントローラ２１により制御されるホストインターフェース２２と、を備える。
デバイス２０は、メモリカードなどのリムーバブルデバイスである。デバイス２０は、リムーバブルデバイスであるため、ホスト１０との電気的接続が物理的なコンタクトにより確保される。このため、デバイス２０は、高周波伝送に不向きであり、かつ、ホスト１０とのコンタクト状態が不安定に成り易い。
そこで、例えば、インターフェース規格としてのUHS-II/-III規格においては、デバイスインターフェース１２とホストインターフェース２２は、リファレンスクロック伝送路３０及びデータ伝送路３１，３２を備える。これら伝送路３０，３１，３２は、差動信号を伝送可能なように、信号線ペア（Lane+, Lane-）を備える。
そして、ホスト１０は、データ伝送路３１，３２によるシリアルデータＤ０，Ｄ１の伝送と並行して、リファレンスクロック伝送路３０によりリファレンスクロックＲＣＬＫをデバイス２０に供給する。リファレンスクロックＲＣＬＫは、低速（低周波数）のクロックであり、デバイス２０は、リファレンスクロックＲＣＬＫに基づいて、データ受信やデータ送信などを高速に行うための高周波数の内部クロックを生成する。
このように、UHS-II/-III規格では、デバイス２０がリファレンスクロックＲＣＬＫに基づいて内部クロックを生成することにより、ＥＭＩ(Electro-magnetic interference)を低減し、かつ、送受信データの伝送の効率化を図る。
しかし、例えば、UHS-II規格では、リファレンスクロックＲＣＬＫの周波数は、データ伝送レート（周波数）の１／１５又は１／３０と規定され、かつ、UHS-III規格では、リファレンスクロックＲＣＬＫの周波数は、データ伝送レートの１／６０又は１／１２０と規定される。
従って、例えば、デバイス２０をリセット状態又は休止状態からアクティブ状態に変化させる場合、このような低周波数のリファレンスクロックＲＣＬＫに基づいて内部クロックを生成しようとすると、リファレンスクロックＲＣＬＫを受けてから内部クロックの周波数が安定するまでの時間、例えば、リファレンスクロックＲＣＬＫを受けてからＰＬＬ（Phase-locked loop）回路の出力周波数がロックされるまでの時間が長くなり、かつ、その時間も安定しない（ばらつきが大きくなる）。
尚、デバイス２０がリセット状態であるとは、デバイス２０がホスト１０から物理的に切り離されている状態、例えば、メモリカードがソケットから抜き取られている状態を意味する。
また、デバイス２０が休止状態であるとは、デバイス２０がホスト１０に物理的に接続されている状態、例えば、メモリカードがソケットに挿入されている状態において、デバイス２０がパワーセーブモードにエンターしている状態（送受信データの伝送が不可能な状態）を意味する。
さらに、デバイス２０がアクティブ状態であるとは、デバイス２０がホスト１０に物理的に接続されている状態、例えば、メモリカードがソケットに挿入されている状態において、デバイス２０が通常動作モードにエンターしている状態（送受信データの伝送が可能な状態）を意味する。
この場合、ホスト１０とデバイス２０との間で送受信データの伝送を開始するためには、ホスト１０が、デバイス２０において送受信データの伝送の準備が完了したこと、即ち、内部クロックの周波数が安定したことを確認する必要がある。内部クロックの周波数が安定すること、例えば、ＰＬＬ回路の出力周波数がロックされることは、内部クロックが同期する、と称される。また、内部クロックが同期したことを確認することは、ホスト１０とデバイス２０との間のハンドシェークチェック（又はリンクチェック）と称される。
ホスト１０とデバイス２０との間においてハンドシェークチェックを行うためには、デバイス２０は、例えば、データ伝送路３２を用いて、内部クロックが同期したことを示す応答をホスト１０に伝送しなければならない。結果として、ハンドシェークチェックのために、さらなる時間を要し、データ伝送のレイテンシを長くしてしまう。
一方、UHS-II規格では、ローパワーモード（Low power mode）と呼ばれる仕様が存在する。この仕様では、例えば、休止状態においても、リファレンスクロックＲＣＬＫがホスト１０からデバイス２０に供給されるため、デバイス２０において、内部クロックは、常に安定した状態にある。
従って、例えば、デバイス２０が休止状態からアクティブ状態に変化する場合、ハンドシェークチェックを行わなくても、休止状態からアクティブ状態への変化を指示されてから一定期間が経過すれば、ホスト１０とデバイス２０との間で送受信データの伝送を行うことができる。この一定期間は、休止状態においてリファレンスクロックＲＣＬＫの供給を停止する場合に送受信データの伝送が可能となるまでの時間に比べて、非常に短い。即ち、データ伝送のレイテンシを短くできる。
しかし、このローパワーモードでは、例えば、内部クロックを生成するＰＬＬ回路は、デバイス２０が休止状態にあっても、動作状態でなければならない。このため、休止状態でのデバイス２０の消費電力が大きくなってしまう。
そこで、以下の実施例では、デバイス２０が休止状態に変化する場合にリファレンスクロックＲＣＬＫの供給を停止し、かつ、デバイス２０がアクティブ状態に復帰する場合にホスト１０とデバイス２０との間のハンドシェークチェックを省略する新たなモードを追加することにより、休止状態での待機電力が小さく、かつ、休止状態からアクティブ状態への高速復帰が可能なインターフェースシステムを提案する。
尚、コントローラ２１内の第１及び第２のレジスタＲＥＧ０、ＲＥＧ．１については、以下の図２において説明する。
図２は、ホストインターフェースの例を示している。
伝送路３０，３１，３２は、例えば、UHS-II/-III規格などの高速シリアルインタフェース規格に準拠する。この規格では、例えば、リファレンスクロックＲＣＬＫは、リファレンスクロック伝送路３０を経由して、ホストインターフェース２２に入力される。また、シリアルデータＤ０は、データ伝送路３１を経由してホストインターフェース２２に入力され、シリアルデータＤ１は、データ伝送路３２を経由して、ホストに出力される。
ホストインターフェース２２は、例えば、受信機２３と、ＰＬＬ回路（クロックジェネレータ）２４と、ＣＤＲ（Clock data recovery）回路（クロックジェネレータ）２５と、サンプリング回路２６と、送信器２７と、を備える。
受信機２３は、差動アンプ２３１，２３２を備える。差動アンプ２３１は、リファレンスクロックＲＣＬＫの入力バッファとして機能し、差動アンプ２３２は、シリアルデータＤ０の入力バッファとして機能する。
差動アンプ２３１は、差動信号としてのリファレンスクロックＲＣＬＫを単層信号（シングルエンド信号）に変換し、これをＰＬＬ回路２４に出力する。差動アンプ２３２は、差動信号としてのシリアルデータＤ０を単層信号に変換し、これをＣＤＲ回路２５及びサンプリング回路２６に出力する。
ＰＬＬ回路２４は、リファレンスクロックＲＣＬＫに基づいて、内部クロックＣＬＫ０を生成する。内部クロックＣＬＫ０は、例えば、送信機２７に出力される。送信機２７は、内部クロックＣＬＫ０に基づいて、送信データＤＯＵＴをシリアルデータＤ１としてデータ伝送路３２に出力する。
また、ＰＬＬ回路２４は、ＶＣＯ（Voltage-controlled oscillator）を備える。ＶＣＯは、制御電圧Ｖ０により制御される。本例では、制御電圧Ｖ０は、ＣＤＲ回路２５にも出力される。
ＣＤＲ回路２５は、シリアルデータＤ０に基づいて、内部クロックＣＬＫ１を生成する。ＣＤＲ回路２５は、ＰＬＬ回路でもある。内部クロックＣＬＫ１は、例えば、サンプリング回路２６に出力される。サンプリング回路２６は、内部クロックＣＬＫ１に基づいて、シリアルデータＤ０から受信データＤＩＮを抽出する。内部クロックＣＬＫ１は、高速データ受信を可能とするため、リファレンスクロックＲＣＬＫからではなく、シリアルデータＤ０から生成される。
ＰＬＬ回路２４及びＣＤＲ回路２５は、例えば、デバイスがパワーセーブモードにエンターしているとき、内部クロックＣＬＫ０，ＣＬＫ１を出力しない待機状態に変化することが可能である。ＰＬＬ回路２４及びＣＤＲ回路２５が待機状態にあることにより、ホスト及びデバイス間で送受信データの伝送が行われていない期間における電力を削減できる。これについては、後述する。
ここで、図１のレジスタＲＥＧ．０，ＲＥＧ．１について説明する。
レジスタＲＥＧ．０は、例えば、Device Capabilities Registerと呼ばれ、レジスタＲＥＧ．１は、例えば、Device Setting Registerと呼ばれる。
レジスタＲＥＧ．０は、例えば、図２のＰＬＬ回路２４及びＣＤＲ回路２５が動作可能となるパラメータを記憶する。
例えば、内部クロックＣＬＫ１の同期に必要な期間T_EIDL_RECOVERYは、レジスタＲＥＧ．０内に記憶される。この期間は、例えば、ＳＴＢＬ信号の長さ、又は、ＳＴＢＬ信号が一定の長さを有する場合はＳＴＢＬ信号の数（シンボル数）で規定される。レジスタＲＥＧ．０は、ＳＴＢＨ信号とＳＴＢＬ信号との間のＥＩＤＬ信号の期間又はシンボル数を記憶してもよい。
また、レジスタＲＥＧ．１は、例えば、図２のＰＬＬ回路２４及びＣＤＲ回路２５を動作させるうえで必要なパラメータを記憶する。例えば、このパラメータ（N_EIDL_RECOVERY_GAP、T_EIDL_RECOVERY、T_EIDL_GAPなどの値）は、図２のＰＬＬ回路２４及びＣＤＲ回路２５の周波数レンジなどによって変わる。
図１のコントローラ２１は、レジスタＲＥＧ．０，ＲＥＧ１内に記憶されたパラメータ（内部クロックＣＬＫ０，ＣＬＫ１の同期などに必要な時間）に従ってホストインターフェース２２を制御する。
図３は、ＰＬＬ回路及びＣＤＲ回路の例を示している。
ＰＬＬ回路２４は、位相比較器２４１と、チャージポンプ回路２４２と、ループフィルタ２４３と、ＶＣＯ２４４と、分周器２４５と、動作制御ユニット２４６と、制御電圧記憶ユニット２４７と、を備える。
位相比較器２４１は、リファレンスクロックＲＣＬＫの位相と、分周器２４５からのフィードバッククロックＦＣＬＫの位相と、を比較する。位相比較器２４１は、両クロックの位相差に相当する制御信号（アップ信号及びダウン信号）を出力する。
例えば、リファレンスクロックＲＣＬＫの周波数がフィードバッククロックＦＣＬＫの周波数より高い場合、位相比較器２４１は、フィードバッククロックＦＣＬＫの周波数を高くするアップ信号を出力する。また、リファレンスクロックＲＣＬＫの周波数がフィードバッククロックＦＣＬＫの周波数よりも低い場合、位相比較器２４１は、フィードバッククロックＦＣＬＫの周波数を低くするダウン信号を出力する。
チャージポンプ回路２４２は、位相比較器２４１からの制御信号（アップ信号及びダウン信号）をチャージポンプ電流（アナログ信号）に変換し、これをループフィルタ２４３に出力する。ループフィルタ２４３は、チャージポンプ電流を制御電圧Ｖ０に変換する。ＶＣＯ２４４は、制御電圧Ｖ０に基づいて、内部クロックＣＬＫ０を出力する。分周器２４５は、内部クロックＣＬＫ０の周波数の１／Ｎの周波数を有するフィードバッククロックＦＣＬＫを出力する。
即ち、ＰＬＬ回路２４は、リファレンスクロックＲＣＬＫの周波数のＮ倍の周波数を有する内部クロックＣＬＫ０を生成する。但し、Ｎは、１以上の自然数である。また、Ｎは、送受信データのデータ転送レートに応じて、複数の値から選択可能であってもよい。
また、内部クロックＣＬＫ０の周波数がリファレンスクロックＲＣＬＫの周波数のＮ倍よりも低い場合、リファレンスクロックＲＣＬＫの周波数は、フィードバッククロックＦＣＬＫの周波数よりも高くなる。従って、位相比較器２４１は、アップ信号を出力し、ＶＣＯ２４４は、内部クロックＣＬＫ０の周波数を高くする。
一方、内部クロックＣＬＫ０の周波数がリファレンスクロックＲＣＬＫの周波数のＮ倍よりも高い場合、リファレンスクロックＲＣＬＫの周波数は、フィードバッククロックＦＣＬＫの周波数よりも低くなる。従って、位相比較器２４１は、ダウン信号を出力し、ＶＣＯ２４４は、内部クロックＣＬＫ０の周波数を低くする。
このような制御により、内部クロックＣＬＫ０の周波数は、最終的に、リファレンスクロックＲＣＬＫの周波数のＮ倍にロックされる。内部クロックＣＬＫ０の周波数がロックされた状態は、内部クロックＣＬＫ０が同期した状態であり、かつ、ホストとデバイスとの間で送受信データの伝送が可能となる状態である。
動作制御ユニット２４６は、例えば、デバイスがパワーセーブモードにエンターしているとき、例えば、ＰＬＬ回路２４を動作状態から待機状態に変化させる。但し、パワーセーブモードにエンターしても、ＰＬＬ回路２４を動作状態のままにしておいてもよい。ここで、動作状態とは、内部クロックＣＬＫ０を出力可能な状態であり、待機状態とは、内部クロックＣＬＫ０を出力しない状態である。
本例では、動作制御ユニット２４６は、待機状態において、領域Ｘで囲まれるチャージポンプ回路２４２、ループフィルタ２４３、ＶＣＯ２４４、及び、分周器２４５を、それぞれ非動作状態に変化させる。これにより、ホスト及びデバイス間で送受信データの伝送が行われていない期間において、インターフェースシステムの消費電力が削減される。
位相比較器２４１は、例えば、デバイスがホストに物理的に接続されている状態において常に動作状態である。従って、動作制御ユニット２４６は、位相比較器２４１からの制御信号φ０に基づいて、チャージポンプ回路２４２、ループフィルタ２４３、ＶＣＯ２４４、及び、分周器２４５の動作を制御可能である。
例えば、制御信号φ０が、リファレンスクロックＲＣＬＫが入力されていないことを示す場合、動作制御ユニット２４６は、チャージポンプ回路２４２、ループフィルタ２４３、ＶＣＯ２４４、及び、分周器２４５を、非動作状態に変化させる。また、制御信号φ０が、リファレンスクロックＲＣＬＫが入力されていることを示す場合、動作制御ユニット２４６は、チャージポンプ回路２４２、ループフィルタ２４３、ＶＣＯ２４４、及び、分周器２４５を、動作状態に変化させる。
制御電圧記憶ユニット２４７は、内部クロックＣＬＫ０の周波数がロックされた場合、即ち、内部クロックＣＬＫ０が同期した場合、ロック状態のＶＣＯ２４４に入力される制御電圧Ｖ０を記憶する。この制御電圧Ｖ０は、この後、デバイスがパワーセーブモードにエンターし、さらに、パワーセーブモードから通常動作モードに復帰するときに、内部クロックＣＬＫ０の周波数を高速にロックするために使用される。
即ち、パワーセーブモードの前後においては、送受信データのデータ転送レート（レンジ）の変更は無いと考えることができる。この場合、パワーセーブモード後の通常動作モードにおいて、内部クロックＣＬＫの周波数がロックされる制御電圧Ｖ０は、パワーセーブモード前の通常動作モードにおいて、内部クロックＣＬＫの周波数がロックされた制御電圧Ｖ０、又は、それに近い値を有すると想定できる。
従って、パワーセーブモードから通常動作モードに復帰した場合、パワーセーブモード前の通常動作モードにおいて、内部クロックＣＬＫの周波数がロックされた制御電圧Ｖ０を、ＶＣＯ２４４の初期制御電圧（ＶＣＯ２４４が動作状態に変化したときの最初の制御電圧）とすれば、例えば、ＶＣＯ２４４の初期制御電圧が０Ｖである場合に比べて、内部クロックＣＬＫ０の周波数を高速にロックできる。
但し、これは、パワーセーブモードから通常動作モードへの復帰の場合のように、送受信データのデータ転送レート（レンジ）の変更が無いことを前提とする。
即ち、インターフェースシステムにおいては、送受信データのデータ転送レートを変更するモードが存在する。このような場合には、データ転送レートを変更する前のＶＣＯ２４４の制御電圧Ｖ０を用いて、データ転送レートを変更した後のＶＣＯ２４４の出力周波数を高速にロックするというアルゴリズムは採用できない。
ＣＤＲ回路２５は、位相比較器２５１と、チャージポンプ回路２５２と、ループフィルタ２５３と、ＶＣＯ２５４と、動作制御ユニット２５５と、を備える。
位相比較器２５１は、シリアルデータＤ０の位相と、ＶＣＯ２４４からの内部クロック（フィードバッククロック）ＣＬＫ１の位相と、を比較する。位相比較器２５１は、両クロックの位相差に相当する制御信号（アップ信号及びダウン信号）を出力する。
例えば、シリアルデータＤ０の周波数が内部クロックＣＬＫ１の周波数より高い場合、位相比較器２５１は、内部クロックＣＬＫ１の周波数を高くするアップ信号を出力する。また、シリアルデータＤ０の周波数が内部クロックＣＬＫ１の周波数よりも低い場合、位相比較器２５１は、内部クロックＣＬＫ１の周波数を低くするダウン信号を出力する。
チャージポンプ回路２５２は、位相比較器２５１からの制御信号（アップ信号及びダウン信号）をチャージポンプ電流（アナログ信号）に変換し、これをループフィルタ２５３に出力する。ループフィルタ２５３は、チャージポンプ電流を制御電圧Ｖ１に変換する。ＶＣＯ２５４は、制御電圧Ｖ１に基づいて、内部クロックＣＬＫ１を出力する。即ち、ＣＤＲ回路２５は、シリアルデータＤ０に同期した内部クロックＣＬＫ１を生成する。
また、内部クロックＣＬＫ１の周波数がシリアルデータＤ０の周波数よりも低い場合（シリアルデータＤ０の周波数が内部クロックＣＬＫ１の周波数よりも高い場合）、位相比較器２５１は、アップ信号を出力し、ＶＣＯ２５４は、内部クロックＣＬＫ１の周波数を高くする。
一方、内部クロックＣＬＫ１の周波数がシリアルデータＤ０の周波数よりも高い場合（シリアルデータＤ０の周波数が内部クロックＣＬＫ１の周波数よりも低い場合）、位相比較器２５１は、ダウン信号を出力し、ＶＣＯ２５４は、内部クロックＣＬＫ１の周波数を低くする。
このような制御により、内部クロックＣＬＫ１の周波数は、最終的に、シリアルデータＤ０の周波数にロックされる。内部クロックＣＬＫ１の周波数がロックされた状態は、内部クロックＣＬＫ１が同期した状態であり、かつ、ホストとデバイスとの間で送受信データの伝送が可能となる状態である。
動作制御ユニット２５５は、例えば、デバイスがパワーセーブモードにエンターしているとき、例えば、ＣＤＲ回路２５を動作状態から待機状態に変化させる。但し、パワーセーブモードにエンターしても、ＣＤＲ回路２５を動作状態のままにしておいてもよい。
本例では、動作制御ユニット２５５は、待機状態において、領域Ｙで囲まれるチャージポンプ回路２５２、ループフィルタ２５３、及び、ＶＣＯ２５４を、それぞれ非動作状態に変化させる。これにより、ホスト及びデバイス間で送受信データの伝送が行われていない期間において、インターフェースシステムの消費電力が削減される。
位相比較器２５１は、例えば、デバイスがホストに物理的に接続されている状態において常に動作状態である。従って、動作制御ユニット２５５は、位相比較器２５１からの制御信号φ１に基づいて、チャージポンプ回路２５２、ループフィルタ２５３、及び、ＶＣＯ２５４の動作を制御可能である。
例えば、制御信号φ１が、シリアルデータＤ０が入力されていないことを示す場合、動作制御ユニット２５５は、チャージポンプ回路２５２、ループフィルタ２５３、及び、ＶＣＯ２５４を、非動作状態に変化させる。また、制御信号φ１が、シリアルデータＤ０が入力されていることを示す場合、動作制御ユニット２５５は、チャージポンプ回路２５２、ループフィルタ２５３、及び、ＶＣＯ２５４を、動作状態に変化させる。
動作制御ユニット２５５は、ＶＣＯ２５４を動作させる場合、ＰＬＬ回路２４の制御電圧Ｖ０を、初期制御電圧（ＶＣＯ２５４が動作状態に変化したときの最初の制御電圧）として、ＶＣＯ２５４に供給する。
従って、パワーセーブモードから通常動作モードに復帰した場合、ＶＣＯ２５４の初期制御電圧は、ＰＬＬ回路２４内のＶＣＯ２４４の制御電圧Ｖ０、又は、制御電圧記憶ユニット２４７からの初期制御電圧となるため、例えば、ＶＣＯ２５４の初期制御電圧が０Ｖである場合に比べて、内部クロックＣＬＫ１の周波数を高速にロックできる。
図４Ａは、制御電圧記憶ユニットの例を示している。
制御電圧記憶ユニット２４７は、カウンタレジスタ２４７ａと、ＤＡＣ（Digital-analog converter）２４７ｂと、差動アンプ（コンパレータ）２４７ｃと、スイッチ素子ＳＷと、を備える。
カウンタレジスタ２４７ａは、ＶＣＯ２４４の初期制御電圧（デジタル値）ＶＣ＿０を記憶する。初期制御電圧ＶＣ＿０は、例えば、製品出荷時、デフォルト値として記憶される。また、ホストとデバイスとの間で送受信データの伝送が行われた場合、カウンタレジスタ２４７ａは、現時点の直前の通常動作モードにおいて、カウンタレジスタ２４７ａが記憶したＶＣＯ２４４のロック時の制御電圧を、初期制御電圧ＶＣ＿０として記憶する。
例えば、パワーセーブモードから通常動作モードに変化する場合、スイッチ素子ＳＷは、オン状態に変化する。また、カウンタレジスタ２４７ａ内に記憶された初期制御電圧（デジタル値）ＶＣ＿０は、ＤＡＣ２４７ｂによりアナログ値に変換され、かつ、制御電圧Ｖ０としてＶＣＯ２４４に供給される。
その結果、ＶＣＯ２４４の出力周波数がロックされるまで、即ち、内部クロックＣＬＫ０が同期するまでのロックアップタイムは、大幅に短縮される。また、このロックアップタイムは、安定的である。これは、例えば、デバイスがパワーセーブモードから通常動作モードにエンターすることを確認してから一定期間内に、内部クロックＣＬＫ０が確実に同期することを意味する。
スイッチ素子ＳＷは、初期制御電圧ＶＣ＿０をＶＣＯ２４４に供給した後、オフ状態に変化する。スイッチ素子ＳＷをオフ状態にするタイミングは、初期制御電圧ＶＣ＿０をＶＣＯ２４４に供給した後であればよい。例えば、スイッチ素子ＳＷをオフ状態にするタイミングは、内部クロックＣＬＫ０が確実に同期する上述の一定期間より前であってもよいし、それより後であってもよい。
スイッチ素子ＳＷがオフ状態に変化すると、ループフィルタ２４３からの制御電圧Ｖ０は、例えば、差動アンプ２４７ｃのプラス入力端子に入力される。また、カウンタレジスタ２４７ａ内に記憶された初期制御電圧ＶＣ＿０は、ＤＡＣ２４７ｂを経由して、例えば、差動アンプ２４７ｃのマイナス入力端子に入力される。
そして、図４Ｂに示すように、制御電圧Ｖ０が初期制御電圧ＶＣ＿０よりも大きい場合、差動アンプ２４７ｃは、アップ信号（＋）を出力する。アップ信号の値は、初期制御電圧ＶＣ＿０と制御電圧Ｖ０との差に比例して大きくなる。カウンタレジスタ２４７ａは、アップ信号の値に応じて、初期制御電圧ＶＣ＿０を更新する、即ち、初期制御電圧ＶＣ＿０を、アップ信号の値に応じたステップ数だけアップさせる。
また、図４Ｂに示すように、初期制御電圧ＶＣ＿０が制御電圧Ｖ０よりも大きい場合、差動アンプ２４７ｃは、ダウン信号（−）を出力する。ダウン信号の値は、初期制御電圧ＶＣ＿０と制御電圧Ｖ０との差に比例して大きくなる。カウンタレジスタ２４７ａは、ダウン信号の値に応じて、初期制御電圧ＶＣ＿０を更新する、即ち、初期制御電圧ＶＣ＿０を、ダウン信号の値に応じたステップ数だけダウンさせる。
このような動作を繰り返すことで、ＤＡＣ２４７ｂが出力する電圧は、ループフィルタ２４３からの制御電圧Ｖ０に追従する。最終的に、内部クロックＣＬＫ０の周波数（出力周波数）がロックされたときのループフィルタ２４３からの制御電圧Ｖ０が、更新された初期制御電圧ＶＣ＿０として、カウンタレジスタ２４７ａ内に記憶される。
尚、本例では、アップ／ダウン信号のステップ数は、ＶＣ＿０とＶ０との差に比例するとしたが、差動アンプ２４７ｃをコンパレータとして動作させ、１ステップずつ、ＶＣ＿を変化させてもよい。この場合、カウンタレジスタ２４７ａ内に記憶されるＶＣ＿０の値は、差動アンプ２４７ｃからのアップ／ダウン信号（±１）に応じて、１ステップずつ変化する。このようにしても、ＤＡＣ２４７ｂが出力する電圧は、ループフィルタ２４３からの制御電圧Ｖ０に追従することになる。
以上の制御電圧記憶ユニット２４７によれば、カウンタレジスタ２４７ａ内に記憶される初期制御電圧ＶＣ＿０の値がループフィルタ２４３からの制御電圧Ｖ０に追従して更新される。このようなシステムにすれば、リファレンスクロックＲＣＬＫの周波数が異なる複数のインターフェースシステムに、本実施例を適用することが可能となる。即ち、初期制御電圧ＶＣ＿０が固定値である場合や、複数の固定値から選択する場合など、は、リファレンスクロックＲＣＬＫの周波数が任意であるシステムに適用することは難しい。
尚、初期制御電圧ＶＣ＿０は、カウンタレジスタ２４７ａとは異なる記憶回路、例えば、ＳＲＡＭ、ＤＲＡＭなどの揮発性ＲＡＭや、ＭＲＡＭなどの不揮発性ＲＡＭに記憶してもよいし、ラッチ回路などに記憶してもよい。また、初期制御電圧ＶＣ＿０は、デジタル値として記憶してもよいし、アナログ値として記憶してもよい。
このように、図２乃至図４に示す実施例によれば、パワーセーブモード前後のように、送受信データのデータ転送レート（レンジ）が変更されない場合においては、ＰＬＬ回路２４内のＶＣＯ２４４の初期制御電圧は、制御電圧記憶ユニット２４７内に記憶されるパワーセーブモード前のロック電圧（ＶＣＯ２４４の出力周波数がロックされたときの制御電圧）ＶＣ＿０である。また、ＣＤＲ回路２５内のＶＣＯ２５４の初期制御電圧は、ＰＬＬ回路２４内のＶＣＯ２４４の制御電圧Ｖ０、又は、制御電圧記憶ユニット２４７からのロック電圧ＶＣ＿０である。
これにより、例えば、図５に示すように、ＰＬＬ回路２４の出力周波数がロックされるまで、即ち、内部クロックＣＬＫ０が同期するまでのロックアップタイム（実施例Ｔ０〜Ｔ１）は、比較例Ｔ０〜Ｔ２に比べて、大幅に短縮される。また、パワーセーブモード後のロック電圧Ｂがパワーセーブモード前のロック電圧Ａと異なる場合、実施例でのロックアップタイムのばらつきΔ０は、比較例でのロックアップタイムのばらつきΔ１よりも小さい。これは、実施例では、ＰＬＬ回路２４のロックアップタイムが高速かつ安定していることを意味する。
従って、後述するように、デバイスが休止状態に変化する場合にリファレンスクロックＲＣＬＫの供給を停止し、かつ、デバイスがアクティブ状態に復帰する場合にホスト及びデバイス間のハンドシェークを省略する新たなモードを追加することが可能となる。即ち、ＰＬＬ回路２４のロックアップタイムが高速かつ安定しているため、デバイスがアクティブ状態に復帰する場合、アクティブ状態への復帰を確認してから一定期間が経過したら直ちに、送受信データの伝送を行うことができる。
また、例えば、図６に示すように、ＣＤＲ回路２５の出力周波数がロックされるまで、即ち、内部クロックＣＬＫ１が同期するまでのロックアップタイム（実施例Ｔ０〜Ｔ３）も、比較例Ｔ０〜Ｔ４に比べて、大幅に短縮される。
これにより、待機電力が小さく、かつ、高速復帰が可能なインターフェースシステムを実現できる。
図７は、デバイスの状態変化を示している。
デバイスの状態は、図１のコントローラ２１により制御又は管理される。
リセット状態、休止状態、及び、アクティブ状態については、図１において既に説明したので、ここでの説明を省略する。リンクチェック状態とは、図１乃至図６で説明したＰＬＬ回路２４により生成される内部クロックＣＬＫ０の同期、及び、ＣＤＲ回路２５により生成される内部クロックＣＬＫ１の同期がそれぞれ完了したか、をチェックする状態を意味する。
本例では、休止状態が２種類存在する。
休止状態Ｓ＿ｄ０は、例えば、パワーセーブモードにおいて、ＰＬＬ回路２４が内部クロックＣＬＫ０を生成し、かつ、ＣＤＲ回路２５が内部クロックＣＬＫ１を生成していない状態を意味する。即ち、休止状態Ｓ＿ｄ０では、リファレンスクロックＲＣＬＫは、ホストからデバイスに供給され、図１及び図２のリファレンスクロック伝送路３０は、アクティブ状態にある。
例えば、休止状態Ｓ＿ｄ０では、図３のＰＬＬ回路２４は、動作状態にあるが、図３のＣＤＲ回路２５は、実質的に非動作状態にある。即ち、休止状態Ｓ＿ｄ０のＣＤＲ回路２５において、位相比較器２５１は、動作状態であるが、領域Ｙ内のチャージポンプ回路２５２、ループフィルタ２５３、及び、ＶＣＯ２５４は、非動作状態である。また、シリアルデータＤ０は、ホストからデバイスに供給されておらず、図１及び図２のデータ伝送路３１は、ノンアクティブ状態にある。
休止状態Ｓ＿ｄ１は、例えば、パワーセーブモードにおいて、ＰＬＬ回路２４が内部クロックＣＬＫ０を生成しておらず、かつ、ＣＤＲ回路２５も内部クロックＣＬＫ１を生成していない状態を意味する。即ち、休止状態Ｓ＿ｄ１では、リファレンスクロックＲＣＬＫ及びシリアルデータＤ０は、ホストからデバイスに供給されておらず、図１及び図２のリファレンスクロック伝送路３０及びデータ伝送路３１は、共に、ノンアクティブ状態（ＥＩＤＬ: Electric idle）にある。
例えば、休止状態Ｓ＿ｄ１では、図３のＰＬＬ回路２４及びＣＤＲ回路２５は、共に、実質的に非動作状態にある。即ち、休止状態Ｓ＿ｄ１のＰＬＬ回路２４において、位相比較器２４１は、動作状態であるが、領域Ｘ内のチャージポンプ回路２４２、ループフィルタ２４３、及び、ＶＣＯ２４４は、非動作状態である。また、休止状態Ｓ＿ｄ１のＣＤＲ回路２５において、位相比較器２５１は、動作状態であるが、領域Ｙ内のチャージポンプ回路２５２、ループフィルタ２５３、及び、ＶＣＯ２５４は、非動作状態である。
［リセット状態からアクティブ状態への変化］
図８は、リセット状態からアクティブ状態への変化の例を示している。
デバイス２０がリセット状態（ホスト１０から物理的に切り離された状態）からホスト物理的に接続された状態に変化すると、デバイス２０は、休止状態Ｓ＿ｄ１となる。
休止状態（時刻ｔ０〜ｔ１）Ｓ＿ｄ１では、伝送路３０，３１，３２は、いずれもノンアクティブ状態（ＥＩＤＬ）である。例えば、伝送路３０，３１，３２が、それぞれ、差動対としての信号線ペア（Lane+, Lane-）を備える場合、休止状態Ｓ＿ｄ１では、信号線ペア（Lane+, Lane-）は、例えば、共に、接地電圧Ｖｓｓに設定される。
まず、ホスト１０は、デバイス２０にアクティブ状態Ｓ＿ａｃｔｉｖｅへの変化を指示するため、データ伝送路３１にＳＴＢＬ信号を出力する。また、ホスト１０は、リファレンスクロック伝送路３０にリファレンスクロックＲＣＬＫを出力する。
ＳＴＢＬ信号は、例えば、データ伝送路３１の信号線（Lane+）にロウレベル電圧が印加され、かつ、データ伝送路３１の信号線（Lane-）にハイレベル電圧が印加されたＤＣレベル信号である。即ち、ＳＴＢＬ信号は、Lane+にロウレベル電圧が印加されるストローブ（STB: Strobe）信号、及び、信号線ペア（Lane+, Lane-）の電圧が時間的に変化しない信号という意味である。
デバイス２０は、ＳＴＢＬ信号を検出すると、アクティブ状態へ移行する前に、内部クロックＣＬＫ０の同期及び内部クロックＣＬＫ１の同期をそれぞれチェックするリンクチェック状態（時刻ｔ１〜ｔ２）Ｓ＿ｌｉｎｋに移行する（図７の経路Ｂ）。リンクチェック状態Ｓ＿ｌｉｎｋは、ホスト１０とデバイス２０との間で送受信データのデータ伝送が可能であるかをチェックするハンドシェークチェック状態とも称される。
デバイス２０は、内部クロックＣＬＫ０の同期が完了したことを確認すると、データ伝送路３２にＳＴＢＬ信号（ハンドシェークのための応答）を出力する。ホスト１０は、デバイス２０からデータ伝送路３２を経由して転送されたＳＴＢＬ信号を確認することにより、デバイス２０において、内部クロックＣＬＫ０の同期が完了したことを確認できる。
ホスト１０は、ＳＴＢＬ信号のハンドシェーク、即ち、内部クロックＣＬＫ０の同期が完了したことを確認した後、データ伝送路３１にＳＹＮ信号を出力する。
ＳＹＮ信号は、例えば、データ伝送路３１の信号線ペア（Lane+, Lane-）の電圧がハイレベルとロウレベルの間で時間的に変化するＡＣレベル信号である。ＳＹＮ信号は、送受信データのデータ伝送の前提となる内部クロックＣＬＫ１の同期を完了するための同期信号（Synchronous signal）という意味である。
デバイス２０は、ＳＹＮ信号により内部クロックＣＬＫ１の同期が完了したことを確認すると、データ伝送路３２にＳＹＮ信号（ハンドシェークのための応答）を出力する。ホスト１０は、デバイス２０からデータ伝送路３２を経由して転送されたＳＹＮ信号を確認することにより、デバイス２０において、内部クロックＣＬＫ１の同期が完了したことを確認できる。
ホスト１０が、デバイス２０において内部クロックＣＬＫ０，ＣＬＫ１の同期が完了したことを確認すると、デバイス２０は、ホスト１０とデバイス２０の間で送受信データ（パケットデータ）ＰＫＴのデータ伝送が可能となるアクティブ状態Ｓ＿ａｃｔｉｖｅとなる（図７の経路Ｃ）。
［アクティブ状態及び休止状態間の変化］
図９は、アクティブ状態及び休止状態間の変化の例を示している。
同図において、Ａ，Ｂ，Ｃ，Ｄ，Ａ’，Ｄ’は、それぞれ、図７のステートマシーンにおける経路Ａ，Ｂ，Ｃ，Ｄ，Ａ’，Ｄ’に対応する。
図１乃至図６のインターフェースシステムにおいて、所定の条件が満たされたとき、デバイス２０は、システムの消費電力を削減するため、通常動作モード（アクティブ状態）からパワーセーブモード（休止状態）に変化する。所定の条件とは、例えば、ホスト１０とデバイス２０との間で送受信データのデータ伝送が一定期間行われていな場合など、である。
所定の条件が満たされたとき、デバイス２０は、パワーセーブモードに変化するが、所定の条件が満たされたか否かを判断するのは、ホスト１０であってもよいし、又は、デバイス２０であってもよい。ホスト１０が所定の条件を満たしたと判断する場合、ホスト１０は、パワーセーブモードに移行することを示すコマンドを、例えば、データ伝送路Ｄ０を用いて、デバイス２０に転送する。
ここで重要な点は、本例のインターフェースシステムでは、既に説明したように、２種類の休止状態が存在することにある。一つは、図７の休止状態Ｓ＿ｄ０であり、他の一つは、図７の休止状態Ｓ＿ｄ１である。
休止状態Ｓｄ＿０は、リファレンスクロックＲＣＬＫがＰＬＬ回路２４に供給され、かつ、ＰＬＬ回路２４が動作状態にある休止状態であり、UHS-II規格のローパワーモード（UHS-II規格では、休止状態とは異なる）に相当する。休止状態Ｓｄ＿１は、リファレンスクロックＲＣＬＫがＰＬＬ回路２４に供給されず、かつ、ＰＬＬ回路２４が非動作状態にあるため、UHS-II規格の休止状態（UHS-II規格では、休止状態は１つしか存在しない）に相当する。
また、本発明のインターフェースシステムで重要な点は、休止状態Ｓ＿ｄ１からアクティブ状態Ｓ＿ａｃｔｉｖｅに復帰する経路が２種類存在することにある。一つは、休止状態Ｓ＿ｄ１からアクティブ状態Ｓ＿ａｃｔｉｖｅに直接復帰する経路であり（図７の経路Ｄ）、他の一つは、休止状態Ｓ＿ｄ１からリンクチェック状態Ｓ＿ｌｉｎｋを経由してアクティブ状態Ｓ＿ａｃｔｉｖｅに復帰する経路である（図７の経路Ｂ→Ｃ）。
経路Ｄは、休止状態Ｓｄ＿１において、リファレンスクロックＲＣＬＫがＰＬＬ回路２４に供給されず、かつ、ＰＬＬ回路２４が非動作状態にあるにもかかわらず、リンクチェック状態Ｓ＿ｌｉｎｋを経由せずに、アクティブ状態Ｓ＿ａｃｔｉｖｅに復帰する点で、図１乃至図６のインターフェースシステムに特徴的である。
このような復帰が可能となるのは、図１乃至図６で既に説明したように、ＰＬＬ回路２４が、デバイス２０がアクティブ状態への復帰を確認した後、一定期間内に、内部クロックＣＬＫ０を同期させる、即ち、内部クロックＣＬＫ０の周波数をロックさせることが可能であるからである。また、ＣＤＲ回路２５も、ＰＬＬ回路２４の制御電圧Ｖ０を利用して内部クロックＣＬＫ１を生成するため、上記一定期間内に、内部クロックＣＬＫ１を同期させる、即ち、内部クロックＣＬＫ１の周波数をロックさせることが可能である。
即ち、図１乃至図６のインターフェースシステムでは、内部クロックＣＬＫ０，ＣＬＫ１が上記一定期間内に確実に同期するため、リンクチェック、即ち、ホスト１０とデバイス２０との間のハンドシェークチェックを行わずに、休止状態Ｓ＿ｄ１からアクティブ状態Ｓ＿ａｃｔｉｖｅに直接復帰することが可能となる。
尚、経路Ｂ→Ｃは、UHS-II規格の休止状態Ｓ＿ｄ１からアクティブ状態Ｓ＿ａｃｔｉｖｅへの通常の復帰経路に相当する。
以上をまとめると、図９に示すように、図１乃至図６のインターフェースシステムでは、３種類の復帰モードＭ０，Ｍ１，Ｍ２が存在することになる。
これらモードの選択は、例えば、ホスト１０がパワーセーブモードへのエンターをデバイス２０に指示する場合、パワーセーブモードへのエンターを指示するコマンドに、復帰モードＭ０，Ｍ１，Ｍ２を指定するフラグＱＲを付加することにより行うことができる。ここでは、３種類の復帰モードＭ０，Ｍ１，Ｍ２が存在するため、フラグＱＲは、２ビットである。
例えば、フラグＱＲが０１の場合、復帰モードＭ０が選択される。この場合、デバイス２０は、アクティブ状態Ｓ＿ａｃｔｉｖｅから休止状態間Ｓ＿ｄ０に変化し（経路Ａ’）、この後、休止状態間Ｓ＿ｄ０からアクティブ状態Ｓ＿ａｃｔｉｖｅに直接復帰する（経路Ｄ’）。
また、フラグＱＲが１０の場合、復帰モードＭ１が選択される。この場合、デバイス２０は、アクティブ状態Ｓ＿ａｃｔｉｖｅから休止状態間Ｓ＿ｄ１に変化し（経路Ａ）、この後、休止状態間Ｓ＿ｄ１からアクティブ状態Ｓ＿ａｃｔｉｖｅに直接復帰する（経路Ｄ）。
さらに、フラグＱＲが１１の場合、復帰モードＭ２が選択される。この場合、デバイス２０は、アクティブ状態Ｓ＿ａｃｔｉｖｅから休止状態間Ｓ＿ｄ１に変化し（経路Ａ）、この後、休止状態間Ｓ＿ｄ１から、リンクチェック状態Ｓ＿ｌｉｎｋを経由して、アクティブ状態Ｓ＿ａｃｔｉｖｅに復帰する（経路Ｂ→Ｄ）。
［アクティブ状態から休止状態への変化］
図１０Ａ及び図１０Ｂは、アクティブ状態から休止状態への変化の例を示している。
デバイス２０がアクティブ状態（時刻ｔ３〜ｔ４）Ｓ＿ａｃｔｉｖｅの場合、伝送路３０，３１，３２は、いずれもアクティブ状態である。リファレンスクロックＲＣＬＫは、ホスト１０から、リファレンスクロック伝送路３０を経由して、デバイス２０に転送される。送受信データ（パケットデータ）ＰＫＴは、データ伝送路３１，３２により、ホスト１０とデバイス２０との間で転送される。
アクティブ状態Ｓ＿ａｃｔｉｖｅにおいて、ホスト１０は、デバイス２０に休止状態Ｓ＿ｄ０又はＳ＿ｄ１への変化を指示するため、データ伝送路３１にコマンドＧＯ＿ＤＳを出力する。続けて、ホスト１０は、データ伝送路３１にＳＴＢＨ信号を出力する。
コマンドＧＯ＿ＤＳは、休止状態Ｓ＿ｄ０又はＳ＿ｄ１への変化を指示すると共に、復帰モードＭ０，Ｍ１，Ｍ２のうちの１つを選択するフラグＱＲを含む。復帰モードＭ０，Ｍ１，Ｍ２の選択は、例えば、図１１に示すように、パワーマネージメントに基づいて、行うことができる。
図１１の例では、インターフェースシステムの電源の状態が４種類存在する。
Ｄ０状態は、例えば、インターフェースシステムの電源の全てがオンの状態であり、アクティブ状態Ｓ＿ａｃｔｉｖｅに対応する。Ｄ１状態は、例えば、インターフェースシステムの電源の一部がオフの状態であり、休止状態Ｓ＿ｄ０に対応する。Ｄ２状態は、例えば、インターフェースシステムの電源の一部がオフの状態であり、休止状態Ｓ＿ｄ１に対応する。Ｄ３状態は、例えば、インターフェースシステムの電源の一部又は全てがオフの状態であり、休止状態Ｓ＿ｄ１に対応する。
インターフェースシステムの消費電力は、Ｄ０状態からＤ３状態に向かうに従い、次第に小さくなる。これに対し、休止状態Ｓ＿ｄ０又はＳ＿ｄ１からアクティブ状態Ｓ＿ａｃｔｉｖｅへの復帰時間は、Ｄ０状態からＤ３状態に向かうに従い、次第に長くなる。即ち、消費電力と復帰時間は、トレードオフの関係にある。
このトレードオフを考慮し、例えば、ホスト１０内で使用されるオペレーティングシステム（ＯＳ）は、デバイス２０を休止状態Ｓ＿ｄ０又はＳ＿ｄ１に移行させるに当たり、消費電力と復帰時間をパラメータとして、複数の復帰モードＭ０，Ｍ１，Ｍ２から最適なモードを選択する。また、オペレーティングシステムは、例えば、復帰モードＭ０をＤ１状態に対応付け、復帰モードＭ１をＤ２状態に対応付け、復帰モードＭ２をＤ３状態に対応付ける。
ここで、復帰モードＭ１と復帰モードＭ２の違いについて説明する。
復帰モードＭ１は、送受信データのデータ転送レート（レンジ）の変更を行わない場合に選択される。この場合、ＰＬＬ回路及びＣＤＲ回路の出力周波数がロックされる制御電圧の大きな変更はない。従って、例えば、図３及び図４に示すような高速ＰＬＬ回路２４及び高速ＣＤＲ回路２５を用いることにより、一定期間での復帰が可能となり、復帰モードＭ１を選択することが可能となる。
復帰モードＭ２は、送受信データのデータ転送レート（レンジ）の変更を行う場合に選択される。即ち、図１乃至図６のインターフェースシステムでは、ＰＬＬ回路及びＣＤＲ回路の出力周波数（データ転送レート）を変更する場合がある。この場合、ＰＬＬ回路及びＣＤＲ回路の出力周波数がロックされる制御電圧は、大きく変更される。従って、アクティブ状態への一定期間の復帰が不可能となるため、復帰モードＭ２を選択する。
ＳＴＢＨ信号は、例えば、データ伝送路３１の信号線（Lane+）にハイレベル電圧が印加され、かつ、データ伝送路３１の信号線（Lane-）にロウレベル電圧が印加されたＤＣレベル信号である。即ち、ＳＴＢＨ信号は、Lane+にハイレベル電圧が印加されるストローブ（STB: Strobe）信号、及び、信号線ペア（Lane+, Lane-）の電圧が時間的に変化しない信号という意味である。
デバイス２０は、コマンドＧＯ＿ＤＳを受け取った後、続けてＳＴＢＨ信号を検出すると、休止状態Ｓ＿ｄ０又はＳ＿ｄ１へ移行する（図７の経路Ａ又はＡ’）。また、デバイス２０は、ＳＴＢＨ信号を検出すると、データ伝送路３２にＳＴＢＨ信号（ホスト１０からＳＴＢＨ信号を受け取った旨の応答）を出力する。ホスト１０は、デバイス２０からデータ伝送路３２を経由して転送されたＳＴＢＨ信号を確認することにより、デバイス２０が休止状態Ｓ＿ｄ０又はＳ＿ｄ１に移行したことを確認できる。
尚、ＬＩＤＬは、データ伝送路３２を用いたデータ伝送の同期を維持するための信号である。また、デバイス２０は、コマンドＧＯ＿ＤＳを受け取った後、データ伝送路３２にコマンドＧＯ＿ＤＳ（コマンドＧＯ＿ＤＳを受け取った旨の応答）を出力してもよい。
ここで、休止状態Ｓ＿ｄ０への変化の場合（図１０Ａ）、ホスト１０は、リファレンスクロック伝送路３０にリファレンスクロックＲＣＬＫを出力し続ける。一方、休止状態Ｓ＿ｄ１への変化の場合（図１０Ｂ）、ホスト１０は、デバイス２０へのリファレンスクロックＲＣＬＫの供給を停止する。
即ち、休止状態Ｓ＿ｄ０では、リファレンスクロック伝送路３０は、アクティブ状態であり、データ伝送路伝３１，３２は、ノンアクティブ状態（ＥＩＤＬ）である。ノンアクティブ状態の伝送路３１，３２の信号線ペア（Lane+, Lane-）は、共に、接地電圧Ｖｓｓに設定される。
また、休止状態Ｓ＿ｄ１では、リファレンスクロック伝送路３０及びデータ伝送路伝３１，３２は、いずれもノンアクティブ状態（ＥＩＤＬ）である。ノンアクティブ状態の伝送路３０，３１，３２の信号線ペア（Lane+, Lane-）は、共に、接地電圧Ｖｓｓに設定される。
［休止状態からアクティブ状態への変化（モードＭ０）］
図１２は、モードＭ０でのアクティブ状態への復帰の例を示している。
休止状態（時刻ｔ０〜ｔ１）Ｓ＿ｄ０では、リファレンスクロック伝送路３０は、アクティブ状態（ＲＣＬＫ＿Ａｃｔｉｖｅ）であり、リファレンスクロックＲＣＬＫがデバイス２０に供給された状態となっている。一方、データ伝送路３１，３２は、ノンアクティブ状態（ＥＩＤＬ）である。
まず、ホスト１０は、デバイス２０にアクティブ状態Ｓ＿ａｃｔｉｖｅへの変化を指示するため、データ伝送路３１にＳＴＢＬ信号を出力する。続けて、ホスト１０は、データ伝送路３１にＳＹＮ信号を出力する。デバイス２０は、ＳＴＢＬ信号及びＳＹＮ信号を検出すると、アクティブ状態Ｓ＿ａｃｔｉｖｅに直ちに移行する（図７の経路Ｄ’）。
ここで、ＳＴＢＬ信号及びＳＹＮ信号は、デバイス２０がアクティブ状態Ｓ＿ａｃｔｉｖｅへの移行を確認してからＰＬＬ回路及びＣＤＲ回路がロックされるまで（内部クロックＣＬＫ０，ＣＬＫ１が同期するまで）の一定期間（時刻ｔ１〜ｔ５）を規定する。
即ち、モードＭ０においては、ホスト１０とデバイス２０との間で、送受信データの伝送が可能であることを確認するハンドシェークチェックを行わない。これは、既に述べたように、休止状態Ｓ＿ｄ０において、リファレンスクロックＲＣＬＫが供給され、かつ、ＰＬＬ回路が動作状態にあるため、ＰＬＬ回路及びＣＤＲ回路がロックされるまで、即ち、内部クロックＣＬＫ０，ＣＬＫ１が同期するまでの一定期間が、短くかつ安定しているからである。
従って、デバイス２０は、ハンドシェークチェックを行わずに、アクティブ状態Ｓ＿ａｃｔｉｖｅへの移行を確認してから一定期間が経過した後、ホスト１０とデバイス２０の間で送受信データ（パケットデータ）ＰＫＴのデータ伝送が可能となるアクティブ状態Ｓ＿ａｃｔｉｖｅに移行する。
［休止状態からアクティブ状態への変化（モードＭ１）］
図１３は、モードＭ１でのアクティブ状態への復帰の例を示している。
休止状態（時刻ｔ０〜ｔ１）Ｓ＿ｄ１では、伝送路３０，３１，３２は、いずれもノンアクティブ状態（ＥＩＤＬ）である。
まず、ホスト１０は、デバイス２０にアクティブ状態Ｓ＿ａｃｔｉｖｅへの変化を指示するため、データ伝送路３１にＳＴＢＬ信号を出力する。続けて、ホスト１０は、データ伝送路３１にＳＹＮ信号を出力する。また、ホスト１０は、リファレンスクロック伝送路３０にリファレンスクロックＲＣＬＫを出力する。
デバイス２０は、ＳＴＢＬ信号及びＳＹＮ信号を検出すると、アクティブ状態Ｓ＿ａｃｔｉｖｅに直ちに移行する（図７の経路Ｄ）。
ここで、ＳＴＢＬ信号及びＳＹＮ信号は、デバイス２０がアクティブ状態Ｓ＿ａｃｔｉｖｅへの移行を確認してからＰＬＬ回路及びＣＤＲ回路がロックされるまで（内部クロックＣＬＫ０，ＣＬＫ１が同期するまで）の一定期間（時刻ｔ１〜ｔ５）を規定する。
即ち、モードＭ１においても、ホスト１０とデバイス２０との間で、送受信データの伝送が可能であることを確認するハンドシェークチェックを行わない。これは、既に述べたように、休止状態Ｓ＿ｄ１でリファレンスクロックＲＣＬＫが停止していても、高速ＰＬＬ回路及び高速ＣＤＲ回路を使用することにより、これらがロックされるまで、即ち、内部クロックＣＬＫ０，ＣＬＫ１が同期するまでの一定期間が、短くかつ安定しているからである。
従って、デバイス２０は、ハンドシェークチェックを行わずに、アクティブ状態Ｓ＿ａｃｔｉｖｅへの移行を確認してから一定期間が経過した後、ホスト１０とデバイス２０の間で送受信データ（パケットデータ）ＰＫＴのデータ伝送が可能となるアクティブ状態Ｓ＿ａｃｔｉｖｅに移行する。
モードＭ１は、モードＭ０と同様に、休止状態Ｓ＿ｄ１からアクティブ状態Ｓ＿ａｃｔｉｖｅへの復帰が高速に行えると共に、休止状態Ｓ＿ｄ１においてリファレンスクロックＲＣＬＫを停止していることから、モードＭ０と比べて、例えば、パワーセーブモードでのインターフェースシステムの消費電力の削減に効果的である。
［休止状態からアクティブ状態への変化（モードＭ２）］
図１４は、モードＭ２でのアクティブ状態への復帰の例を示している。
休止状態（時刻ｔ０〜ｔ１）Ｓ＿ｄ１では、伝送路３０，３１，３２は、いずれもノンアクティブ状態（ＥＩＤＬ）である。
まず、ホスト１０は、デバイス２０にアクティブ状態Ｓ＿ａｃｔｉｖｅへの変化を指示するため、データ伝送路３１にＳＴＢＬ信号を出力する。また、ホスト１０は、リファレンスクロック伝送路３０にリファレンスクロックＲＣＬＫを出力する。
デバイス２０は、ＳＴＢＬ信号を検出すると、アクティブ状態へ移行する前に、内部クロックＣＬＫ０の同期及び内部クロックＣＬＫ１の同期をそれぞれチェックするリンクチェック状態（時刻ｔ１〜ｔ６）Ｓ＿ｌｉｎｋに移行する（図７の経路Ｂ）。リンクチェック状態Ｓ＿ｌｉｎｋは、ホスト１０とデバイス２０との間で送受信データのデータ伝送が可能であるかをチェックするハンドシェークチェック状態のことである。
デバイス２０は、内部クロックＣＬＫ０の同期が完了したことを確認すると、データ伝送路３２にＳＴＢＬ信号（ハンドシェークのための応答）を出力する。ホスト１０は、デバイス２０からデータ伝送路３２を経由して転送されたＳＴＢＬ信号を確認することにより、デバイス２０において、内部クロックＣＬＫ０の同期が完了したことを確認できる。
ホスト１０は、ＳＴＢＬ信号のハンドシェーク、即ち、内部クロックＣＬＫ０の同期が完了したことを確認した後、データ伝送路３１にＳＹＮ信号を出力する。
また、デバイス２０は、ＳＹＮ信号により内部クロックＣＬＫ１の同期が完了したことを確認すると、データ伝送路３２にＳＹＮ信号（ハンドシェークのための応答）を出力する。ホスト１０は、デバイス２０からデータ伝送路３２を経由して転送されたＳＹＮ信号を確認することにより、デバイス２０において、内部クロックＣＬＫ１の同期が完了したことを確認できる。
ホスト１０が、デバイス２０において内部クロックＣＬＫ０，ＣＬＫ１の同期が完了したことを確認すると、デバイス２０は、ホスト１０とデバイス２０の間で送受信データ（パケットデータ）ＰＫＴのデータ伝送が可能となるアクティブ状態Ｓ＿ａｃｔｉｖｅとなる（図７の経路Ｃ）。
（メモリカードシステム）
図１５は、適用例としてのメモリカードシステムを示している。
ホスト１０とデバイス２０は、伝送路（Lane+, Lane-）３０，３１，３２を介して互いに接続される。ホスト１０は、パソコン、デジタルカメラ、スマートフォン、タブレットなどの電子機器である。デバイス２０は、メモリカードなどのストレージデバイスである。
ホスト１０は、デバイスインターフェース１２と、送信機２７’と、受信機２３’と、コントローラ１１と、ＲＡＭ（Random access memory）３３と、バス３４と、を備える。ホスト１０がデータ送信機能のみを有する場合、ホスト１０内の受信機２３’は、省略可能である。
デバイス２０は、ホストインターフェース２２と、送信機２７と、受信機２３と、コントローラ２１と、不揮発性メモリ３５と、バス３６と、を備える。不揮発性メモリ３５は、例えば、ＮＡＮＤフラッシュメモリである。不揮発性メモリ３５は、二次元構造のメモリセルを備えていてもよいし、三次元構造のメモリセルを備えていてもよい。
図１乃至図６で説明したインターフェースシステムは、例えば、デバイス２０内のホストインターフェース２２に適用される。これにより、デバイス２０の消費電力を削減できると共に、デバイス２０が休止状態からアクティブ状態へ復帰する場合に、高速復帰が可能となる。
（むすび）
以上、説明したように、実施例によれば、デバイスが休止状態に変化する場合にリファレンスクロックの供給を停止し、かつ、デバイスがアクティブ状態に復帰する場合にホスト及びデバイス間のハンドシェークを省略する新たなモードを追加することにより、待機電力が小さく、かつ、高速復帰が可能なインターフェースシステムを実現できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０： ホスト、 １１，２１： コントローラ、 １２： デバイスインターフェース、 ２０： デバイス、 ２２： ホストインターフェース、 ２３： 受信機、 ２４： ＰＬＬ回路、 ２５： ＣＤＲ回路、 ２６： サンプリング回路、 ２７： 送信機、 ３０，３１，３２： 伝送路。

Claims (10)

  1. ホストに接続可能なインターフェースシステムであって、
    前記ホストからの第１のクロック及びシリアルデータを受信する受信機と、第１のＶＣＯを含み、前記第１のクロックに基づいて第２のクロックを生成する第１のクロックジェネレータと、第２のＶＣＯを含み、前記シリアルデータに基づいて第３のクロックを生成する第２のクロックジェネレータと、前記第３のクロック及び前記シリアルデータに基づいて受信データをサンプリングするサンプリング回路と、前記第１及び第２のクロックジェネレータが動作状態である第１の状態及び前記第１及び第２のクロックジェネレータが非動作状態である第２の状態を制御するコントローラと、を具備し、
    前記第１のクロック及び前記シリアルデータは、前記第１の状態において前記受信機に供給され、前記第２の状態において前記受信機に供給されず、
    前記コントローラは、第１の復帰モードにおいて、前記第２の状態から前記第１の状態に変化することを確認してから一定期間が経過した後に前記受信データのサンプリング又は前記ホストへの送信データの伝送を開始し、前記第２及び第３のクロックが同期したことを示す応答を前記ホストに転送しない、
    インターフェースシステム。
  2. 前記コントローラは、第２の復帰モードにおいて、前記第２の状態から前記第１の状態に変化することを確認した場合、前記第２及び第３のクロックが同期したことを示す応答を前記ホストに転送した後に前記受信データのサンプリング又は前記ホストへの送信データの伝送を開始する、請求項１に記載のインターフェースシステム。
  3. 前記コントローラは、前記第１のクロックジェネレータが動作状態であり、第２のクロックジェネレータが非動作状態である第３の状態を制御し、かつ、第３の復帰モードにおいて、前記第３の状態から前記第１の状態に変化することを確認してから一定期間が経過した後に前記受信データのサンプリング又は前記ホストへの送信データの伝送を開始し、前記第２及び第３のクロックが同期したことを示す応答を前記ホストに転送しない、請求項２に記載のインターフェースシステム。
  4. 前記コントローラは、前記ホストからのコマンドに基づいて、前記第２の状態から前記第１の状態に変化すること、又は、前記第３の状態から前記第１の状態に変化することを確認する、請求項３に記載のインターフェースシステム。
  5. 前記コマンドは、前記第１、第２、及び、第３の復帰モードのうちの１つを選択するフラグを含む、請求項４に記載のインターフェースシステム。
  6. 前記コントローラは、通常動作モードにおいて、前記第１及び第２のクロックジェネレータを前記第１の状態に設定し、パワーセーブモードにおいて、前記第１及び第２のクロックジェネレータを前記第２又は第３の状態に設定し、前記第２の状態は、前記第３の状態よりも低消費電力である、請求項５に記載のインターフェースシステム。
  7. 前記第２及び第３のクロックの周波数は、前記一定期間内にロックされる、請求項１に記載のインターフェースシステム。
  8. 前記第１のクロックジェネレータは、前記第１のＶＣＯの初期制御電圧を記憶する記憶ユニットを含む、請求項１に記載のインターフェースシステム。
  9. 前記記憶ユニットは、前記第１の復帰モード前の前記第１の状態において、前記第２のクロックの周波数がロックされたときの前記第１のＶＣＯの制御電圧を前記初期制御電圧として記憶し、前記第１の復帰モードにおいて、前記初期制御電圧を前記第１のＶＣＯに印加する、請求項８に記載のインターフェースシステム。
  10. 前記第１の復帰モード前の前記第１の状態での前記受信データ又は前記送信データのデータ転送レートは、前記第１の復帰モード後の前記第１の状態での前記受信データ又は前記送信データのデータ転送レートと実質的に同じである、請求項９に記載のインターフェースシステム。
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