CN114141290A - 延迟锁定回路电路 - Google Patents
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Abstract
本发明公开了一种延迟锁定回路电路，包含一延迟电路，一相位检测器以及一计数控制电路，延迟电路用以接收来自外部的一参考时钟信号，并延迟参考时钟信号以输出一延迟时钟信号；相位检测器用以接收参考时钟信号与延迟时钟信号，并用以检测参考时钟信号以及延迟时钟信号的一相位差；计数控制电路用以依据相位差产生一控制延迟信号，其中延迟电路依据控制延迟信号来延迟参考时钟信号以输出一延迟时钟信号；其中计数控制电路有一具有一第一更新频率的第一模式以及一具有一第二更新频率的第二模式，且第一更新频率低于第二更新频率。
Description
技术领域
本发明属于延迟锁定回路(delay-locked loop，DLL)领域，具体涉及一种具有多个模式的延迟锁定回路电路。
背景技术
依据目前动态随机存取内存(Dynamic Random Access Memory，DRAM)的相关规格，DRAM产品中(尤其是第四代双倍数据传输率(Double-Data-Rate Fourth Generation，DDR4)的内存)更需要好的电压功率稳定性，对于愈来愈快的传输速度，即使是微小的功率变化也会导致输出数据抖动(jittering)且使输出数据的眼图(eye diagram)变差，当输出数据的眼图显示太差时，系统则无法读出正确的数据，使得系统失效。因此，对于高传输速度的领域，延迟锁定回路(Delay-locked loop，DLL)电路需要改良，以使数据抖动更少。一般延迟锁定回路电路是依据相位检测器判断，并藉由计数控制电路来调整延迟量。其中连续自动刷新指令(auto-refresh command)会使延迟锁定回路电路消耗掉大量电流，这样的大量电流消耗变化会引起内部电源电压的变化，并且当延迟锁定回路电路从刷新切换为读取数据时，输出讯号还会产生负延迟。再者，一般延迟锁定回路电路的计数控制电路的周期与步长是固定的，不能快速调整以适应于较大的延迟变化，例如，当接收一读取命令时，可能导致数据无法与时钟信号对齐，进而发生抖动。因此，需要一种新颖的方法及相关架构，以在没有副作用或较不可能带来副作用之状况下实现降低延迟抖动与电流变化量并解决问题。
发明内容
为了解决现在技术中存在的上述问题，本发明提供一种具有多个模式的延迟锁定回路电路，可以有效地针对不同需求来改变周期与步长，以解决上述的问题。
本发明一实施例揭示了一种延迟锁定回路电路，包含一延迟电路，一相位检测器以及一计数控制电路，所述延迟电路用以接收来自外部的一参考时钟信号，并延迟所述参考时钟信号以输出一延迟时钟信号，所述相位检测器用以接收所述参考时钟信号与所述延迟时钟信号，并用以检测所述参考时钟信号以及所述延迟时钟信号的一相位差，以产生一相位差信号，所述计数控制电路，用以接收所述相位差信号，并依据所述相位差信号产生一控制延迟信号，其中所述延迟电路依据所述控制延迟信号来延迟所述参考时钟信号以输出一延迟时钟信号，其中所述计数控制电路有一第一模式以及一第二模式，当所述计数控制电路处于所述第一模式时，具有一第一更新频率，当所述计数控制电路处于所述第二模式时，具有一第二更新频率，且所述第一更新频率低于所述第二更新频率。
相比较于先前技术，本发明延迟锁定回路电路的计数控制电路具有多个模式(包括一第一模式以及一第二模式)，而延迟锁定回路电路可藉由所述第二模式以快速锁定延迟，并且当读取数据开始时输出讯号不会产生负延迟，当外部电路读取数据时，延迟锁定回路电路再切换到所述第一模式以降低不利于读取数据的延迟抖动(jittering)。再者，延迟锁定回路电路处于待命时，亦可以选择更新频率较低的模式以降低电流消耗。依此配置，本发明延迟锁定回路电路可更快速地达到延迟锁定，并且有效地降低延迟抖动以及降低电流消耗的变化量。
附图说明
图1是依据本发明一实施例的一延迟锁定回路电路的示意图。
图2是依据本发明一实施例的一计数控制电路具有多个模式的示意图。
图3是依据本发明一实施例的延迟锁定回路电路所输出一延迟时钟信号在不同的模式的波形图。
图4是依据本发明一实施例的延迟锁定回路电路所输出一延迟时钟信号在不同的模式的波形图。
其中，附图标记说明如下：
延迟锁定回路电路-10；延迟电路-12；相位检测器-14；计数控制电路-16；延迟锁定回路延迟线路-18；数据输出控制电路-20。
具体实施方式
请参考图1，图1是依据本发明一实施例的一延迟锁定回路电路10的示意图。如图1所示，延迟锁定回路电路10包含一延迟电路12，一相位检测器14以及一计数控制电路16。延迟电路12是用以接收来自外部的一参考时钟信号(例如一动态随机存取内存(DynamicRandom Access Memory，DRAM)的一参考时钟信号)，并延迟所述参考时钟信号以输出一延迟时钟信号，所述延迟时钟信号可输出到一时钟信号树(clock tree)(例如一DRAM的时钟信号树)，再藉由一输出驱动电路将所述延迟时钟信号从时钟信号树输出。其中相位检测器14可用以接收所述参考时钟信号与所述延迟时钟信号，并用以检测所述参考时钟信号以及所述延迟时钟信号的一相位差，并且依据所述相位差以产生一相位差信号。计数控制电路16可用以接收所述相位差信号，并且依据所述相位差信号以产生一控制延迟信号。其中，所述延迟电路依据所述控制延迟信号来延迟所述参考时钟信号以输出一延迟时钟信号，举例来说，延迟电路12包含一延迟锁定回路延迟线路18以及一数据输出控制电路20，延迟锁定回路延迟线路18可用以接收所述控制延迟信号，并且依据所述控制延迟信号以延迟所述参考时钟信号，数据输出控制电路20则是用以输出所述延迟时钟信号。其中，计数控制电路16有一第一模式以及一第二模式，且计数控制电路16可依据外部电路的指令需求在第一模式以及第二模式之间切换，而第一模式以及第二模式之间的差异在于，两个模式的更新频率以及延迟步长中至少其中一项不相同。举例来说，当计数控制电路16处于第一模式时，具有一第一更新频率以及一第一延迟步长，当计数控制电路16处于所述第二模式时，具有一第二更新频率以及一第二延迟步长，且第一更新频率低于第二更新频率，以及第一延迟步长不大于第二延迟步长。
延迟锁定回路电路10的电路连接如图1所示：参考时钟信号输入延迟锁定回路延迟线路18，延迟锁定回路延迟线路18的输出端连接数据输出控制电路20的输入端，数据输出控制电路20输出延迟时钟信号；参考时钟信号和延迟时钟信号输入相位检测器14，相位检测器14的输出端连接计数控制电路16的输入端，计数控制电路16的输出端连接延迟锁定回路延迟线路18。其中，延迟锁定回路延迟线路18和数据输出控制电路20共同组成延迟电路12。
请参考图2，图2是依据本发明一实施例的计数控制电路16具有多个模式的示意图。如图2所示，计数控制电路16接收所述相位差信号，并且依据所述相位差信号以产生所述控制延迟信号，其中所述控制延迟信号可控制延迟锁定回路延迟线路18的更新频率以及延迟步长，换句话说，延迟锁定回路延迟线路18可依据所述控制延迟信号调整其更新频率以及延迟步长。再者，计数控制电路16另用以接收一外部电路指令，并且依据所述外部电路指令以切换第一模式以及第二模式。举例来说，当计数控制电路16所接收的外部电路指令为一锁定指令时，计数控制电路16被控制处于所述第二模式，并使得计数控制电路16具有一第二更新频率以及一第二延迟步长。计数控制电路16再藉由所述控制延迟信号以控制延迟锁定回路延迟线路18使用第二更新频率以及第二延迟步长来进行延迟锁定，其中第二更新频率可以是高于第一更新频率，而第二延迟步长可以是不小于第一延迟步长，例如所述第二更新频率为历经8次所述参考时钟信号的边缘后更新延迟(图2中标示为8clk，以求简明)，而所述第二延迟步长为每次更新延迟调整20皮秒(图2中标示为20皮秒，以求简明)。再举例来说，当计数控制电路16所接收的外部电路指令为一读取开始指令时，计数控制电路16被控制处于所述第一模式，并使得计数控制电路16具有一第一更新频率以及一第一延迟步长。相似地，计数控制电路16再藉由所述控制延迟信号以控制延迟锁定回路延迟线路18使用第一更新频率以及第一延迟步长来进行延迟锁定，其中第一更新频率可以是低于第二更新频率，而第一延迟步长可以是不大于第二延迟步长，例如所述第一更新频率为历经16次所述参考时钟信号的边缘后更新延迟(图2中标示为16clk，以求简明)，而所述第一延迟步长为每次更新延迟调整10皮秒(图2中标示为10皮秒，以求简明)。
另外，计数控制电路16可以动态地调整不同模式，不同模式可更包含两个以上的模式，且一模式中的更新频率以及延迟步长的至少其中一项不同于其他模式。举例来说，当计数控制电路16所接收的外部电路指令为一待命指令时，计数控制电路16被控制处于一第三模式，并使得计数控制电路16具有一第三更新频率以及一第三延迟步长。相似地，计数控制电路16再藉由所述控制延迟信号以控制延迟锁定回路延迟线路18使用第三更新频率以及第三延迟步长来进行延迟锁定，其中第三更新频率为历经32次所述参考时钟信号的边缘后更新延迟(图2中标示为32clk，以求简明)，而第三延迟步长相同于第一延迟步长为每次更新延迟调整10皮秒(图2中标示为10皮秒，以求简明)。在一些实施例中，计数控制电路16包含一逻辑电路用以接收所述外部电路指令，此部分已为本领域具有通常知识者所熟知，故细节在此不赘述。
依据上述配置，本发明延迟锁定回路电路10可以依据外部电路指令的需求，以调整不同模式来具有不同的更新频率以及延迟步长，例如当当计数控制电路16所接收的外部电路指令为一待命指令时，更新频率被调整为较低的更新频率(诸如历经32次所述参考时钟信号的边缘后更新延迟)以降低锁定回路电路10所消耗的功率。再者，针对读取开始指令的第一模式以及针对锁定指令的第二模式也可以设置的对应的更新频率以及延迟步长。请一并参考图3以及图4，图3以及图4均是依据本发明一实施例的延迟锁定回路电路10所输出一延迟时钟信号在不同的模式的波形图。
如图3所示，延迟锁定回路电路10在延迟锁定后，外部电路再刷新(refresh)延迟状态，此时延迟时钟信号会延迟于参考时钟信号一较长时间(例如落后150皮秒)，在图3中延迟锁定回路电路10是采用更新频率为历经16次所述参考时钟信号的边缘后更新延迟(图3中标示为频率：16clk，以求简明)，而延迟步长为每次更新延迟调整10皮秒(图中标示为步长：10皮秒，以求简明)，经过一段时间，延迟锁定回路电路10将延迟时钟信号的延迟锁定，而此时外部电路进入一读取数据状态，延迟时钟信号会有一负延迟(即领先于参考时钟信号)，延迟锁定回路电路10一样采用更新频率为历经16次所述参考时钟信号的边缘后更新延迟(图3中标示为频率：16clk，以求简明)，且延迟步长一样为每次更新延迟调整10皮秒(图3中标示为步长：10皮秒，以求简明)，如此可以将延迟时钟信号的负延迟慢慢调整为延迟锁定。其中，读取数据开始时的负延迟愈大，延迟抖动也会愈大。
如图4所示，相似地，迟锁定回路电路10在延迟锁定后，外部电路再刷新(refresh)延迟状态，此时延迟时钟信号会延迟于参考时钟信号一较长时间，然而此时计数控制电路16所接收一锁定指令，计数控制电路16被控制处于所述第二模式，并使得计数控制电路16具有一第二更新频率以及一第二延迟步长。其中第二更新频率为历经8次所述参考时钟信号的边缘后更新延迟(图4中标示为频率：8clk，以求简明)，而所述第二延迟步长为每次更新延迟调整20皮秒(图4中标示为步长：20皮秒，以求简明)。相较于图3，第二模式的更新频率以及延迟步长使用较短的时间就将延迟时钟信号的延迟锁定。值得注意的是，在第二模式下的延迟锁定由于更新频率较高以及延迟步长较大，因此会产生抖动(jittering)，然而，此种抖动仅于读取数据状态下会有较大影响，再刷新状态下的延迟抖动的影响较小。在再刷新结束后，此时外部电路进入一读取数据状态，延迟时钟信号会有一负延迟，而由于在第二模式下的延迟锁定由于更新频率较高以及延迟步长较大，因此负延迟也是很快就延迟锁定，而在读取数据开始后，计数控制电路16所接收一读取开始指令，计数控制电路16被控制处于所述第一模式，并使得计数控制电路16具有一第一更新频率以及一第一延迟步长，其中第一更新频率为历经16次所述参考时钟信号的边缘后更新延迟(图4中标示为频率：16clk，以求简明)，而所述第一延迟步长为每次更新延迟调整10皮秒(图4中标示为步长：10皮秒，以求简明)。如此切换为第一模式，则可以维持延迟时钟信号的延迟锁定不会产生抖动，以利于外部电路读取数据。
相比较于先前技术，本发明延迟锁定回路电路的计数控制电路具有多个模式(包括一第一模式以及一第二模式)，而延迟锁定回路电路可藉由所述第二模式以快速锁定延迟，并且当读取数据开始时输出讯号不会产生负延迟，当外部电路读取数据时，延迟锁定回路电路再切换到所述第一模式以降低不利于读取数据的延迟抖动，再者，延迟锁定回路电路处于待命时，亦可以选择更新频率较低的模式以降低电流消耗。依此配置，本发明延迟锁定回路电路可更快速地达到延迟锁定，并且有效地降低延迟抖动以及降低电流消耗的变化量。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (15)
1.一种延迟锁定回路电路，其特征在于，所述延迟锁定回路电路包含：
一延迟电路，用以接收来自外部的一参考时钟信号，并延迟所述参考时钟信号以输出一延迟时钟信号；
一相位检测器，用以接收所述参考时钟信号与所述延迟时钟信号，并用以检测所述参考时钟信号以及所述延迟时钟信号的一相位差，以产生一相位差信号；以及
一计数控制电路，用以接收所述相位差信号，并依据所述相位差信号以产生一控制延迟信号，
其中，所述延迟电路依据所述控制延迟信号来延迟所述参考时钟信号以输出一延迟时钟信号；
其中，所述计数控制电路有一第一模式以及一第二模式，当所述计数控制电路处于所述第一模式时，具有一第一更新频率，当所述计数控制电路处于所述第二模式时，具有一第二更新频率，且所述第一更新频率低于所述第二更新频率。
2.根据权利要求1所述的延迟锁定回路电路，其特征在于，所述延迟电路包含：
一延迟锁定回路延迟线路，用以接收所述控制延迟信号，并依据所述控制延迟信号以延迟所述参考时钟信号；以及
一数据输出控制电路，用以输出所述延迟时钟信号。
3.根据权利要求1所述的延迟锁定回路电路，其特征在于，当所述延迟锁定回路电路接收一锁定指令时，所述计数控制电路被控制处于所述第二模式，使得所述计数控制电路具有所述第二更新频率。
4.根据权利要求1所述的延迟锁定回路电路，其特征在于，当所述延迟锁定回路电路接收一读取开始指令时，所述计数控制电路被控制处于所述第一模式，使得所述计数控制电路具有所述第一更新频率。
5.根据权利要求1所述的延迟锁定回路电路，其特征在于，当所述延迟锁定回路电路接收一待命指令时，所述计数控制电路被控制处于所述第一模式，使得所述计数控制电路具有所述第一更新频率。
6.根据权利要求1所述的延迟锁定回路电路，其特征在于，所述第二更新频率为所述第一更新频率的2倍。
7.根据权利要求1所述的延迟锁定回路电路，其特征在于，所述第一更新频率为历经32次所述参考时钟信号的边缘后更新延迟。
8.根据权利要求1所述的延迟锁定回路电路，其特征在于，所述第一更新频率为历经16次所述参考时钟信号的边缘后更新延迟。
9.根据权利要求1所述的延迟锁定回路电路，其特征在于，所述第二更新频率为历经8次所述参考时钟信号的边缘后更新延迟。
10.根据权利要求1所述的延迟锁定回路电路，其特征在于，其中当所述计数控制电路处于所述第一模式时，具有一第一延迟步长，当所述计数控制电路处于所述第二模式时，具有一第二延迟步长，且所述第一延迟步长不大于所述第二延迟步长。
11.根据权利要求10所述的延迟锁定回路电路，其特征在于，所述第一延迟步长为每次更新延迟调整10皮秒。
12.根据权利要求10所述的延迟锁定回路电路，其特征在于，所述第二延迟步长为每次更新延迟调整20皮秒。
13.根据权利要求10所述的延迟锁定回路电路，其特征在于，当所述延迟锁定回路电路接收一锁定指令时，所述计数控制电路被控制处于所述第二模式，使得所述计数控制电路具有所述第二延迟步长。
14.根据权利要求10所述的延迟锁定回路电路，其特征在于，当所述延迟锁定回路电路接收一读取开始指令时，所述计数控制电路被控制处于所述第一模式，使得所述计数控制电路具有所述第一延迟步长。
15.根据权利要求10所述的延迟锁定回路电路，其特征在于，所述计数控制电路另具有一第三模式，当所述计数控制电路处于所述第三模式时，具有一第三更新频率以及一第三延迟步长，且所述第三更新频率以及所述第三延迟步长的至少其中一项不同于所述第一更新频率，所述第二更新频率以及所述第一延迟步长与所述第二延迟步长。
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