CN115102549B - 一种用于adc采集系统的数据通道建立方法 - Google Patents

Abstract

本发明公开了一种用于ADC采集系统的数据通道建立方法，系统包括上位机模块、FPGA模块、时钟模块和ADC采集模块，上位机模块的命令下发输出端与FPGA模块的第一输入端连接；FPGA模块的时钟配置输出端与时钟模块的第一输入端连接，FPGA模块的ADC配置输出端与ADC采集模块的第一输入端连接，FPGA模块的采样数据输出端与上位机模块的输入端连接；时钟模块的参考时钟输出端、采样时钟输出端分别与FPGA模块的第二输入端、ADC采集模块的第二输入端连接；ADC采集模块的输出端与FPGA模块的第三输入端连接。该方案实现采样率动态配置且能有效防止频谱混叠和宽带浪费。

Description

一种用于ADC采集系统的数据通道建立方法

母案申请：申请日20200323；申请号2020102094085；名称一种采样率可动态配置的高速ADC采集系统及其配置方法。

技术领域

本发明涉及ADC采集领域，特别是涉及一种用于ADC采集系统的数据通道建立方法。

背景技术

ADC(Analog-to-Digital Converter、模/数转换器)是指将连续变量的采样信号转换为离散的数字信号的器件。ADC每秒转换出数字信号的次数称为ADC的采样率。采样率的确定是数据采集的首要任务，采样率设计过高会浪费带宽，增加数据处理的难度，采样率设计过低会导致频谱混叠，无法恢复原始信号。

传统的ADC采集系统一般运行在一个固定的采样率上，且采样率大多只能到数十MHz，这种ADC采集系统只能用来采集某种特定的低频信号，使用范围窄。

发明内容

本发明主要解决的技术问题是提供一种用于ADC采集系统的数据通道建立方法，能够实现采样率在300MSPS-1000MSPS动态配置且能有效防止频谱混叠和宽带浪费。

为解决上述技术问题，本发明采用的一个技术方案是：提供一种用于ADC采集系统的数据通道建立方法。

该系统包括上位机模块、FPGA模块、时钟模块和ADC采集模块，其中，所述上位机模块的命令下发输出端与所述FPGA模块的第一输入端连接；所述FPGA模块的时钟配置输出端与所述时钟模块的第一输入端连接，所述FPGA模块的ADC配置输出端与所述ADC采集模块的第一输入端连接，所述FPGA模块的采样数据输出端与所述上位机模块的输入端连接；所述时钟模块的参考时钟输出端、采样时钟输出端分别与所述FPGA模块的第二输入端、所述ADC采集模块的第二输入端连接；所述A DC采集模块的输出端与所述FPGA模块的第三输入端连接。

所述FPGA模块收到命令并计算出配置信息后，首先配置时钟，保证ADC的采样时钟和FPGA数据接收的参考时钟稳定在新的频率上，然后配置AD9680，即数据发送方，使AD采样数据先输出，最后设置所述FPGA的数据接收模块，接收数据，这样才能确保建立稳定的数据通道。

具体地，所述FPGA模块包括命令解析/控制模块、时钟配置模块、ADC配置模块、数据接收模块和数据上传模块；所述FPGA模块具体为XCKU060，其中，所述命令解析/控制模块包括引脚AL39；所述时钟配置模块包括引脚AH21、AE23、AF23，所述引脚AH21、AE23、AF23通过SPI配置接口与所述时钟模块连接；所述ADC配置模块包括引脚AE21、AE22、AF22所述引脚AE21、AE22、AF22通过SPI配置接口与所述ADC采集模块连接；所述数据接收模块包括引脚AC38、AC39、AE38、AE39、AF36、AF37、AG38、AG39通过JESD204B接口与所述ADC采集模块连接；所述数据上传模块包括引脚AM39；所述引脚AL39和引脚AM39分别与所述上位机模块的输出端和输入端连接。

具体地，所述时钟模块的参考时钟输出端、采样时钟输出端分别与所述FPGA模块的第二输入端和所述ADC采集模块的第二输入端连接。

所述时钟模块具体为LMKO4828，所述LMKO4828包括顺次连接的鉴相器、环路滤波器和压控振荡器VCO。

所述LMKO4828还包括两个分频/倍频锁相环，所述第一分频/倍频锁相环的输出端与所述鉴相器的第一输入端连接，所述第二分频/倍频锁相环的输入端与所述压控振荡器VCO的输出端连接，所述第二分频/倍频锁相环的输出端与所述鉴相器的第二输入端连接。

具体地，所述LMKO4828包括参考时钟信号输入引脚clk_in-、clk_in+和采用时钟输出引脚clk_out1-、clk_out1+，所述LMKO4828还包括参考时钟输出引脚clk_out0-、clk_out0+。

具体地，所述ADC采集模块包括AD转换芯片，所述AD转换芯片具体为AD9680,所述AD9680的输出端通过所述JESD204B接口与所述FPGA模块的第三输入端连接，所述AD9680还包括采样信号输入引脚VIN-和VIN+，输入采样信号。

具体地，所述ADC采集模块通过采样时钟确定采样频率，并通过JESD204B通道，按一定lane速率将数据发送给FPGA。FPGA通过时钟模块提供的参考时钟，以与ADC相同的lane速率接收采样数据，然后上传给上位机进行数据处理。

所述FPGA模块的时钟配置输出端和ADC配置输出端均通过SPI配置接口与所述时钟模块和ADC采集模块连接。基于上述一种采样率可动态配置的高速ADC采集系统的采样率配置方法，包括以下步骤:

S1.所述上位机模块下发采样命令，所述FPGA模块收到命令，并计算出所述时钟模块的包括输入参考时钟倍频系数R、VCO反馈时钟分频系数N、输出时钟分频系数div_x、传输速率lane_rate和JESD204B通道数L在内的信息；

S2.所述FPGA模块对所述时钟模块复位，然后将所述输入参考时钟倍频系数R、VCO反馈时钟分频系数N、输出时钟分频系数div_x、传输速率lane_rate和JESD204B通道数L配置到所述时钟模块；

S3.所述FPGA模块对所述ADC采集模块进行复位并将所述传输速率lane_rate和JESD204B通道数L配置到所述ADC采集模块；

S4.数据通道建立，采样率配置完成。

所述输入参考时钟倍频系数R、VCO反馈时钟分频系数N、输出时钟分频系数div_x和JESD204B通道数L均为整数，所述传输速率lane_rate可配置范围为3.125Gbps-12.5Gbps,所述JESD204B通道数L可任意配置为1、2或4。

具体地，所述输入参考时钟倍频系数R、VCO反馈时钟分频系数N、输出时钟分频系数div_x和JESD204B通道数L的取值范围由选用的芯片LMK04828硬件决定。它们之间满足以下关系：0＜clk_in/R≤155MHz；1≤R≤4095；1≤N≤262143；

2370MHz≤VCO_out≤2630MHz或2920MHz≤VCO_out≤3080MHz；1≤div_x≤32；

其中，VCO_out＝clk_in*R*N；clk_outx＝VCO_out/div_x。

所述AD9680的采用速率可通过下式计算

综上所述，通过对R、N、div_x的配置，可在不改变clk_in的情况下，产生各种频率的clk_out。

本发明的有益效果是：(1)FPGA模块收到上位机命令并计算出配置信息后，首先配置时钟，配置AD9680，最后设置FPGA的数据接收部分，接收数据，建立稳定的数据通道；(2)LMK04828时钟芯片，具有超低时钟抖动，最多可同时输出7路时钟+7路参考信号，时钟和参考信号可独立调节相位，非常适合用于JESD204B接口的ADC；(3)该系统和方法能够实现采样率动态配置且能有效防止频谱混叠和宽带浪费。

附图说明

图1是本发明系统结构图；

图2是本发明系统引脚连接示意图；

图3是本发明LMK04828时钟芯片工作原理示意图；

图4是本发明采样率配置流程图；

图5是本发明中LMK04828配置为：N＝15，R＝2，div_0＝3，div_1＝15时系统的工作状态图；

图6是本发明中LMK04828配置为：N＝12，R＝2，div_0＝3，div_1＝12时系统的工作状态图。

具体实施方式

为了使本发明的技术方案、目的和有益效果更加清楚，以下结合附图对本发明作进一步地阐述。

示例性实施例1

如图1所示，提供一种用于ADC采集系统的数据通道建立方法，ADC采集系统包括上位机模块、FPGA模块、时钟模块和ADC采集模块，其中，所述上位机模块的命令下发输出端与所述FPGA模块的第一输入端连接；所述FPGA模块的时钟配置输出端与所述时钟模块的第一输入端连接，所述FPGA模块的ADC配置输出端与所述ADC采集模块的第一输入端连接，所述FPGA模块的采样数据输出端与所述上位机模块的输入端连接；所述时钟模块的参考时钟输出端、采样时钟输出端分别与所述FPGA模块的第二输入端、所述ADC采集模块的第二输入端连接；所述ADC采集模块的输出端与所述FPGA模块的第三输入端连接。

当采样信号频率较高时，上位机下发提高采样率的命令，所述FPGA模块收到命令并计算出配置信息后，首先配置时钟，保证ADC的采样时钟和FPGA数据接收的参考时钟稳定在新的频率上，然后配置AD9680，即数据发送方，使AD采样数据先输出，最后设置FPGA的数据接收部分建立稳定的数据通道，完成提高采样率的过程，我们配置较高的采样率，保证采样率大于信号频率的两倍，防止频谱混叠。

当采样信号频率较低时，上位机下发降低采样率的命令，所述FPGA模块收到命令并计算出配置信息后，首先配置时钟，保证ADC的采样时钟和FPGA数据接收的参考时钟稳定在另一个频率上，然后配置AD9680，即数据发送方，使AD采样数据先输出，最后设置FPGA的数据接收部分建立稳定的数据通道，我们配置较低的采样率，可以避免浪费带宽，降低功耗。

进一步地，如图2所示，FPGA模块包括命令解析/控制模块、时钟配置模块、ADC配置模块、数据接收模块和数据上传模块；所述FPGA模块具体为XCKU060，其中，所述命令解析/控制模块包括引脚AL39；所述时钟配置模块包括引脚AH21、AE23、AF23，所述引脚AH21、AE23、AF23通过SPI配置接口与所述时钟模块连接；所述ADC配置模块包括引脚AE21、AE22、AF22所述引脚AE21、AE22、AF22通过SPI配置接口与所述ADC采集模块连接；所述数据接收模块包括引脚AC38、AC39、AE38、AE39、AF36、AF37、AG38、AG39通过JESD204B接口与所述ADC采集模块连接；所述数据上传模块包括引脚AM39；所述引脚AL39和引脚AM39分别与所述上位机模块的输出端和输入端连接。

进一步地，如图3所示，所述时钟模块包括一个时钟芯片，时钟芯片具体为LMKO4828，所述时钟芯片包括可配置倍频/分频系数的PLL和两个不同频率的VCO；所述时钟芯片具体为LMK04828，所述LMK04828可同时输出7路时钟+7路参考信号。所述时钟模块参考时钟信号输入端输入参考时钟信号clk_in，所述clk_in为定值。

其中，clk_in是输入参考时钟，R是输入参考时钟倍频系数，N是VCO反馈时钟分频系数，div_x是输出时钟分频系数，clk_outx是输出时钟，clk_out0连接到ADC采样时钟，clk_out1连接到FPGA数据接收的参考时钟。R、N、div_x均为整数，可通过SPI接口进行灵活配置。

所述时钟模块给所述ADC采集模块提供采样时钟，同时给所述FPG A模块提供参考时钟，具体地，所述时钟模块的参考时钟输出端、采样时钟输出端分别输出连接到所述FPGA模块的参考时钟信号clk_out1和连接到所述ADC采集模块的采样时钟clk_out0信号。

所述ADC采集模块包括AD转换芯片，所述AD转换芯片具体为AD9680,所述AD9680的输出端通过JESD204B接口与所述FPGA模块的第三输入端连接。

所述ADC采集模块还包括一个采样信号输入端，所述ADC采集模块第三输入端输入采样信号。所述FPGA模块均通过SPI配置接口与所述时钟模块和ADC采集模块连接。

具体地，所述ADC采集模块通过采样时钟确定采样频率，并通过JESD204B通道，按一定lane速率将数据发送给FPGA。FPGA通过时钟模块提供的参考时钟，以与ADC相同的lane速率接收采样数据，然后上传给上位机进行数据处理。

示例性实施例2

如图4所示，基于上述一种采样率可动态配置的高速ADC采集系统的采样率配置方法，包括以下步骤:

S1.根据用户不同需求和采样信号频率，所述上位机模块下发采样命令，所述FPGA模块收到命令，并计算出所述时钟模块的包括输入参考时钟倍频系数R、VCO反馈时钟分频系数N、输出时钟分频系数div_x、传输速率lane_rate和JESD204B通道数L在内的信息；

S2.所述FPGA模块对所述时钟模块复位，然后将所述输入参考时钟倍频系数R、VCO反馈时钟分频系数N、输出时钟分频系数div_x、传输速率lane_rate和JESD204B通道数L配置到所述时钟模块；

S3.所述FPGA模块对所述ADC采集模块进行复位并将所述传输速率lane_rate和JESD204B通道数L配置到所述ADC采集模块；

S4.数据通道建立，采样率配置完成。

所述R、N、div_x和L均为整数，所述lane_rate可配置范围为3.125Gbps-12.5Gbps,所述L可任意配置为1、2或4。

所述R、N、div_x和L均为整数，所述lane_rate可配置范围为3.125Gbps-12.5Gbps,所述L可任意配置为1、2或4。

具体地，R、N、div_x和L之间满足以下关系：0＜clk_in/R≤155MHz；1≤R≤4095；1≤N≤262143；

2370MHz≤VCO_out≤2630MHz或2920MHz≤VCO_out≤3080MHz；1≤div_x≤32；

其中，VCO_out＝clk_in*R*N；clk_outx＝VCO_out/div_x。让客户补充该部分内容。

所述AD9680的采用速率可通过下式计算

综上所述，通过对R、N、div_x的配置，可在不改变clk_in的情况下，产生各种频率的clk_out。

以下实施例通过配置R、N、div_x和L具体数值的说明本发明。

示例性实施例3

如时钟模块的输入时钟clk_in为100MHz，采样信号为400MHz，当采样率为1GSPS时，LMK04828配置为：N＝15，R＝2，div_0＝3，div_1＝15，此时满足采样率＝clk_in*N*R/div_0＝1GSPS。

AD9680和数据接收部分可能的配置为：

L＝4，lane_rate＝5Gbps，满足

此时，系统的工作状态如图5所示，输入时钟信号为100MHz，经时钟处理之后分频输出给FPGA和AD9680，其中，分3倍频给AD9680作为采样时钟，分15倍频给FPGA作为参考时钟，然后FPGA配置AD9680的lane_rate和L值，同时FPGA对自身数据接收模块复位，设置成与AD9680相同的lane_rate和L值，最后传达给上位机，完成采样率配置。

示例性实施例4

如时钟模块的输入时钟clk_in为100MHz，若信号频率降低至300MHz，此时可降低采样率到800MHz以避免浪费带宽，同时降低功耗。上位机下发命令将采样率配置到800MSPS，LMK04828配置为：N＝12，R＝2，div_0＝3，div_1＝12，此时满足采样率＝clk_in*N*R/div_0＝800MSPS。

AD9680和数据接收部分可能的配置为：

L＝2，lane_rate＝8Gbps，满足

此时，系统的工作状态如图6所示，输入时钟信号为100MHz，经时钟处理之后分频输出给FPGA和AD9680，其中，分3倍频给AD9680作为采样时钟，分12倍频给FPGA作为参考时钟，然后FPGA配置AD9680的lan e_rate和L值，同时FPGA对自身数据接收模块复位，设置成与AD9680相同的lane_rate和L值，最后传达给上位机，完成采样率配置。

依次类推，可以实现采样率在300MSPS-1000MSPS之间可动态配置的ADC数据采集且有效防止采样率设计过高会浪费带宽，增加数据处理的难度，以及采样率设计过低会导致频谱混叠的问题。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (7)

1.一种用于ADC采集系统的数据通道建立方法,所述ADC采集系统包括上位机模块、FPGA模块、时钟模块和ADC采集模块，其特征在于：

所述上位机模块的命令下发输出端与所述FPGA模块的第一输入端连接；所述FPGA模块的时钟配置输出端与所述时钟模块的第一输入端连接，所述FPGA模块的ADC配置输出端与所述ADC采集模块的第一输入端连接，所述FPGA模块的采样数据输出端与所述上位机模块的输入端连接；所述时钟模块的参考时钟输出端、采样时钟输出端分别与所述FPGA模块的第二输入端、所述ADC采集模块的第二输入端连接；所述ADC采集模块的输出端与所述FPGA模块的第三输入端连接；

所述方法包括：

S1.所述上位机模块下发采样命令，所述FPGA模块收到命令，并计算出所述时钟模块的包括输入参考时钟倍频系数R、VCO反馈时钟分频系数N、输出时钟分频系数div_x、传输速率lane_rate和JESD204B通道数L在内的信息；当采样信号频率较高时，上位机下发提高采样率的命令；当采样信号频率较低时，上位机下发降低采样率的命令，所述FPGA模块收到命令并计算出配置信息后，首先配置时钟，保证ADC的采样时钟和FPGA数据接收的参考时钟稳定在另一个频率上，然后配置AD9680，使AD采样数据先输出，最后设置FPGA的数据接收部分建立稳定的数据通道；

S2.所述FPGA模块对所述时钟模块复位，然后将所述输入参考时钟倍频系数R、VCO反馈时钟分频系数N、输出时钟分频系数div_x、传输速率lane_rate和JESD204B通道数L配置到所述时钟模块；

S3.所述FPGA模块对所述ADC采集模块进行复位并将所述传输速率lane_rate和JESD204B通道数L配置到所述ADC采集模块；

S4.所述FPGA模块对所述数据接收模块进行复位，并设置所述数据接收模块为与所述ADC采集模块相同的传输速率lane_rate和JESD204B通道数L；

S5.数据通道建立，采样率配置完成；

所述FPGA模块包括命令解析/控制模块、时钟配置模块、ADC配置模块、数据接收模块和数据上传模块；所述FPGA模块具体为XCKU060，其中，所述命令解析/控制模块包括引脚AL39；所述时钟配置模块包括引脚AH21、AE23、AF23，所述引脚AH21、AE23、AF23通过SPI配置接口与所述时钟模块连接；所述ADC配置模块包括引脚AE21、AE22、AF22所述引脚AE21、AE22、AF22通过SPI配置接口与所述ADC采集模块连接；所述数据接收模块包括引脚AC38、AC39、AE38、AE39、AF36、AF37、AG38、AG39通过JESD204B接口与所述ADC采集模块连接；所述数据上传模块包括引脚AM39；所述引脚AL39和引脚AM39分别与所述上位机模块的输出端和输入端连接；

所述R、N、div_x和L均为整数，所述lane_rate可配置范围为3.125Gbps-12.5Gbps,所述L可任意配置为1、2或4；

R、N、div_x和L之间满足以下关系：0 ＜ clk_in / R ≤ 155MHz；1 ≤ R ≤ 4095；1≤ N≤ 262143，所述clk_in表示参考时钟输入信号；

2370MHz ≤ VCO_out ≤ 2630MHz或2920MHz ≤ VCO_out ≤ 3080MHz，所述VCO_out表示压控振荡器输出的反馈时钟信号；

1 ≤ div_x ≤ 32；

其中，

；

；所述clk_out表示参考时钟输出信号，clk_outx表示参考时钟分频输出信号；

所述AD9680的信道传输速率可通过下式计算:

，

通过对R、N、div_x的配置，可在不改变clk_in的情况下，产生各种频率的clk_out，所述sample_rate表示采样速率。

2.根据权利要求1所述的一种用于ADC采集系统的数据通道建立方法,其特征在于：所述时钟模块具体为LMKO4828，所述LMKO4828包括顺次连接的鉴相器、环路滤波器和压控振荡器VCO。

3.根据权利要求2所述的一种用于ADC采集系统的数据通道建立方法,其特征在于：所述LMKO4828还包括两个分频/倍频锁相环，第一分频/倍频锁相环的输出端与所述鉴相器的第一输入端连接，第二分频/倍频锁相环的输入端与所述压控振荡器VCO的输出端连接，第二分频/倍频锁相环的输出端与所述鉴相器的第二输入端连接。

4.根据权利要求2所述的一种用于ADC采集系统的数据通道建立方法,其特征在于：所述LMKO4828包括参考时钟信号输入引脚clk_in-、clk_in+和采用时钟输出引脚clk_out1-、clk_out1+。

5.根据权利要求4所述的一种用于ADC采集系统的数据通道建立方法,其特征在于：所述LMKO4828还包括参考时钟输出引脚clk_out0-、clk_out0+。

6.根据权利要求1所述的一种用于ADC采集系统的数据通道建立方法,其特征在于：所述ADC采集模块包括AD转换芯片，所述AD转换芯片具体为AD9680,所述AD9680的输出端通过所述JESD204B接口与所述FPGA模块的第三输入端连接。

7.根据权利要求6所述的一种用于ADC采集系统的数据通道建立方法,其特征在于：所述AD9680还包括采用信号输入引脚VIN-和VIN+。

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