CN102609386A - 串行数据的接收电路、接收方法及传输系统、传输方法 - Google Patents

Abstract

串行数据的接收电路、接收方法及传输系统、传输方法。本发明提供通过单一的传输线路来能够传输高速的串行数据的传输技术。收信电路接收串行数据，该串行数据是为了在p比特上按2×q次(p、q为实数)的比率产生从第一电平到第二电平的转移而生成。VCO产生具有基于所输入控制电压(Vcnt2)的频率的采样时钟信号(CLK4)。第一分频器将采样时钟信号以分频比M进行分频。第二分频器将基于所接收串行数据的时钟信号以分频比N进行分频。频率比较器产生基于第一分频器的输出信号与第二分频器的输出信号的相位差的相位频率差信号(PFD)。控制电压产生电路基于相位频率差信号产生用于调节电荷泵电路的频率的控制电压。

Description

串行数据的接收电路、接收方法及传输系统、传输方法

技术领域

本发明涉及利用时钟数据恢复(CDR：Clock Data Recovery)电路的串行数据传输技术。

背景技术

为了通过少量的数据传输线路在半导体集成电路之间收发数据，而使用串行数据传输。例如，在低压差分信号(LVDS：Low Voltage DifferentialSignaling)传输中，串行数据和与之同步的时钟信号分别通过各自的信号线传输。此时，受串行数据与时钟信号的传播延迟差的影响，难以实现超过1Gbps的高速数据传输。

在CDR(Clock Data Recovery)方式中，由于在串行数据中埋入时钟信号而传输，因此能够解决串行数据与时钟信号的传播延迟差的问题。在CDR方式中，根据收信侧的CDR(Clock Data Recovery)电路监测串行数据信号的变化点，基于所监测的变化点恢复时钟信号，根据所恢复的时钟信号锁定(latch)串行数据信号。

图1(a)、(b)是示出现有的串行数据传输系统1300的方框图。在图1(a)的系统1300中，发信电路1200和收信电路1100通过用于传输埋入有时钟信号的串行数据的差动传输线路L1和用于传输序列调节信号的回程传输线路L2相连接。发信电路1200在第一序列SEQ1传输具有预定频率的时钟信号。而将之接收的收信电路1100利用其时钟信号来恢复收信侧的采样时钟信号。收信电路1100通过回程配线L2向发信电路1200传输序列调节信号，以此通知已从第一序列接收到时钟信号。接受应答的发信电路1200转移到第二序列SEQ2而传输与在先传输的时钟信号同步的串行数据。

对于图1(a)的系统1300，在传输串行数据的过程中，若重置(reset)发信电路1200或收信电路1100，则不能被同步而有必要回到第一序列SEQ1。

在图1(b)的系统1300中，发信电路1200和收信电路1100通过单一的差动传输线路L1来相连接，在发信电路1200和收信电路1100上分别设置用于产生相同频率的基准时钟信号的振荡器1210、1110。在该系统中，虽不需要回程配线L2，但不能变更传输速率。

发明内容

本发明是鉴于上述情形而提出的，其一种形式的示例性目的在于提供能够通过单一的传输线路可传输高速串行数据的传输技术。

本发明的一种形式涉及收信电路，用于接收串行数据，该串行数据是为了在p比特上按2×q次(p、q为实数)的比率产生电平移位而生成。所述收信电路包括：电压控制振荡器，用于产生采样时钟信号，该采样时钟信号具有基于所输入控制电压的频率；第一分频器，用于将采样时钟信号按分频比M(M为实数)来分频；第二分频器，用于将对应于所接收的串行数据的时钟信号按分频比N(N为由N＝M×q/p所得到的实数)来分频；频率比较器，用于产生基于第一分频器的输出信号与第二分频器输出信号的相位差的相位频率差信号；以及控制电压产生电路，根据相位频率差信号来产生用于调节电压控制振荡器的频率的控制电压。

优选地，“在p比特上按2×q次的比率产生电平移位”从统计上成立。

根据该种形式，可以从埋入在串行数据的时钟信号恢复采样时钟信号，因此能够利用采样时钟信号来接收串行数据。即，无需利用序列控制或振荡器，而通过单一的传输线路来可以传输高速的串行数据。

串行数据还可以包含D符号和K符号，所述D符号由将要发信的数据以8B/10B、10B/12B或类似的方式被符号化而成，所述K符号是在多个D符号之间按等间距插入的同步控制代码。

如果连续执行K符号，则频率分布偏置于时间轴方向，因此时钟信号的恢复变得困难。对此，通过以等间距布置K符号来降低K符号也在内的串行数据的整体在时间轴方向的频率偏置，从而能够确保在收信电路时钟信号的恢复。

D符号可以被扰码。通过进行扰码来抑制频率的时间变动，因此在收信电路可以确保时钟信号的恢复。

根据一种形式的收信电路，还可以包括：相位比较器，接收串行数据和采样时钟信号，并根据所接收到的串行数据与采样时钟信号的相位差来产生相位差信号；选择器，接收相位频率差信号和相位差信号，并选择其一而输出至控制电压产生电路。

首先，根据选择器选择来自频率比较器的相位频率差信号，而在电压控制振荡器被锁住后，转换为来自相位比较器的相位差信号，以此可以提取串行数据。

电压控制振荡器可以产生多相时钟信号，该多相时钟信号包含作为采样时钟信号而分别具有基于控制电压的频率且相位以等间距相互移位的多个时钟信号。

相位比较器产生作为相位差信号的、互补断言的上行信号及下行信号，而所述相位比较器可以包括：多个触发器，设置在多个时钟信号的每一个上，在对应串行数据的时钟信号的时机(timing)分别进行锁定；多个第一逻辑门，作为设置在第奇数个触发器的每一个上的多个第一逻辑门，以使第i(i为自然数)个第一逻辑门产生当第2×i-1个触发器的输出与第2×i个触发器的输出不一致时被断言的内部上行信号；多个第二逻辑门，作为设置在第偶数个触发器的每一个上的多个第二逻辑门，以使第j(j为自然数)个第二逻辑门产生当第2×j个触发器的输出与第2×j+1个触发器的输出不一致时被断言的内部下行信号；第三逻辑门，基于多个第一逻辑门所产生的多个内部上行信号，产生上行信号；以及第四逻辑门，基于多个第二逻辑门所产生的多个内部下行信号，产生下行信号。

根据该形式，能够以较少的延迟产生与电平移位成比例的上行信号及下行信号，因此能够抑制所恢复时钟信号的跳动(Jitter)的同时，还可以提高输入时钟信号对跳动的追踪性。

第三逻辑门可以在所有的内部上行信号被断言时对上行信号进行断言，第四逻辑门可以在所有的内部下行信号被断言时对下行信号进行断言。

多个第一逻辑门及多个第二逻辑门可以为EOR(排他性异或门)门，第三逻辑门及第四逻辑门可以为AND(逻辑乘)门。

多个时钟信号可以为4相。

相位比较器可以将维持在多个触发器的数据作为采样串行数据来输出。

根据一种形式的收信电路，还可以包括串并联转换器，以用于利用从电压控制振荡器所输出的时钟信号来对采样串行数据进行串并转换。

本发明的另一种形式是传输系统。该传输系统包括：发信电路，用于产生串行数据，该串行数据是为了在p比特上按2×q次(p、q为实数)的比率产生电平移位而生成；基于上述的某一种形式的收信电路，用于接收串行数据。

另外，对以上的构成要素进行任意组合或者将本发明的表现形式在方法、装置等之间进行变换的其它情形也作为本发明的形式而有效。

根据本发明的一种形式，可以通过单一的传输线路能够传输高速的串行数据。

附图说明

图1(a)、图1(b)为示出现有的串行数据传输系统的方框图；

图2为概略示出本发明实施例的传输系统的方框图；

图3为示出本发明实施例发信电路的构成的方框图；

图4为示出图3所示发信电路的工作的时序图；

图5为示出本发明实施例收信电路的构成的方框图；

图6为示出图5所示信号处理电路的工作的示意图；

图7为示出传输系统的构成的方框图；

图8为示出图7所示收信电路中各信号的时序的时序图；

图9为示出图7中的相位比较器的构成的电路图；

图10(a)、图10(b)为示出图9所示相位比较器的第一工作示例的时序图；

图11(a)、图11(b)为示出图9所示相位比较器的第二工作示例的时序图。

具体实施方式

以下，基于适当的实施例，参照附图来说明本发明。对于各附图中示出的相同或等同的构成要素、部件、处理步骤赋予同样的符号，并适当省略重复说明。另外，实施例并非限定本发明而只是示例性的，在实施例中所记载的所有特征或其组合不能理解为必定是本发明的本质性内容。

在本说明书中，“部件A与部件B相连的状态”是指：除部件A与部件B物理地直接相连的情况外，还包括部件A与部件B通过不影响电连接的其它部件来间接地相连的情况。

同理，“部件C设在部件A与部件B之间的状态”是指：除部件A与部件C，或部件B与部件C直接相连的情况外，还包括通过不影响电连接的其它部件来间接地相连的情况。

图2是概略示出本发明实施例的传输系统300的方框图。传输系统300包括发信电路200、收信电路100以及连接发信电路200与收信电路100的单一的传输线路L1。发信电路200通过锁相环(PLL：Phase Locked Loop)回路202倍增输入时钟信号CLK1，以产生发信时钟信号CLK2。信号处理电路204以与发信时钟信号CLK2同步地将并行数据变换为串行数据。并且，信号处理电路204为了在串行数据中埋入基准时钟信号CLK3(未示出)而进行编码。差动发射器206通过传输线路L1将串行数据发送到收信电路100。

收信电路100的差动接收器102接收差动的串行数据DS_OUT。CDR电路104抽取埋入在所接收的串行数据D_IN里的基准时钟信号CLK3，恢复具有与发信时钟信号CLK2相同频率的采样时钟信号CLK4(时钟输出)。信号处理电路106基于恢复的采样时钟信号CLK4将串行数据变换为并行数据，并进一步进行解码。

以上为传输系统300的整体概要。该传输系统300并不需要图1(a)的系统中所需的用于序列控制及传输调节信号的传输线路L2，以及图1(b)的系统中所需的振荡器，传输系统300能够仅通过单一的传输线路L1来传输串行数据。

接着，详细说明图2所示的传输系统300。首先，对发信电路200进行说明。

图3是示出本发明实施例发信电路200的构成的方框图。PLL回路202对输入时钟信号CLK1进行L倍增，以产生发信时钟信号CLK2。由于PLL回路202具有通常的构成，因此省略其说明。在本实施例中，L＝27。图3中，各时钟信号的周期以输入时钟信号CLK1为基准记载在括号内。例如，输入时钟信号CLK1的周期为发信时钟信号CLK2周期的27倍。

信号处理电路204包括输入缓冲器210、扰码器(Scrambler)212、编码器214、并串联转换器216以及分频器218。分频器218以分频比K(＝12)对发信时钟信号CLK2进行分频，以产生中间时钟信号CLK5。对于输入缓冲器210，以与输入时钟信号CLK1同步地记入20比特的输入并行数据DP_IN。

输入缓冲器210以预定次数为1回的频度断言用于指示同步代码插入的控制比特。在本实施例中，采用9次为1回的频度。

若控制比特被断言，则扰码器212以与中间时钟信号CLK5同步地输出同步代码(K符号)。之后，从输入缓冲器210以与中间时钟信号CLK5同步地、按10比特单位8回读取并行数据DP₁(D符号)。由于以等间距插入同步代码，所以在收信电路侧可以识别字段，从而无需传输如同现有技术中的同步信号DE(Dara Enable)。

以同步代码为先头，扰码器212开始扰码。扰码器212通过利用了线性反馈移位寄存器(LFSR：Linear Feedback Shift Register)的方式来进行流加密(Stream Cipher)。根据扰码，串行数据DS_OUT的频率在时间方向上得以平均化。其结果，串行数据DS_OUT的频率分布变窄，从而在后述的收信电路100中，能够确实恢复时钟信号。

编码器214接收从前端的扰码器212所输出的10比特单位的D符号(或K符号)DP₂，并对其进行10B/12B符号化，从而埋入基准时钟信号CLK3。与在8B10B符号化中产生25％的开销相比，通过执行10B/12B符号化来可以降低20％的开销，因此可提高有效的传输速率。

并串联转换器216利用发信时钟信号CLK2将从编码器214所输出的并行数据DP₃转换为串行数据DS₁。差动发射器206将串行数据DS₁转换为差动信号DS_OUT而输出。

以上是发信电路200的构成。接着说明发信电路200的工作。图4是示出图3所示发信电路200的工作的时序图(timing chart)。对于输入缓冲器210，以与输入时钟信号CLK1同步地、按如DA0[19∶0]、DA1[19∶0]、DA2[19∶0]、DA3[19∶0]、DB0[19∶0]、DB1[19∶0]、DB2[19∶0]····的顺序记入20比特的输入并行数据DP_IN。

与中间时钟信号CLK5同步地、按9个循环(cycle)为1回的频度断言同步插入比特(K)。对于剩余的8个循环则分配数据。在同步插入比特(K)被断言之后，记入到输入缓冲器210的20比特的数据被分割为上位10比特[19∶10]和下位10比特[9∶0]而输出。

从扰码器212按顺序输出已被扰码的数据S_DA0[19∶10]、S_DA0[9∶0]、S_DA1[19∶10]、S_DA1[9∶0]…。编码器214对来自扰码器212的数据进行编码而按顺序输出12比特的符号E_K0[11∶0]、E_DA0[23∶12]、E_DA0[11∶0]…。

通过图3的发信电路200，按p比特内2×q回的统计比率生成产生数据变化(电平移位)的串行数据DS_OUT。在此，p、q是实数。为了执行根据扰码的平均化，p、q优选地大于256(＝2⁸)。

接着，对收信电路100进行说明。图5是示出本发明实施例收信电路100的构成的方框图。

收信电路100包括差动接收器102、CDR电路104、信号处理电路106。

差动接收器102接收差动的串行数据DS_OUT。CDR电路104，基于所接收的串行数据D_IN恢复具有与发信电路200中的发信时钟信号CLK2相同频率的采样时钟信号CLK4，并利用采样时钟信号CLK4对串行数据D_IN进行采样。

CDR电路104包括采样电路8、相位比较器10、频率比较器20、选择器30、电荷泵电路40、环路滤波器50以及电压控制振荡器(VCO：VoltageControlled Oscillator)60。

CDR电路104接收差动串行数据D_IN+和D_IN-(以下，根据需要简称为输入数据D_IN)。如前所述，在输入数据D_IN中埋入有发信侧的基准时钟数据CLK3。

VCO60、第一分频器22、第二分频器24、频率比较器20、选择器30以及控制电压产生电路42构成所谓的锁频回路(FLL：Frequency Locked Loop)。

VCO60以对应于控制电压Vcnt2的频率振荡，从而产生采样时钟信号CLK4。第一分频器22以分频比M对采样时钟信号CLK4进行分频。第二分频器24以分频比N对对应于所接收的串行数据D_IN的时钟信号CLK_IN进行分频。在此，分频比N由N＝M×q/p给出。分频比M、N并非限定于整数，在使用脉冲吞咽(Pulse swallow)方式的分配器时，还可以为非整数。

例如，在p＝5376(＝448×12比特)、q＝3072(＝256×12比特)时，M、N可以为M＝7、N＝4，还可以为M＝3.5、N＝2。

频率比较器20接收第一分频器22的输出信号CLK6和第二分频器24的输出信号CLK7，并产生与CLK6和CLK7的相位差对应的相位频率差信号PFD。相位频率差信号PFD包括时钟信号CLK6的相位早于时钟信号CLK7的相位时所断言的下行信号DN_B，以及时钟信号CLK6的相位迟于时钟信号CLK7的相位时所断言的上行信号UP_B。

暂时先忽略选择器30。相位频率差信号PFD被输入到控制电压产生电路42。控制电压产生电路42根据相位频率差信号PFD产生用于调节电压控制振荡器60的频率的控制电压Vcnt2。电荷泵电路40，若上行信号UP_B被断言，则增大控制电压Vcntl，若下行信号DN_B被断言，则降低控制电压Vcntl。环路滤波器50是滞后/超前滤波器，通过调节控制电压Vcntl的高频成分来产生控制电压Vcnt2。作为环路滤波器50还可以使用低通滤波器。

电荷泵电路40的构成不受限制，例如可以包括：电容器；应答上行信号UP_B而对电容器进行充电的充电电路；应答下行信号DN_B而对电容器进行放电的放电电路。控制电压Vcnt2输出至VCO60。

以上是在CDR电路104中，关于采样时钟信号CLK4恢复的FLL电路的构成。接着，说明CDR电路104(FLL电路)的工作过程。

通过CDR电路104，将采样时钟信号CLK4的频率反馈并锁定，从而变为M/N倍，以高达输入数据D_IN的频率。输入数据D_IN的平均频率相当于埋入其中的基准时钟信号CLK3的频率。从而，采样时钟信号CLK4的频率f₄变为基准时钟信号CLK3的频率f₃的M/N倍。

f₄＝f₃×M/N…(1)

如前所述，在发信电路200产生输入数据D_IN，以至于在连续的p比特中按2×q回的统计比率产生数据变化。对于信号的周期而言，考虑到2个电平移位(边缘)被规定为成对时，埋入在输入数据D_IN中的基准时钟信号CLK3的频率f₃是发信时钟信号CLK2频率f₂的q/p倍。

f₃＝f₂×q/p…(2)

当考虑式(1)、(2)及N＝M×q/p时，

f₄＝f₂…(3)

成立。即，根据CDR电路104可以恢复与发信时钟信号CLK2的频率f2同样频率的采样时钟信号CLK4。

采样电路8利用恢复的采样时钟信号CLK4对输入数据D_IN进行采样(锁定；latch)。被采样的串行数据D_OUT供给到信号处理电路106。

信号处理电路106向发信电路200的信号处理电路204执行相反的处理。图6示出了信号处理电路204的工作过程。

第三分频器80以分频比K(K＝12)对采样时钟信号CLK4进行分频，以生成时钟信号CLK8。第四分频器82以分频比L(L＝27)对采样时钟信号CLK4进行分频，以生成时钟信号CLK9。

串并联转换器70利用采样时钟信号CLK4将被采样的串行数据D_OUT转换为12比特的并行数据DP₄。解码器72与时钟信号CLK8同步工作而检测出同步代码(K符号)的同时，对发信电路200中被10B/12B符号化的数据DP₄进行解码，以转换为10比特的并行数据DP₅。解扰器74解除在发信电路200中所实施的扰乱。向输出缓冲器76记入由解扰器74所解除扰乱的并行数据DP₆。当并行数据DP₆相当于同步代码(K符号)时，禁止记入。记入到输出缓冲器76的数据以与时钟信号CLK9同步地被读取。

收信电路100除FLL电路外，还具有PLL电路。PLL电路包括相位比较器10、控制电压产生电路42以及VCO60。即，PLL电路和FLL电路共享控制电压产生电路42和VCO60。

相位比较器10产生基于输入数据D_IN与采样时钟信号CLK4的相位差的相位差信号PD。相位差信号PD将输入数据D_IN边缘的时序(timing)与采样时钟信号CLK4中对应边缘的时序(timing)进行比较。相位差信号PD包含：在输入数据D_IN边缘的时序较早时被断言的上行信号UP_A；和在输入数据D_IN边缘的时序较晚时被断言的下行信号DN_A。

选择器30是为了切换FLL电路和PLL电路而设置。选择器30首先选择来自频率比较器20的相位频率差信号PFD而使得FLL电路有效。频率范围判定部26比较两个时钟信号CLK6与CLK7的频率，以检测FLL电路锁定的状态，换言之检测采样时钟信号CLK4恢复的状态。若检测出FLL电路被锁定，则频率范围判定部26使得选择器30选择相位差信号PD。其结果，PLL电路变得有效。

以上是对发信电路200的说明。

如此，通过利用图5所示的CDR电路104，可仅使用单一的传输线路L1能够传输高速的串行数据。

接着，说明本发明实施例传输系统300的另一种构成示例。图7是示出传输系统300a的构成的方框图。传输系统300a包括发信电路200a及收信电路100a。发信电路200a和收信电路100a的基本构成分别与图3、图5所示的相同。

首先，说明发信电路200a的构成。发信电路200a设有具备预加重(Pre-emphasis)功能且输出共通连接的2个差动发射器206a、206b。在振幅大的差动发射器206a的输出信号上重叠振幅小的差动发射器206b的输出信号，即相加或相减，从而强调通过传输线路L1所传输的信号的电平移位，以执行波形整形。

并串联转换器216a包含并串联转换器PS1～PS3。并串联转换器PS2、PS3分别与差动发射器206a、206b相对应。

向并串联转换器PS1输入12比特的并行数据DP3。并串联转换器PS1将并行数据DP3转换为4比特的并行数据DP3’。

PLL电路202a的VCO产生相位相互移位45度的8相时钟信号。其中，第偶数个的时钟信号群被供给到并串联转换器PS2，而第奇数个的时钟信号群被供给到并串联转换器PS3。并串联转换器PS2、PS3分别将4比特的并行数据转换为串行数据。

差动发射器206a、206b分别将来自并串联转换器PS2、PS3的串行数据以移位45度，即移位数据周期的1/2的相位来接收，并转换为差动信号。两个差动发射器206a、206b的输出相互重叠，从而输出被预加重(Pre-emphasis)的差动信号。

并且，使得加重(emphasis)期间相等于数据期间也无妨。此时，VCO的输出可以为4相，向并串联转换器PS2和PS3供给移位90度的时钟。在不需要加重(emphasis)功能时，VCO进行4相输出，而省略并串联转换器PS3及差动发射器206b。

以上为发信电路200a的构成。接着，继续说明收信电路100a。

差动接收器102所接收到的差动串行数据D_IN由分频器28以分频比1/2被分频，并通过比较器CMP1转换为单头(single end)的时钟信号CLK_IN。VCO60产生数据速率(data rate)的1/2的频率的4相时钟信号CK1～CK4。在此，4相时钟信号CK1～CK4彼此间的相位按1/4周期(90度)移位。4相时钟信号CK1～CK4相当于采样时钟信号CLK4。采样时钟信号CLK4通过时钟缓冲器62供给至相位比较器10(8)及串并联转换器70。

在图7中，相位比较器10还具有采样电路8的功能。相位比较器10利用4相时钟信号CK1～CK4中相位相互移位180度的第一时钟信号CK1和第三时钟信号CK3，在时钟信号的每一个周期获得D_OUT1、D_OUT2。具体而言，在第一时钟信号CK1的上升沿(positive edge)时序(timing)，锁定输入数据D_IN的值，并将该值定为D_OUT1；在第三时钟信号CK3的上升沿(positive edge)时序(timing)，锁定输入数据D_IN的值，并将该值定为D_OUT2。数据D_OUT1、D_OUT2供给至后端的串并联转换器70。串并联转换器70具有两级70a、70b。

图8是示出图7所示收信电路100a中各信号的时序的时序图。

参照图7，串并联转换器70接收串行数据D_OUT1、D_OUT2和与之同步的时钟信号CK1、CK3，而对准串行数据D_OUT1、D_OUT2的时序(timing)，以转换为输出并行数据D_OUT。串并联转换器70将输出并行数据D_OUT一同于与之同步的时钟信号CK_OUT输出到后端的处理模块。

相位比较器10、电荷泵电路40、环路滤波器50及VCO60形成所谓的PLL(Phase Locked Loop)电路。根据该PLL电路对时钟信号CK1～CK4的频率及相位进行反馈控制，以使第二时钟信号CK2边缘的时序和第四时钟信号CK4边缘的时序分别与输入数据D_IN的转换点一致。

VCO60以对应于所输入的控制电压Vcnt2的频率振荡。VCO60产生4相时钟信号CK1～CK4。例如，VCO60是4个延迟元件以环状相连的环形振荡器。各延迟元件被控制电压Vcnt2所偏压(bias)，各自的延迟量受控制电压Vcnt2的控制。其结果，环形振荡器的振荡频率对应于控制电压Vcnt2。4相的时钟信号CK1～CK4相当于4个延迟元件的输入信号(或输出信号)。

相位比较器10接收输入数据D_IN和时钟信号CK1～CK4。相位比较器10将输入数据D_IN的相位与各时钟信号CK1～CK4的相位分别进行比较，从而产生上行信号UP_A和下行信号DN_A。在此，将上行信号UP_A和下行信号DN_A总称为相位差信号PD_A。

当相对于输入数据D_IN的相位，时钟信号CK的相位处于延迟状态时，上行数据UP_A被断言(高电平)，而当相对于输入数据D_IN的相位，时钟信号CK的相位提前时，下行数据DN_A被断言。

相位差信号PD_A经过选择器30输入到电荷泵电路40。电荷泵电路40，若上行信号UP_A被断言，则增大控制电压Vcnt1，若下行信号DN_A被断言，则降低控制电压Vcnt1。环路滤波器50是滞后/超前滤波器，通过调节控制电压Vcnt1的高频成分来产生控制电压Vcnt2。环路滤波器50还可以采用低通滤波器。

当时钟信号CK的相位延迟而上行信号UP_A被断言时，由于控制电压Vcnt2上升，随之时钟信号CK的频率变高，从而产生反馈而使得相位提前。相反地，当时钟信号CK的相位提前而下行信号DN_A被断言时，由于控制电压Vcnt2下降，随之时钟信号CK的频率变低，从而产生反馈而使得相位延迟。其结果，时钟信号CK的频率及相位以输入数据D_IN的转换点(边缘)为基准被最佳化。

与前述的PLL电路不同，频率比较器20、第一分频器22、第二分频器24、电荷泵电路40、环路滤波器50及VCO60构成FLL电路。

根据FLL电路，时钟信号CK1～CK4的频率及相位受反馈控制，从而时钟信号CK2及CK4的周期与输入数据D_IN的数据周期Td达到一致。

比较器CMP1比较输入数据D_IN+与D_IN-而产生参考信号Ref。频率比较器20比较第一分频器22与第二分频器24的输出信号而产生对应于其相位差的相位频率差信号PFD。

相位频率差信号PFD经过选择器30被输入到电荷泵电路40。电荷泵电路40、环路滤波器50及VCO60的工作过程如同前述。

根据FLL电路，时钟信号CK1～CK4的频率及相位受反馈控制，从而时钟信号CK2的上升沿(positive edge)与时钟信号CK4的上升沿之间的间隔与输入数据D_IN的周期达到一致。

以上是收信电路100a的构成。接着，说明相位比较器10的具体构成。图9是示出图7中的相位比较器10的构成的电路图。相位比较器10包含触发器FF1～FF4、缓冲器BUF1～BUF4及译码电路12。

多个触发器FF1～FF4分别设置在各时钟信号CK1～CK4。第i触发器FFi(1≤i≤4)比较输入信号D_IN+与D_IN-(单端转换)，并在对应的时钟信号CKi上升沿(positive edge)的时机(timing)，锁定用于表示比较结果的数据。该触发器也称为感测放大器(SA：Sense Amplifier)。

被触发器FF1锁定的数据q1经过缓冲器BUF1而作为数据D_OUT1输出。同理，被触发器FF2锁定的数据q2经过缓冲器BUF2而作为数据D_OUT2输出。

由各触发器FF1～FF4所产生的数据q1～q4经过缓冲器BUF1～BUF4而输入到后端的译码电路12。译码电路12基于数据q1～q4产生相位差信号PD_A(上行信号UP_A、下行信号DN_A)。

译码电路12包含多个第一逻辑门G1、多个第二逻辑门G2、第三逻辑门G3及第四逻辑门G4。

多个第一逻辑门G1₁、G1₂设置分别在第奇数个触发器FF1、FF3上。当相数多于4个时，FF1、FF3、FF5…被第奇数个的触发器所掌握。换言之，所谓第奇数个触发器是指与用于锁定数据D_OUT1、D_OUT2的时钟信号相对应的触发器和与该触发器按1个间隔所布置的触发器。

第i(i为自然数)次的第一逻辑门G1_i用于产生当第(2×i-1)次触发器FF_{2× i-1}的输出与第(2×i)次触发器FF_2×i的输出不一致时所断言(高电平)的内部上行信号upi。

多个第二逻辑门G2₁、G2₂设置分别在第偶数个的触发器FF2、FF4上。当相数多于4个时，FF2、FF4、FF6…被第偶数个的触发器所掌握。

第j(j为偶数)次的第二逻辑门G2_i用于产生当第(2×j)次触发器FF(2×j)的输出与第(2×j+1)次触发器的输出不一致时所断言的内部下行信号dni。

例如，第一逻辑门G1和第二逻辑门G2可以利用排他性的逻辑异或门EOR来构成。

具体来讲，逻辑门EOR0(G1₁)通过比较数据q1与数据q2而产生用于表示一致或不一致的内部上行信号up1。逻辑门EOR1(G2₁)通过比较数据q2与数据q3而产生用于表示一致或不一致的内部下行信号dn1。逻辑门EOR2(G2₂)通过比较数据q4与数据q1而产生用于表示一致或不一致的内部下行信号dn2。逻辑门EOR3(G1₂)通过比较数据q3与数据q4而产生用于表示一致或不一致的内部上行信号up2。对于各逻辑门EOR0～EOR3的输出而言，在各自2个输入信号一致时为0(低电平)，不一致时为1(高电平)。

第三逻辑门G3(AND0)基于由多个第一逻辑门G1₁、G1₂所产生的多个内部上行信号up1、up2来产生上行信号UP_A。具体而言，第三逻辑门G3为AND门，且当所有的内部上行信号up1～up2被断言时，对上行信号UP_A进行断言。

第四逻辑门G4(AND1)为AND门，基于由多个第二逻辑门G2₁、G2₂所产生的多个内部下行信号dn1、dn2来产生下行信号DN_A。具体而言，第四逻辑门G4为AND门，且当所有的内部下行信号dn1～dn2被断言时，对下行信号DN_A进行断言。

以上为相位比较器10的构成。接着，说明相位比较器10的工作。图10(a)、(b)以及图11(a)、(b)是示出图9所示相位比较器10的工作的时序图。图10(a)、(b)分别示出了输入数据D_IN转换1次、连续转换2次时的工作，而图11(a)、(b)分别示出了输入数据D_IN连续转换3次、非连续转换2次时的工作。

如图10(a)所示，当输入数据D_IN转换1次时，若输入数据D_IN的相位提前，则产生1区间(时钟信号的1/4周期)长度的上行信号UP_A，相反，若输入数据D_IN的相位延迟，则产生1区间(时钟信号的1/4周期)长度的下行信号DN_A。

参照图10(b)，当输入数据D_IN连续转换2次时，若输入数据D_IN的相位提前，则产生3区间(时钟信号的3/4周期)长度的上行信号UP_A，相反，若输入数据D_IN的相位延迟，则产生3区间(时钟信号的3/4周期)长度的下行信号DN_A。

参照图11(a)，当输入数据D_IN连续转换3次时，若输入数据D_IN的相位提前，则产生5区间(时钟信号的5/4周期)长度的上行信号UP_A，相反，若输入数据D_IN的相位延迟，则产生5区间(时钟信号的5/4周期)长度的下行信号DN_A。

参照图11(b)可知，当输入数据D_IN非连续转换时，则重复2次与图10(a)中转换1次时的情况相同的工作。

如此，根据实施例的相位比较器10，可以产生在取决于输入数据D_IN的连续转换次数的时间段期间断言的上行数据UP_A和下行数据DN_A。

并且，相位比较器10在产生上行数据UP_A和下行数据DN_A的过程中，由于不采取时序(timing)同步，因此具有延迟少的特点。因此，时钟信号的相位可以高速追踪输入数据D_IN的转换。

另外，下行信号DN及上行信号UP的被断言期间的最小宽度为1区间(时钟信号的1/4周期，90度相位)，这也是图9所示相位比较器10的有利点。即，由于下行信号DN_A及上行信号UP_A的最小宽度小，因此可以提高电荷泵电路40的设计自由度。

一般来讲，电荷泵电路40包含电容器、根据上行信号UP对电容器进行充电的充电电路以及根据下行信号DN对电容器进行放电的放电电路。而且，产生于电容器的电压作为控制电压Vcnt1而输出。

从而，控制电压Vcnt1的变化量ΔV为：

ΔV＝τ×Ichg/C

即，

(1)与上行信号UP、下行信号DN的脉冲宽度τ具有比例关系；

(2)与充放电电流Ichg具有比例关系；

(3)与电容器的容量值C具有反比例关系。

进而，若要获得相同的控制电压Vcnt1的变化量ΔV，则在脉冲宽度短的情况下，可使充放电电流Ichg变大或者使电容器的容量值C变小。可使电容器的容量值C变小，意味着可使电路面积变小，因此对于电路集成意义重大。而且，可使充放电电流Ichg变大，意味着可提高其精确度，因此对于提高CDR电路的频率稳定精确度意义重大。

以上，基于实施例对本发明进行了说明。以上实施例只是示例性的，这些各构成要素或各处理工程及其它们的组合可以具有各种变形例。以下，对这些变形例进行说明。

虽然图7中说明了用于产生4相时钟信号的例子，但是实施例中所揭示的技术思想可以将之展开到8相、16相以及其它的时钟信号上，而本领域的技术人员应当理解这些也应包含在本发明的范围内。

虽然对特定实施例进行了说明，但这些实施例仅是通过示例性方式来进行展现的，其不意味着将限制本发明的范围。实际上，在此所描述的实施例可通过多种其他形式进行修改，进一步，在不脱离本发明的旨义下，可对所述的实施例的结构及方法进行各种省略、替换和变化。所附权利要求及其等同项将会覆盖这些变形及修改使其落入到本发明的范围和精神内。

Claims (14)

1.一种收信电路，用于接收串行数据，其特征在于所述收信电路包括：

电压控制振荡器，用于产生采样时钟信号，该采样时钟信号具有基于所输入控制电压的频率；

第一分频器，用于将所述采样时钟信号按分频比M来分频；

第二分频器，用于将对应于所接收的所述串行数据的时钟信号按分频比N来分频，所述串行数据是为了在p比特上按2×q次的比率产生电平移位而生成；

频率比较器，用于产生基于所述第一分频器的输出信号与所述第二分频器的输出信号的相位差的相位频率差信号；以及

控制电压产生电路，根据所述相位频率差信号来产生用于调节所述电压控制振荡器的频率的所述控制电压，

其中，所述M、N、p、q为实数，且N＝M×q/p。

2.根据权利要求1所述的收信电路，其特征在于所述串行数据包含D符号和K符号，所述D符号由将要发信的数据以8B/10B、10B/12B被符号化而成，所述K符号是在多个D符号之间按等间距插入的同步控制代码。

3.根据权利要求2所述的收信电路，其特征在于所述D符号被扰码。

4.根据权利要求1至3中的任意一项所述的收信电路，其特征在于还包括：

相位比较器，接收所述串行数据和所述采样时钟信号，并根据所接收到的所述串行数据与所述采样时钟信号的相位差来产生相位差信号；和

选择器，接收所述相位频率差信号和所述相位差信号，并选择其一而输出至所述控制电压产生电路。

5.根据权利要求4所述的收信电路，其特征在于所述电压控制振荡器产生作为所述采样时钟信号的多相时钟信号，该多相时钟信号包含分别具有基于所述控制电压的频率且相位以等间距相互移位的多个时钟信号。

6.根据权利要求5所述的收信电路，其特征在于所述相位比较器产生作为所述相位差信号的、互补断言的上行信号及下行信号，

所述相位比较器包括：

多个触发器，设置在所述多个时钟信号的每一个上，在对应所述串行数据的所述时钟信号的时机分别进行锁定；

多个第一逻辑门，作为设置在第奇数个触发器的每一个上的多个第一逻辑门，以使第i个第一逻辑门产生当第2×i-1个触发器的输出与第2×i个触发器的输出不一致时被断言的内部上行信号；

多个第二逻辑门，作为设置在第偶数个触发器的每一个上的多个第二逻辑门，以使第j个第二逻辑门产生当第2×j个触发器的输出与第2×j+1个触发器的输出不一致时被断言的内部下行信号；

第三逻辑门，基于所述多个第一逻辑门所产生的多个内部上行信号，产生所述上行信号；

第四逻辑门，基于所述多个第二逻辑门所产生的多个内部下行信号，产生所述下行信号，

其中，所述i、j为自然数。

7.根据权利要求6所述的收信电路，其特征在于所述第三逻辑门在所有的内部上行信号被断言时对所述上行信号进行断言，所述第四逻辑门在所有的内部下行信号被断言时对所述下行信号进行断言。

8.根据权利要求6或7所述的收信电路，其特征在于所述多个时钟信号为4相。

9.根据权利要求6或7所述的收信电路，其特征在于所述相位比较器将维持在所述多个触发器的数据作为采样串行数据来输出。

10.根据权利要求9所述的收信电路，其特征在于还包括串并联转换器，以用于利用从所述电压控制振荡器所输出的时钟信号来对所述采样串行数据进行串并转换。

11.一种传输系统，其特征在于包括：

发信电路，用于产生串行数据，该串行数据是为了在p比特上按2×q次的比率产生电平移位而生成；

根据权利要求1至10中的任意一项所述的收信电路，用于接收所述串行数据，

其中，所述p、q为实数。

12.一种收信的方法，用于接收串行数据，其特征在于包括如下步骤：

根据电压控制振荡器产生具有基于控制电压的频率的采样时钟信号；

将所述采样时钟信号以分频比M进行分频；

将所接收的所述串行数据以分频比N进行分频，所述串行数据是为了在p比特上按2×q次的比率产生电平移位而生成；

产生基于被分频的所述采样时钟信号与被分频的所述串行数据的相位差的相位频率差信号；

基于所述相位频率差信号产生所述控制电压，

其中，所述M、N、p、q为实数，且N＝M×q/p。

13.根据权利要求12所述的方法，其特征在于所述采样时钟信号被锁定在预定的频率范围之后，还包括如下步骤：

接收所述串行数据和所述采样时钟信号，并产生基于所接收到的所述串行数据与所述采样时钟信号的相位差的相位差信号；

基于所述相位差信号产生所述控制电压。

14.一种传输方法，其特征在于包括如下步骤：

在发信侧，生成用于在p比特上按2×q次的比率产生电平移位的串行数据；

在收信侧，根据电压控制振荡器生成具有基于电压控制的频率的采样时钟信号；

将所述采样时钟信号以分频比M进行分频；

将所接收的所述串行数据以分频比N进行分频；

产生基于被分频的所述采样时钟信号与被分频的所述串行数据的相位差的相位频率差信号；

基于所述相位频率差信号产生所述控制电压，

其中，所述M、N、p、q为实数，且N＝M×q/p。

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