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KR20100045443A - 에피택시 방법들과 그 방법들에 의하여 성장된 템플릿들 - Google Patents

에피택시 방법들과 그 방법들에 의하여 성장된 템플릿들 Download PDF

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KR20100045443A
KR20100045443A KR1020107001635A KR20107001635A KR20100045443A KR 20100045443 A KR20100045443 A KR 20100045443A KR 1020107001635 A KR1020107001635 A KR 1020107001635A KR 20107001635 A KR20107001635 A KR 20107001635A KR 20100045443 A KR20100045443 A KR 20100045443A
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KR1020107001635A
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샨탈 아레나
크리스티안 제이. 베르코번
주니어 로날드 토마스 버트램
에드 린도우
수바쉬 마하잔
란잔 다타
라훌 아제이 트리베디
일수 한
Original Assignee
에스.오.아이. 테크 실리콘 온 인슐레이터 테크놀로지스
아리조나 보드 오브 리젠츠 퍼 앤 온 비하프 오브 아리조나 스테이트 유니버시티
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Abstract

본 발명은 낮은 결함 밀도들을 갖고 선택된 결정 극성을 선택적으로 갖는 III족 질화물 반도체 물질의 실질적으로 연속인 층을 제조하기 위한 방법들을 제공한다. 상기 방법들은 템플릿 구조물 위에 불규칙하게 배열된 III족 질화물 재료의 복수의 기둥들/아일랜드들의 상부 부분들 위에 씨드화 및/또는 에피택시 성장 응집하는 단계를 포함한다. 상기 아일랜드들의 상부 부분들은 낮은 결함 밀도를 갖고, 선택적으로는 선택된 결정 극성을 갖는다. 본 발명은 또한 마스킹 물질의 실질적으로 연속인 층을 갖는 템플릿 구조물들을 포함하는데, 상기 마스킹 물질을 통하여 상기 기둥/아일랜드들의 상부 부분들이 노출된다. 본 발명은 광범위한 단원소 및 화합물 반도체 재료에 응용될 수 있다.

Description

에피택시 방법들과 그 방법들에 의하여 성장된 템플릿들 {Epitaxial methods and templates grown by the methods}
본 발명은 반도체 재료의 처리 분야에 관한 것으로서, 더욱 구체적으로는 고품질의 반도체 재료를 단일 결정층으로 에피택시 성장시키는 분야에 관한 것이다. 본 발명은 바람직한 구현예들에서 에피택시 측방향 과성장 (ELO: epitaxial lateral overgrowth) 기술과 다마센 기술을 조합하는 에피택시 방법을 제공한다. 또한 본 발명은 제공된 다마센-ELOTM (Damascene-ELOTM) 방법들에 의하여 제조된 템플릿들과 반도체들을 제공한다.
반도체 재료의 층들은 소자 제조에 적합하기 위하여 고순도이어야 하며 또한 결함(defect)이나 전위(dislocation)를 낮은 밀도로 가져야 한다. 과거에는 고품질의 벌크 단결정이 없었고 또한 헤테로-에피택시 성장시키기에 부적합한 기판들로 인하여 특정 재료, 특히 화합물 재료의 층을 고품질로 제조하는 것이 어려웠다.
그러한 문제들은 갈륨 질화물(GaN); 예를 들면, AlN, InN, GaInN, 및 기타 혼합 질화물들(이하에서는 "III족 질화물들"이라고 함)을 포함하는 다른 III족 질화물들; 특정 III-V족 화합물들; 및 기타 특정의 화합물 재료들(예를 들면, II-VI족 재료들)의 개발을 막아왔다. 예를 들면, 상기 III족 질화물들은 전자 부품들(예를 들면, 고온 FET), 광학 부품들(예를 들면, 단파장 LED 및 레이저), 및 광-전자 혼합 부품들(예를 들면, 태양광(photovoltaic) 소자들)의 제조에 유리한 반도체 성질들을 갖는다. 그러나, 앞서 언급한 재료들의 층을 고품질로 제조하는 것은 고품질의 벌크 결정 및/또는 이들 물질들의 결정 성질에 정합되는 적합한 기판이 없다는 점 때문에 어려웠다. 그 위에 성장될 재료의 결정 성질들과 근접하게 정합되지 않는 기판은 수용하기 어려운 밀도의 결함들과 전위들로 이어질 수 있다(GaN에 있어서, 특히 기판과 GaN 사이의 계면에서 비롯되는 침투 전위들(TD: threading dislocation)).
GaN의 경우에 있어서, 예를 들면, 질화물화(nitridization)에 의한 기판 표면의 화학적 개질; 예를 들면 AlN 또는 GaN의 얇은 버퍼층의 저온(LT: low temperature)에서의 성장, 열적 어닐링 등과 같은 기판 전처리에 의하여 결정 품질이 개선될 수 있음에 유의하여야 한다. 결정 품질은 에피택시 측방향 과성장(ELO: epitaxial lateral overgrowth)을 활용함으로써 개선될 수도 있으며, ELO 동안 기판으로부터 수직 방향으로 뿐만 아니라 마스킹 층 위로도 측방향으로 층이 성장한다. 미합중국 특허 제6,153,010호 참조. 알려진 ELO 공정들은 첫째, 마스크의 개구부를 통하여 노출된 기판의 영역들 위로의 성장과 둘째, 상기 마스크 위로의 측방향 성장을 촉진하는 조건 하에서 포토리소그래피적으로 패터닝된 마스크로 부분적으로 덮여진 기판 위에 GaN을 성장시킨다.
또한, 그러한 문제들은 실리콘(Si)과 저매늄(Ge)의 합금(alloy)의 개발을 막아왔다. 그러한 벌크 결정들은 일반적으로 입수할 수 없다. 그러나, 이들 물질들을 기판(예를 들면, Si 또는 Ge)의 조성으로부터 성장될 물질(예를 들면, SiGe)의 조성으로 점진 변화하는 조성을 갖는 버퍼층 위에 이들 물질들을 성장시킴으로써 개선된 결정 품질이 얻어졌다.
결함 또는 전위의 밀도뿐만 아니라, 특히, III 질화물(예를 들면, GaN)들에 있어서, 또 다른 중요한 결정 성질은 "결정 극성(crystal polarity)"이다. 예를 들면, Sumiya 등, 2004, Review of polarity determination and control of GaN, MRS Internet J. Nitride Semicond. Res. 9, 1 참조. 도 1에 GaN 결정 극성이 도시된다(여기서 Ga 원자들은 큰 회색 구로 도시되고, N 원자들은 작은 흑색 구로 도시되며, 결합은 이중선으로 도시된다). 도시된 바와 같이, 우르츠광(wurtzite) GaN에서 (및 다른 III 질화물들에서) 각 Ga 원자는 네 개의 질소(N) 원자들에 사면체적으로 배위되지만, 이들 중 세 개의 가장 가까운 이웃 Ns(도 1에서는 "*"로 표시됨)에만 강하게 결합된다. 만일 Ga으로부터 그의 세 개의 가장 가까운 이웃 Ns까지의 세 개의 강한 결합들이 기판을 향하여 아래쪽으로 방향을 가지면, 극성은 +c인데(Ga-면(Ga-face)으로도 알려짐), 여기서 레이블 c는 에피택시 막의 평면에 대하여 수직인 결정 평면을 가리킨다. 반대의 극성 -c(N-면(N-face)으로도 알려짐)에 대하여, 자신의 세 개의 가장 가까운 이웃 Ns까지의 Ga의 방향은 성장 방향을 향하여 위쪽을 향한다.
물질의 극성은 표면 성질이 아니며, GaN의 벌크 성질에 지대한 영향을 미치는 점에 유의하는 것이 중요하고, 그리고 하나의 또는 다른 극성으로 부품을 제조하는 것이 종종 유리하다. 따라서, 에피택시 성장층의 극성을 특정 응용에 맞추기 위하여 선택하는 것이 종종 바람직한데, 예를 들면, +c 극성을 갖는 층들은 III 질화물 부품의 제조에 종종 바람직하다.
추가적인 중요한 결정 파라미터는 비천연(non-native) 기판과 질화물층 사이의 격자 부정합(예를 들면, 사파이어와 GaN 사이에 ??15%)으로부터 비롯되어 에피택시 층 내에 유발되는 변형(strain)인데, 특히, III-V 질화물 막의 헤테로-에피택시 성장에 있어서 중요하다. 상기 질화물 에피택시 층 내에 유발된 변형은 수많은 심각한 방식으로 물리적으로 나타날 수 있는데, 결함/전위의 형성, 조성에 따른 상(相) 분리 및 내부 극성 전계의 생성이 여기에 포함되지만 이들에 한정되는 것은 아니다.
상 분리 및 압전 전계의 생성은 III 질화물 물질계로부터 제조된 발광 소자들에, 특히 InGaN 물질로부터 성장된 활성층에 대하여 유해한 효과를 갖는다. 이원 화합물 InGaN의 성분들, 즉 InN 및 GaN은 완전히 섞일 수 있는 것이 아니고, 따라서 주어진 성장 조건의 세트들과 막 두께 하에서 InGaN 조성의 에너지적으로 바람직한 고정된 범위가 존재한다. 격자 변형과 결함이 InGaN 계 내에 도입되면 에너지적으로 바람직하지 않은 조성으로 성장되어 상분리하는 경향이 있는 더 두꺼운 InGaN 층을 가져올 수 있다. 즉, 상기 In과 Ga 원자들은 층에 걸쳐서 균일하게 분포하지 않을 것이다. 이러한 비균일성은 재료의 밴드-갭 에너지의 광범위한 변화(perturbation)를 가져올 수 있다. 즉, 상 분리된 영역들은 광흡수 중심 또는 광분산 소스로서 불균형적으로(disproportionately) 작용할 수 있는데, 이는 질화물 소자의 내부 양자 효율(IQE: internal quantum efficiency)의 저하를 가져올 수 있다. 활성층 내에서 생성된 광자(photon)의 수를 소자 내로 퍼올려진(pumped) 전자의 수로 나눈 IQE는 InGaN 활성 영역 내의 인듐 성분을 증가시킴에 따라 급격히 감소하는 것이 관찰되었으며, 이러한 현상은 재료의 상 분리와 관계된다. 예를 들면, III 질화물 재료로부터 제조되는 장파장 방출기와 같이 많은 인듐 성분이 필요한 경우에는 IQE의 감소는 응용에 있어서 상당한 관련을 갖는다.
III 질화물의 우르츠광(wurtzite) 결정 구조와 (0001) 평면에서의 공통 성장 방향은 물질 내에 분극장(polarization field)을 생성한다. 상기 분극장은 후속하여 질화물 소자 내에서 캐리어 분포와 전기장에 영향을 미치는, 물질 내의 정전기 전하 밀도를 생성한다. 질화물 내의 상기 분극장은 별개인 두 개의 성분, 조성물 관련(자발) 및 변형 관련(압전)으로부터 비롯되는 것으로 나타났다. 유도 전하는 전자와 정공이 소자의 활성 영역으로 이송되는 것을 방해할 수 있는 계면 에너지 장벽을 야기한다. 상기 자발 분극 및 압전 분극은 밴드 구조의 경사로 인하여 전자 및 정공의 공간적 분포를 분리하며, 이러한 캐리어 분리는 소자의 효율에 심각한 감소를 가져온다.
본 발명은 낮은 결함 밀도 및 감소된 격자 변형을 갖는 다양한 반도체 물질들의 단결정층의 에피택시 성장을 위한 방법들을 제공한다. 만일 원한다면, 상기 층들은 선택된 결정 극성을 가질 수도 있다. 제공된 방법들의 일부 구현예들은 "다마센-ELOTM(Damascene-ELOTM)"의 상품명으로 여기에서 지칭된다. 왜냐하면, 이들 구현예들에서, 상기 방법들은 다마센 기술과 에피택시 측방향 과성장(ELO: epitaxial lateral overgrowth) 기술을 결합하기 때문이다. 그러나, 다른 바람직한 구현예들은 다마센 기술을 채용하지 않기 때문에, 이 상품명은 한정적인 것으로 해석되어져서는 아니된다.
위에서 제공된 낮은-결함-밀도와 감소된 결정 변형의 단결정 반도체층들은 전자 부품, 광 부품, 또는 광-전자 부품의 제조를 위하여, 또는 다른 낮은-결함-밀도, 감소된 변형, 단결정질 반도체층 등의 성장을 위한 템플릿으로서 이용될 수 있다. 반도체층들이 분리된 상기 템플릿 구조물들은 다시 추가적인 낮은-결함-밀도의 단결정질 반도체층의 성장을 위해 이용될 수도 있다.
또한, 본 발명은 낮은-결함-밀도, 감소된 변형, 다양한 반도체 물질들의 단결정질 층들의 에피택시 성장을 위한 템플릿 구조물 및 상기 제공된 템플릿 위에 성장된 (그리고 선택적으로 그로부터 분리된) 낮은-결함-밀도의 다양한 반도체 물질들의 단결정질 층들 모두를 제공한다.
본 발명은 단원소 반도체 및 화합물 반도체 모두의 광범위한 반도체 물질과 그들의 조합을 에피택시 성장시키는 응용을 갖는다. 예를 들면, Si(실리콘) 및/또는 Ge(저매늄)의 조합에 응용될 수 있다. 또한, II-VI족 화합물 반도체 물질 및 III-V족 화합물 반도체 물질에 응용될 수 있다. 특별한 응용들은 III족 금속 Al, Ga, 및 In의 순수한 또는 혼합된 질화물들(III족 질화물들), 예를 들면, AlN, GaN, InN, AlGaN, GaInN을 성장시키는 것과 그리고 특히 낮은-결함-밀도, 감소된 변형, 단결정질 GaN 층들을 성장시키는 것이다. 다음에서, 변용함이 없는 "반도체" 및 "반도체 물질"이라는 용어는 본 발명이 적용될 수 있는 물질들을 지칭하기 위하여 사용되며, 모든 반도체 물질을 지칭하는 것은 아니다.
그러나, 이하의 설명에서의 간결함과 편의성을 위하여, 여기서는 주로 III족 질화물들의 성장에 관한 구현예들, 특히, GaN의 성장에 관한 구현예들로 본 발명이 설명되지만 한정함이 의도된 것은 아니다. 이러한 설명적인 초점은 예를 위한 것일 뿐이며, 본 발명을 한정하는 것으로 받아들여져서는 안 된다. 사실상, 후속되는 설명들과 첨부된 도면들로부터 명백해질 것인 바와 같이, 본 발명의 방법들은 일반적으로 III-V족 화합물 반도체들의 성장에, 다른 족들(예를 들면, II-VI족)에 속하는 화합물 반도체들의 성장에, 단원소 및 합금 반도체들의 성장에 용이하게 응용될 수 있다. 따라서, 여기에서의 설명은 한정됨이 없이 III족 질화물들과 GaN에 관한 본 발명의 구현예들에 주로 집중된다.
간단하게, 본 발명의 방법들은, 알려진 ELO 방법들과 반대로, 조심스럽게 조절된 특성들을 갖는 복수의 GaN 아일랜드들을 갖는 템플릿 구조를 제공하거나 제조한다. 특정 구현예에서 상기 템플릿은 아일랜드들의 바람직하지 않은 부분을 덮는 마스크층과 또한 상기 GaN 아일랜드들에 의하여 이미 덮이지 않은 템플릿 영역들을 포함한다. 아일랜드들의 노출된 부분 또는 상부 부분들은 비교적 낮은 결함 밀도, 감소된 격자 변형 및 선택된 극성을 바람직하게 갖는다. 그런 후 의도된 GaN 층이 ELO 기술(즉, 측방향 과성장에 유리한 성장 조건)에 의하여 GaN 아일랜드들의 노출된 부분 또는 상부 부분 위에서 시작하여 본 템플릿 구조 위에 성장된다. 따라서, 의도된 층은 아일랜드들처럼 비교적 낮은 결함 밀도, 감소된 격자 변형 및 선택된 극성을 갖는다.
일부 구현예들은 마스킹 물질을 증착하고 그에 의지하는 반면, 다른 구현예들은 그러한 물질들을 증착하지 않거나 또는 그러한 물질에 의지하지 않는다. 여기서 특정 다마센-ELOTM 구현예들로 지칭되는 구현예들에 있어서, III족 질화물 아일랜드들과 기저 기판이 피복되도록 마스킹 물질이 증착되고, 그런 다음, 잔존하는 마스킹 물질을 통하여 적어도 일부 아일랜드들의 상부 부분만이 드러나도록 마스킹 물질이 예를 들면, 화학적-기계적 연마에 의하여 충분히 제거된다. 다른 구현예들에서, III족 질화물 아일랜드들과 기저 기판의 일부만을 덮도록 마스킹 물질이 증착되는 한편, 상기 아일랜드 구조물의 상부 부분은 후속되는 ELO 성장을 위한 씨드로서 노출된 채 남는다. 또 다른 구현예에서, 마스킹 물질은 증착되지 않고 대신에, 노출된 III족 질화물 아일랜드들의 상부 부분으로부터 연속층이 성장하도록 성장 조건들이 선택된다(예를 들면, ELO 조건들).
더욱 상세하게, 본 발명의 바람직한 구현예들은 반도체 물질을 포함하는 층들의 제조 방법을 제공하며, 제공된 방법들에 따라 제조된 반도체 물질을 포함하는 층들도 제공한다.
반도체 물질을 포함하는 층들을 제조하기 위한 본 발명의 바람직한 방법들은, 첫째, 복수의 아일랜드들을 갖는 템플릿 구조를 제공한다. 상기 아일랜드들은 실질적으로 불규칙적인 공간 배열을 가지고, 하나 또는 그 이상의 선택된 결정 성질을 갖는 상부 부분을 가지며, 그리고 그 위에 반도체 물질이 우선적으로 응집되고 성장될 물질을 포함한다. 상기 방법들은, 둘째, 상기 아일랜드 위에서의 응집에 유리하게 선택된 조건 하에서 템플릿 구조물 위에 반도체 물질을 성장시키고, 그런 다음 상기 아일랜드들을 넘어서 측방향으로 에피택시 측방향 과성장(ELO: epitaxial lateral overgrowth)시키고, 그런 다음 실질적으로 연속이고 선택된 성질들의 하나 또는 그 이상을 물려받는 최종 반도체 층을 형성하도록 병합시킨다.
바람직하게, 상기 아일랜드들은 최종층이 실질적으로 단결정질이 되도록 하는 공간 밀도를 갖는다. 또한, 상기 아일랜드들의 물질은 최종층의 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 단원소 반도체 물질 또는 합금 반도체 물질, 또는 II-VI족 화합물 반도체 물질, 또는 III-V족 화합물 반도체 물질을 포함할 수 있다. 선택된 결정 성질들은 결정 결함들의 낮은 밀도, 선택된 결정 극성, 및 감소된 결정 변형 중에서 하나 또는 그 이상을 포함할 수 있다.
본 발명의 바람직한 방법들은, 예를 들면, 최종 반도체층 내에 취약 영역(zone of weakness)을 형성하고, 그런 후, 에너지를 가하여 상기 취약 영역에서 상기 최종 반도체층의 일부를 분리함으로써 상기 최종 반도체층의 일부를 추가 분리할 수 있다. 분리된 상기 층은 실질적으로 단일한 결정 극성을 가질 수 있고, 및/또는 실질적으로 단결정질일 수 있다.
본 발명의 바람직한 방법들은 반도체 물질이 III족-질화물(층 물질)을 포함하는 층들을 더 제조한다. 이들 바람직한 방법들에 있어서 템플릿 구조는, 결과로서 얻어지는 아일랜드들이 실질적으로 불규칙한 공간 배열을 갖고, 하나 또는 그 이상의 선택된 결정 성질들을 갖는 상부 부분들을 갖도록, (선택된 조건들 하에서) 상기 아일랜드 물질을 포함하는 기저 기판 위에 아일랜드들을 성장시킴으로써 추가적인 III족-질화물(아일랜드 물질)의 응집을 촉진하는 표면을 갖는 기저 기판으로부터 시작하여 제공된다. 그런 후 상기 층 물질은 아일랜드들 위에서의 응집에 유리하도록 선택된 조건 하에서 상기 템플릿 구조 위에서 성장되고, 그런 다음 상기 아일랜드들을 넘어서 측방향으로 에피택시 측방향 과성장(ELO: epitaxial lateral overgrowth)되고, 그런 다음 병합됨으로써 하나 또는 그 이상의 선택된 성질들을 물려받는, 실질적으로 연속인 최종 반도체층을 형성한다.
상기 층 물질과 상기 아일랜드 물질은 동일한 물질일 수도 있고 상이한 물질일 수도 있다. 상기 층 물질은 알루미늄 질화물, 또는 갈륨 질화물, 또는 인듐 질화물, 또는 이들의 혼합물을 포함할 수 있다. 상기 층 물질이 GaN을 포함할 때, 선택된 결정 성질들은 대략 108 /cm2 이하인 결함 또는 전위의 표면 밀도, 적어도 5%의 결정 변형 완화 백분율, 및 +c (Ga-면) 또는 -c (N-면) 방향 중에서 하나가 되도록 선택된 결정 극성 중에서 하나 또는 그 이상일 수 있다.
또한, 바람직한 방법들은 기저 기판에서 얻어지는 아일랜드들 내에서 발생하는 복수의 전위들이 측방향으로 구부러져 상기 아일랜드들의 측방향 면(lateral facet)들에서 종결하도록 선택된 조건 하에서; 및/또는 얻어지는 아일랜드들이 상기 층 물질의 응집과 성장을 저지하는 결정 방향들을 제공하는 측방향 면들과 상기 층 물질의 응집과 성장을 고무시키는 결정 방향들을 제공하는 상부 표면들을 갖도록 선택된 조건 하에서 아일랜드 물질을 바람직하게 성장시킨다.
또한, 바람직한 방법들은 아일랜드들의 상부 부분들로부터의 수직 성장을 우선 더 돕고 그에 후속하여 초기-성장된 층 물질로부터의 보다 측방향의 성장을 더 돕도록 선택된 조건들 하에서; 및/또는 상기 층 물질이 병합된 후에 최종 층이 선택된 두께에 이를 때까지 수직 성장을 더 돕도록 선택된 조건들 하에서; 및/또는 이전의 아일랜드들 사이에 위치하는, 상기 최종 층 내의 보이드 영역들(voided regions)이 복수로 형성되는 것을 돕도록 선택된 조건들 하에서 상기 층 물질을 성장시킨다.
III족 질화물 반도체 물질을 포함하는 층을 제조하기 위한 본 발명의 바람직한 방법들은 아일랜드들의 다수의 상부 부분들이 마스킹 물질을 통하여 노출되고, 그런 다음 선택된 조건들 하에서 적절한 템플릿 구조 위에 상기 반도체 물질을 성장시키도록 상기 템플릿 구조 위에 상기 마스킹 물질을 증착시킬 수 있다. 상기 마스킹 물질은 상기 반도체 물질이 상기 마스킹 물질 위에서와 비교하여 아일랜드들 위에서 우선적으로 응집하고 성장하도록 선택되는 것이 바람직하다. 특히, 실리콘 질화물, 또는 실리콘 산화물, 또는 이들의 혼합물들이 바람직한 마스킹 물질들이다.
다른 바람직한 구현예들에서와 같이, 적절한 템플릿 구조들은 실질적으로 불규칙한 공간 배열을 갖는 복수의 아일랜드들을 갖는 것이 바람직하다. 상기 아일랜드들은 상부 부분들이 하나 또는 그 이상의 선택된 결정 성질들을 갖고, 그 위에서 반도체 물질이 바람직하게 응집 및 성장하는 물질을 포함한다. 선택된 조건들은 우선 아일랜드들 위에서의 응집, 그런 다음 아일랜드들을 넘어서 측방향으로 에피택시 측방향 과성장(ELO), 및 최종적으로 선택된 성질들의 하나 또는 그 이상을 물려받는, 실질적으로 연속적인 최종 반도체층을 형성하기 위한 병합에 유리한 것이 바람직하다.
이들 방법들의 바람직한 버전들에 있어서, 상기 마스킹 물질은 선택된 조건들이 만족될 때까지 증착된다. 바람직한 한 버전에 있어서, 상기 아일랜드들의 적어도 다수의 상부 부분들은 노출되게 남겨진 채, 상기 아일랜드들에 의하여 덮이지 않은 기판들의 부분들과 상기 아일랜드들의 측방향 면들의 적어도 다수가 상기 마스킹 물질에 의하여 덮여질 때까지 상기 마스킹 물질이 증착될 수 있다.
이들 방법들의 또 다른 바람직한 버전에 있어서, 상기 마스킹 물질은 상기 아일랜드들과 상기 아일랜드들에 의하여 덮이지 않은 기판의 부분들이 마스킹 물질에 의하여 실질적으로 덮일 때까지 증착될 수 있다. 이 후자 버전에서, 바람직한 방법들은 상기 아일랜드들의 적어도 다수의 상부 부분들이 다시 노출되도록 과잉의 마스킹 물질을 제거한다. 상기 마스킹 물질은 화학적-기계적 연마를 포함하는 방법에 의하여 적어도 부분적으로 제거될 수 있는데, 그 후에는 상기 아일랜드들의 상부 부분들의 표면을 매끄럽게 하는 작업(smoothing)이 수행될 수 있다. "낮은 결함/전위 밀도" 또는 "상대적으로 적은 결함/전위 밀도" 등의 용어들은 계속하여 사용되는데, 특정 반도체 물질에 대하여 공지 기술에 대하여 상대적인 것으로 이해되어야 한다. 상이한 반도체 물질들은 상이한 물리적 성질들을 지니고, 당 기술 분야에서 상이한 정도로 개발되어 왔다. 따라서, 예를 들면 GaN와 같은 하나의 반도체 물질의 분야에서 이해되는 낮은 결함 또는 전위 밀도는, 예를 들면 Si와 같은 또 다른 반도체 물질의 분야에서 이해되는 결함 또는 전위 밀도와는 상당히 다를 수 있다.
GaN에 적용하는 경우에 있어서, 낮은 결함 또는 전위 밀도들은 여기서 대략 108 /cm2의 차수보다 작은, 바람직하게는 대략 105 /cm2 내지 107 /cm2의 차수보다 작은, 그리고 더욱 바람직하게는 대략 105 /cm2의 차수보다 작은 결함 또는 전위 밀도를 지칭하는 것으로 받아들여진다. 반대로, "높은 결함/전위 밀도" 또는 "상대적으로 많은 결함/전위 밀도" 등의 용어들은 여기서 대략 109 /cm2의 차수보다 큰 전위 또는 결함 밀도를 의미하는 것으로 받아들여진다. 주로 관심이 있는 결함 또는 전위들은 성장된 III족 질화물과 기판 사이의 계면에서 비롯되어 결정 내부로 결정이 성장됨에 따라 전파되는 결함들, 특히 침투 전위들(TD: threading dislocations)이다. III족 질화물 내의 결함 밀도는 원자힘 현미경법(AFM: atomic force microscopy), 주사 전자 현미경법(SEM: scanning electron microscopy), 및 투과 전자 현미경법(TEM: transmission electron microscopy)을 포함하여 당 기술 분야에서 통상의 지식을 가진 자에게 잘 알려진 방법들에 의하여 측정된다. 결함 밀도를 측정하기 위한 바람직한 방법은 TEM에 의하는 것이며, 따라서 여기서 언급되는 결함 밀도들의 값은 TEM에 의하여 결정된 것으로 가정한다.
예를 들면 Si1-yGey(여기서, y > 0.2)와 같이 Ge 및 Si의 합금(alloy)에 응용하는 경우에 있어서, 여기서 낮은 결함 또는 전위 밀도라 함은 대략 104 /cm2 내지 105 /cm2의 차수보다 작고, 바람직하게는 대략 103 /cm2 내지 104 /cm2의 차수보다 작고, 더욱 바람직하게는 대략 103 /cm2의 차수보다 작은 결함 또는 전위 밀도들을 지칭하는 것으로 받아들여진다. 반대로, "높은 결함/전위 밀도" 또는 "상대적으로 많은 결함/전위 밀도" 등의 용어들은 여기서 대략 106 /cm2의 차수보다 큰 전위 또는 결함 밀도를 의미하는 것으로 받아들여진다.
그리고, Si 상의 Ge에 적용하는 경우에 있어서, 여기서 낮은 결함 또는 전위 밀도라 함은 대략 106 /cm2 내지 107 /cm2의 차수보다 작고, 바람직하게는 대략 105 /cm2 내지 106 /cm2의 차수보다 작고, 더욱 바람직하게는 대략 104 /cm2의 차수보다 작은 결함 또는 전위 밀도들을 지칭하는 것으로 받아들여진다. 반대로, "높은 결함/전위 밀도" 또는 "상대적으로 많은 결함/전위 밀도" 등의 용어들은 여기서 대략 108 /cm2의 차수보다 큰 전위 또는 결함 밀도를 의미하는 것으로 받아들여진다.
III 질화물에 적용하는 경우에 있어서, "감소된 수준의 격자 변형"이라는 용어는 여기서 주어진 조성에 대하여 헤테로-에피택시 성장 동안 결정 결함들의 형성에 대한 임계 두께에서 존재하는 수준의 변형보다 작은 수준의 변형을 지칭한다. 보다 상세하게 설명하면, 한정된 양의 탄성 변형이 전위 또는 결함의 생성 없이 물질에 의하여 수용될 수 있다. 이러한 수용은 격자 부정합의 크기와 물질의 두께에 의하여 지배되는 소정 양의 에너지를 필요로 한다. 또한, 격자 변형을 완화하기 위해 물질 내에 결함을 생성하는 데에도 에너지가 요구된다. 만일 변형이 이러한 에너지보다 더 크다면, 전위 또는 결함들이 형성될 수 있다. 따라서, 만일 탄성 에너지가 결함 형성의 에너지 미만에서 유지되도록 에피택시 층 내의 변형이 충분히 작은 수준에서 유지될 수 있다면, 변형된 층은 전위 형성이 일어나지 않게 열역학적으로 안정할 것이다. 이것은 성장하는 에피층이 그 하부에 놓인 기판의 격자 파라미터들을 유지하기 때문에 유사형태(pseudomorphic) 성장이라고 불린다. 그러나, 주어진 물질 조성에 대하여 변형은 "임계 두께"에 도달할 때까지 증착된 물질의 두께와 함께 증가한다. 임계 두께에서는 상기 에피택시 층에서의 두께 변형이, 격자 변형을 감소시키는 결함 형성을 야기하기에 충분하다.
따라서, "감소된 수준의 변형"이라는 용어는 결정 격자 변형(인장/압축)이 (결함 형성의 전위에 대한 문턱 아래로) 완화될 정도로 구조물의 완화에 의하여 변형이 수용된 결정을 지칭할 수 있다.
결정 변형의 완화는 변형 완화 백분율(R)을 고려함으로써 정량화될 수 있다.
Figure pct00001
여기서, a는 변형된 층의 측정된 평면내(in-plane) 격자 파라미터이고, a1은 상기 변형된 층에 대한 변형되지 않은 평면내 격자 파라미터이고, aS는 기판에 대한 평면내 격자 파라미터이다. 완전히 완화된 물질에 있어서, 즉, 물질의 격자 파라미터가 그들의 변형되지 않은 값(a=a1)으로까지 완화된 물질은 R이 1이다(또는 100%). 어떤 변형의 완화도 겪지 않은 물질에 있어서, 즉, 결함 형성을 위한 임계 두께에 이르기 전의 물질과 같이 물질의 격자 파라미터가 기판의 격자 파라미터와 동일하게 남는 물질(a=aS)은 R이 0이다(또는 0%).
"실질적으로"라는 용어는 여기서 사용될 때 당 기술분야에서 정상적으로 기대되는 결여 부분을 제외하면 완전한 결과를 가리킨다. 예를 들면, 만일 일상적인 관찰 결과 어떤 규칙적인 패턴을 갖는 것으로 보이지 않는다면 그 패턴은 "실질적으로 무작위적(random)"이다. "실질적으로 무작위적인" 패턴은 정확히 수학적인 의미에서 무작위적일 필요는 없다. 또한, 에피택시층은 거시적인 치수에 걸쳐서 완벽하게 연속적일 것은(또는 완벽하게 단결정일 것은, 또는 완전히 하나의 결정 극성을 갖는 것은) 통상적으로 기대될 수 없다. 그러나, 존재하는 불연속성들이(또는 결정 도메인들, 또는 결정 경계들이) 공정 조건, 재료의 원하는 품질 등에 대하여 당 기술 분야에서 예상되는 경우에는, 에피택시 층은 거시적인 치수에 걸쳐 "실질적으로 연속적인"(또는 "실질적으로 단결정인", 또는 "완전히 하나의 결정 극성을 갖는 것은") 것이 통상적으로 기대될 수 있다.
제목들(headings)은 명확성을 위해서만 여기서 사용되었을 뿐 어떠한 한정도 의도되지 않는다. 수많은 참고 문헌들이 여기에 인용되며, 이들의 전체 개시 내용은 모든 목적으로 그 전체가 여기에 인용되어 포함된다. 또한, 인용된 문헌들의 어느 것도, 위에서 어떻게 특성화되었는지의 여부에 무관하게, 여기에 청구된 발명 주제에 대하여 선행 기술로서 인정되지 않는다. 본 발명의 요소들의 추가적인 양상 및 세부 사항과 교체되는 조합들은 이어지는 상세한 설명으로부터 명확해질 것이며, 또한 발명자의 발명의 범위 내에 있다.
본 발명은 낮은 결함 밀도들을 갖고 선택된 결정 극성을 선택적으로 갖는 III족 질화물 반도체 물질의 실질적으로 연속인 층을 제조하기 위한 방법들을 제공한다.
본 발명의 바람직한 구현예의 다음 상세한 설명, 본 발명의 구체적인 구현예들의 예시적인 실시예들, 및 첨부된 도면들을 참조하여 본 발명은 더욱 완전히 이해될 것이다.
도 1은 III 질화물들 내의 극성을 나타낸다.
도 2는 예시적인 종래 기술의 방법을 나타낸다.
도 3은 본 발명의 바람직한 구현예를 나타낸다.
도 4a 내지 도 4f는 본 발명의 바람직한 구현예의 단계들을 나타낸다.
도 5a 내지 도 5d는 본 발명의 선택적인 바람직한 구현예의 단계들을 나타낸다.
도 6a 내지 도 6c는 본 발명의 또다른 선택적인 바람직한 구현예의 단계들을 나타낸다.
도 7a 내지 도 7c는 본 발명의 실시예를 나타낸다.
도 8은 본 발명의 다른 실시예를 나타낸다.
간략한 소개를 통하여, 본 발명의 구현예들과 (도 2에 도시된) 알려진 방법들 사이의 차이가 먼저 강조된다. 그런 다음, 도 3 및 도 4a 내지 도 4d를 참조하여 본 발명의 바람직한 구현예들이 설명된다. 도 5a 내지 도 5d 및 도 6a 내지 도 6c를 참조하여 또 다른 바람직한 구현예들이 설명된다. 마지막으로, 도 7 및 도 8을 참조하여 실시예들이 설명된다.
이제 선행 기술을 살펴보면, GaN 층들을 성장시키기 위한 알려진 많은 방법들에 있어서, 템플릿은 표준적인 포토리소그래피 공정들을 이용하여 패터닝된 마스크로 덮이고, 그런 후 GaN이 상기 패터닝된 마스크의 개구부를 통하여 성장된다. 도 2는 규칙적으로 배열된 마스크 개구부(207)를 갖는 규칙적으로 패터닝된 마스크(205)에 의하여 부분적으로 피복되는 템플릿(203)을 갖는 기판(201)을 도시한다. 규칙적으로 패터닝된 마스크들은 통상 표준적인 포토리소그래피를 이용하여 제조된다. 다음으로 (마스크 위에 응집되는 대신) 마스크 개구부(207)를 통하여 노출된 템플릿(203) 표면의 일부 위에 응집되고, 그런 다음 상기 마스크 개구부를 통하여 수직 성장하도록, 마스킹된 상기 기판 위에 GaN이 성장된다. 성장의 마지막 단계에서, 상기 GaN은 상기 마스크 위로 측방향으로 연장된다(209). 만일 기판과 마스크 물질들이 적절히 선택되고, 또한 상기 마스크 개구부들이 적절한 간격으로 떨어져 있으면, 시간이 지난 후에 측방향 성장하는 GaN(109)은 결국 병합되어 GaN의 단결정층을 형성할 것이다.
대조적으로, 본 발명의 제조 방법들은 선행 기술의 그것들과 하나 또는 그 이상의 중대한 차이점들을 갖는다. 첫 번째 차이점은, 마스크를 통과하여 GaN이 규칙적으로 패터닝된 배열로 성장하도록 하는 규칙적으로 패터닝된 포토리소그래피 마스크를 형성하는 대신, 본 발명의 방법들은 어떠한 포토리소그래피 마스크도 없이 기저 기판 위에 분리된 GaN (또는 다른 III-V 또는 반도체 물질) 아일랜드들(도 4c에서의 기판(3) 위의 아일랜드들(7))의 불규칙한 패턴을 형성한다는 것이다. 불규칙-배열된, 분리된 반도체 아일랜드들은 적어도 두 개의 구분되는 방식으로 형성될 수 있다: 기판의 준비된 표면(예를 들면 응집층) 위에, 선택된 조건 하에서 에피택시 성장되거나; 또는 차이가 뚜렷한 내식각성을 갖는 불규칙-배열된 영역을 갖는, 실질적으로 연속인 2D III 질화물층을 식각하여 형성될 수 있다. 그런 후 최종의 연속적인 반도체층이 이들 불규칙-배열된 아일랜드들의 상부 부분들로부터 바람직하게 성장된다. 따라서, 선행 기술에서는 포토리소그래피 마스크를 이용하여 규칙적으로 배열된 GaN 템플릿으로부터 최종의 GaN이 성장되었지만, 본 발명은 어떤 그러한 마스크도 없이 불규칙-배열된 반도체 템플릿들로부터 성장시키는 점에서 대조된다.
특정 구현예들에 있어서, 두 번째 차이점은 불규칙-배열된 아일랜드들이 형성된 후이지만 최종의 연속적인 반도체(예를 들면, GaN 또는 본 발명이 적용될 수 있는 다른 물질) 층이 성장되기 전에, 상기 불규칙-배열된 반도체 아일랜드들의 상부 부분들은 노출된 채 남겨두는 반면 상기 기판 표면을 피복하도록 마스킹 물질이 형성된다는 점이다. 상기 마스킹 물질은 상기 최종 층의 성장이 상기 마스킹 물질로부터가 아니라 상기 아일랜드들의 노출된 상부 부분들로부터 바람직하게 시작되도록 선택된다. 일부 구현예들에 있어서, 상기 불규칙-배열된 반도체 아일랜드들을 매립하도록 과잉의 마스킹 물질이 증착에 의하여 형성될 수 있으며, 이어서 과잉의 마스킹 물질을 상기 아일랜드들의 상부 부분들을 노출시키기에 충분하게 제거할 수 있다(도 4c 및 도 4d에서의 마스킹 물질(17)). 다른 구현예들에 있어서, 마스킹 물질은 상기 기판과 상기 불규칙-배열된 반도체의 측방향 면들이 마스킹되도록만 충분하게 증착된다. 따라서, 선행 기술은 우선 패터닝된 마스크를 형성하고 그런 다음 규칙-배열된 GaN을 패터닝된 마스크를 통하여 성장시키는 반면; 본 발명의 특정 구현예들은 우선 불규칙-배열된 반도체 아일랜드들을 갖는 템플릿을 제공하고 그런 다음 상기 불규칙-배열된 아일랜드들 주위에 마스킹 물질을 증착시키거나 위치시키는 점에서 대조적이다.
도 3은 본 발명의 여러 구현예들을 나타난다. 이들은 설명의 목적을 위하여 그리고 본 발명의 이해를 돕기 위하여 세-수준의 계층으로 배열되며, 각 수준은 그 이전 수준의 일부분의 실행(implementation), 또는 상술(elaboration), 또는 구현예(embodiment)를 제공하고, 가장 낮은 수준은 본 발명을 전체적으로 나타낸다. 도 3에서, 상기 계층의 특정 수준의 단계들은 수직 칼럼으로 배열되고, (그 이전 수준의) 상술 또는 실행은 왼쪽 괄호 또는 괄호들을 둘러쌈으로써 지시되었다. 각 수준에서 여러 개의 왼쪽 괄호들은 그 수준에서의 선택적인 구현예들을 나타낸다.
따라서, 도 3으로부터, 본 발명의 모든 바람직한 구현예들(91)은 전체적으로 선택된 성질들, 예를 들면, 낮은 결함 밀도, 감소된 격자 변형, 선택된 결정 극성 등을 갖는 무작위-배열된 GaN (또는 다른 III 질화물 또는 유사한 물질) 아일랜드들을 포함하는 템플릿 구조물들을 제공하고(71), 그런 후 일반적으로 ELO에 유리한 조건들 하에서 상기 아일랜드들의 상부 부분들로부터 최종의 GaN 층을 성장시킨다(73). 아일랜드용으로서 바람직한 반도체 물질들은 최종층의 반도체의 응집을 고무시킨다. 구체적인 ELO 조건들은 뒤에서 설명하지만, 일반적으로 무작위적으로 배열된 아일랜드들 주위의 기판 위에 마스크 물질이 증착되었거나 위치하는지의 여부에 따라 주로 선택되는 것이 바람직하다. 적합하면서도 실질적으로 연속인 최종층이 형성되면 성장이 완료된다. 상기 반도체 아일랜드들과 최종 반도체 층의 물질들은 동일할 수도 있고 상이할 수도 있다.
상기 최종층은 상기 템플릿에 여전히 부착된 채로 응용을 위해 사용될 수도 있고, 또는 선택적인 구현예들에 있어서(93), 사용되기 전에 분리되고 및/또는 전이될 수도 있다(75). 용도로는 전자, 광학 부품 등을 위한 기판, 또는 선택된 결정 성질을 갖는 추가적인 GaN 층을 성장시키기 위한 기판으로서 이용되는 것을 포함한다.
추가적인 바람직한 구현예들(95, 97)은 템플릿을 제공하는 단계(71)의 다양한 실행 또는 상술 또는 구현예들을 제공한다. 바람직한 구현예들(95)은, 첫째, 기저 기판을 처리하여(77) 그 표면이 선택된 공간 밀도로 선택된 성질들을 갖는 반도체 아일랜드들의 응집을 촉진하도록 함으로써(응집 처리), 그리고, 둘째, 선택된 성질들을 갖는 반도체 아일랜드들을 처리된 기저 기판 위에 성장시킴으로써(78) 템플릿들을 제공한다. 일반적으로 공간 밀도들은 ELO 조건 하에서 성장되는 최종 반도체층이 병합 후에 충분히 단결정질이 되도록 선택된다. 패터닝된 템플릿 등이 없으므로 일반적으로 상기 반도체 아일랜드들은 불규칙한 또는 무작위 패턴으로 성장할 것이다. 바람직한 특정 구현예들(95)은 최종 층의 성장(73)을 위한 추가적인 가공 없이 그러한 템플릿들을 이용한다. 다른 바람직한 구현예들(97, 99, 및 101)은 최종 층을 성장시키기 전에 상기 반도체 아일랜드의 상부 부분들이 노출되도록 마스킹 물질을 증착(79)함으로써 템플릿을 더 처리한다.
단계 (71)의 다른 구현예들에 있어서, 분리된 반도체 아일랜드들을 성장시키는 대신, 비교적 두껍고 연속적인 반도체(예를 들면, GaN 또는 다른 III 질화물) 층이 영역에 따라서 현저하게 변화하는 내식각성을 갖도록 응집층 위에 성장될 수 있다. 그런 다음, 상기 비교적 두껍고 연속적인 반도체는 식각 속도에서의 차이가, 예를 들면 상대적으로 두꺼운 GaN 층이 증가된 내식각성을 갖는 영역들에서, 분리된 아일랜드 영역들의 형성을 가져오도록 (바람직하게는 반도체 물질에 따라 선택된) 식각제로 처리된다.
단계 (71)의 다른 구현예들에 있어서, 템플릿 구조물들은 최종 반도체(예를 들면, III 질화물)의 성장을 촉진하기 위하여 층이 아닌 구성으로 특히, 예를 들면, 나노-와이어(nano-wire), 나노-필라(nano-pillar), 및 나노-닷(nano-dot)과 같은 나노-구조물들로 최적화될 수 있다. 그러한 나노-구조물 구현예들에 있어서, 상기 반도체 아일랜드들의 노출된 상부 부분들은 연관된 나노-규모의 응용에 따라 다양한 치수들, 형상들, 면적 밀도(area density)들에 맞춰질 수 있다. 예를 들면, 상기 아일랜드들은 기둥형 모양과 나노-규모의 치수들을 지배적으로 가질 수 있다. 나노-규모의 III 질화물 또는 다른 반도체 물질들은 감소된 결함 밀도와 새로운 양자 감금 효과의 존재 때문에 유리하다. 예를 들면, Nano Materials 1:106 (2002); 미합중국 특허 제6,806,288호를 참조하라. 다음 설명의 대부분은 본 발명의 층-중심의(layer-directed) 구현예들에 관한 것이지만, 이 설명이 한정적인 것으로 고려되어서는 안된다. 설명된 방법들은 새로운 나노-소자들을 위한 구조들과 특히 템플릿들을 제조하기 위하여 응용될 수도 있음은 명백할 것이다.
단계 (71)의 다른 구현예들에 있어서, 상기 기저 기판은 전처리될 수 있다.
더욱 구체적으로, 단계 (77)은 반도체의 국지 성장을 촉진하기 위하여 별도의 물질의 층(예를 들면, GaN의 경우에 있어서는 AlN)을 형성할 수 있는, 또는 (예를 들면, 질소 함량을 증가시킴으로써(질화물화)) 상기 기저 기판 위에 이미 존재하는 최상부의 원자층을 개질할 수 있는, 또는 (예를 들면, 갈륨, 인듐, 니켈 등의 나노-닷들을 증착시킴으로써) 촉매 영역들을 형성할 수 있는 응집 처리를 수행할 수 있다. 어떻게 처리되든, 상기 처리된 기저 기판은 여기서 응집층(NL: nucleation layer)을 갖는다고 지칭된다.
더욱 구체적으로, 단계 (78)은 반도체 아일랜드들의 상부 부분들이 하부 부분들에 비하여 낮은 밀도의 결함과 전위를 갖도록 하는 조건 하에서 반도체 아일랜드들을 바람직하게 성장시킨다. 예를 들면, 상기 기저 기판과의 계면에서 비롯되는 결함들과 전위들, 예를 들면 침투 전위(threading dislocation)들이 측방향으로 구부러져 상기 아일랜드들의 측방향 면에서 종결되게 유도되도록 성장 조건들이 선택될 수 있다. 그런 후, 만일 필요하다면, GaN(또는 다른 III 질화물, 또는 다른 반도체) 아일랜드들은 아일랜드 높이를 균일하게 만들기 위해 매끄럽게 처리하는 공정을 거친다.
최종적으로, 특정한 다른 바람직한 구현예들(99, 101)은 상기 템플릿을 마스킹하는 단계 (97)의 다양한 실행 또는 상술 또는 구현예를 제공한다. 바람직한 마스킹 물질들은 최종층의 반도체 물질의 응집을, 이 층이 아일랜드들의 노출된 부분들 위에 바람직하게 응집되도록 저지한다. 구현예 (99)와 구현예 (101) 사이의 가장 큰 차이점은 피복의 정도와 마스킹 물질의 두께이다. 구현예 (99), 단계 (81)은 바람직하게는 상기 아일랜드에 의하여 덮이지 않은 기저 기판의 부분 위에, 그리고 상기 아일랜드들의 측방향 면들의 전부 또는 대부분 위에 마스킹 물질들을 성장시키거나, 증착시키거나, 또는 위치시킨다. 따라서, 상기 아일랜드들의 상부 부분들은 노출된 채 남는다. 한편, 구현예 (101)은 상기 반도체 아일랜드들이 완전히 피복될 때까지 계속하여 마스킹 물질들을 성장시키거나, 증착시키거나, 위치시키며(83a), 그런 후 아일랜드들의 상부 부분들이 다시 노출되도록 마스킹 물질을 충분히 제거한다. 이 구현예는 "다마센 ELO" 또는 단순히 "다마센" 구현예라고 지칭된다.
마스킹 물질들은 최종층의 물질과 적절히 정합되지 않는 결정학적 성질들을 지니는 기판으로부터 최종층의 성장과 응집을 저지하기 위하여 주로 사용된다. 또한, 아일랜드들의 상부 부분들보다 더 높은 결함 밀도를 제공하는 반도체 아일랜드의 측방향 면들로부터 최종층이 성장하고 응집되는 것을 저지하기 위해서도 사용된다. 예를 들면 구현예 (91) 및 구현예 (95)와 같이 반도체 아일랜드들을 마스킹하지 않는 구현예들에 있어서, 이러한 효과들은 아일랜드들의 측방향 면들이 결정학적 평면들로부터의 성장이 상대적으로 더 느린 결정학적 평면을 제공하도록 촉진하고, 아일랜드들의 상부 부분들이 결정학적 평면으로부터의 성장이 상대적으로 더 빠른 결정학적 평면을 제공하도록 촉진하도록 아일랜드들을 성장시킴으로써 달성된다. 그러한 구현예들은 예를 들면 GaN과 같은 III 질화물 화합물을 포함하는 반도체 물질의 경우에 있어서 유용하다.
최종적으로, 본 발명은 위의 방법들을 포함하고, 또한 위의 방법들에 의하여 성장된 구조물들, 예를 들면, 템플릿들, 템플릿에 부착된 최종층들, 템플릿으로부터 분리된 최종 층들, 나노-구조물들 등도 포함한다.
도 4a 내지 도 4d를 참조하고 바람직한 구현예(101)의 더욱 상세한 설명을 하면, 도 4a는 선택된 응집 및/또는 버퍼 층들(5)(여기서는 응집층("NL": nucleation layer)이라고 집합적으로 지칭됨)과 응집 사이트들/핵들(1, 1', 1'')을 갖는 기저 기판(3)을 포함하는 준비된 템플릿 구조물을 개략적으로 도시한다. 바람직한 기저 기판들(3)은 GaN(또는 다른 III 질화물들)에 유사하거나 또는 그렇지 않다면 고품질의 GaN의 성장을 촉진하는 예를 들면, 결정 격자 크기와 구조, 열팽창 계수 등과 같은 물리적 성질들을 갖는다. 바람직한 기저 기판들은 비복합소재(즉, 균일물(homogeneous))일 수도 있고, 또는 한 성분은 유사한 열팽창 계수를 제공하고, 다른 성분은 유사한 결정 격자 크기 및 구조를 제공하는 복합 구조일 수도 있다. 예를 들면, 복합 기판은 SiC(또는 AlN)-상의-절연체-상의-사파이어 구조로 구성될 수 있는데, 여기서 상기 사파이어는 에피택시층 내에서 결함이 형성되는 것을 제한하는 데 필요한 적절한 격자 정합(match)을 제공하고, SiC(또는 AlN)는 두꺼운 III-질화물이 냉각시 균열되는 것을 방지하기 위해 열팽창 계수에서의 정합을 제공한다. 다른 복합 기판들은 절연체-상의-GaN(GaNOI: GaN-on-insulator), 폴리실리콘-카바이드-상의-실리콘(SopSiC: silicon-on-polysilicon-carbide), 및 다결정질 SiC 상의 SiC(SiCopSiC: SiC on poly-crystalline SiC)를 포함하지만 여기에 한정되는 것은 아니다. 다른 가능한 비복합소재 기판들은 사파이어, 실리콘 카바이드, 실리콘, 실리콘 옥사이드, 갈륨 비소화물, 리튬 갈레이트, 리튬 알루미네이트 등을 포함하며, 사파이어가 바람직하다.
NL(5)를 설명하기 전에, 여기서 사용되는 용어 "응집"을 설명한다. 에피택시 성장(및 일반적으로 결정 성장)은 통상 거시적인 결정의 성장을 위한 씨드로서 작용하는 미세한 결정자(crystallite)의 자발적 형성으로 시작된다. 상기 미세한 결정자가 여기서는 "핵"이라고 지칭되고, 이러한 핵들의 형성과 초기 성장의 과정들을 "응집"이라고 지칭한다. 표면 상에 응집되는 에피택시 성장의 경우에 있어서, 예를 들면, 핵의 특정 공간적 구성 및 결정 특성이 다른 공간적 구성 및 결정 특성보다 더 안정하게 함으로써 표면의 성질은 핵의 공간적 구성과 결정 특성에 크게 영향을 미칠 수 있다. 응집층이라는 용어는 버퍼층의 증착/성장에 의하여, 또는 표면의 화학적 처리에 의하여, 또는 다른 수단들에 의하여 이루어진 것들과 같은 표면 성질들을 지칭한다.
바람직한 응집층들은 선택된 공간밀도 및 구성과 선택된 결정 성질들을 갖는 핵들로의 GaN(또는 다른 III 질화물) 응집을 촉진한다. 공간 밀도와 관련하여, 이들은 후속하여 적용될 ELO 기술의 관점에서 선택된다. ELO가 개시되는 데 이용될 수 있는 성장 사이트들의 수가 충분하다면, 그리고 상이한 성장 사이트들로부터의 측방향 과성장이 최소 그레인 경계를 갖는 단결정 층으로 병합되도록 상기 이용될 수 있는 성장 사이트들이 이격 분리되어 있다면, ELO는 실질적으로 연속이면서 단결정인, 더 우수한 품질의 GaN의 층을 생성하는 것으로 당 기술 분야에 알려져 있다. 일반적으로, NL(5)은 0.1 - 100 μm 사이의, 더욱 바람직하게는 0.2 - 3 μm 사이의 평균 간격을 갖는, 도 4a의 응집 사이트들/핵들(1, 1', 및 1'')과 같은 분리 및 격리된 핵들로 응집을 촉진하는 것이 바람직하다.
바람직한 결정 성질들은 더 낮은 결함 또는 전위 밀도들, 감소된 격자 변형, 선택된 결정 극성, 또는 이들의 조합을 포함한다. 결함 또는 전위 밀도들과 관련하여, 많은 결함들과 전위들은 격자 구조, 열팽창 계수 등에서의 부정합 때문에, 성장하는 GaN(또는 다른 물질)과 기판 사이의 계면에서 비롯된다. 이러한 계면-유발된 결함들 또는 전위들을 낮추는 것으로 알려진 NL 처리들, 특히 얇은 버퍼층들은 비록 그들 단독으로는 (이 용어가 여기서 사용되는 바와 같은) 낮은 결함 또는 전위 밀도들을 가져오지 못할 수 있을지라도 본 발명에서 유용하다. III 질화물들의 경우에 있어서, 적합한 얇은 버퍼층들은 대개 III 질화물들을 포함하거나 III 질화물들로 구성되기도 한다. 예를 들면, 저온 성장된 얇은 GaN 층 또는 AlN 버퍼층은 GaN 성장을 위해 유용할 수 있다.
변형(strain)과 관련하여, 다양한 메커니즘들이 반도체 물질에서의 격자 변형을 감소시키는 것으로 알려져 있다. 그러나, 격자 변형의 감소는 일반적으로 결함 생성 및/또는 조성적(compositional) 상(相) 분리를 수반한다. 예를 들면, 고도로 부정합인 기판들 (예를 들면, 사파이어 위의 GaN, GaN 위의 InN 등) 상에서의 헤테로에피택시 성장은 다소간의 균일층으로서라기보다는 일반적으로 복수의 아일랜드 형성을 통한 3-D 모드로 진행된다는 것이 알려져 있다. (GaN의 기판 접촉 면적에 비례하는) 변형 에너지가 (GaN의 자유 표면적에 비례하는) 표면 에너지보다 클 수 있기 때문에 아일랜드 형성이 유리하다. 아일랜드 성장은 (층 성장과 비교했을 때) 기판 접촉 면적을 최소화할 수 있고, 따라서 계의 전체 에너지를 최소화할 수 있다. 그러나, 아일랜드의 성장이 계속됨에 따라 변형 에너지는 임계적인 층 두께에 도달할 때까지 증가할 것이다. 임계적인 층 두께인 점에서는 변형을 적어도 부분적으로 완화하는 결함들과 전위들의 형성이 에너지적으로 유리하게 된다.
변형의 완화는 대개 (조성적인 상 분리 뿐만 아니라) 계면 평면에서의 불일치 전위(misfit dislocation)와 성장 방향에서의 침투 전위(threading dislocation)의 형성을 통하여 개시되는 것으로 알려져 있다. 상기 불일치 전위들은 아일랜드/기판 계면 근방에 주로 있는 아일랜드 구조물들의 엣지(edge)에서 바람직하게 응집한다. Strunk 등, (Physica Status Solidi (a) 171 l p215) 참조. 예를 들면, Ng 등은 (Applied Physics Letters 81 21 p3960) GaN 상에 성장된 InN에서의 변형을 점검하였는데, 3-D 성장 조건 하에서 물질들 사이의 ??10%의 격자 부정합이 InN 물질의 5개 층들의 성장 내에서 변형의 감소가 0%로 수용되었음을 발견하였다. Kim 등은 (Applied Physics Letters 69 16 p2358) 변형과 사파이어 기판 상에 증착된 GaN 물질 두께 사이의 관계를 조사하였다. 사파이어 상의 GaN에 대하여 추정된 임계적인 층 두께는 ??100 nm의 증착 후에 결정 격자 파라미터가 변형 없는 값으로 완전한 완화되었을 때 약 ??30Å이었다.
본 발명에서, 성장 파라미터들은 침투 전위들이 III 질화물 아일랜드들의 측방향 면들의 방향으로 구부러지도록 촉진하게 추가적으로 선택되었다. 따라서, 침투 전위들은 일반적으로 아일랜드 구조물들의, 마스킹 물질로 마스킹되는 하부 부분에 한정된다. 또한, 상기 기판과 III 질화물 아일랜드들 사이의 불일치 및 그에 뒤따르는 격자 변형은 상기 아일랜드 구조물들의 하부 부분들에서 대부분 제거될 수도 있다. 혼합된 질화물 재료, 예를 들면, InGaN에서 조성적 상분리의 시작은 현저히 감소될 수 있다. 결과적으로, 격자 결함들 및 전위들이 (마스킹 물질을 통하여 드러나는) 아일랜드들의 상부 부분들로부터 그 위에 에피택시 성장된 물질 내부로 이동하는 것이 상당히 방지된다. 또한, 상기 아일랜드들의 상부 부분들은 현저히 감소된 변형 수준들을 가질 것이므로 그 위에 에피택시 성장된 물질은 유사하게 감소된 변형 수준들을 가질 것이다. 더욱이, 기판/질화물 아일랜드 계면으로부터 격자 불일치 효과가 도입됨이 없이 상기 아일랜드 구조물들의 조성을 후속되는 층들의 조성에 맞추는 것도 가능하다.
결과적으로, 본 발명은 결함 밀도의 어떠한 증가도 없이 실질적으로 완화되고, 또한 상당히 감소된 조성적 상 분리도 갖는 에피택시 성장된 물질을 제공한다.
결정 극성과 관련하여, 대부분의 핵들이 특정 결정 극성을 갖도록 조장하거나 야기하는 다양한 NL 처리들이 알려져 있으며, 특정 NL 처리는 특정 구현예에서 소망되는, 대개 템플릿 구조 위에 성장될 층의 의도된 응용에 의존하는 극성에 따라 선택될 수 있다. GaN과 관련하여, 광 또는 전자 부품들을 +c 극성 (Ga-면)을 제공하는 GaN 층으로 제조하는 것이 유리하다고 밝혀졌다. 따라서, 만일 어느 층이 성장된 방향으로 사용될 것이라면 (성장된 대로의 방향), 바람직한 극성은 +c이다. 그러나, 만일 어느 층이 템플릿 구조물로부터 우선 분리되고, 그런 후 (노출된 표면이 상기 성장된 대로의 극성의 반대 극성을 제공하도록) 상기 성장된 대로의 방향의 반대 방향으로 지지 기판에 부착된다면, 바람직한 극성은 -c(N-면)이다. 다른 응용들에 있어서, 상기 -c 극성이 바람직할 수 있다.
III 질화물들의 두 극성들 사이에서 선택할 수 있는 능력은 층 전달 공정에 대하여 III 질화물들의 층들을 제거하는 능력과 관련하여 매우 중요하다. -c 극성의 (N-면) GaN 막을 선택할 수 있는 능력은, +c(Ga-면)(III 질화물 소자들에 바람직한 극성)를 이루기 위하여 도너 웨이퍼에 오직 한 번 전달할 것이 요구되므로 전달 공정을 단순화한다. 대조적으로, 만일 최초의 III 질화물층이 +c 극성(Ga-면)으로 성장된다면, 나중에 비천연(non-native) 기판으로부터 차례로 제거될 수 있게 두꺼운 에피택시 층이 요구될 것이다. 두꺼운 +c(Ga-면)는 긴 성장 시간과 웨이퍼의 쓰루풋이 나쁘기 때문에 더 비쌀 것이다. 또한, 자립층(free standing layer)의 배면은 기판/III 질화물 계면에 근접하는 데 기인하여 더 많은 결함들을 가질 것이다.
예를 들면 기저 기판(3) 위의 NL(5)에 이르는 수많은 NL 처리들과 그들의 효과들은 설명되었고 당 기술 분야에 알려져 있으며, 본 발명에서 유용하게 이용될 수 있다. Sumiya 등, 2004, Review of polarity determination and control of GaN, MRS Internet J. Nitride Semicond. Res. 9, 1; Gibart, 2004, Metal organic vapor phase epitaxy of GaN and lateral overgrowth, Rep. Prog. Phys. 67, 1; Dwikusuma 등, 2003, X-ray photoelectron spectroscopic study of sapphire nitridation for GaN growth by hydride vapor phase epitaxy: Nitridation mechanism, J of Appl. Phys. 94, 5656; Narayanan 등, 2002, Gallium nitride epitaxy on (0001) sapphire, Phil. Mga. A 82, 885, Stutzmann 등, 2001, Playing with Polarity, phys. stat. sol. (b) 228, 505; Oh 등, 2006, Optical properties of GaN and GaMnN nanowires grown on sapphire substrate, 및 Kikuchi 등, 2004, InGaN/GaN Multiple Quantum Disk Nanocolumn Light-Emitting Diodes Grown on (111) Si Substrate 참조. 특정 선택된 처리들을 여기서 설명한다.
NL 처리들은 대개는 얇은 이종(heterogeneous) 물질의 층들 또는 버퍼층으로 알려진 물질들을 하나 또는 그 이상 증착/성장시키는 것을 포함할 수 있다. GaN을 성장시키기에 유용한 버퍼층들은 GaN의 성장온도보다 낮은 온도(예를 들면, 대략 500 - 700 ℃)에서 성장된 10Å-10μm 두께의 AlN 또는 GaN 층들을 포함한다. NL 처리들은 기저 기판(3)의 표면의 화학적 처리, 또는 열처리 등을 포함할 수도 있는데, 일반적으로 기판(3)의 최상측 부분을 구조적으로 또는 화학적으로 변화시킨다. 화학적 개질은 산화물계 기판들(예를 들면, 사파이어 또는 스피넬)을 NH3에 간단히 노출시킴으로써 질화물화하는 것, Si-계 기판들(예를 들면, SiC 또는 SiO2)을 실리콘-함유 기체에 간단히 노출시킴으로써 Si 분율을 증가시키는 것 등을 포함한다. 열처리는 대략 1000 - 1200 ℃까지의 더 높은 온도에 노출시킴으로써 간단하게 어닐링하는 것을 포함한다. 이들 처리들은 개별적으로 또는 조합하여 적용될 수 있다.
또한, 특정 NL 처리의 구체적인 효과들은 사용된 에피택시 공정과 그 공정 동안의 정확한 조건들에 의존할 수 있음이 알려져 있으며, NL 처리들은 그에 따라 선택되어야 한다. 기상 에피택시(VPE: vapor phase epitaxy) 공정들이 바람직하며, MBE (molecular beam epitaxy), 또는 HVPE (halide/hydride vapor phase epitaxy), 또는 MOCVD (metal-organic chemical vapor deposition)이 포함된다.
GaN의 경우에 있어서 더욱 구체적으로, 다음 NL 처리들은 응집 사이트들과 핵들의 구성 및 공간 밀도에 영향을 미치는 것으로 알려져 있다. 또한, 극성을 조절하는 많은 처리들이 응집 배열(configuration)에 영향을 미치며 그 반대도 마찬가지임이 알려져 있다. GaN에 대하여 활성인 Ga 또는 N 표면인 것처럼 보이는 물질들은 응집 밀도, 배열, 및 모드(mode)에 영향을 미칠 수 있다. 예를 들면, 사파이어 기판의 최상측 표면층에 존재하고 GaN에 대하여 "계면활성제"로서 작용하는 것으로 믿어지는 실리콘은 후속적인 GaN 응집 사이트들 또는 핵들의 밀도를 감소시킬 수 있다. 유사하게, 실리콘 카바이드 또는 실리콘 산화물의 박막은 후속되는 GaN 응집 사이트들 또는 핵들의 밀도를 유사하게 감소시킬 수 있다. GaN은 이들 물질들을 쉽게 "적시지(wet)" 않는 것으로 믿어진다. 또한, 상호 친화성 때문에 AlN의 (또는 GaN의) 박막은, 특히 더 낮은 온도(예를 들면, 500-700 ℃)에서 성장되었다면, 용이하게 연속적인 층으로 합체되는 밀집된 응집 사이트들 및 핵들을 촉진한다. 그러나, 얇은 (예를 들면, 10 nm 미만) GaN 버퍼층을 더 높은 온도(예를 들면, 1000-1100 ℃)에서, 특히 수소의 존재 하에서, 어닐링하면 후속적인 응집이 분리되고 이산된 응집 사이트들 및 핵들로 이어질 수 있다. 또한, 예를 들면, Ga 전구체가 존재하기 전에 NH3가 존재하는 것과 같은 에피택시 증착의 시작에서의 경과 조건들은 기판 표면을 변화시켜 후속되는 GaN 응집 및 성장에 영향을 미칠 수 있다.
다음의 NL 처리들은 극성에 영향을 미치는 것으로 알려져 있다. MBE 공정에서, 더 얇은 GaN 또는 AlN 버퍼층들 및/또는 어닐링된 GaN 또는 AlN 버퍼층들은 -c 방향을 증진시키는 반면, 더 두꺼운 GaN 버퍼층들과 더 고온의 AlN 버퍼층들은 +c 방향을 증진시키는 것이 밝혀졌다. HVPE 공정에서, 표면 질화물화와 더 얇은 저온 GaN 버퍼층은 -c 방향을 증진시키는 반면, 갈륨 클로라이드에의 노출, 더 두꺼운 저온 GaN 버퍼층, 또는 AlN 층들은 +c 방향을 증진시키는 것이 밝혀졌다. MOCVD 공정에서, 더 얇은 GaN 또는 AlN 버퍼층들, 특히 더 짧은 시간 동안 어닐링된 경우, 또는 표면 질화물화는 -c 방향을 증진시키는 반면, 더 두꺼운 GaN 또는 AlN 층들 또는 표면 수소 세정은 +c 방향을 증진시키는 것이 밝혀졌다.
마지막으로, GaN 층의 극성은 당 기술 분야에서 알려진 방법들에 의하여 결정될 수 있다. 예를 들면, 식각 속도의 차이에 의하여, 예를 들면 +c 극성면들(Ga 면들)은 상대적으로 예를 들면, KOH/H2O 용액에서의 식각에 대한 내성을 갖는 반면, -c 극성면들(N 면들)은 쉽게 식각되는 것에 의하여 결정될 수 있다. 비파괴적으로, 극성은 CAICISS (coaxial impact collision ion scattering spectroscopy)에 의하여 결정될 수 있다. 극성은 CAICISS에 의하여 또는 예를 들면, x-선 광전자 현미경법, 표면 재구성(surface reconstruction) 및 화학적 안정성과 같이 당 기술 분야에 알려진 다른 방법들에 의하여 결정될 수 있다.
요약하면, 사파이어 위에 GaN을 성장시키기 위하여, NL 처리가 더 두꺼운 AlN(또는 GaN 또는 일반적으로 금속 질화물) 표면층에 이르는 것이 +c 극성에 대하여 바람직하다. -c 극성에 대하여, 예를 들면, 상용의 "에피-레디(epi-ready)" 사파이어 기판에서와 같이 사파이어 표면이 산소(O)로 종결되는 것이 바람직하다. 특히, 사파이어 위에 +c 극성의 GaN을 성장시키기 위하여, 유리한 NL 처리는 별도의 더 두꺼운 이종 AlN(또는 GaN) 버퍼층을 저온에서 성장시키고, 그런 후 더 높은 온도에서 어닐링하는 것이다. 그리고, 사파이어 위에 -c 극성의 GaN을 성장시키기 위하여, 유리한 NL 처리는 이종 AlN 층의 형성 없이, 예를 들면, 고온에서 NH3에 간단하게 노출시키는 것에 의하는 것과 같이 표면 질화하는 것을 포함한다.
위에서 설명한 바와 같이 선택된 바람직한 NL을 갖는 기저 기판을, 상용으로 입수하거나 제 1 공정 단계에서 처리되어 얻은 다음, 본 발명의 방법들은 상기 기저 기판 위에 GaN 아일랜드들을 성장시킨다. 우선, NL의 관점에서 만일 필요하다면, GaN(또는 다른 III 질화물)이 위에서 설명한 공간 밀도와 배열을 갖는 핵들에서 초기에 성장하도록 응집 조건들이 선택된다. 일반적으로, 핵들의 밀도와 배열은 후속되는 ELO가 의도된 GaN 층들(낮은 결함 또는 전위 밀도 및/또는 선택된 극성)을 생성하도록 하는 것이다. 예를 들면, 도 4a는 0.1 - 100 μm 사이의 (더욱 바람직하게는 0.2 - 3 μm 사이의) 평균으로 결정되어 이격되는 응집 사이트들(1, 1', 및 1'')을 도시하지만, 그렇지 않고 무작위적으로 배열될 수도 있다.
평균적으로, 성장 조건들은 전체적으로 아일랜드들이 서로 분리된 채 남으면서 NL의 핵들로부터 비롯되는 III 질화물 아일랜드들의 성장에 유리하도록 선택된다. 도 4b는 기판(3) 위의 NL(5) 위의 초기-성장된 GaN에 의하여 추정되는 바람직한 구조들을 도시한다(그러나 여기에 한정되는 것은 아니다). 실시예 1은 도 4b에 대응되는 실제 예를 제공한다. 초기 아일랜드들은 상부 표면(11)이 편평한 사다리꼴형 구조(7)를 갖는다. 도시된 구현예에서, 상기 아일랜드들은 수평 치수가 그들의 수직 치수의 대략 1-2배인 구조물로 성장하였다. 다른 구현예들에서, 아일랜드들이 수직 성분을 더 갖는 기둥처럼 대체로 보이도록 상대적으로 더 수직인 성장이 있을 수 있다. 수직/수평의 종횡비는, 예를 들면, 대략 2, 또는 대략 4보다 클 수 있다. 본 발명은 수직/수평 종횡비가 1 미만이 되도록 측방향의 성장이 더욱 두드러진 구현예들도 포함하지만, 평균적으로, 여전히 분리된 아일랜드 성장을 가져온다.
성장 조건들, 특히, 성장의 지속 시간은 상기 기둥들/아일랜드들의 상부 부분들이 점진적으로 더 적은 결함들 또는 전위들을 갖도록 더 선택된다. 성장하는 아일랜드들/기둥들은 통상 수많은 결함들 또는 전위들(13), 특히, NL과 GaN 사이의 계면(9)에서 비롯되어 성장하는 GaN 내부로 전파되는 침투 전위들(TD: threading dislocation)을 갖는다. 그러나, 수직 및 측방향 성장 속도들의 적절한 조합 또는 비율은 TD들이 수직 방향으로부터 멀리, 성장하는 기둥들의 측방향 면들을 향하여 측방향으로 구부러지는 경향이 있도록 조장하고, 그리고 일단 그들이 측방향 면에 도달하면 종결된다는 것이 당 기술 분야에 알려져 있다. 예를 들면, Datta 등, phys. Stats. Sol (c) 3, No.6 1750-1753 (2006) 참조. 현저하게도, 기둥들/아일랜드들이 성장함에 따라, 기둥/아일랜드들의 상부 부분들은 점진적으로 더 적은 TD들을 갖도록, NL 계면(9)에서 비롯되는 TD들이 점점 더 적게 남는 것이 명백하다.
성장은 상기 상부 부분들이 선택된 밀도의 결함들 또는 전위들을 갖고 격자 변형의 감소를 가질 때까지 계속된다. 만일 성장 지속 시간이 너무 짧으면, 전위들의 많은 수가 측방향으로 구부러지는 과정에 있게 될 것이며 아직 종결되지 않았을 것이고, 아일랜드들의 상부에서 결함이 충분히 없어지지 않게 될 것이다. 한편, 아일랜드들이 합쳐지는 경향이 있고 더 이상 분리되거나 격리되지 않을 정도로 성장이 길어져서는 안된다. 통상, 수직 높이에 대한 성장은 대략 60 nm - 1.5 μm가 적합하다. 기둥들/아일랜드들의 상부 부분들에서의 결함들과 전위들의 밀도는, 후속하여 상기 기둥들 위에 성장된 GaN(또는 다른 III 질화물) 층이 적절하게 낮은 밀도의 결함 및 전위들을 갖고, 그 결과로서 결정 변형의 감소를 갖도록 바람직하게 선택된다. 바람직한 구현예에서, 상기 아일랜드/기둥들은 그들의 상부 부분들이 낮은 밀도의, 예를 들면 평균적으로 분리되고 격리된 채로 남으면서 대략 108 /cm2 이하의 결함들 및 전위들을 가질 때까지 성장된다.
도 4b에 개략적으로 도시된 구현예에서, 왼쪽의 아일랜드는 전위들(13)이 측방향으로 구부러지고 측방향 면에서 종결되도록 하는 바람직한 조건들 하에서 성장되었다. 따라서, 상기 왼쪽 아일랜드의 상부 부분(15)은 결함들과 전위들이 상대적으로 없게 되었고 선택된 밀도의 결함들과 전위들을 갖는다. 또한, 상기 왼쪽 아일랜드(15)는 아일랜드들의 하부 부분에서의 결함의 생성은 기판과 그 위에 성장된 질화물 재료 사이의 격자 부정합에 기인하여 도입되는 변형을 완화하였을 것이기 때문에 감소된 변형을 갖는다.
일부 구현예들에 있어서, 도 4b의 왼쪽 아일랜드에서 도시된 바와 같이 결함들과 전위들이 구부러지고 종결되도록 측방향 및 수직 성장 속도의 적절한 조합을 증진시키는 단일 세트의 초기 성장 조건들이 있다. 다른 구현예들에 있어서, 수직 성장에 유리한 하나 이상과 측방향 성장에 유리한 하나 이상의 상이한 조건들은 성장 속도들의 적절한 조합을 이루기 위하여 교체될 수 있다. 그러한 성장 조건들의 변경은 구현예 (95)에서 유리하다.
수직 성장 또는 측방향 성장에 유리한 조건들은 통상의 VPE 공정들, 예를 들면, MBE, MOCVD, 또는 HVPE에 대하여 당 기술 분야에 알려지고 설명된다. 미합중국 특허 제6,325,850호 참조. 또한, phys. Stats. Sol (c) 3, No.6 1750-1753 (2006)도 참조. 일반적으로 수직 성장에 대한 측방향 성장의 상대적인 비율은 성장 온도, 공정 가스에서의 V/III 전구체 비율, 캐리어 가스의 조성(H2, 또는 N2, 또는 이들의 조합), 및 반응기 압력에 의하여 영향을 받는 것으로 알려져 있다. 예를 들면, 측방향 성장은 높은 성장 온도에 의하여, 또는 증가된 V/III 비율에 의하여, 또는 더 큰 N2/H2 비율에 의하여, 더 낮은 압력(약 1 기압 또는 그 미만)에 의하여, 또는 이들의 조합에 의하여 증진된다. 수직 성장은 그 반대의 조건들에 의하여 증진된다. 특정 구현예들에 있어서, 결과로서 얻어지는 GaN 아일랜드들의 극성과 전위 구조의 관점에서, 성장 조건들과 NL 처리의 세부 사항들을 선택하는 것이 유리할 수 있다. 이를 위하여, 최초 GaN 아일랜드들의 전위 밀도들과 다른 결정 성질들은 예를 들면, 광 현미경법(light microscopy), 투과 및/또는 주사 전자 현미경법, 그리고 전자 및/또는 X-선 회절과 같이 당 기술 분야에 알려진 수단들에 의하여 측정될 수 있다.
요약하면, 도 4a 및 도 4b에 개략적으로 도시된 본 구현예의 초기 단계들은, 첫째, 오직 제한된 또는 최소의 측방향 병합만이 초기 성장 동안 일어나도록 하는 밀도 또는 평균 간격을 갖는 사이트들에서 응집을 촉진하는 바람직한 응집 특성을 지니는 바람직한 표면층을 포함하게 기저 기판을 처리 또는 준비한다(또는 이미 처리된 기판이 제공된다). 둘째, GaN(또는 다른 III 질화물) 수직 성장 속도 및 측방향 성장 속도의 조합에 유리한 조건 하에서, 아일랜드들이 병합하지 않지만 평균적으로 서로 이격된 채 남고, 또한 상대적으로 결함 또는 전위들이 없는 최상측 부분들을 갖도록 하는 성장 시간 동안 성장된다. 상기 최상측 부분들은 후속되는 ELO(특히, 상기 파셋화된 면들로부터의 측방향 성장)를 촉진하는 방식으로 파셋화된(faceted) 것이 바람직하다. 단일한 성장 조건 또는 여러 성장 조건들이 이용될 수 있다.
낮은 결함 밀도, 감소된 수준의 변형 및 선택된 극성(만일 구현예에서 희망된다면)을 갖는 상부 부분을 갖는 GaN(또는 다른 III 질화물) 아일랜드들/기둥들을 성장시킨 후, 본 구현예의 후속 단계들은 아일랜드에 의하여 덮이지 않은 상기 기판의 노출된 부분들을 마스킹 물질로 덮는다. 상기 마스크는, 상대적으로 더 큰 수의 종결하는 결함들 및 전위들을 갖는 측방향 면들을 갖는 상기 아일랜드들의 하부 부분들의 대부분 또는 전부를 덮기에 충분하지만, 면들이 상대적으로 더 작은 수의 종결하는 결함들 및 전위들만을 갖는 상기 아일랜드들의 상부 부분들은 덮지 않는 두께(또는 깊이)를 갖는다. 또한, 상기 마스크를 통하여 드러나는 아일랜드들/기둥들의 상부 부분들은 상기 아일랜드들/기둥들의 나타나는 상부 부분들 위에서 시작하여 상기 마스크를 가로질러 연장되는, 후속되는 ELO 성장을 촉진하기에 충분한 경사진 면들(facets)을 바람직하게 갖는다. 바람직한 마스킹 물질들은 그 위에서 GaN이 쉽게 응집되지 않는 것들이다. 그러한 물질들은 실리콘 산화물, 실리콘 질화물, 이들의 조합, 예를 들면, 실리콘 산질화물, 및 다른 내화성의(refractory) 실리콘-함유 물질들을 포함한다. 실리콘 질화물들은 GaN에 비하여 CMP에 의하여 더욱 용이하게 제거되기 때문에 특히 바람직하다.
도 4d는 상이한 영역들에서 상이한 두께들을 갖는 예시적인 마스크를 도시한다. 영역 (21)에서, 상기 마스크는 바람직한 두께 범위 내의 두께를 갖는다. 왜냐하면, 상기 마스크가 상대적으로 더 적은 종결되는 전위들 및 결함들과 감소된 변형을 갖는 상기 아일랜드의(또는 기둥의) 면들의 상부 부분들을 노출되거나 나타나게 남겨두는 반면, 상대적으로 더 많은 종결되는 전위들 및 결함들을 갖는 상기 아일랜드의 측방향 면들의 부분들, 예를 들면, 하부 부분들을 덮기 때문이다. 상기 마스크는 상대적으로 더 적은 변형 및 더 적은 전위들 및 결함들과 감소된 수준의 변형을 갖는 상기 아일랜드 몸체들의 상부 부분들은 노출된 채 남겨두는 반면, 상대적으로 더 큰 변형과 더 많은 내부 결함들을 갖는 상기 아일랜드 몸체들의 하부 부분들을 덮는다. 예를 들면, 측방향 아일랜드/기둥 면의 비교적 결함이 없는 부분(22)이 노출된 채 남는다. 상기 마스크는, 일부는 더 수직이고 일부는 더 수평인 다양한 방향들의 면들을 갖는 상기 기둥 면들의 나타나는 상부 부분들을 노출된 채 남겨두며, 이는 또한 바람직하다. 일반적으로, 상기 마스크의 높이에 대한 바람직한 두께 범위는 상기 아일랜드들의 높이의 대략 60-80%이다.
한편, 영역 (23)과 영역 (25)에서, 상기 마스크의 두께는 적절하거나 바람직하지 않다. 영역 (23)에서의 마스크는 너무 두껍다. 그것은 상기 아일랜드의 상부의 작은 일부만을 나타낸 채 남겨 두거나 노출시키고 있다. 또한, 상부 부분의 수직-방향의 면들이 전혀 노출되거나 나타나지 않고 있다; 경사진 면들(facets)의 부분들도 덮여 있다. 이러한 마스크 깊이는 후속되는 GaN의 상기 아일랜드들/기둥들의 작게 드러난 상부 부분 위에서부터의 측방향 과성장을 방해할 수 있다. 영역 (25)에서의 마스크는 너무 얇다. 그것은 현재 상대적으로 더 많은 결함들과 전위들(13)을 갖는 상기 기둥 면들의 하부 부분들을 노출된 채 남겨둔다. 그 결과 이들 노출된 하부 부분들로부터 측방향으로 성장하는 GaN은 상대적으로 더 큰 밀도의 결함들과 전위들을 물려받을 수 있다.
다마센-유사 구현예들, 예를 들면, 구현예 (99)에서, 마스크들은 상기 마스크가 바람직한 두께 범위에 도달하면 성장이 중단될 수 있도록 실시간 모니터링 제어 하에서 CVD 공정에 의하여 성장된다. 예를 들면, 성장을 진행하는 동안, 상기 기판은 표면 지형, 예를 들면, 표면 불규칙도의 크기를 감지할 수 있는 방사선(radiation) 유형에 의하여 스캔될 수 있고, 두꺼워지고 있는 마스크 위로 나타난 채로 남아 있는 GaN 기둥들의 높이에 관하여 피드백을 제공한다. 그러한 방사선은 가시 광선, 적외선, 또는 자외선, 또는 (SEM에서와 같이) 입자들일 수 있다.
바람직한 다마센-유사 마스킹 방법들은, 첫째, 상기 아일랜드들/사다리꼴들을 완전히 덮도록 마스킹 물질을 증착하고, 그런 다음 상기 아일랜드들/사다리꼴들의 최상측 부분들이 상기 마스크를 통하여 드러나도록 마스킹 물질을 충분히 제거한다. 따라서, 마스킹 물질은 도 4c에 도시한 것처럼 아일랜드들(또는 기둥들)을 완전히 덮도록, 예를 들면, CVD 공정에 의하여 마스킹 물질이 우선 증착/성장된다. 여기서, (기판(3) 위의 NL(5) 위의) 내륙/기둥(7)은 마스킹 물질(17)에 의하여 완전히 덮여졌다. 둘째, 상기 마스킹 물질의 상부 부분은 최종 마스크 두께가 후속되는 에피택시 측방향 과성장을 촉진하는 바람직한 범위 내에 있도록, 예를 들면, 화학적-기계적 연마 (CMP: chemical-mechanical polishing) 기술에 의하여 제거되거나 분리된다. 도 4d는 마스킹 물질(17)을 부분적으로 제거한 후의 기판(3)을 도시한다. 상기 마스크층이 바람직한 범위 내의 두께를 갖도록 바람직한 양의 마스킹 물질이 영역 (21)에서 제거되었다. 그러나, 영역 (25)와 영역 (23)에서, 상기 마스크층이 각각 너무 얇거나 또는 너무 두꺼운 두께를 갖도록 각각 너무 많거나 또는 너무 적게 마스크 물질이 제거되었다.
마스킹 물질과 함께 제거되는 GaN이 전혀 없거나 또는 거의 없어야 하기 때문에, 바람직한 마스킹 물질은 GaN의 제거에 비하여 더욱 빠른 제거를 촉진하는 성질들도 갖는다. 예를 들면, 마스킹 물질이 CMP에 의하여 제거될 것인 경우에, 그것은 (비교적 단단하고 CMP에 의한 제거에 내성을 지니는 것으로 알려져 있는) GaN보다 더 쉽게 마모/식각되어야 한다.
더욱 구체적으로, CVD 공정에 의하여, 예를 들면, 당 기술 분야에 알려진 조건 하에서 기상의 SiH4와 NH3로부터 실리콘 질화물이 상기 아일랜드들/기둥들을 완전히 덮도록 성장될 수 있다. 그런 다음, 적절하게 선택된, 예를 들면, 선택된 연마재와 슬러리 화학 작용을 갖는 슬러리와 예를 들면, 적용 압력 및 속도와 같은 적절한 연마 파라미터들을 이용한 CMP에 의하여 충분한 마스킹 물질이 제거된다. 간단하게, 실리콘 질화물이, 비교적 영향을 받지 않고 남는 상기 GaN 기둥들의 상부에 대하여 아래로의 기계적인 작용에 의하여 주로 제거되도록 슬러리 연마재들, 연마 압력들 등이 선택된다. 슬러리 화학작용, pH 등은 잔존하는 마스킹 물질을 통하여 GaN 기둥들의 최상측 부분들이 드러나도록 GaN 기둥들 사이의 실리콘 질화물의 부식, 용해, 및 디슁 아웃(dishing out)을 촉진하기 위하여 선택된다. 선택적으로, 바람직한 두께 범위에 도달한 다음에 CMP가 중단될 수 있도록 마스킹 물질의 분리가 실시간으로 모니터링될 수 있다. 또한, CMP에 이어서 잔류하는 슬러리를 제거하기 위하여 세정 처리가 이어질 수 있다.
이상적인 경우에 있어서, 상기 CMP 공정은 GaN의 표면을 거칠게 하는 것이 전혀 없거나 또는 거의 없어야 한다. 그러나, 만일 CMP 공정의 연마 작용이 GaN 표면의 마모를 가져오면, 상기 층은 CMP 후 평탄화 공정(smoothing process)을 필요로 할 것이다. III 질화물들의 경우에 있어서, 거칠어진 표면은 당 기술 분야에 알려진 물질 전달 재성장 방법들에 의하여 평탄화될 수 있다. 바람직한 구현예에서, NH3 + H2의 환경에서 물질 전달 재성장이 촉진되는 온도로 샘플이 가열된다. 물질 전달 재성장이 일어나는 동안, 물질 내의 고에너지 피크들이 물질의 골 속으로 재분포되어 평탄화 작용을 가져오게 되고, 표면은 후속의 ELO에 대하여 더욱 적합하게 된다. 예를 들면, Japanese Journal of Applied Physics Part 1 40 565 (2001) 및 Applied Surface Sciences 159-160 421 (2000) 참조.
또한, 대부분 분리된 GaN 아일랜드들은 균일화된 기둥 높이를 생성하기 위하여 보충적인 평탄화를 요구할 수 있다. 상기 기둥 높이의 균일성은 후속 공정이마스킹 물질의 제거와 일단 상기 III 질화물 재료가 드러나면 마스크 제거를 중단시키는 능력을 요구한다는 점을 고려할 때 중요하다. 균일하지 않은 기둥의 높이는 비효율적인 마스크 제거와 템플릿 구조물로서 이상적이지 않은 표면을 가져올 수 있다. III 질화물에 있어서, 균일하지 않은 표면은 위의 단락에서 설명한 물질 전달 재성장 방법들에 의하여 평탄화될 수 있다.
다음으로, GaN(또는 다른 III 질화물)은 상기 아일랜드들/기둥들의 드러난 상부 부분들로부터 시작하는 ELO에 유리한 조건 하에서 성장되고, 그런 후 선택된 두께의 연속층이 형성될 때까지 상기 마스킹 물질 위로 측방향으로 성장된다. ELO 조건 하에서, 대부분의 GaN 응집은 GaN 아일랜드들의 드러난 부분들 위에서 일어나고, 아일랜드들/기둥들 사이의 마스킹 층 위에서는 전혀 또는 거의 응집이 일어나지 않는다(그리고 당연히 지지 기판의 마스킹된 NL 위에서는 있어나지 않는다). 그에 의하여 성장된 GaN은 그 위에서 GaN이 응집되는 물질의 성질들을 물려받는 것이 기대될 수 있기 때문에, 얻어진 GaN 층은 아일랜드들의 드러난 부분과 같이 상대적으로 적은 결함들 또는 전위들을 가질 것이 기대될 수 있다. 또한, 만일 상기 아일랜드들/기둥들이 선택된 극성을 갖도록 성장되었다면, 얻어지는 GaN 층은 상기 아일랜드들의 상부에 의하여 제공된 극성을 물려받을 것이 기대될 수 있다. 결과적으로, 얻어진 GaN 층은 상대적으로 적은 결함들 또는 전위들, 감소된 결정 변형 및 만일 원한다면 선택된 극성을 갖는다.
도 4e는 바람직한 템플릿 구조물 위에서 GaN의 추가적인 ELO의 초기 단계를 도시한다. 만일, 얻어지는 GaN 층이 대략 1-5 μm 미만의 두께를 갖는다면, MOCVD가 바람직한 VPE 공정이다(그의 낮은 성장 속도가 더 나은 박막 제어를 가능하게 한다). 만일 얻어지는 GaN 층이 대략 5-10 μm 보다 큰 두께를 갖는다면, HVPE가 바람직한 VPE 공정이다(그의 높은 성장 속도가 성장 시간을 감소시킨다).
초기 성장 조건들은 측방향 성장(27)(즉, 템플릿 구조물에 평행한 성장)의 정도가 수직 성장(즉, 템플릿 구조물에 수직인 성장)에 비하여 유리하도록 선택된다. GaN 성장은 그에 의하여 대부분 기둥들/아일랜드들(7)의 드러난 상부 부분들의 면들(27) 위에서 대부분 시작하여 연속층으로 융합될 때까지 상기 마스킹 물질 위로 측방향 성장한다. 상기 GaN 아일랜드들/기둥들의 바람직한 공간적 배열, 공간 밀도, 및 드러난 상부 부분들의 구조는 그러한 ELO 공정을 촉진하도록 하는 것이 바람직하다. 예를 들면, 공간 밀도는 결정 도메인 경계(crystal domain boundary)가 전혀 없거나 거의 없이 대략 5-30분 내에 상기 측방향 성장하는 GaN이 연속층으로 융합되도록 하는 것이어야 한다. 드러난 상부 부분들은 기둥들 사이의 최대 거리가 과도하지 않도록 무작위적으로 배열되는 것이 바람직하다. 만일 이러한 기둥들 사이의 거리가 너무 크면(밀도가 너무 낮으면), 과도한 시간이 융합에 필요하고 (또는 아마도 심지어는 완전하지 않거나) 연속층이 과도한 수의 결정 도메인 경계들을 가질 수 있다. 융합된 후에, 성장 조건들은 GaN 층들의 수직 성장과 후막화에 유리하도록 선택되고, 에피택시 성장은 얻어지는 GaN 층이 선택된 두께에 도달할 때까지 계속될 수 있다.
도 4f(왼쪽 부분)는 대략 1 μm 미만의, 또는 대략 100 μm까지의, 또는 대략 500 μm까지의, 또는 대략 1000 μm까지의 두께를 가질 수 있는 얻어진 GaN 층(41)을 나타낸다. 상기 GaN 아일랜드들 내부로 전파된 대부분의 결함들 또는 전위들(13)은 마스크에 의하여 숨겨지고, 또한 (지지 기판(3) 위의 NL(5)로부터) 상기 얻어진 GaN 층 내에 더 전파될 수 없기 때문에 상기 얻어진 GaN 층은 상대적으로 적은 결함들 또는 전위들을 갖는다. 마스킹 물질(17) 위에서 응집이 전혀 또는 거의 일어나지 않기 때문에, 추가적인 전위는 발생되지 않는다.
얻어진 층(41)은 이제 전자 부품들, 광학 부품들, 또는 광-전자 부품들의 제조를 위하여, 또는 추가적인 에피택시 성장을 위한 기판으로서의 용도에 이용할 수 있다. 구현예 (91)에서, 층(41)은 자신이 그 위에 성장된 템플릿 구조물에 부착된 채로 그대로(as-is) 이용될 수 있다. 이 경우에 있어서, 층(41)은 선택된 극성에 따라 배향된다. 구현예 (93)에서, 층(41)의 상부 부분(43)은, 층(45)이 상기 템플릿 구조물에 부착되어 남겨진 채, 이용을 위하여 분리될 수 있다. 분리된 층(43)은 성장된 대로의(as-grown) 방향으로 사용될 수도 있고, 또는 성장된 대로의 방향에 반대인 방향으로 사용될 수도 있다. 성장된 대로의(as-grown) 방향으로 사용될 때, 상기 템플릿 구조물의 상부 표면은 상기 층이 최초에 선택한 극성을 유지하도록, 사용될 때의 상기 층의 상부 표면(49)을 유지한다. 상기 성장된 대로의 방향에 반대인 방향으로 사용될 때, 취성 영역(47)에 인접하는 매립 표면은 사용될 때의 상기 층의 상부 표면(51)이 된다. 이 경우에 있어서, 상기 사용될 때의 극성이 최초로 선택된 극성과는 반대이다.
도 4f는 층(43)의 사용을 위한 옵션들을 도시한다. 사용 기술(49a)에 따르면, 상부 부분(43)은 성장된 대로의 상부 표면이 사용될 때의(as-used) 상부 표면(49)으로 남도록 바로 사용된다. 상기 사용될 때의 방향이 성장된 대로의 방향과 동일하므로 상기 층은 최초에 선택된 성장된 대로의 극성으로 사용된다. 선택적으로 옵션 (49b)에서, 사용될 때의 극성이 성장된 대로의 극성과 반대가 되도록 층(43)은 사용되기 전에 뒤집어질 수 있다. 또한, 사용되기 전에 상기 층이 뒤집어지든 그렇지 않든, 복합 구조를 형성하기 위하여 지지 기판(53)에 본딩될 수도 있다. 이 경우에 있어서, 만일 지지 기판(53)이 절연 표면층을 포함한다면, 얻어지는 복합체는 "절연체 상의 GaN(GaN on insulator)"(GaNOI라고도 지칭됨)을 포함한다(또는 절연체 상의 다른 III 질화물). 예를 들면, 지지 기판(53)은 얇은 산화물층 표면을 갖는 Si 웨이퍼를 포함할 수 있다. 또한, 상기 절연체는 지지체 또는 지지체의 표면층에 결합되기 전에 GaN 물질 위에 제공될 수 있다.
잔여층(45)을 갖는 템플릿 구조물은 그 자체가 부품 제조를 위해 이용될 수 있으며, 또는 GaN의 추가적인 에피택시 성장을 위한 고품질 템플릿으로서 이용될 수도 있다. 후자의 경우에 있어서, 새롭게 성장된 층은 분리되어 이용될 수 있고, 지지 구조는 추가적인 층들을 성장시키기 위한 템플릿으로서 이용된다.
바람직한 층 전달 기술은 예를 들면, H, H2, 또는 He의 이온들과 같은 이온들을 주입함으로써 취성 영역(47)을 (표면(49)으로부터) 선택된 깊이에 형성하는 것에 의하여 시작된다. 취성 영역(47)은 층(41)을 기판(3)에 부착된 채 남을 하부층(45)과 템플릿 구조물로부터 전달될 상부층(43)으로 분할한다. 층(43)은 에너지, 예를 들면, 상승된 온도 또는 기계적 응력을 가함으로써 하부층(45)으로부터 자유로워질 수 있다. 이 기술은 SmartCut??이라는 상품명을 갖고 있다.
템플릿 구조물들을 제조하기 위한 구현예 (99)를 도 5a 내지 도 5d와 연관지어 이하에서 설명한다. 본 구현예에서, III 질화물 아일랜드 구조물은 앞서 약술한 (즉, 도 4b에 보인 바와 같이) 동일한 방법들을 이용하여 형성되고, 따라서 방법들을 여기서는 반복하지 않는다. 그러나, (도 5a에서 보는 바와 같은) 본 구현예의 방법들에서의 마스킹 물질(17)은 상기 III 질화물 아일랜드 구조들을 부분적으로만 덮는다. 앞선 구현예의 방법들과의 차이점의 비교는 도 5a와 도 4c를 비교하면 명백해진다.
간단하게, 따라서 구현예 (99)의 방법들은 상기 마스킹 물질이 III 질화물 아일랜드 구조물을 (완전히가 아닌) 부분적으로 덮도록 증착된다는 점에서 구현예 (101)과 관련하여 앞서 설명된 구현예와 다르다. 마스크의 부분적인 피복의 결과로서, ELO 성장에 앞서 과잉의 마스킹 물질을 제거하기 위한 CMP 단계가 불필요하다.
보다 구체적으로, 마스킹 물질(17)은 기저 기판(3)의 대부분 뿐만 아니라 아일랜드 유사 구조물의 측방향 면들(7)의 대부분을 덮는다(도 5a). 그러나, 아일랜드 유사 구조물(11)의 상부 표면들은 대부분 마스킹 물질 없이 남는다. 상기 아일랜드 유사 구조물의 상부 표면 위에 소량의 마스킹 물질이 존재할 수는 있지만, 그러나 대개 상부 표면들(11)의 대부분은 그러한 마스킹 물질이 없음을 주의하여야 한다. 질화물 아일랜드 유사 구조물의 상부 표면과 비교할 때 불균등한 양의 마스킹 물질이 기저 기판과 측방향 면들을 피복하고 있음을 실험적인 증거가 증명한다.
앞선 구현예들에서와 같이, 바람직한 마스킹 물질은 III 질화물 재료의 응집을 실질적으로 방지할 수 있는 물질을 포함하고, 바람직하게는 실리콘 질화물, 실리콘 산화물 또는 이들의 혼합물을 바람직하게 포함한다. 상기 마스킹 물질은 앞서 설명한 방법들과 화학적 원리들을 이용하여 인-시투(in-situ)로 또는 엑스-시투(ex-situ)로 증착될 수 있고, 측방향 면들(7)과 기저 기판(3)의 대부분이 마스킹되지만 상부 표면들(11)은 실질적으로 노출되도록 하는 두께로 증착된다. 바람직한 구현예들에서, 상기 마스킹 물질은 대략 100 Å 미만의, 또는 대략 50 Å 미만의, 또는 대략 20 Å 미만의 두께로 (또는 이들 값들 사이의 값으로) 증착된다.
상기 기저 기판과 상기 III 질화물 아일랜드 유사 구조물들의 측방향 면들의 뿐들을 마스킹하는 단계에 이어서, 도 5a의 템플릿 구조물이 후속되는 ELO 성장에 이용되어서 III 질화물 재료의 연속적인 막을 형성한다. III 질화물 아일랜드 유사 구조물들의 노출된 상부 부분들은 바람직한 특성들(예를 들면, 조성, 극성, 변형 및 결함 밀도)을 가지며, ELO 성장을 위한 씨드 물질로서 이용된다. III 질화물 재료와 대조적으로, 마스킹 물질(17)은 측방향 면들(7)과 기저 기판(3)의 대부분으로부터 응집을 실질적으로 방지하며 따라서 결함들(13)이 후속되는 성장층 내부로 전파되는 것을 방지한다.
더욱 구체적으로, GaN(또는 다른 III 질화물)은 ELO에 유리한 조건들 하에서 아일랜드/기둥들의 노출된 상부 부분들로부터 시작하여 성장된다. 특정 구현예들에서, 성장은 보다 수직 성장 모드로 아일랜드 구조물로부터 개시될 수 있고, 원하는 수직 높이를 얻으면 보다 측방향 성장 모드로 전환될 수 있다. 교대적으로 측방향 성장 모드는 오프셋(off set)으로부터 이용될 수 있다. 특정 구현예들에 있어서 초기의 수직 성장 모드는 측방향 성장이 그로부터 개시될 수 있는 III 질화물 측방향 면들을 제공하기 위하여 채용될 수 있다. 또한, 성장 조건들은 측방향 및 수직 성분을 모두 통합하는 성장 모드를 가져오도록 선택될 수 있다. 수직 및 측방향 성장 모드를 얻기 위하여 적합한 조건들은 앞서 논의한 바 있으며, 당 기술 분야에 잘 알려져 있다.
따라서, 도 5b는 아일랜드 구조물들의 노출된 표면들로부터의 ELO 성장의 초기 단계를 나타낸다. ELO 공정 동안 증착된 추가적인 III 질화물 재료(28)는 그것이 그 위에 응집하는 물질의 성질들을 물려받는 것을 기대할 수 있고, 그 결과로서 얻어지는 GaN(또는 III 질화물 재료)은 상기 아일랜드들의 노출된 부분들과 같이, 상대적으로 적은 결함들 또는 전위들, 감소된 수준의 변형 및 원하는 극성을 가질 것이 기대될 수 있다. 다른 구현예들에서와 같이, 추가적인 III 질화물 재료(28)는 요구되는 성장 속도와 희망하는 층의 총 두께에 따라 MOCVD를 이용하여 또는 선택적으로 HVPE에 의하여 증착될 수 있다.
도 5c는 연속적인 막을 형성하기 위한 추가적인 III 질화물 재료의 병합 단계에서의 ELO 성장 과정을 도시한다. 다른 구현예들에서와 같이, 바람직한 공간 배열, 공간 밀도, 및 GaN 아일랜드들/기둥들의 노출된 부분들의 구조는 ELO 공정을 촉진하도록 하는 것이 바람직하고, 예를 들면 기둥들은 병합이 일어나기 전에 결정 경사/비틀림(tilt/twist)을 방지하고, 그에 의하여 추가적인 결함 형성을 실질적으로 방지하도록 하는 공간 밀도와 분포를 갖는다.
상기 구현예의 방법들은 III 질화물 재료의 연속적인 층의 형성을 가져올 뿐만 아니라 III 질화물 재료의 병합된 기둥들 사이에 위치하는 보이드(void) 영역(30)들의 형성도 가져온다. 상기 보이드 영역들의 공간적 정도는 상기 III 질화물 아일랜드 구조물의 분포와 밀도 및 ELO 병합이 일어나는 동안 ELO 성장 모드가 수직 대 측방향 성장에 유리한 정도에 의존한다.
GaN(또는 III 질화물) 막이 병합되면, 도 5d에 나타낸 바와 같이 연속적인 막을 원하는 두께로 제조하기 위해 보다 수직인 범위로 성장 모드가, 만일 원한다면, 변경될 수 있다. 결과로서 얻어지는 층(41)의 두께는 대략 1 μm 미만, 또는 대략 100 μm까지, 또는 대략 500 μm까지, 또는 대략 1000 μm까지일 수 있다. 결과로서 얻어지는 GaN 층은 상대적으로 적은 결함들 또는 전위들을 갖는다. 왜냐하면, (지지 기판(3) 상의 NL(5)로부터) GaN 아일랜드들 내부로 전파된 대부분의 결함들 또는 전위들(13)이 상기 마스크에 의하여 가려지고 또한 얻어진 GaN 층 내에 추가로 전파될 수 없기 때문이다.
다른 구현예들에서와 같이, 결과로서 얻어지는 층은 이제 전자 부품들, 태양광(photovoltaic) 부품들, 광학 부품들, 또는 광-전자 부품들의 제조를 위하여, 또는 그대로(as-is) 사용되거나 또는 복합 기판에서의 사용을 위해 분리되는 추가적인 에피택시 성장을 위한 기판으로서 이용 가능하다. 그러나, 구현예 (99)가 다른 특정 구현예들에 비하여 갖는 유리한 점은 III 질화물층(41)의 분리가 간단한 분리 공정에 의하여 달성될 수 있다는 것이다.
도 5d의 구조에서 앞서 언급된 보이드 영역들(30)은 그 구조 내의 국지화되고 약화된 영역들로서 작용한다. 따라서, 외부 에너지를 가함으로써 국지화되고 보이드가 있는 취성 영역을 이용하여 III 질화물층(41)을 잔여 구조물로부터 분리하는 것이 가능하다. 특정 구현예들에 있어서, 상기 분리는 상기 구조물에 층(41)을 분리하도록 하는 방식으로 외력(51)을 가함으로써 수행된다. 대안적인 구현예에서는 에피택시 성장을 시키는 동안 기저 기판(3)과 III 질화물 층(41)의 열적 성질의 부정합으로 인하여 상기 분리가 유발될 수 있다. 즉, 층(41)의 성장 후 냉각시킬 때 구조물에 유발되는 변형은 취화된 보이드 영역들에서의 분리를 일으키기에 충분하다. 분리는 층(41)의 표면(49)을 제 2 캐리어 웨이퍼에 본딩하기 이전 또는 이후에 수행될 수 있음에도 유의하여야 한다.
상기 템플릿 구조물들을 생성하기 위한 구현예 (95)를 이하에서 도 6a 내지 도 6c와 연관지어 설명한다. 이 구현예에서, III 질화물 아일랜드 구조물들은 앞서 약술된 것들과 동일한 방법들을 이용하여 형성되고(즉, 도 4b에 도시된 바와 같이), 따라서 상기 방법들은 여기서 반복되지 않는다. 그러나, 구현예 (97)에서 사용된 마스킹 층(도 4c와 도 5a에서 볼 수 있음)은 구현예 (95)의 방법들에 있어서 생략되고, 따라서, III 질화물 아일랜드 구조물들과 기저 기판은 마스킹 물질이 없다. 이전 구현예들의 방법들과의 차이점의 비교는 도 6a와 도 4c 및 도 5a를 비교하면 명백해진다.
간단하게, 따라서 구현예 (95)의 대안적인 방법들은 III 질화물 아일랜드들 또는 기저 기판을 피복하기 위하여 마스킹 물질이 증착되지 않는다는 점에서 구현예 (97)의 방법들과 차이가 있다. 마스크를 증착하는 단계를 생략한 결과로서, ELO 성장 이전에 과잉의 마스킹 물질을 제거하기 위한 CMP 단계도 불필요하다.
도 4b의 구조물 위에서의 직접적인 ELO 성장의 초기 단계들은 도 6a에 도시되는데, 여기서 (도 4b에서 보는 바와 같은) 최초의 아일랜드 구조물들의 프로파일이 윤곽선으로 나타내어진다. 본 구현예의 방법들은 III 질화물 결정의 상이한 결정학적 평면들 사이에 존재하는 성장 특성들의 차이를 이용한다. 바람직한 구현예들에 있어서, 측방향 면들(7)과 기저 기판(3)은 (윤곽선으로 도시된) 최초의 III 질화물 아일랜드 구조물의 노출된 상부 표면(11)과 비교할 때 불리한 성장 특성들을 갖는다. 도 6a에 도시된 바와 같이, 기저 기판(3)과 측방향면(7)의 영역에서의 양과 비교할 때 최상측 표면 위에 더 많은 분량의 III 질화물 재료가 증착되었다. 그러한 성장 특성들은 당 기술 분야에 알려져 있다(예를 들면, 미합중국 특허공개 제2008/0099781호 참조).
따라서, 성장 조건들은, 당 기술 분야에 알려진 바와 같이, III 질화물 아일랜드들의 상부 부분들로부터 측방향으로 광범위하게 성장하도록 선택된다. 비록 III 질화물 성장이 III 질화물 아일랜드의 상부 표면들로부터 광범위하게 비롯되지만, 마스킹 물질의 없음으로 인해 상기 구조물의 다른 표면들 위에 어느 정도 증착이 있다. 성장 과정의 특성이 광범위하게 측방향으로 이루어지는 점 때문에 결함들(13)은 동일한 수평 평면 내에 실질적으로 남게 되고 성장층 내에 수직으로 진행하지 않지만, 아일랜드 구조물들의 측방향면들에서의 근방에 국지화된다는 점을 주의해야 한다.
바람직하지 않은 영역들, 즉, 측방향면(7) 및 기저 기판(3) 위에서의 증착의 정도는 상기 III 질화물 아일랜드 씨드의 상부 표면으로부터 형성되는 추가적인 III 질화물(28)의 양을 증가시킴에 따라 감소될 수 있다. 측방향 성장 과정이 계속됨에 따라, 추가적인 III 질화물 재료는 측방향으로 계속하여 성장하게 되고(27), 상기 성장의 전면(fronts)들은 병합의 지점으로 수렴한다. 측방향 성장(27)을 통해 성장 전면들이 수렴하는 동안, 성장 기판과 측방향면들의 근방에 있는 영역들은 전구체 기체들이 효과적으로 결합하고 반응할 수 없기 때문에 기체상의 결핍을 경험할 수도 있다.
다른 구현예들에서 언급한 바와 같이, ELO 공정(28) 동안 증착되는 추가적인 III 질화물 재료는 그것이 그 위에 응집하는 물질의 성질들을 물려받는 것이 기대될 수 있고, 그 결과로서 얻어지는 GaN(또는 III 질화물 재료)은 상기 아일랜드들의 노출된 부분들과 같이, 상대적으로 적은 결함들 또는 전위들, 감소된 수준의 변형 및 원하는 극성을 가질 것이 기대될 수 있다. 다른 구현예들에서와 같이, 추가적인 III 질화물 재료(28)는 요구되는 성장 속도와 희망하는 층의 총 두께에 따라 MOCVD를 이용하여 또는 선택적으로 HVPE에 의하여 증착될 수 있다.
도 6b는 연속적인 막을 형성하기 위한 추가적인 III 질화물 재료의 병합 단계에서의 ELO 성장 과정을 도시한다. 다른 구현예들에서와 같이, 바람직한 공간 배열, 공간 밀도, 및 GaN 아일랜드들/기둥들의 노출된 부분들의 구조는 ELO 공정을 촉진하도록 하는 것이 바람직하고, 예를 들면 기둥들은 병합이 일어나기 전에 결정 경사/비틀림(tilt/twist)을 방지하고, 그에 의하여 추가적인 결함 형성을 실질적으로 방지하도록 하는 공간 밀도와 분포를 갖는다. 구현예 (99)에서와 같이, 상기 방법들은 앞서 언급된 바와 같이 나중의 공정들에서 병합된 막을 분리하기 위하여 이용될 수 있는 병합된 III 질화물 재료의 기둥들 사이에 위치하는 보이드 영역들(30)의 형성을 가져온다.
GaN(또는 III 질화물) 막이 병합되면, 도 6c에 나타낸 바와 같이 연속적인 막을 원하는 두께로 제조하기 위해 보다 수직인 범위로 성장 모드가, 만일 원한다면, 변경될 수 있다. 결과로서 얻어지는 층(41)의 두께는 대략 1 μm 미만, 또는 대략 100 μm까지, 또는 대략 500 μm까지, 또는 대략 1000 μm까지일 수 있다. 결과로서 얻어지는 GaN 층은 상대적으로 적은 결함들 또는 전위들을 갖는다. 왜냐하면, (지지 기판(3) 상의 NL(5)로부터) GaN 아일랜드들 내부로 전파된 대부분의 결함들 또는 전위들(13)이 상기 아일랜드들의 측방향 면들에서 종결되고, 또한 그 결과, 얻어진 GaN 층 내에 추가로 전파되는 것이 실질적으로 방지되었기 때문이다.
다른 구현예들에서와 같이, 결과로서 얻어지는 층은 이제 전자 부품들, 태양광(photovoltaic) 부품들, 광학 부품들, 또는 광-전자 부품들의 제조를 위하여, 또는 그대로(as-is) 사용되거나(구현예 (91)) 또는 복합 기판에서의 사용(구현예 (93))을 위해 분리되는 추가적인 에피택시 성장을 위한 기판으로서 이용 가능하다. 그러나, 이전의 구현예에서도 설명한 바와 같이 III 질화물층(41)의 분리가 간단한 분리 공정에 의하여 즉, 분리층(41)의 취화된 보이드 영역들의 영역에 힘(51)을 가함으로써 달성될 수 있다는 것이 장점이다.
실시예 1
도 7a 및 도 7b는 바람직한 기저 기판(111)에 도 4b의 개념적 도시에 대응되는 복수의 GaN 아일랜드들/기둥들, 특히 아일랜드들/기둥(103, 105, 및 107)을 갖는 실제 실시예의 위에서 본 모습을 나타내고 도 7c는 TEM 측면도를 나타낸다. 도 7a에서 양쪽으로 머리가 달린 화살표는 100 μm를 나타내고, 도 7b에서는 50 μm를 나타낸다. 도 7b는 도 7a의 프레임(101) 내의 영역을 더욱 상세히 나타낸다.
도 7a 내지 도 7c의 아일랜드/기둥 지형들은 MOVPE 반응기를 800 ℃ 내지 1000 ℃ 사이의 온도로 가열함으로써 생성되었다. 바람직한 구현예에서는 격리된 GaN 지형들을 성장시키는 동안 온도가 900 ℃로 유지되었다. 성장시키는 동안의 압력 범위는 200 Torr 내지 400 Torr 사이로 유지되었고, 바람직한 구현예에서는 상기 압력이 200 Torr로 유지되었다. III족 종(예를 들면, 트리메틸갈륨)에 대한 V족 종(예를 들면, 암모니아)의 비율은 3-D 기둥 성장을 촉진하기 위하여 낮게 유지되었고; 사용된 V/III 비율은 700-1200 사이였고, 바람직하게는 800이었다.
도 7a는 기둥들/아일랜드들이 다소간 무작위적으로 그리고 대략 25 μm의 간격으로 위치됨을 보여준다. 상기 기둥들/아일랜드들, 또는 그들의 소그룹들은 분리되고 격리된다. 대부분의 기둥들/아일랜드들은 개별적으로 분리 및 격리되어 있다. 소수는 2-3 기둥들/아일랜드들의 그룹으로(예를 들면 그룹(109)) 함께 성장하였는데, 다른 기둥들/아일랜드들에 대하여 잘 분리된 채 바람직하게 남아있다.
도 7b는 여러 개별적인 기둥들/아일랜드들을 더욱 상세하게 도시한다. 일반적으로, 그들은 피라미드, 상부가 잘린 피라미드, 및 위쪽에 피라미드 또는 상부가 잘린 피라미드가 달린 기둥을 포함하는 바람직한 형상들을 갖는다. 예를 들면, 기둥/아일랜드(103)는 거의 완전한 피라미드이거나 거의 완전한 피라미드를 상부에 갖는 수많은 기둥들/아일랜드들을 예시한다. 기둥/아일랜드(105)는 상부가 잘린 피라미드이거나 상부가 잘린 피라미드를 자신의 위에 갖는 수많은 다른 기둥들/아일랜드들을 예시한다. 한편, 기둥/아일랜드(103)는 피라미드 면들이 없거나 거의 없는, 다소간 편평한 멈추개(stop) 모양을 갖는 여러 기둥들/아일랜드들을 예시한다. 그룹(109)는 함께 성장하였거나 성장하고 있는 세 개의 기둥들/아일랜드들을 포함한다.
상기 기둥들/아일랜드들은 기둥들/아일랜드들(103, 105)과 같이 최상측 부분에 경사진 면들을 대략 최상측 부분의 표면의 절반 위에 포함하는 것이 바람직하다. 왜냐하면, 그러한 면들은 ELO에 유리한 조건들 하에서 후속되는 GaN 층의 성장동안 측방향 성장을 촉진하기 때문이다.
도 7c는 위에서 설명한 바에 따라 제조된 복수의 GaN 기둥들/아일랜드들을 갖는 바람직한 기저 기판의 또 다른 실시예의, 고해상도 투과 전자 현미경에 의하여 생성된 측단면 이미지를 나타낸다. 가장 왼쪽의 두 개와 가장 오른쪽의 하나의 기둥들/아일랜드들은 배경 기둥들/아일랜드들 위에 중첩된 전경(foreground) 기둥들/아일랜드들의 실제 이미지들이다.
본 실시예에서, 기둥/아일랜드-유사 지형들은 대략 동일한 수직 및 수평 치수들을 가지며, 지형들 자신의 수평 치수와 거의 동일한 간격으로 공간적으로 분리되어 있다. 상기 지형들은 거의 동일한 높이들을 갖는다. 특정 지형들은 대략 직사각형의 단면을 가지며, 기둥에 더 유사하다고 간주될 수 있다. 다른 특정 지형들은 거의 삼각형의 단면을 가지며, 피라미드에 더 유사하다고 간주될 수 있다. 그리고 또 다른 지형들은 하나 또는 그 이상의 경사진 수평면들을 갖고, 상부가 잘린 피라미드 또는 피라미드형 상부를 갖는 칼럼(column)으로 간주될 수 있다.
실시예 2
도 8은 III 질화물 재료의 기둥들/아일랜드들을 실질적으로 격리되게 생성하기 위한 다른 구현예를 나타낸다. 도 8에 보인 GaN 아일랜드들은 현저히 상이한 내식각성을 갖는 영역들을 포함하는 III 질화물 재료의 2D 층을 식각함으로써 생성되었다. III 질화물층에 걸친 내식각성은 특정 영역에 있어서 결정 극성 및/또는 결함 밀도에 상당히 의존하며 변화할 수 있다. 예를 들면, 웨이퍼에 걸쳐 결정 극성이 변화하는 GaN 층에 이를 수 있는 성장 조건들은 당 기술 분야에 알려져 있다. 도 8에 보인 실시예에 대한 식각 조건들은 실질적으로 연속인 GaN 막을 80 ℃의 온도에서 6-10분 사이의 시간 동안 수산화칼륨 식각액에 노출시키는 단계를 포함하였다.
결과로서 얻어진 기둥/아일랜드-유사 지형들은 일반적으로 공간적으로 분리되었고, 지형들 사이로 하부의 기판이 노출되었으며, 대체로 균일한 최대 높이를 가지며, 상부가 잘려진 표면을 가졌다. 그러나, 그러한 템플릿들로부터 성장된 III 질화물 재료는 종종 실시예 1의 구현예의 템플릿들 위에 성장된 물질이 갖는 결함 밀도보다 더 높은 결함 밀도를 갖는다는 점을 주의해야 한다. 이것은 상기 지형들이 연속적인 층으로부터 식각되고, 따라서 성장하는 동안 III-V 지형들의 바닥 계면에서 비롯되는 결함들이 실시예 1의 구현예들에 있어서와는 달리 측방향 면들에서 거의 종결되지 않는다는 사실에 원인이 있다고 믿어진다. 따라서 아일랜드들의 상부 부분들에서 더 많이 나타난다.
위에서 설명한 본 발명의 바람직한 구현예들은 이들 구현예들은 본 발명의 여러 바람직한 측면들을 예시한 것이기 때문에 본 발명의 범위를 한정하지 않는다. 어떠한 동등한 구현예들도 본 발명의 범위 내에 있는 것이 의도된다. 여기에 보이고 설명한 것들 뿐만 아니라 설명된 요소들의 대안적인 유용한 조합들과 같은 본 발명의 다양한 변용들은 후속되는 설명으로부터 본 기술 분야의 통상의 지식을 가진 자에게 명백해질 것이다. 그러한 변용들은 첨부된 특허청구범위 내에 속하는 것이 의도된다. 다음에는(그리고 출원 전체에서), 제목들과 범례들은 명확성과 편리성만을 위해 사용된다.
1, 1', 1'': 응집 사이트들/핵들 3: 기판
5: 응집층, NL 7: 아일랜드
9: 계면 11, 49: 상부 표면
13: 결함 또는 전위 15: 상부 부분
17: 마스킹 물질 28: 추가적인 III 질화물 재료
30: 보이드 영역 47: 취성 영역
201: 기판 203: 템플릿
205: 마스크 207: 마스크 개방부

Claims (18)

  1. 반도체 물질(층 물질)을 포함하는 층의 제조 방법으로서,
    복수의 아일랜드(island)들을 포함하는 템플릿 구조물을 제공하는 단계; 및
    상기 아일랜드들 위에서의 응집에 유리하도록 선택된 조건 하에서 상기 템플릿 구조물 위에 층 물질을 성장시키는 단계로서, 상기 층 물질을 성장시킨 후에 상기 아일랜드들을 넘어서 측방향으로 에피택시 측방향 과성장(ELO: epitaxial lateral overgrowth)시키고, 그런 다음 병합되어 상기 아일랜드들의 선택된 결정 성질들 중의 하나 또는 그 이상을 물려받은 실질적으로 연속인 최종 반도체 층을 형성하게 되는 단계;
    를 포함하고,
    상기 아일랜드들은 실질적으로 불규칙한 공간 배열을 갖고, 하나 또는 그 이상의 선택된 결정 성질들을 갖는 상부 부분을 갖고, 그 위에 상기 층 물질이 바람직하게 응집 및 성장할 수 있는 물질(아일랜드 물질)을 포함하는, 반도체 물질을 포함하는 층의 제조 방법.
  2. 제 1 항에 있어서,
    상기 아일랜드들은 상기 최종층이 실질적으로 단결정질이 되도록 하는 공간 밀도를 갖는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  3. 제 1 항에 있어서,
    상기 층 물질이 단원소 반도체 물질, 또는 합금(alloy) 반도체 물질, 또는 II-VI족 화합물 반도체, 또는 III-V족 화합물 반도체 물질, 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  4. 제 1 항에 있어서,
    상기 선택된 결정 성질들이 낮은 밀도의 결정 결함들, 선택된 결정 극성, 및 감소된 결정 변형 중의 하나 또는 그 이상을 포함하는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  5. 제 1 항에 있어서,
    상기 최종 반도체층의 일부분을 분리하는 단계를 더 포함하고, 상기 최종 반도체층의 일부분을 분리하는 단계는,
    상기 최종 반도체층 내에 취성 영역(zone of weakness)을 형성하는 단계; 및
    상기 최종 반도체층의 일부분을 상기 취성 영역에서 분리하기 위하여 에너지를 가하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  6. 제 5 항에 있어서,
    분리된 상기 층이 실질적으로 단일한 결정 극성을 갖는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  7. 제 1 항에 있어서,
    상기 층 물질이 III-족 질화물 재료를 포함하고, 상기 아일랜드 물질이 동일하거나 상이한 III-족 질화물 재료를 포함하고,
    상기 아일랜드 물질의 응집을 촉진하는 표면을 갖는 기저 기판(base substrate)을 제공하는 단계; 및
    하나 또는 그 이상의 선택된 결정 성질들을 갖는 상부 부분들을 갖고 실질적으로 불규칙한 공간 배열로 아일랜드들이 분리 형성되도록 선택된 조건 하에서 상기 기저 기판 위에 상기 아일랜드 물질을 성장시키는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  8. 제 7 항에 있어서,
    상기 아일랜드들이,
    상기 기저 기판에서 발생하는 복수의 전위들이 측방향으로 구부러지고 상기 아일랜드들의 측방향면들에서 종결되도록 하는 추가적인 조건들 하에서 성장되는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  9. 제 7 항에 있어서,
    상기 층 물질이 GaN을 포함하고, 상기 선택된 결정 성질들이
    약 108 /cm2 이하의 결함 또는 전위의 표면 밀도,
    격자 변형에 있어서 적어도 5%의 완화 백분율(percentage of relaxation), 및
    +c(Ga-면) 또는 -c(N-면) 방향 중의 하나가 되도록 선택되는 결정 극성
    중에서 하나 또는 그 이상을 포함하는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  10. 제 7 항에 있어서,
    상기 아일랜드들이
    상기 층 물질의 성장과 응집을 상대적으로 저지하는 결정 평면들을 제공하는 측방향 면들을 갖고, 또한 상기 층 물질의 성장과 응집을 상대적으로 조장하는 결정 평면들을 제공하는 상부 표면들 갖도록 선택된 추가적인 조건들 하에서 성장되는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  11. 제 7 항에 있어서,
    상기 층 물질이
    첫째, 상기 아일랜드들의 상부 부분들로부터 상기 층 물질의 수직 성장이 더 유리하고, 둘째, 수직으로-더-성장된 층 물질로부터 상기 층 물질의 측방향 성장이 더 유리하게 더 선택되는 조건들 하에서 성장되는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  12. 제 7 항에 있어서,
    상기 층 물질이
    달리 병합된 아일랜드들 사이에 위치하는 복수의 보이드(void) 영역들로서, 상기 최종층의 부분이 에너지의 적용에 의하여 보이드 영역에서 분리될 수 있도록 하는 간격과 크기를 갖는 보이드 영역들의 형성에 유리하게 추가적으로 선택된 조건들 하에서 성장되는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  13. 제 1 항에 있어서,
    상기 층 물질을 성장시키는 단계 이전에 상기 템플릿 구조물 위에 마스킹 물질을 증착하는 단계를 더 포함하고,
    상기 증착은 상기 아일랜드들의 다수의 상부 부분들이 상기 마스킹 물질을 통하여 노출되도록 이루어지고,
    상기 마스킹 물질은 상기 층 물질이 상기 마스킹 물질 위에서보다 상기 아일랜드들 위에서 더 바람직하게 응집되고 성장되도록 선택되는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  14. 제 13 항에 있어서,
    상기 마스킹 물질이 실리콘 질화물, 또는 실리콘 산화물, 또는 이들의 혼합물들을 포함하는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  15. 제 13 항에 있어서,
    상기 아일랜드들의 측방향 면들의 다수와 상기 아일랜드들에 의하여 덮이지 않은 상기 기판의 부분들의 다수가 상기 마스킹 물질에 의하여 실질적으로 덮여지도록, 그러나
    상기 아일랜드들의 상부 부분들의 다수는 마스킹 물질이 실질적으로 없이 남아 있도록 상기 마스킹 물질이 증착되는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  16. 제 13 항에 있어서,
    상기 아일랜드들의 다수와 상기 아일랜드들에 의하여 덮이지 않은 상기 기판의 부분들의 다수가 마스킹 물질에 의하여 실질적으로 덮여지도록 상기 마스킹 물질이 증착되고,
    상기 아일랜드들의 적어도 다수의 상부 부분들이 다시 노출되도록 충분히 마스킹 물질을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  17. 제 16 항에 있어서,
    잔여 마스킹 물질을 제거하는 단계가 화학적-기계적 연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 물질을 포함하는 층의 제조 방법.
  18. 제 1 항 내지 제 17 항 중의 어느 한 항의 방법에 따라 제조된 반도체 물질을 포함하는 층.
KR1020107001635A 2007-07-26 2008-07-25 에피택시 방법들과 그 방법들에 의하여 성장된 템플릿들 Active KR101374090B1 (ko)

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KR1020107001635A Active KR101374090B1 (ko) 2007-07-26 2008-07-25 에피택시 방법들과 그 방법들에 의하여 성장된 템플릿들

Country Status (6)

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US (1) US8574968B2 (ko)
EP (1) EP2171748A1 (ko)
JP (1) JP5903714B2 (ko)
KR (1) KR101374090B1 (ko)
CN (1) CN101743618B (ko)
WO (1) WO2009015350A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150088785A (ko) * 2012-10-26 2015-08-03 알레디아 광전자 장치 및 이의 제조 방법

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI319893B (en) * 2006-08-31 2010-01-21 Nitride semiconductor substrate, method for forming a nitride semiconductor layer and method for separating the nitride semiconductor layer from the substrate
US7670933B1 (en) * 2007-10-03 2010-03-02 Sandia Corporation Nanowire-templated lateral epitaxial growth of non-polar group III nitrides
US7745315B1 (en) * 2007-10-03 2010-06-29 Sandia Corporation Highly aligned vertical GaN nanowires using submonolayer metal catalysts
WO2009148671A2 (en) * 2008-03-25 2009-12-10 The Regents Of The University Of California Method for preparing ultraflat, atomically perfect areas on large regions of a crystal surface by heteroepitaxy deposition
US7943527B2 (en) * 2008-05-30 2011-05-17 The Board Of Trustees Of The University Of Illinois Surface preparation for thin film growth by enhanced nucleation
WO2010056952A1 (en) * 2008-11-14 2010-05-20 S.O.I.Tec Silicon On Insulator Technologies Methods for improving the quality of structures comprising semiconductor materials
US8329565B2 (en) 2008-11-14 2012-12-11 Soitec Methods for improving the quality of structures comprising semiconductor materials
EP2412006A1 (en) * 2009-02-05 2012-02-01 S.O.I.Tec Silicon on Insulator Technologies Epitaxial methods and structures for forming semiconductor materials
EP2284868A1 (en) * 2009-08-07 2011-02-16 Nxp B.V. Heterostructure
TW201118946A (en) * 2009-11-24 2011-06-01 Chun-Yen Chang Method for manufacturing free-standing substrate and free-standing light-emitting device
JP5946771B2 (ja) 2009-12-16 2016-07-06 ナショナル セミコンダクター コーポレーションＮａｔｉｏｎａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ 半導体基板上のラージエリアガリウム窒化物又は他の窒化物ベース構造のための応力補償
KR20110095796A (ko) 2010-02-19 2011-08-25 삼성전자주식회사 질화물 반도체층 성장 방법 및 이에 의해 형성되는 질화물 반도체 기판
JP6284290B2 (ja) 2010-02-19 2018-02-28 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 窒化物半導体層の成長方法、及びそれにより形成される窒化物半導体基板
JP5718093B2 (ja) * 2010-03-04 2015-05-13 古河電気工業株式会社 半導体発光素子
TWI562195B (en) * 2010-04-27 2016-12-11 Pilegrowth Tech S R L Dislocation and stress management by mask-less processes using substrate patterning and methods for device fabrication
US8318563B2 (en) 2010-05-19 2012-11-27 National Semiconductor Corporation Growth of group III nitride-based structures and integration with conventional CMOS processing tools
US8372671B2 (en) * 2010-06-21 2013-02-12 Micron Technology, Inc. Solid state devices with semi-polar facets and associated methods of manufacturing
US8592292B2 (en) 2010-09-02 2013-11-26 National Semiconductor Corporation Growth of multi-layer group III-nitride buffers on large-area silicon substrates and other substrates
US8846146B2 (en) 2010-11-01 2014-09-30 The Board Of Trustees Of The University Of Illinois Smoothing agents to enhance nucleation density in thin film chemical vapor deposition
FR2968830B1 (fr) 2010-12-08 2014-03-21 Soitec Silicon On Insulator Couches matricielles ameliorees pour le depot heteroepitaxial de materiaux semiconducteurs de nitrure iii en utilisant des procedes hvpe
US9023721B2 (en) 2010-11-23 2015-05-05 Soitec Methods of forming bulk III-nitride materials on metal-nitride growth template layers, and structures formed by such methods
FR2968678B1 (fr) 2010-12-08 2015-11-20 Soitec Silicon On Insulator Procédés pour former des matériaux a base de nitrure du groupe iii et structures formées par ces procédés
JP5813448B2 (ja) * 2011-10-07 2015-11-17 シャープ株式会社 窒化物半導体素子の製造方法
KR20130081956A (ko) * 2012-01-10 2013-07-18 삼성전자주식회사 질화물 반도체층 성장 방법
US10435812B2 (en) 2012-02-17 2019-10-08 Yale University Heterogeneous material integration through guided lateral growth
TWI482311B (zh) * 2012-10-19 2015-04-21 Univ Nat Sun Yat Sen 三族氮化物量子井結構及其製造方法
FR2997420B1 (fr) 2012-10-26 2017-02-24 Commissariat Energie Atomique Procede de croissance d'au moins un nanofil a partir d'une couche d'un metal de transition nitrure obtenue en deux etapes
FR2997557B1 (fr) 2012-10-26 2016-01-01 Commissariat Energie Atomique Dispositif electronique a nanofil(s) muni d'une couche tampon en metal de transition, procede de croissance d'au moins un nanofil, et procede de fabrication d'un dispositif
KR101504731B1 (ko) * 2012-11-30 2015-03-23 주식회사 소프트에피 3족 질화물 반도체 적층체
US20140158976A1 (en) * 2012-12-06 2014-06-12 Sansaptak DASGUPTA Iii-n semiconductor-on-silicon structures and techniques
US9711352B2 (en) 2013-03-15 2017-07-18 Yale University Large-area, laterally-grown epitaxial semiconductor layers
TW201438270A (zh) * 2013-03-25 2014-10-01 Tekcore Co Ltd 降低氮化鎵之缺陷密度的成長方法
KR102140789B1 (ko) 2014-02-17 2020-08-03 삼성전자주식회사 결정 품질 평가장치, 및 그것을 포함한 반도체 발광소자의 제조 장치 및 제조 방법
US10322481B2 (en) * 2014-03-06 2019-06-18 Infineon Technologies Ag Support structure and method of forming a support structure
US9218965B2 (en) * 2014-03-28 2015-12-22 National Tsing Hua University GaN epitaxial growth method
CN106233471A (zh) * 2014-04-16 2016-12-14 耶鲁大学 蓝宝石衬底上的氮‑极性的半极性GaN层和器件
TWI671800B (zh) * 2014-04-16 2019-09-11 耶魯大學 獲得平面的半極性氮化鎵表面的方法
CN105019019B (zh) * 2014-04-30 2019-04-19 应用材料公司 用于选择性外延硅沟槽填充的方法
TWI533467B (zh) * 2014-05-13 2016-05-11 國立中山大學 發光元件之磊晶結構
US9406506B2 (en) 2014-11-05 2016-08-02 International Business Machines Corporation Lattice matched aspect ratio trapping to reduce defects in III-V layer directly grown on silicon
DE102014116999A1 (de) * 2014-11-20 2016-05-25 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
US10236413B2 (en) 2015-04-20 2019-03-19 Epistar Corporation Light-emitting device and manufacturing method thereof
US10069037B2 (en) 2015-04-20 2018-09-04 Epistar Corporation Light-emitting device and manufacturing method thereof
US9875926B2 (en) * 2015-11-29 2018-01-23 Infineon Technologies Ag Substrates with buried isolation layers and methods of formation thereof
JP2017178769A (ja) * 2016-03-22 2017-10-05 インディアン インスティテゥート オブ サイエンスＩｎｄｉａｎ Ｉｎｓｔｉｔｕｔｅ Ｏｆ Ｓｃｉｅｎｃｅ 横方向に配向した低欠陥密度で大面積の金属窒化物アイランドのプラットフォームおよびその製造方法
CN106128948A (zh) * 2016-07-26 2016-11-16 中国科学院半导体研究所 在Si衬底上利用应变调制层减少GaN层穿透位错的结构及方法
CN109564850A (zh) 2016-08-12 2019-04-02 耶鲁大学 通过在生长期间消除氮极性小面而在异质衬底上生长的无堆垛层错的半极性和非极性gan
DE102016124207B4 (de) 2016-12-13 2023-04-27 Infineon Technologies Ag Verfahren zur bildung vergrabener isolierungsgebiete
KR101933778B1 (ko) * 2017-01-23 2018-12-28 경희대학교 산학협력단 질화 갈륨 기판의 제조 방법
EP3619748B1 (en) 2017-05-05 2024-04-17 The Regents of The University of California Method of removing a substrate
JP2019012826A (ja) * 2017-06-30 2019-01-24 国立研究開発法人物質・材料研究機構 ガリウム窒化物半導体基板、ガリウム窒化物半導体装置、撮像素子およびそれらの製造方法
US11584986B1 (en) 2017-11-01 2023-02-21 The Board Of Trustees Of The University Of Illinois Area selective CVD of metallic films using precursor gases and inhibitors
EP3496131B1 (en) * 2017-12-05 2023-06-21 IMEC vzw Method for forming a semiconductor structure and a semiconductor structure manufactured thereof
FR3075833B1 (fr) * 2017-12-22 2022-05-20 Commissariat Energie Atomique Procede permettant d'obtention d'une couche de nitrure
CN108538977B (zh) * 2018-03-16 2019-07-16 太原理工大学 一种高质量GaN薄膜及其制备方法
US10840093B2 (en) 2018-09-11 2020-11-17 International Business Machines Corporation Fabrication of semiconductor substrates
US11295983B2 (en) 2020-05-27 2022-04-05 International Business Machines Corporation Transistor having source or drain formation assistance regions with improved bottom isolation
IT202000026356A1 (it) * 2020-11-05 2022-05-05 Pilegrowth Tech S R L Metodo per produrre uno strato epitassiale autoportante e privo di stress partendo da un substrato monouso modellato in forma di matrice di pilastri scavati
US12218201B2 (en) 2021-06-14 2025-02-04 National University Of Singapore Device architectures with tensile and compressive strained substrates
FR3151700A1 (fr) * 2023-07-28 2025-01-31 Soitec Procédé de fabrication d’un substrat de diamant ou d’un matériau III-V pour applications en microélectronique

Family Cites Families (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4549926A (en) * 1982-01-12 1985-10-29 Rca Corporation Method for growing monocrystalline silicon on a mask layer
US5156995A (en) * 1988-04-01 1992-10-20 Cornell Research Foundation, Inc. Method for reducing or eliminating interface defects in mismatched semiconductor epilayers
US5308445A (en) * 1991-10-23 1994-05-03 Rohm Co., Ltd. Method of manufacturing a semiconductor device having a semiconductor growth layer completely insulated from a substrate
US5536193A (en) * 1991-11-07 1996-07-16 Microelectronics And Computer Technology Corporation Method of making wide band gap field emitter
JP3352712B2 (ja) * 1991-12-18 2002-12-03 浩 天野 窒化ガリウム系半導体素子及びその製造方法
US6008126A (en) * 1992-04-08 1999-12-28 Elm Technology Corporation Membrane dielectric isolation IC fabrication
EP0874405A3 (en) * 1997-03-25 2004-09-15 Mitsubishi Cable Industries, Ltd. GaN group crystal base member having low dislocation density, use thereof and manufacturing methods thereof
CN1292458C (zh) * 1997-04-11 2006-12-27 日亚化学工业株式会社 氮化物半导体的生长方法、氮化物半导体衬底及器件
US5926726A (en) * 1997-09-12 1999-07-20 Sdl, Inc. In-situ acceptor activation in group III-v nitride compound semiconductors
FR2769639B1 (fr) 1997-10-10 1999-11-12 Commissariat Energie Atomique Filiere pour le tirage de cristaux a partir d'un bain fondu
US6184144B1 (en) * 1997-10-10 2001-02-06 Cornell Research Foundation, Inc. Methods for growing defect-free heteroepitaxial layers
US7118929B2 (en) * 2000-07-07 2006-10-10 Lumilog Process for producing an epitaxial layer of gallium nitride
FR2769924B1 (fr) * 1997-10-20 2000-03-10 Centre Nat Rech Scient Procede de realisation d'une couche epitaxiale de nitrure de gallium, couche epitaxiale de nitrure de gallium et composant optoelectronique muni d'une telle couche
FR2772984B1 (fr) * 1997-12-19 2003-07-25 Commissariat Energie Atomique Procede de formation d'un reseau regulier d'ilots semi-conducteurs sur un substrat isolant
US6294440B1 (en) * 1998-04-10 2001-09-25 Sharp Kabushiki Kaisha Semiconductor substrate, light-emitting device, and method for producing the same
JP4083866B2 (ja) * 1998-04-28 2008-04-30 シャープ株式会社 半導体レーザ素子
TW428331B (en) * 1998-05-28 2001-04-01 Sumitomo Electric Industries Gallium nitride single crystal substrate and method of producing the same
US6252261B1 (en) * 1998-09-30 2001-06-26 Nec Corporation GaN crystal film, a group III element nitride semiconductor wafer and a manufacturing process therefor
EP1501118B1 (en) * 1999-03-17 2009-10-07 Mitsubishi Chemical Corporation Semiconductor base and its manufacturing method, and semiconductor crystal manufacturing method
JP3550070B2 (ja) * 1999-03-23 2004-08-04 三菱電線工業株式会社 ＧａＮ系化合物半導体結晶、その成長方法及び半導体基材
JP4145437B2 (ja) * 1999-09-28 2008-09-03 住友電気工業株式会社 単結晶ＧａＮの結晶成長方法及び単結晶ＧａＮ基板の製造方法と単結晶ＧａＮ基板
AU7844100A (en) * 1999-10-01 2001-05-10 Cornell Research Foundation Inc. Single step process for epitaxial lateral overgrowth of nitride based materials
US6812053B1 (en) * 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
KR100363642B1 (ko) * 1999-11-11 2002-12-05 아남반도체 주식회사 반도체 소자의 접촉부 형성 방법
US6403451B1 (en) * 2000-02-09 2002-06-11 Noerh Carolina State University Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts
US6596377B1 (en) * 2000-03-27 2003-07-22 Science & Technology Corporation @ Unm Thin film product and method of forming
TW518767B (en) * 2000-03-31 2003-01-21 Toyoda Gosei Kk Production method of III nitride compound semiconductor and III nitride compound semiconductor element
JP3680751B2 (ja) * 2000-03-31 2005-08-10 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
US6841808B2 (en) * 2000-06-23 2005-01-11 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device and method for producing the same
JP4556300B2 (ja) * 2000-07-18 2010-10-06 ソニー株式会社 結晶成長方法
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
ATE528421T1 (de) 2000-11-30 2011-10-15 Univ North Carolina State Verfahren zur herstellung von gruppe-iii- metallnitrid-materialien
JP3988018B2 (ja) * 2001-01-18 2007-10-10 ソニー株式会社 結晶膜、結晶基板および半導体装置
US6864158B2 (en) * 2001-01-29 2005-03-08 Matsushita Electric Industrial Co., Ltd. Method of manufacturing nitride semiconductor substrate
KR20030074824A (ko) * 2001-02-14 2003-09-19 도요다 고세이 가부시키가이샤 반도체 결정의 제조 방법 및 반도체 발광 소자
JP2002270516A (ja) * 2001-03-07 2002-09-20 Nec Corp Ｉｉｉ族窒化物半導体の成長方法、ｉｉｉ族窒化物半導体膜およびそれを用いた半導体素子
JP3956637B2 (ja) * 2001-04-12 2007-08-08 ソニー株式会社 窒化物半導体の結晶成長方法及び半導体素子の形成方法
GB0111207D0 (en) * 2001-05-08 2001-06-27 Btg Int Ltd A method to produce germanium layers
US6784074B2 (en) * 2001-05-09 2004-08-31 Nsc-Nanosemiconductor Gmbh Defect-free semiconductor templates for epitaxial growth and method of making same
JP3659201B2 (ja) * 2001-07-11 2005-06-15 ソニー株式会社 半導体発光素子、画像表示装置、照明装置及び半導体発光素子の製造方法
DE10142656A1 (de) * 2001-08-31 2003-03-27 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Halbleiterschichten auf III-V-Nitridhalbleiter-Basis
WO2003025263A1 (en) * 2001-09-13 2003-03-27 Japan Science And Technology Agency Nitride semiconductor substrate, its manufacturing method, and semiconductor optical device using the same
US20080006201A1 (en) * 2001-09-19 2008-01-10 Sumitomo Electric Industries, Ltd. Method of growing gallium nitride crystal
US7556687B2 (en) * 2001-09-19 2009-07-07 Sumitomo Electric Industries, Ltd. Gallium nitride crystal substrate and method of producing same
US7105865B2 (en) * 2001-09-19 2006-09-12 Sumitomo Electric Industries, Ltd. AlxInyGa1−x−yN mixture crystal substrate
US7303630B2 (en) * 2003-11-05 2007-12-04 Sumitomo Electric Industries, Ltd. Method of growing GaN crystal, method of producing single crystal GaN substrate, and single crystal GaN substrate
US20070280872A1 (en) * 2001-09-19 2007-12-06 Sumitomo Electric Industries, Ltd. Method of growing gallium nitride crystal and gallium nitride substrate
US7473315B2 (en) * 2001-10-09 2009-01-06 Sumitomo Electric Industries, Ltd. AlxInyGa1-x-yN mixture crystal substrate, method of growing AlxInyGa1-x-yN mixture crystal substrate and method of producing AlxInyGa1-x-yN mixture crystal substrate
US6890785B2 (en) * 2002-02-27 2005-05-10 Sony Corporation Nitride semiconductor, semiconductor device, and manufacturing methods for the same
US7008839B2 (en) * 2002-03-08 2006-03-07 Matsushita Electric Industrial Co., Ltd. Method for manufacturing semiconductor thin film
US8809867B2 (en) * 2002-04-15 2014-08-19 The Regents Of The University Of California Dislocation reduction in non-polar III-nitride thin films
WO2003089695A1 (en) * 2002-04-15 2003-10-30 The Regents Of The University Of California Non-polar a-plane gallium nitride thin films grown by metalorganic chemical vapor deposition
JP3997827B2 (ja) * 2002-04-30 2007-10-24 住友電気工業株式会社 窒化ガリウム成長用基板及び窒化ガリウム成長用基板の製造方法並びに窒化ガリウム基板の製造方法
FR2842832B1 (fr) * 2002-07-24 2006-01-20 Lumilog Procede de realisation par epitaxie en phase vapeur d'un film de nitrure de gallium a faible densite de defaut
EP1553640A4 (en) * 2002-08-01 2006-09-06 Nichia Corp SEMICONDUCTOR LIGHT EMISSION ELEMENT, PROCESS FOR ITS MANUFACTURE AND LIGHT EMISSIONING DEVICE THEREWITH
US6815241B2 (en) * 2002-09-25 2004-11-09 Cao Group, Inc. GaN structures having low dislocation density and methods of manufacture
US7186302B2 (en) * 2002-12-16 2007-03-06 The Regents Of The University Of California Fabrication of nonpolar indium gallium nitride thin films, heterostructures and devices by metalorganic chemical vapor deposition
US6986693B2 (en) * 2003-03-26 2006-01-17 Lucent Technologies Inc. Group III-nitride layers with patterned surfaces
US7078735B2 (en) * 2003-03-27 2006-07-18 Sanyo Electric Co., Ltd. Light-emitting device and illuminator
WO2004105108A2 (en) * 2003-05-21 2004-12-02 Lumilog Manufacturing gallium nitride substrates by lateral overgrowth through masks and devices fabricated thereof
JP2004363500A (ja) 2003-06-06 2004-12-24 Satoru Tanaka 窒化物系化合物半導体の製造方法および窒化物系化合物半導体
JP4371202B2 (ja) * 2003-06-27 2009-11-25 日立電線株式会社 窒化物半導体の製造方法及び半導体ウエハ並びに半導体デバイス
US7445673B2 (en) * 2004-05-18 2008-11-04 Lumilog Manufacturing gallium nitride substrates by lateral overgrowth through masks and devices fabricated thereof
US7956360B2 (en) * 2004-06-03 2011-06-07 The Regents Of The University Of California Growth of planar reduced dislocation density M-plane gallium nitride by hydride vapor phase epitaxy
US7407872B2 (en) * 2004-08-20 2008-08-05 Yale University Epitaxial growth of aligned AlGalnN nanowires by metal-organic chemical vapor deposition
TWI254470B (en) * 2005-05-04 2006-05-01 Genesis Photonics Inc Gallium nitride-based semiconductor growing method
FI20045482A0 (fi) * 2004-12-14 2004-12-14 Optogan Oy Matalamman dislokaatiotiheyden omaava puolijohdesubstraatti, ja menetelmä sen valmistamiseksi
EP1681712A1 (en) * 2005-01-13 2006-07-19 S.O.I. Tec Silicon on Insulator Technologies S.A. Method of producing substrates for optoelectronic applications
JP5082278B2 (ja) * 2005-05-16 2012-11-28 ソニー株式会社 発光ダイオードの製造方法、集積型発光ダイオードの製造方法および窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法
TW200703463A (en) * 2005-05-31 2007-01-16 Univ California Defect reduction of non-polar and semi-polar III-nitrides with sidewall lateral epitaxial overgrowth (SLEO)
KR20060127743A (ko) * 2005-06-06 2006-12-13 스미토모덴키고교가부시키가이샤 질화물 반도체 기판과 그 제조 방법
JP4656410B2 (ja) * 2005-09-05 2011-03-23 住友電気工業株式会社 窒化物半導体デバイスの製造方法
US8425858B2 (en) * 2005-10-14 2013-04-23 Morpho Detection, Inc. Detection apparatus and associated method
TWI408264B (zh) 2005-12-15 2013-09-11 Saint Gobain Cristaux & Detecteurs 低差排密度氮化鎵（ＧａＮ）之生長方法
US7691658B2 (en) * 2006-01-20 2010-04-06 The Regents Of The University Of California Method for improved growth of semipolar (Al,In,Ga,B)N
US7459380B2 (en) * 2006-05-05 2008-12-02 Applied Materials, Inc. Dislocation-specific dielectric mask deposition and lateral epitaxial overgrowth to reduce dislocation density of nitride films
US7560364B2 (en) * 2006-05-05 2009-07-14 Applied Materials, Inc. Dislocation-specific lateral epitaxial overgrowth to reduce dislocation density of nitride films
JP5604102B2 (ja) * 2006-06-21 2014-10-08 独立行政法人科学技術振興機構 安熱法による成長で作製された、窒素面またはＭ面ＧａＮ基板を用いた光電子デバイスと電子デバイス
US8502263B2 (en) * 2006-10-19 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitter-based devices with lattice-mismatched semiconductor structures
US7396768B2 (en) * 2006-10-20 2008-07-08 Hitachi Global Storage Technologies Netherlands B.V. Copper damascene chemical mechanical polishing (CMP) for thin film head writer fabrication
EP2087507A4 (en) * 2006-11-15 2010-07-07 Univ California METHOD FOR THE HETEROEPITAXIAL GROWTH OF QUALITATIVELY HIGH-QUALITY N-SIDE-GAN, INN AND AIN AND THEIR ALLOYS THROUGH METALLORGANIC CHEMICAL IMMUNE
JP5245305B2 (ja) * 2007-07-06 2013-07-24 サンケン電気株式会社 電界効果半導体装置及びその製造方法
US7732306B2 (en) * 2007-07-26 2010-06-08 S.O.I.Tec Silicon On Insulator Technologies Methods for producing improved epitaxial materials
US20100187568A1 (en) * 2009-01-28 2010-07-29 S.O.I.Tec Silicon On Insulator Technologies, S.A. Epitaxial methods and structures for forming semiconductor materials

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150088785A (ko) * 2012-10-26 2015-08-03 알레디아 광전자 장치 및 이의 제조 방법

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