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KR19980087544A - 금속-절연체-금속 커패시터를 갖는 반도체장치 및 그 제조방법 - Google Patents

금속-절연체-금속 커패시터를 갖는 반도체장치 및 그 제조방법 Download PDF

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KR19980087544A
KR19980087544A KR1019980020135A KR19980020135A KR19980087544A KR 19980087544 A KR19980087544 A KR 19980087544A KR 1019980020135 A KR1019980020135 A KR 1019980020135A KR 19980020135 A KR19980020135 A KR 19980020135A KR 19980087544 A KR19980087544 A KR 19980087544A
Authority
KR
South Korea
Prior art keywords
film
dielectric layer
substrate
capacitor
electrode
Prior art date
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Ceased
Application number
KR1019980020135A
Other languages
English (en)
Inventor
다께시 니시무라
나오따까 이와따
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19980087544A publication Critical patent/KR19980087544A/ko
Ceased legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D1/68—Capacitors having no potential barriers
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  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

금속-절연체-금속 (MIM) 커패시터를 갖는 반도체장치 제조방법은 기판 (211) 상에 제 1 유전막 (212) 을 형성하는 단계와, 상기 제 1 유전막 (212) 상에 MIM 커패시터를 형성하는 단계와, 상기 MIM 커패시터를 덮는 제 2 유전막 (216) 을 형성하는 단계와, 상기 기판표면을 노출시키도록 상기 제 1 및 제 2 유전막 (212, 216) 을 선택적으로 제거하는 단계와, 염산용액을 사용하여 표면처리하는 단계와, 상기 제 2 유전막 (216) 과 상기 기판 (211) 상에 제 3 유전막 (217) 을 형성하는 단계와, 상기 제 3 유전막 (217) 상에 트랜지스터 (222) 를 형성하는 단계를 포함한다. 상기 제 2 유전막 (216) 은 상기 MIM 커패시터의 커패시터 절연막 (214) 을 보호한다.

Description

금속-절연체-금속 커패시터를 갖는 반도체장치 및 그 제조방법
본 발명은 마이크로파 영역에 사용하는 고투전율막을 갖는 금속-절연체-금속 (MIM) 커패시터를 포함하는 반도체장치와 이 반도체장치를 제조하는 방법에 관한 것이다.
고투전율막, 즉 BaTiO3, SrTiO3, (Srx, Ba1-x)TiO3, PbTiO3, Pb(Zrx, Ti1-x)O3, 및 SrBi2Ti2-xNbxO9등으로 만든 높은 유전상수 (dielectric constant) 를 갖는 박막을 포함하고, 단위영역당 높은 캐퍼시턴스의 장점을 갖는 MIM 커패시터가 공지되어 있다. MIM 커패시터는 마이크로파 영역에 사용하기 위하여 메모리장치 등의 고밀도 직접회로에 일반적으로 사용된다. 예컨대, SrTiO3막을 갖는 커패시터는 1969 년 11 월 발행한 연구개발의 IBM 저널 의 686 - 695 페이지에 보고되어 있다. 다른 것들 중에는, 스퍼트처리된 SrTiO3과 (Srx, Ba1-x)TiO3막이 특히 유용한 것으로 보고되었는 데, 이는 이 막들이 GaAs 기판의 성막온도인 650 ℃ 이하에서 형성될 수 있기 때문이다.
MIM 커패시터와 FET 나 활성소자를 갖는 반도체장치를 제조하는 종래의 방법은 바닥전극과 커패시터 절연막 및 상부전극을 갖는 MIM 커패시터를 형성하는 단계후에 FET 나 활성소자를 형성하는 단계를 일반적으로 포함한다. 이 경우, 그 위에 상호접속을 형성하기 위하여 절연막 등의 부가 프로세스막이 FET 또는 쌍극성 트랜지스터를 형성하기 전에 형성될 수 있다. 상부 및 하부전극용 관통공은 CHF3와 H2의 혼합가스를 사용하여 단일의 단계에 의해 일반적으로 형성된다. 완벽한 관통공을 얻기 위해서는, 에칭시간이 바닥전극을 노출시키도록 관통공을 에칭하기 충분하다고 여겨지는 정상적인 시간 길이의 2 배인 100 % 초과에칭이 일반적으로 사용된다.
이와 같은 MIM 커패시터를 갖는 종래의 반도체장치에 있어서, 트랜지스터 (FET) 영역내의 오염은 프로세스막을 형성하기 전에 염산용액을 사용하여 기판표면의 예비처리중에 고투전율막으로부터 용출되는 불순물 소자와 알카리토금속에 기인하여 때때로 관찰되어, FET 특성을 저하시킨다.
부가하여, 고투전율막의 형성중의 높은 기판온도는 기판내의 누출전류를 발생시키고, 이는 활성소자 사이의 충분한 절연을 지연시킨다. 또, 기판과 접촉하여 배열된 바닥전극은 커패시터를 포함하는 회로의 구조를 한정함으로써 회로의 설계선택을 제한하게 된다. 또, 바닥전극에 대한 100 % 초과에칭이 상부전극에 대하여 200 ∼ 400 % 초과에칭을 야기하여, 이온 손상이나 환원가스에 기인하여 고투전율막과 상부전극을 손상하게 하여 MIM 커패시터내의 고누출전류를 일으킨다.
본 발명의 목적은 활성소자영역에서 덜 오염될 수 있고 양호한 누출전류특성을 가질 수 있는 MIM 커패시터를 갖는 반도체장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 상기와 같은 반도체장치를 제조하는 방법을 제공하는 데 있다.
도 1a 내지 도 1e 는 본 발명의 제 1 실시예에 따른 제조방법의 연속단계에 있어서의 반도체장치를 도시하는 단면도이다.
도 2a 내지 도 2e 는 본 발명의 제 2 실시예에 따른 제조방법의 연속단계에 있어서의 반도체장치를 도시하는 단면도이다.
도 3a 내지 도 3e 는 본 발명의 제 3 실시예에 따른 제조방법의 연속단계에 있어서의 반도체장치를 도시하는 단면도이다.
도 4a 내지 도 4e 는 본 발명의 제 4 실시예에 따른 제조방법의 연속단계에 있어서의 반도체장치를 도시하는 단면도이다.
도 5a 내지 도 5e 는 본 발명의 제 5 실시예에 따른 제조방법의 연속단계에 있어서의 반도체장치를 도시하는 단면도이다.
도 6a 내지 도 6e 는 본 발명의 제 6 실시예에 따른 제조방법의 연속단계에 있어서의 반도체장치를 도시하는 단면도이다.
도 7 은 본 발명의 제 7 실시예에 따른 방법에 의해 제조된 반도체장치를 도시하는 단면도이다.
도 8 은 본 발명의 제 8 실시예에 따른 방법에 의해 제조된 반도체장치를 도시하는 단면도이다.
도 9 는 인가전압에 대하여 누출전류밀도를 도식화한 그래프이다.
*** 도면의 주요부분에 대한 부호의 설명 ***
111, 211 : 기판 113, 213, 513 : 바닥전극
114, 214 : 커패시터 절연막 115, 215, 515, 715, 815 : 상부전극
116, 216, 316, 516, 616 : 제 1 유전막
117, 217, 817, 517, 617 : 제 2 유전막
121, 221 : 트랜지스터 212, 712, 816 : 제 3 유전막
717 : 제 2 유전막 719, 817 : 연락층
814 : 커패시터 절연막 519 : 제 1 관통공
521 : 제 2 관통공
본 발명은 기판과, 기판위에 있으면서 바닥전극을 갖는 금속-절연체-금속 (MIM) 커패시터와, 커패시터 절연막 및 상부전극과, MIM 커패시터를 덮으면서 바닥전극의 단부에서 돌출한 단부를 갖는 제 1 유전막과, 제 1 유전막과 기판상에 형성되어 기판의 일부를 노출하기 위해 제 1 개구를 갖는 제 2 유전막과, 제 1 개구를 통하여 기판의 일부와 접촉하는 전극을 갖는 트랜지스터를 포함하는 반도체장치를 제공한다.
본 발명은 또한 기판위에 있으면서 바닥전극과, 커패시터 절연막 및 상부전극을 갖는 금속-절연체-금속 (MIM) 커패시터를 형성하는 단계와, MIM 커패시터를 덮으면서 바닥전극의 단부에서 돌출한 단부를 갖는 제 1 유전막을 형성하는 단계와, 제 1 유전막과 기판상에 기판의 일부를 노출하기 위하여 제 1 개구를 갖는 제 2 유전막을 형성하는 단계와, 제 1 개구를 통하여 기판의 일부와 접촉하는 전극을 갖는 트랜지스터를 형성하는 단계를 포함하는 반도체장치 제조방법을 제공한다.
본 발명의 반도체장치나 본 발명의 방법에 의해 제조한 반도체장치에 따라서, MIM 커패시터로부터 트랜지스터 영역의 오염은 MIM 커패시터를 덮는 제 1 유전막에 의해, 특히 기판표면의 예비처리중에 억제될 수 있다.
본 발명의 상술한 목적과 기타 목적, 특징 및 장점은 첨부도면을 참조하여 다음의 상술한 설명으로부터 보다 명백해 질 것이다.
지금부터, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
도 1a 내지 도 1e 를 살펴보면, 본 발명의 제 1 실시예에 따른 방법을 도시하고 있다. 제 1 실시예에서 제조에 의하면, 도 1a 에 도시된 바와 같이, 상부에서 바닥으로 볼 때에 Pt (70 nm) / Ti (20 nm) / Pt (70 nm) / Ti (20 nm) 막을 포함하는 라미네이트로 제조한 바닥전극 (113) 과, SrTiO3로 제조한 200 nm 두께의 고투전율막 (114) 과, Pt 로 제조한 70 nm 의 두께의 상부전극 (115) 은 스퍼터링과 그 다음 이온밀링 단계에 의해 GaAs 기판상에 연속적으로 형성되어 MIM 커패시터를 얻었다. SrTiO3막의 형성중의 기판온도는 약 320 ℃ 였다. MIM 커패시터상에는, 도 1b 에 도시된 바와 같이, 100 nm 두께의 SiO2막 (116) 이 대기압 화학증착 (APCVD) 에 의해 형성되었다.
그 다음, 도 1c 에 도시된 바와 같이, SiO2막 (116) 이 마스크로서 포토레지스트막을 사용하여 웨트 에칭공정에 의해 선택적으로 제거되어 MIM 커패시터를 덮으면서 바닥전극 (113) 의 단부로부터 5 ㎛ 돌출한 외단부를 갖는 SiO2막 (116) 을 제거하였다. 그 결과의 웨이퍼의 표면을 염화수소용액 (HCl : H2O = 1 : 1) 을 사용하여 처리한 후에, 도 1d 에 도시된 바와 같이, 프로세스 산화막 (117) 을 저압 CVD (LPCVD) 기법에 의해 형성한 후에, 도 1e 에 도시된 바와 같이, FET (122) 를 형성하도록 프로세스 산화막 (117) 을 패턴닝 하는 동안 게이트전극과 오옴컨택트를 형성하였다.
그 결과의 FET 의 드레인 전압에 대한 드레인 전류특성을 측정하였다. 이 측정에서, 본 실시예에 따른 FET 는 최대 드레인 전류밀도가 630 mA/mm 이고, 최대 드레인 컨덕턴스는 340 mS/mm 의 양호한 특성을 가졌다. 이 결과는 MIM 커패시터를 덮고 있는 SiO2막이 프로세스 산화막 (117) 을 형성하기 전에 염산용액을 사용하여 기판표면을 예비처리하는 중에 SrTiO3막으로부터 Sr 요소나 불순물 요소가 용출 (eluding) 되는 것을 방지하는 사실에 기인하는 것으로 사료된다. 한편, MIM 커패시터를 갖는 종래의 반도체장치에 있어서, SrTiO3막에서 용출된 Sr 요소와 불순물 요소는 GaAs 기판에서 깊은 에너지 준위를 형성하는 것으로 사료되기 때문에, 최대 드레인 전류밀도와 최대 드레인 컨덕턴스를 약 5 내지 50 % 떨어뜨리게 한다.
본 실시예에 있어서, GaAs 기판은 InP 기판이나 Si 기판으로 대체될 수 있다. 또, 고투전율막은 유사한 특성을 갖는 FET 를 얻기 위하여 BaTiO3, (Srx, Ba1-x)TiO3, PbTiO3, Pb (Zrx, Ti1-x)O3, SrBi2Ti2-xNbxO9로 제조될 수 있다.
도 2a 내지 도 2e 를 살펴보면, 본 발명의 제 2 실시예에 따른 방법을 도시하고 있다. 도 2a 에 도시된 바와 같이, GaAs 기판 (211) 상에는 100 nm 두께의 제 1 SiO2막 (212) 이 LPCVD 에 의해 형성된 다음, Pt (70 nm) / Ti (20 nm) / Pt (70 nm) / Ti (20 nm) 라미네이트를 갖는 바닥전극 (213) 과, SrTiO3로 제조한 200 nm 두께의 고투전율막 (214) 과, Pt 로 제조한 70 nm 의 두께의 상부전극 (215) 이 스퍼터링과 그 다음 이온밀링에 의해 형성되어 MIM 커패시터를 형성하였다. SrTiO3막의 형성중의 기판온도는 약 450 ℃ 였다. 그 다음, 도 2b 에 도시된 바와 같이, 100 nm 두께의 제 2 SiO2막 (216) 이 APCVD 를 이용하여 MIM 커패시터상에 형성되었다.
그 다음, 도 2c 에 도시된 바와 같이, 제 1 및 제 2 SiO2막 (216 및 212) 이 선택 에칭에 의해 제거되어 SiO2막 (216 및 212) 을 MIM 커패시터 위 아래에 있도록 하고, SiO2막 (216 및 212) 각각은 바닥전극 (213) 의 외단부로부터 5 ㎛ 돌출한 단부를 갖도록 하였다. 그 결과의 웨이퍼를 염산용액 (HCl : H2O = 1 : 1) 을 사용하여 표면처리한 후에, 도 2d 에 도시된 바와 같이, 프로세스 산화막 (217) 을 LPCVD 기법을 사용하여 형성하였다. 그 다음, 도 2e 에 도시된 바와 같이, FET (222) 를 형성하도록 프로세스 산화막 (217) 을 패턴닝 하는 동안 게이트전극과 오옴컨택트를 형성하였다.
그 결과의 FET 의 드레인 전압에 대한 드레인 전류특성을 측정하였다. 이 측정에서, 본 실시예에 따른 FET 는 최대 드레인 전류밀도가 630 mA/mm 이고, 최대 드레인 컨덕턴스는 340 mS/mm 의 양호한 특성을 나타내었다. 이 결과는 MIM 커패시터를 덮고 있는 SiO2막이 프로세스 산화막 (117) 을 형성하기 전에 예비처리하는 중에 SrTiO3막 (214) 으로부터 Sr 요소나 불순물 요소가 용출하여 FET 영역을 오염시키는 것을 방지하는 사실에 기인하는 것으로 사료된다. 본 실시예는 제 1 실시예의 장점과 동일한 장점을 갖는다. 또, 본 실시예에 있어서는, MIM 커패시터 밑에 있는 절연막이 SrTiO3막을 형성함으로 인해 발생하는 기판 누출전류를 방지하여, 활성소자간의 양호한 절연을 보장하도록 한다. 또, 바닥전극이 기판과 접촉되지 않기 때문에, 회로설계 선택이 접지 커패시터에 제한되지 않는다. 본 실시예에 있어서, 기판과 고투전율막은 제 1 실시예와 연결하여 언급된 것으로 대체되어 동일한 장점을 얻을 수 있다.
도 3a 내지 도 3e 를 살펴보면, 본 발명의 제 3 실시예에 따른 방법을 도시하고 있다. 도 3a 에 도시된 바와 같이, 100 nm 두께의 SiO2막 (312) 이 LPCVD 에 의해 GaAs 기판 (311) 상에 형성된 다음, Pt (70 nm) / Ti (20 nm) / Pt (70 nm) / Ti (20 nm) 라미네이트를 갖는 바닥전극 (313) 과, SrTiO3로 제조한 300 nm 두께의 고투전율막 (314) 과, Pt 로 제조한 70 nm 의 두께의 상부전극 (315) 이 스퍼터링과 이온밀링에 의해 형성되어 MIM 커패시터를 형성하였다. SrTiO3막의 형성중의 기판온도는 약 450 ℃ 였다. 그 다음, 도 3b 에 도시된 바와 같이, 100 nm 두께의 SiNx막 (316) 이 플라즈마 증강 CVD (PECVD) 를 이용하여 MIM 커패시터상에 형성되었다.
그 다음, 도 3c 에 도시된 바와 같이, SiNx막 (316) 및 SiO2(312) 을 선택 에칭에 의해 제거하여 SiNx막 (316) 및 SiO2막 (312) 을 각각 MIM 커패시터 위 아래에 있도록 하고, SiNx막 및 SiO2막은 바닥전극 (313) 의 외단부로부터 5 ㎛ 돌출한 단부를 갖도록 하였다. 그 다음, 그 결과의 웨이퍼의 표면을 염산용액 (HCl : H2O = 1 : 1) 을 사용하여 처리한 후에, 도 3d 에 도시된 바와 같이, 프로세스 산화막 (317) 을 LPCVD 기법을 사용하여 형성하였다. 그 다음, 도 3e 에 도시된 바와 같이, FET (322) 를 형성하도록 프로세스 산화막 (317) 을 사용하여 게이트전극과 오옴컨택트를 형성하였다.
그 결과의 FET 의 드레인 전압에 대한 드레인 전류특성을 측정하였다. 이 측정에서, 본 실시예에 따른 FET 는 최대 드레인 전류밀도가 630 mA/mm 이고, 최대 드레인 컨덕턴스는 340 mS/mm 의 양호한 특성을 나타내었다. 이 결과는 MIM 커패시터를 덮고 있는 SiNx막 (316) 이 프로세스 산화막 (317) 을 형성하기 위하여 염산용액을 사용하여 예비처리하는 중에 SrTiO3막으로부터 Sr 요소나 불순물 요소가 용출하여 FET 영역을 오염시키는 것을 방지하는 사실에 기인하는 것으로 사료된다. 기판표면을 노출시키도록 본 발명에 있어서의 SiNx막의 선택에칭은 SiNx막이 선택적으로 제거되지 않는 경우와 비교하여 기판표면에 작용하는 스트레스를 약화시켰다. 동일한 결과를 얻기 위하여, GaAs 기판은 InP 기판이나 Si 기판으로 대체될 수 있으며, SrTiO3막은 BaTiO3나 PbTiO3막으로 대체될 수 있다.
도 4a 내지 도 4e 를 살펴보면, 본 발명의 제 4 실시예에 따른 방법을 도시하고 있다. 100 nm 두께의 SiO2막 (412) 이 LPCVD 에 의해 GaAs 기판 (411) 상에 형성된 다음, Pt (70 nm) / Ti (20 nm) / Pt (70 nm) / Ti (20 nm) 라미네이트, (Sr0.5, Ba0.5)TiO3로 만든 300 nm 두께의 고투광율막 (414) 과 70 nm 두께의 Pt 막 (415) 을 스퍼터링하였다. 상부 Pt 막 (415) 을 이온 밀링으로 패터닝하여 상부전극 (415) 을 형성한 후에, 불화질산을 사용하여 웨트 에칭에 의해 (Sr0.5, Ba0.5)TiO3막 (414) 을 선택적으로 제거하였다. 그 다음, 도 4a 에 도시된 바와 같이, 이온 밀링에 의해 Pt (70 nm) / Ti (20 nm) / Pt (70 nm) / Ti (20 nm) 라미네이트를 패터닝하여 바닥전극 (413) 을 형성하여, MIM 커패시터를 형성하였다. (Sr0.5, Ba0.5)TiO3막 (414) 의 형성중의 기판온도는 약 550 ℃ 였다. 그 다음, 도 4b 에 도시된 바와 같이, PECVD 를 이용하여 100 nm 두께의 SiNx막 (416) 이 MIM 커패시터상에 형성되었다.
그 다음, 도 4c 에 도시된 바와 같이, 마스크로서 포토레지스트막을 사용하여 SiNx막 (416) 및 SiO2막(412) 을 선택 에칭에 의해 제거하여 SiNx막 (416) 이 MIM 커패시터를 덮고 SiO2막 (412) 이 MIM 커패시터 밑에 있도록 하여, 남아 있는 막 (416 및 412) 양자가 바닥전극 (413) 의 외단부로부터 5 ㎛ 돌출한 단부를 갖도록 하였다. 그 다음, 그 결과의 웨이퍼의 표면을 염산용액 (HCl : H2O = 1 : 1) 을 사용하여 처리한 후에, 도 4d 에 도시된 바와 같이, LPCVD 기법을 사용하여 프로세스 산화막 (417) 을 형성하였다. 그 다음, 도 4e 에 도시된 바와 같이, FET (422) 를 형성하도록 프로세스 산화막 (417) 을 패터닝하는 중에 게이트전극과 오옴컨택트를 형성하였다.
그 결과의 FET 의 드레인 전압에 대한 드레인 전류특성을 측정하였다. 이 측정에서, 본 실시예에 따른 FET 는 최대 드레인 전류밀도가 630 mA/mm 이고, 최대 드레인 컨덕턴스는 340 mS/mm 의 양호한 특성을 나타내었다. 이 결과는 MIM 커패시터를 덮고 있는 SiNx막 (416) 이 프로세스 산화막 (417) 을 형성하기 전에 예비처리하는 중에 (Sr0.5, Ba0.5)TiO3막 (414) 으로부터 Sr 요소나 불순물 요소가 용출하여 FET 영역을 오염시키는 것을 방지하는 사실에 기인하는 것으로 사료된다. 제 1 실시예와 동일한 장점에 부가하여, 기판표면을 노출시키도록 SiNx막 (416) 의 선택에칭은 SiNx막 (416) 이 선택적으로 제거되지 않는 경우와 비교하여 기판표면에 작용하는 스트레스를 약화시켰다. 또, 밑에 있는 SiO2막 (412) 은 제 2 실시예와 동일한 장점을 제공하였다. GaAs 기판은 InP 기판이나 Si 기판으로 대체될 수 있으며, 고투전율막은 Pb(Zrx, Ti1-x)O3나 SrBi2Ti2-xNbxO9막으로 만들 수 있다.
도 5a 내지 도 5e 를 살펴보면, 본 발명의 제 5 실시예에 따른 방법을 도시하고 있다. 도 5a 에 도시된 바와 같이, 100 nm 두께의 SiO2막 (512) 이 LPCVD 에 의해 GaAs 기판 (511) 상에 형성된 다음, Pt (70 nm) / Ti (20 nm) / Pt (70 nm) / Ti (20 nm) 라미네이트를 갖는 바닥전극 (513) 과, SrTiO3로 만든 300 nm 두께의 고투광율막 (514) 과 Pt 로 만든 100 nm 두께의 상부전극 (515) 을 스퍼터링과 그 다음 이온 밀링에 의해 형성하여 MIM 커패시터를 형성하였다. SrTiO3막의 형성중의 기판온도는 약 450 ℃ 였다. 그 다음, 도 5b 에 도시된 바와 같이, PECVD 를 사용하여 250 nm 두께의 SiNx막 (516) 이 MIM 커패시터상에 형성된 다음, 평면화를 위하여 PECVD 와 그의 에치백 (etch-back) 에 의해 SiO2막 (517) 을 형성하였다.
그 다음, CHF3와 H2의 혼합가스와 마스크로서 포토레지스트막 (518) 을 사용하여 RIE 기법에 의해 상부전극 (515) 을 노출시키도록 SiO2막 (517) 과 SiNx막 (516) 에 관통공 (519) 이 형성되었다. 에칭시간은 36 분 이였고, 이는 30 % 초과 에칭, 즉 상부 SiO2막 (517) 에서 상부전극 (515) 까지 일반적으로 필요한 정상의 에칭시간의 130 % 에 상응하였다. 그 다음, CHF3와 H2의 혼합가스와 마스크로서 또 다른 포토레지스트막 (520) 을 사용하여 RIE 기법에 의해 하부전극 (513) 을 노출시키도록 SiO2막 (517) 과 SiNx막 (516) 에 또 다른 관통공 (521) 을 형성하여, 도 5d 의 구조를 형성하였다. 에칭시간은 80 분 이였고, 이는 100 % 초과 에칭, 즉 상부 SiO2막 (517) 에서 바닥전극 (513) 까지 일반적으로 필요한 정상의 에칭시간의 200 % 에 상응하는 것이였다. 그 다음, 도 5e 에 도시된 바와 같이, SiO2막 (517) 위와 관통공 (519 및 521) 내에 금도금의 연락층 (525) 을 형성하였다.
그 결과의 MIM 커패시터의 MIM 커패시터 전류 - 전압 특성을 측정하였고, 그 결과를 도 9 에 도시된 곡선 (901) 으로 나타내었다. MIM 커패시터의 누출전류밀도는 5 볼트의 인가전압에서 3.6×10-5A/㎠ 이였다. 상부 및 하부전극을 형성하기 위하여 단일의 단계로 형성된 관통공을 갖는 종래의 MIM 커패시터는 도 9 에 도시된 곡선 (909) 으로 나타낸 전류-전압특성을 가졌고, 여기서 누출전류밀도는 본 발명의 누출전류밀도와 비교하여 약 100 배 높은 5 볼트에서 4.0×10-3A/㎠ 이였다. 기판과 고투전율막은 제 1 실시예와 연결하여 언급된 것들로 대체될 수 있다.
도 6a 내지 도 6e 를 살펴보면, 본 발명의 제 6 실시예에 따른 방법을 도시하고 있다. 100 nm 두께의 SiO2막 (612) 이 LPCVD 에 의해 GaAs 기판 (611) 상에 형성된 다음, Pt (70 nm) / Ti (20 nm) / Pt (70 nm) / Ti (20 nm) 라미네이트를 갖는 바닥전극 (613) 과, SrTiO3로 만든 300 nm 두께의 고투광율막 (614) 과 Pt 로 만든 70 nm 두께의 상부전극 (615) 을 스퍼터링과 그 다음 이온 밀링에 의해 형성하여 MIM 커패시터를 형성하였다. SrTiO3막 (614) 의 형성중의 기판온도는 약 450 ℃ 였다. 그 다음, 도 6a 에 도시된 바와 같이, PECVD 를 사용하여 MIM 커패시터상에 250 nm 두께의 SiNx막 (616) 을 형성한 다음, 평면화를 위하여 PECVD 와 그의 에치백에 의해 SiO2막 (617) 을 형성하였다.
그 다음, 상부전극 (615) 을 노출시키도록 마스크로서 포토레지스트막 (618) 을 사용하여 SiO2막 (617) 과 SiNx막 (616) 에 관통공 (619) 을 형성하였다. 이 공정에서, 도 6b 에 도시된 바와 같이, 우선 CHF3와 H2의 환원가스에 의해 SiO2막 (617) 이 선택적으로 에칭된 다음에, 도 6c 에 도시된 바와 같이, CF4와 O2의 산화가스를 사용하여 SrTiO3막 (614) 을 선택 에칭하였다.
그 다음, CHF3와 H2의 혼합가스와 마스크로서 또 다른 포토레지스트막 (620) 을 사용하여 바닥전극 (613) 을 노출시키도록 SiO2막 (617) 과 SiNx막 (616) 에 또 다른 관통공 (621) 이 형성되어, 도 6d 의 구조를 형성하였다. 상기 공정에서, SrTiO3막 (614) 에 대한 손상은 상부전극 (615) 의 표면을 노출시키기 위하여 SiNx막 (616) 을 에칭하는 중에 환원가스가 없기 때문에 감소되었다. 도 6e 에 도시된 바와 같이, SiO2막 (617) 위와 관통공 (619 및 621) 내에 금도금의 연락층 (625) 을 형성하였다.
그 결과의 MIM 커패시터의 전류 전압 특성을 측정하였고, 그 결과를 도 9 에 도시된 곡선 (902) 으로 나타내었다. MIM 커패시터의 누출전류밀도는 5 볼트의 인가전압에서 1.6×10-6A/㎠ 였고, 이는 종래의 기법에서 5 볼트 전압에서의 4.0×10-3A/㎠ 누출전류밀도의 약 1/1000 였기 때문에, 종래의 기법에 대하여 본 발명이 장점을 제공하였다.
기판과 고투전율막은 제 1 실시예와 연결하여 언급된 것들로 대체될 수 있다.
도 7 을 살펴보면, 본 발명의 제 7 실시예에 따른 방법에 의해 제조된 반도체장치를 도시하고 있다. 반도체장치를 다음과 같이 제조하였다. 먼저, 100 nm 두께의 SiO2막 (712) 이 LPCVD 기법에 의해 GaAs 기판 (711) 상에 형성된 다음, 스퍼터링과 밀링 단계에 의해 Pt (70 nm) / Ti (20 nm) / Pt (70 nm) / Ti (20 nm) 라미네이트로 만든 바닥전극 (713) 을 형성하였다. 그 다음, 200 nm 두께의 SrTiO3막 (714) 과 Pt 로 만든 70 nm 두께의 상부전극 (715) 을 스퍼터링과 그 다음 이온 밀링 기법에 의해 형성하였고, 기판 (711) 을 450 ℃ 의 온도로 유지하여, MIM 커패시터를 형성하였다. 상부전극 (715) 의 패드부가 커패시터 절연막 (714) 바로 위에 형성된 상부전극부를 형성하는 단계에서 SiO2막 (712) 상에 형성하였다. 그 다음, PECVD 를 사용하여 또 다른 SiO2막 (717) 을 층간유전막 (interlayer dielectric film) 으로 형성한 다음, 평탄화를 위해 그의 에치백을 하였다. 그 다음, 마스크로서 포토레지스트막 (178) 과 CHF3와 H2의 반응가스를 사용하여 단일의 단계로 관통공 (719 및 721) 을 형성하였다. 그 다음, 금도금의 금속전극 (725) 이 SiO2막 (717) 위와 관통공 (719 및 721) 내에 형성되어, 도 7 의 구조를 형성하였다.
본 실시예에서는, 상부전극 (715) 용 관통공 (719) 이 MIM 커패시터 바로 위에 배열되지 않기 때문에, 관통공 (719) 의 형성 단계에 사용된 환원가스는 MIM 커패시터의 SrTiO3막 (714) 의 누출전류특성에 영향을 주지 않았다. 본 실시예의 MIM 커패시터의 누출전류특성을 측정하였고, 그 결과는 종래의 기법보다 1/1000 만큼 낮은 5 볼트에서의 1.6×10-6A/㎠ 의 누출전류밀도를 나타내었다. 기판과 고투전율막은 제 1 실시예와 연결하여 언급된 것들로 대체될 수 있다.
도 8 을 살펴보면, 본 발명의 제 8 실시예에 따른 방법에 의해 제조된 반도체장치를 도시하고 있다. 반도체장치를 다음과 같이 제조하였다. 먼저, 100 nm 두께의 SiO2막 (812) 이 LPCVD 기법에 의해 GaAs 기판 (811) 상에 형성된 다음, 스퍼터링과 밀링에 의해 Pt (70 nm) / Ti (20 nm) / Pt (70 nm) / Ti (20 nm) 라미네이트로 만든 바닥전극 (813) 을 형성하였다. 그 다음, 300 nm 두께의 SrTiO3막 (814) 을 스퍼터링과 이온 밀링 단계에 의해 형성하였고, 기판 온도를 450 ℃ 로 유지하였다.
300 nm 두께의 제 1 층간유전막 (816) 을 LPCVD 에 의해 형성한 다음 SrTiO3막 (814) 을 노출하도록 패터닝을 하였고, 그의 상부는 제 1 층간유전막 (816) 의 상부와 평면으로 하였다. 그 위에 스퍼터링과 밀링처리에 의해 100 nm 두께의 상부전극을 형성하였다. 상부전극 (815) 과 일체로 된 패드를 상부전극 (815) 을 형성하는 단계에서 층간유전막 (815) 상에 형성하였다. 그 다음, 제 2 층간유전막 (817) 을 PECVD 에 의해 형성한 다음, 평탄화를 위해 그를 에치백 하였다.
그 다음, 마스크로서 포토레지스트막 (818) 과 CHF3와 H2의 반응가스를 사용하여 단일의 단계로 관통공 (819 및 821) 을 형성하였다. 그 다음, 금도금의 금속전극 (825) 이 SiO2막 (817) 위와 관통공 (819 및 821) 내에 형성되어, 도 8 의 구조를 형성하였다.
본 실시예에서는, 상부전극 (815) 용 관통공 (819) 이 MIM 커패시터 바로 위에 배열되지 않기 때문에, 상부전극 (815) 용 관통공의 형성 단계에 사용된 환원가스나 반응가스는 MIM 커패시터의 SrTiO3막의 누출전류특성에 영향을 주지 않았다. 본 실시예의 MIM 커패시터의 누출전류특성을 측정하였고, 그 결과는 종래의 기법보다 1/1000 만큼 낮은 5 볼트에서의 1.6×10-6A/㎠ 의 누출전류밀도를 나타내었다. 기판과 고투전율막은 제 1 실시예와 연결하여 언급된 것들로 대체될 수 있다.
상술한 실시예는 견본예로만 언급되었기 때문에, 본 발명은 상술한 실시예에 국한되지 않으며 여러 가지 정정과 변경이 본 발명의 범위를 벗어나지 않고서 당업자에게는 용이하게 실시될 수 있다.
본 발명에 의하면, 활성소자영역에서 덜 오염될 수 있고 양호한 누출전류특성을 가질 수 있는 MIM 커패시터를 갖는 반도체장치를 제공하는 효과가 있으며, 그 반도체장치를 제조하는 방법을 제공하는 효과가 있다.

Claims (13)

  1. 반도체장치에 있어서, 기판 (111, 211) 과, 상기 기판 (111, 211) 위에 있으면서 바닥전극 (113, 213) 을 갖는 금속-절연체-금속 (MIM) 커패시터와, 커패시터 절연막 (114, 214) 및 상부전극 (115, 215) 과, 상기 MIM 커패시터를 덮으면서 상기 바닥전극 (113, 213) 의 단부에서 돌출한 단부를 갖는 제 1 유전막 (116, 216) 과, 상기 제 1 유전막 (116, 216) 과 상기 기판 (111, 211) 상에 형성되어 상기 기판 (111, 211) 의 일부를 노출하기 위해 제 1 개구를 갖는 제 2 유전막 (117, 217) 과, 상기 제 1 개구를 통하여 상기 기판 (111, 211) 의 상기 일부와 접촉하는 전극을 갖는 트랜지스터 (121, 221) 를 포함하는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 바닥전극 (213) 과 상기 기판 (211) 사이에 배열되어, 상기 제 1 유전막 (216) 의 상기 단부와 실질적으로 같은 높이인 단부를 갖는 제 3 유전막 (212) 을 더 포함하는 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서, 상기 제 2 유전막 (717) 을 덮는 연락층 (719) 을 더 포함하고, 상기 상부전극 (715) 은 상기 제 3 유전막 (712) 상에 패드를 가지며, 상기 연락층 (719) 은 관통공을 통하여 상기 패드와 직접 적촉하는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서, 상기 커패시터 절연막 (814) 의 상부와 같은 높이의 상부를 갖는 제 3 유전막 (816) 과 상기 제 2 유전막 (817) 상에 형성된 연락층 (81) 을 더 포함하고, 상기 상부전극 (815) 은 상기 제 3 유전막 (816) 상에 패드를 가지며, 상기 연락층 (817) 은 관통공을 통하여 상기 패드와 직접 접촉하는 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서, 상기 제 1 유전막 (316) 은 SiNx로 제조되는 것을 특징으로 하는 반도체장치.
  6. 반도체장치 제조방법에 있어서, 기판 (111, 211) 위에 있으면서 바닥전극 (113, 213) 과, 커패시터 절연막 (114, 214) 및 상부전극 (115, 215) 을 갖는 금속-절연체-금속 (MIM) 커패시터를 형성하는 단계와, 상기 MIM 커패시터를 덮으면서 상기 바닥전극 (113, 213) 의 단부에서 돌출한 단부를 갖는 제 1 유전막 (116, 216) 을 형성하는 단계와, 상기 제 1 유전막 (116, 216) 과 상기 기판 (111, 211) 상에 상기 기판 (111, 211) 의 일부를 노출하기 위하여 제 1 개구를 갖는 제 2 유전막 (117, 217) 을 형성하는 단계와, 상기 제 1 개구를 통하여 상기 기판 (111, 211) 의 상기 일부와 접촉하는 전극을 갖는 트랜지스터 (122, 222) 를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  7. 제 6 항에 있어서, 상기 바닥전극 (213) 과 상기 기판 (211) 사이에 배열되어 상기 바닥전극의 단부에서 돌출한 단부를 갖는 제 3 유전막 (212) 을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  8. 제 6 항에 있어서, 상기 제 1 유전막 형성단계와 상기 제 2 유전막 형성단계 사이에 표면처리 단계를 더 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  9. 제 6 항에 있어서, 상기 상부전극 (115, 215) 을 노출시키는 제 1 관통공과 상기 바닥전극 (113, 213) 을 노출시키는 제 2 관통공을 형성하기 위하여 상기 제 1 및 제 2 유전막 (116, 216) 을 단일 공정으로 선택에칭하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  10. 제 6 항에 있어서, 상기 상부전극 (515) 을 노출시키는 제 1 관통공 (519) 을 형성하기 위하여 상기 제 1 및 제 2 유전막 (516, 517) 을 선택에칭하고, 상기 바닥전극 (513) 을 노출시키는 제 2 관통공 (521) 을 형성하기 위하여 상기 제 1 및 제 2 유전막 (516, 517) 을 선택에칭하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  11. 제 10 항에 있어서, 상기 제 1 관통공 형성 단계는 정상에칭시간의 30 % 내에서 초과 에칭을 사용하는 것을 특징으로 하는 반도체장치 제조방법.
  12. 제 10 항에 있어서, 상기 제 1 유전막 (616) 은 SiNx로 제조되고 상기 제 2 유전막 (617) 은 SiO2로 제조되는 것을 특징으로 하는 반도체장치 제조방법.
  13. 제 10 항에 있어서, 상기 제 2 유전막을 선택에칭하는 단계는 환원가스를 사용하고, 상기 제 1 유전막을 선택에칭하는 단계는 산화가스를 사용하는 것을 특징으로 하는 반도체장치 제조방법.
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