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KR19980040650A - 반도체메모리 장치의 커패시터 제조방법 - Google Patents

반도체메모리 장치의 커패시터 제조방법 Download PDF

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KR19980040650A
KR19980040650A KR1019960059874A KR19960059874A KR19980040650A KR 19980040650 A KR19980040650 A KR 19980040650A KR 1019960059874 A KR1019960059874 A KR 1019960059874A KR 19960059874 A KR19960059874 A KR 19960059874A KR 19980040650 A KR19980040650 A KR 19980040650A
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metal
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Inventor
정광진
김영욱
Original Assignee
김광호
삼성전자 주식회사
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Abstract

반도체메모리 장치의 커패시터 제조방법을 개시하고 있다. 이는, 반도체 기판 상에 절연층을 형성하는 단계; 절연층이 형성된 결과물 전면에 하부전극 형성을 위한 금속층을 형성하고 이를 패터닝하여 커패시터의 하부전극을 형성하는 단계; 하부전극이 형성된 결과물 전면에 절연물을 증착하여 층간절연층을 형성하는 단계; 상기 층간절연층을 부분적으로 식각하여 상기 하부전극을 노출시키는 비아홀을 형성하는 단계; 비아홀이 형성된 결과물 전면에 유전체막 및 베리어층을 적층하는 단계; 상기 유전체막 및 베리어층을 동시에 패터닝하는 단계; 및 상기 결과물 전면에 금속을 증착한 다음 패터닝하여 커패시터의 상부전극을 형성하는 단계를 구비하는 것을 특징으로 한다. 유전체막 형성시 포토레지스트와 유전체막이 직접 접촉되는 것을 방지할 수 있으므로, 유전체막의 오염 및 열화를 방지할 수 있다.

Description

반도체메모리 장치의 커패시터 제조방법
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 하부전극 및 상부전극을 금속으로 형성한 반도체 장치의 커패시터 제조방법에 관한 것이다.
반도체 메모리 소자에 사용되는 커패시터는 정보의 독출 및 기억을 위해 필요하며, 통상 그 상부 및 하부전극으로 불순물이 도우프된 폴리실리콘을 채용하고 있다.
도1은 폴리실리콘을 전극으로 채용한 종래의 커패시터를 도시한 단면도로서, 반도체 기판(1) 상에 소자분리를 위한 필드산화막(3)이 형성되어 있으며, 그 위에 트랜지스터 등과 같은 하부구조물을 절연시키기 위한 절연층(5)이 형성되어 있으며, 절연층(5) 상에는 폴리실리콘으로된 하부전극(7)과 유전체막(9) 및 폴리실리콘으로된 상부전극(11)이 적층되어 있다. 또한, 상기 하부 및 상부전극(7 및 11)을 전기적으로 연결하는 금속배선(15)들이 층간절연층(13)을 관통하여 형성되어 있다.
상기와 같이 폴리실리콘 전극을 상부 및 하부전극으로 채용하게 되면, 폴리실리콘 내에 존재하는 불순물의 농도 분포 및 두 폴리실리콘 전극 간의 불순물 농도차이가 발생하게 되고, 이에 의해 금속배선들(15)을 통해 인가되는 전압에 대해 폴리실리콘 전극 내에 공핍영역(depletion layer)이 형성된다. 이는, 커패시터의 커패시턴스가 전압에 의해 변화되는 결과를 초래한다.
이러한 문제를 해결하기 위해 커패시터의 하부 및 상부전극을 폴리실리콘 대신 금속으로 형성하는 방법이 제안되어 있으며, 이를 도2를 참조하여 설명한다.
도2는 금속을 전극으로 채용한 종래의 커패시터를 도시한 단면도로서, 반도체 기판(21) 상에 소자분리를 위한 필드산화막(23)이 형성되어 있으며, 그 위에 트랜지스터 등과 같은 하부구조물을 절연시키기 위한 절연층(25)이 형성되어 있으며, 절연층(25) 상에는 금속으로된 하부전극(27)이 형성되어 있으며, 그 위에 유전체막(31) 및 금속으로된 상부전극(33)이 층간절연층(29)을 관통하여 형성되어 있다.
이러한 구조의 커패시터를 제조하는 공정을 간단히 살펴보면, 먼저, 반도체 기판(21) 상에 필드산화막(23)을 형성하고, 트랜지스터(도시되지 않음) 등과 같은 하부구조물을 형성한 다음, 절연층(25)을 형성한다. 절연층(25)이 형성된 결과물 전면에 하부전극 형성을 위한 금속층을 형성하고 이를 통상의 방법으로 패터닝하여 커패시터의 하부전극(27)을 형성한다. 하부전극(27)이 형성된 결과물 전면에 절연물을 증착하여 층간절연층(29)을 형성한 다음 상기 하부전극(27)을 부분적으로 노출시키는 비아홀을 형성한다.
계속해서, 비아홀이 형성된 결과물 전면에 유전물을 증착한 다음 패터닝하여 커패시터의 유전체막(31)을 형성하고, 그 위에 금속을 증착한 다음 패터닝하여 상부전극(33)을 형성한다. 이때, 상기 상부전극(33) 형성시 금속패턴(33'), 예를 들면 하부전극(31)을 전기적으로 연결하는 금속패턴도 함께 형성한다.
상기 방법에 따르면, 비아홀 형성시 유전체막(31) 패터닝시 유전체막이 포토레지스트에 직접 접촉하기 때문에, 포토레지스트막 내의 유기물질에 의해 유전체막이 오염되고, 포토레지스트의 에슁 및 스트립 공정에 의해 커패시터 막질, 특히 유전체막이 열화되는 현상이 발생된다.
본 발명이 이루고자 하는 기술적 과제는, 상부 및 하부전극이 금속으로된 커패시터 제조시 커패시터 유전체막의 오염 및 열화를 방지할 수 있는 커패시터 제조방법을 제공하는 것이다.
도1은 폴리실리콘을 전극으로 채용한 종래의 커패시터를 도시한 단면도이다.
도2는 금속을 전극으로 채용한 종래의 커패시터를 도시한 단면도이다.
도3 및 도4는 본 발명의 제1 실시예에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.
도5 내지 도8은 본 발명의 제2 실시예에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.
상기 과제를 달성하기 위해 본 발명은, 반도체 기판 상에 절연층을 형성하는 단계; 절연층이 형성된 결과물 전면에 하부전극 형성을 위한 금속층을 형성하고 이를 패터닝하여 커패시터의 하부전극을 형성하는 단계; 하부전극이 형성된 결과물 전면에 절연물을 증착하여 층간절연층을 형성하는 단계; 상기 층간절연층을 부분적으로 식각하여 상기 하부전극을 노출시키는 비아홀을 형성하는 단계; 비아홀이 형성된 결과물 전면에 유전체막 및 베리어층을 적층하는 단계; 상기 유전체막 및 베리어층을 동시에 패터닝하는 단계; 및 상기 결과물 전면에 금속을 증착한 다음 패터닝하여 커패시터의 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체메모리 장치의 커패시터 제조방법을 제공한다.
상기 과제를 달성하기 위해 본 발명은 또한, 반도체 기판 상에 절연층을 형성하는 단계; 절연층이 형성된 결과물 전면에 하부전극 형성을 위한 금속층을 형성하고 이를 패터닝하여 커패시터의 하부전극을 형성하는 단계; 하부전극이 형성된 결과물 전면에 절연물을 증착하여 층간절연층을 형성하는 단계; 상기 층간절연층을 부분적으로 식각하여 상기 하부전극을 노출시키는 비아홀을 형성하는 단계; 비아홀이 형성된 결과물 전면에 유전체막 및 베리어층을 적층하는 단계; 상기 유전체막 및 베리어층을 패터닝하는 단계; 상기 결과물 전면에 금속을 증착하여 금속층을 형성하는 단계; 금속층이 형성된 상기 결과물에 대한 평탄화공정을 상기 층간절연층 표면이 노출될때까지 수행하여, 상기 비아홀을 매립하는 도전성 플러그를 형성하는 단계; 및 도전성 플러그가 형성된 결과물 전면에, 금속을 증착한 다음 패터닝하여 커패시터의 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체메모리 장치의 커패시터 제조방법을 제공한다.
이와 같이 본 발명에 따르면, 금속으로 하부전극 및 상부전극을 형성함에 있어서 유전체막 상에 베리어층을 더 형성함으로써, 유전체막 형성시 포토레지스트와 유전체막이 직접 접촉되는 것을 방지할 수 있다. 따라서, 유전체막의 오염 및 열화를 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체장치의 커패시터 제조방법을 보다 상세히 설명하고자 한다.
도3 및 도4는 본 발명의 제1 실시예에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.
도3을 참조하면, 반도체 기판(51) 상에 소자분리영역 및 활성영역을 한정하는 필드산화막(53)을 형성하고, 그 위에 트랜지스터(도시되지 않음) 등과 같은 하부구조물을 형성한 다음, 절연층(55)을 형성한다. 절연층(55)이 형성된 결과물 전면에 하부전극 형성을 위한 금속층을 형성하고 이를 통상의 방법으로 패터닝하여 커패시터의 하부전극(57)을 형성한다.
하부전극(57)이 형성된 결과물 전면에 절연물을 증착하여 층간절연층(59)을 형성하고, 이를 부분적으로 식각하여 상기 하부전극(57)을 노출시키는 비아홀을 형성한다. 계속해서, 비아홀이 형성된 결과물 전면에 유전체막(61) 및 베리어층(63)을 증착하고, 그 위에 포토레지스트를 도포한 다음 패터닝하여 포토레지스트 패턴(65)을 형성한다. 여기에서, 상기 베리어층(63)은 티타늄질화물로 형성할 수 있다.
도4를 참조하면, 상기 포토레지스트 패턴(65)을 식각 마스크로 사용하여 상기 베리어층(63) 및 유전체막(61)을 식각하고, 그 결과물 전면에 금속을 증착한 다음 패터닝하여 커패시터의 상부전극(67)을 형성한다.
도5 내지 도8은 본 발명의 제2 실시예에 따른 커패시터 제조방법을 설명하기 위해 도시한 단면도들로서, 도3 및 도4에 도시된 것과 동일한 참조부호는 동일 부재를 나타낸다.
도5를 참조하면, 반도체 기판(51) 상에 소자분리영역 및 활성영역을 한정하는 필드산화막(53)을 형성하고, 그 위에 트랜지스터(도시되지 않음) 등과 같은 하부구조물을 형성한 다음, 절연층(55)을 형성한다. 절연층(55)이 형성된 결과물 전면에 하부전극 형성을 위한 금속층을 형성하고 이를 통상의 방법으로 패터닝하여 커패시터의 하부전극(57)을 형성한다.
이때, 상기 하부전극(57) 형성시 반도체 소자에 필요한 금속층 패턴을 함께 형성할 수도 있다.
하부전극(57)이 형성된 결과물 전면에 절연물을 증착하여 층간절연층(59)을 형성하고, 이를 부분적으로 식각하여 상기 하부전극(57)을 노출시키는 비아홀을 형성한다. 계속해서, 비아홀이 형성된 결과물 전면에 유전체막(61) 및 베리어층(63)을 증착하고, 그 위에 포토레지스트를 도포한 다음 패터닝하여 포토레지스트 패턴(65)을 형성한다.
여기에서, 상기 베리어층(63)은 티타늄질화물로 형성할 수 있으며, 하부전극(57)을 노출시키는 상기 비아홀은, 커패시터의 유전체막과 접촉되는 부분 및 하부전극을 전기적으로 연결하는 금속배선과 접촉되는 부분에 형성된다.
도6을 참조하면, 상기 포토레지스트 패턴(65)을 식각 마스크로 사용하여 상기 베리어층(63), 유전체막(61) 및 층간절연층(59)을 식각하고, 포토레지스트 패턴(65)을 제거한 다음, 그 결과물 전면에 금속, 예컨대 텅스텐(W)을 증착하여 금속층(66)을 형성한다.
도7을 참조하면, 상기 결과물에 대한 평탄화공정, 예를 들어 화학-기계적 폴리싱 공정 또는 에치백 공정을 적용하여 상기 결과물 표면을 평탄화시킨다. 이때, 상기 평탄화공정은, 상기 층간절연층(59) 표면이 노출될때까지 수행하는 것이 바람직하며, 따라서, 비아홀을 매립하는 도전성 플러그(66')가 형성된다.
도8을 참조하면, 도전성 플러그(66')가 형성된 결과물 전면에, 금속을 증착한 다음 패터닝하여 커패시터의 상부전극(67)을 형성한다.
상술한 바와 같이 본 발명에 따르면, 금속으로 하부전극 및 상부전극을 형성함에 있어서, 유전체막 상에 베리어층을 더 형성함으로써, 유전체막 형성시 포토레지스트와 유전체막이 직접 접촉되는 것을 방지할 수 있다. 따라서, 유전체막의 오염 및 열화를 방지할 수 있다.

Claims (4)

  1. 반도체 기판 상에 절연층을 형성하는 단계;
    절연층이 형성된 결과물 전면에 하부전극 형성을 위한 금속층을 형성하고 이를 패터닝하여 커패시터의 하부전극을 형성하는 단계;
    하부전극이 형성된 결과물 전면에 절연물을 증착하여 층간절연층을 형성하는 단계;
    상기 층간절연층을 부분적으로 식각하여 상기 하부전극을 노출시키는 비아홀을 형성하는 단계;
    비아홀이 형성된 결과물 전면에 유전체막 및 베리어층을 적층하는 단계;
    상기 유전체막 및 베리어층을 동시에 패터닝하는 단계; 및
    상기 결과물 전면에 금속을 증착한 다음 패터닝하여 커패시터의 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체메모리 장치의 커패시터 제조방법.
  2. 제1항에 있어서,
    상기 베리어층은 티타늄질화물로 형성되는 것을 특징으로 하는 반도체메모리장치의 커패시터 제조방법.
  3. 반도체 기판 상에 절연층을 형성하는 단계;
    절연층이 형성된 결과물 전면에 하부전극 형성을 위한 금속층을 형성하고 이를 패터닝하여 커패시터의 하부전극을 형성하는 단계;
    하부전극이 형성된 결과물 전면에 절연물을 증착하여 층간절연층을 형성하는 단계;
    상기 층간절연층을 부분적으로 식각하여 상기 하부전극을 노출시키는 비아홀을 형성하는 단계;
    비아홀이 형성된 결과물 전면에 유전체막 및 베리어층을 적층하는 단계;
    상기 유전체막 및 베리어층을 패터닝하는 단계;
    상기 결과물 전면에 금속을 증착하여 금속층을 형성하는 단계;
    금속층이 형성된 상기 결과물에 대한 평탄화공정을 상기 층간절연층 표면이 노출될때까지 수행하여, 상기 비아홀을 매립하는 도전성 플러그를 형성하는 단계; 및
    도전성 플러그가 형성된 결과물 전면에, 금속을 증착한 다음 패터닝하여 커패시터의 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체메모리 장치의 커패시터 제조방법.
  4. 제1항에 있어서,
    상기 베리어층은 티타늄질화물로, 상기 도전성 플러그는 텅스텐으로 형성되는 것을 특징으로 하는 반도체메모리 장치의 커패시터 제조방법.
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