KR20030002604A - 엠아이엠 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 엠아이엠 캐패시터 형성방법에 관한 것으로,
기판 상부의 하부금속배선층을 패터닝하여 하부금속배선과 아날로그 캐패시터의 하부전극을 형성하고 전체표면상부에 층간절연막을 형성한 다음, 상기 층간절연막을 식각하여 하부금속배선 및 하부전극을 노출시키는 제1비아콘택홀을 형성하는 동시에 아날로그 캐패시터의 상부전극 영역을 노출시키는 제2비아콘택홀을 형성하고 상기 제1비아콘택홀을 매립하는 금속층을 전체표면상부에 형성한 다음, 상기 금속층 상부에 유전체막을 형성하고 상기 유전체막 상부에 상부금속층을 형성한 다음, 상기 층간절연막을 식각장벽으로 하는 CMP 공정으로 상기 층간절연막 상측의 상부금속층, 유전체막 및 금속층을 평탄화식각하여 상기 제2비아콘택홀 상측에 상부전극을 형성하는 동시에 상기 제1비아콘택플러그를 형성하고 상기 제1비아콘택플러그 및 상부전극에 접속되는 상부금속배선을 형성하는 공정으로 MIM 캐패시터를 형성함으로써 단차에 따른 문제점을 해결하고 상부전극 마스크없이 상부전극을 형성할 수 있어 소자의 제조공정을 단순화시켜 소자의 특성 및 신뢰성을 향상시키고 그에 따른 생산성 및 수율을 향상시킬 수 있는 기술이다.
Description
본 발명은 엠아이엠 캐패시터 형성방법에 관한 것으로, 특히 반도체소자의 제조 공정중 다층 금속배선 ( multi-layer metalization )을 만드는 공정을 진행하는 도중에 금속-부도체-금속 ( MIM, metal-insulator-metal 또는 tungsten-insulator-tungsten ) 구조를 갖는 아날로그 캐패시터를 형성하는 기술에 관한 것이다.
현재, MIM 캐패시터는 테스트 진행중인 사항이라 고정된 구조를 갖고 있지는 않지만 현재 테스트 진행중인 구조는, PMD ( pre metal dielectric ) 공정 완료후에 하부 플레이트 금속 증착, 유전체막인 절연막 증착 및 상부 플레이트 금속 증착 공정으로 캐패시터를 정의하기 위해 상부 플레이트 금속 식각, 유전체막 식각 및 하부 금속 식각의 공정을 진행하고, 산화막 계통의 층간절연막을 형성하고 캐패시터로 인한 단차 완화를 위한 CMP 공정으로 상기 층간절연막을 평탄화식각한다.
그러나, 상기 평탄화식각공정시 단차가 높은 부분의 층간절연막 두께가 얇아지게 되어 비아 콘택 공정시 하부층의 손상될 수 있어 반도체소자의 특성 및 신뢰성을 저하시키고 반도체소자의 수율을 저하시키는 문제점이 있다.
도 1a 내지 도 1h 는 종래기술에 따른 엠아이엠 ( metal-insulator-metal ) 캐패시터 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(도시안됨) 상부에 엠아이엠 캐패시터를 형성하기 위해 하부 산화막 상부에 하부금속배선층(100)/유전체막(17)/상부금속층(19)의 적층구조를 형성한다.
이때, 상기 하부금속배선층(100)은 제1 Ti/TiN 막(11), 알루미늄(13) 및 제2 Ti/TiN 막(15) 적층구조로 형성된 것이다.
그리고, 상기 유전체막(17)은 실리콘산화질화막으로 형성하고, 상기 상부금속층(19)은 Ti/TiN 막으로 형성한 것이다.
도 1b를 참조하면, 상기 상부금속층(19) 상부에 제1감광막패턴(21)을 형성한다.
이때, 상기 제1감광막패턴(21)은 아날로그 캐패시터의 상부전극용 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
도 1c를 참조하면, 상기 제1감광막패턴(21)을 마스크로 하여 상기 상부금속층(19)과 유전체막(17)을 식각한다.
도 1d를 참조하면, 전체표면상부에 제2감광막패턴(23)을 형성한다. 이때, 상기 제2감광막패턴(23)은 하부 금속배선 및 아날로그 캐패시터의 하부전극용 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
도 1e를 참조하면, 상기 하부 금속배선 및 아날로그 캐패시터의 하부전극용 마스크를 이용한 식각공정으로 상기 하부금속배선층(100)을 식각하여 하부 금속배선(25) 및 아날로그 캐패시터(27)를 형성한다.
도 1f를 참조하면, 전체표면상부를 평탄화시키는 층간절연막(29)을 형성한다.
그러나, 상기 아날로그 캐패시터(27)로 인한 단차 때문에 평탄화식각공정인 CMP 공정시 캐패시터(27) 부분과 하부금속배선(25) 에서의 층간절연막(29) 두께 차이가 유발된다.
도 1g를 참조하면, 상기 층간절연막(29) 상부에 제3감광막패턴(31)을 형성한다. 이때, 상기 제3감광막패턴(31)은 금속배선 콘택마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
도 1h를 참조하면, 상기 제3감광막패턴(31)을 마스크로 하여 상기 층간절연막(29)을 식각함으로써 상기 하부금속배선층(100) 및 아날로그 캐패시터(27)의 상,하부전극을 노출시키는 콘택홀(33)을 형성한다. 이때, 상기 콘택홀(33)은 비아콘택홀이라 한다.
그러나, 상기 콘택식각공정시 상기 층간절연막(29)의 두께 차이로 인하여 상기 캐패시터(27) 부분이 손상되는 문제점이 있다.
후속공정으로 상기 콘택홀(33)을 매립하는 상부금속배선층(도시안됨)을 형성한다.
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 비아콘택 공정시 아날로그 캐패시터의 상부전극 영역에 금속층, 유전체막 및 상부전극의 적층구조를 "U"자 형태로 형성하여 공정을 단순화시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 엠아이엠 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 2a 내지 도 2j 은 본 발명의 실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,41 : 제1 Ti/TiN 막 13,43 : 하부금속층
15,45 : 제2 Ti/TiN 막 17,55 : 유전체막
19,53 : 상부금속층21,47 : 제1감광막패턴
23,51 : 제2감광막(패턴)25,48 : 하부금속배선
27,61 : 아날로그 캐패시터29,49 : 층간절연막
31 : 제3감광막패턴33 : (비아)콘택홀
49 : 트렌치50 : 하부전극
52 : 제1비아콘택홀54 : 제2비아콘택홀
56 : 제1비아콘택플러그58 : 제2비아콘택플러그
59 : 상부금속배선100,200 : 하부금속배선층
이상의 목적을 달성하기 위해 본 발명에 따른 엠아이엠 캐패시터 형성방법은,
기판 상부의 하부금속배선층을 패터닝하여 하부금속배선과 아날로그 캐패시터의 하부전극을 형성하는 공정과,
전체표면상부에 층간절연막을 형성하는 공정과,
상기 층간절연막을 식각하여 하부금속배선 및 하부전극을 노출시키는 제1비아콘택홀을 형성하는 동시에 아날로그 캐패시터의 상부전극 영역을 노출시키는 제2비아콘택홀을 형성하는 공정과,
상기 제1비아콘택홀을 매립하는 금속층을 전체표면상부에 형성하는 공정과,
상기 금속층 상부에 유전체막을 형성하는 공정과,
상기 유전체막 상부에 상부금속층을 형성하는 공정과,
상기 층간절연막을 식각장벽으로 하는 CMP 공정으로 상기 층간절연막 상측의 상부금속층, 유전체막 및 금속층을 평탄화식각하여 상기 제2비아콘택홀 상측에 상부전극을 형성하는 동시에 상기 제1비아콘택플러그를 형성하는 공정과,
상기 제1비아콘택플러그 및 상부전극에 접속되는 상부금속배선을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2j 는 본 발명의 실시예에 따른 엠아이엠 캐패시터 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체기판(도시안됨) 상부에 하부금속배선층(200)을 형성한다.
이때, 상기 하부금속배선층(200)은 200 - 600 Å 의 제1 Ti/TiN 막(41), 4000 - 5000 Å 의 하부 금속층(43) 및 300 - 700 Å 의 제2 Ti/TiN 막(45) 적층구조로 형성된 것이다.
여기서, 상기 제1 Ti/TiN(41)에서 Ti 는 접착막이고 TiN 은 확산방지막이다. 그리고, 상기 하부 금속층(43)은 알루미늄으로 형성한다. 그리고, 상기 제2 Ti/TiN(45)에서 Ti 는 접착막이고 TiN 은 반사방지막이다.
도 2b를 참조하면, 상기 하부금속배선층(200) 상부에 제1감광막패턴(47)을 형성한다. 이때, 상기 제1감광막패턴(47)은 아날로그 캐패시터와 하부금속배선으로 패턴을 분리할 수 있는 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
도 2c를 참조하면, 상기 제1감광막패턴(47)을 마스크로 하여 상기 하부금속배선층(200)을 식각하고 상기 제1감광막패턴(47)을 제거함으로써 하부금속배선(48)과 아날로그 캐패시터의 하부전극(50)을 형성한다.
도 2d를 참조하면, 전체표면상부에 층간절연막(49)을 형성한다.
도 2e를 참조하면, 상기 층간절연막(49) 상부에 제2감광막패턴(51)을 형성한다.
이때, 상기 제2감광막패턴(51)은 상기 하부금속배선(48)과 아날로그 캐패시터의 하부전극(50)을 노출시킬 수 있는 비아 콘택 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것으로서, 아날로그 캐패시터의 상부전극 영역, 하부전극콘택 영역 및 하부금속배선을 노출시킬 수 있도록 디자인된 비아 콘택마스크를 이용하여 실시한 것이다.
도 2f를 참조하면, 상기 제2감광막패턴(51)을 마스크로 하는 식각공정으로 제1비아콘택홀(52)과 제2비아콘택홀(54)을 형성한다.
이때, 상기 제1비아콘택홀(52)은 상기 하부전극(50) 콘택 영역 및 하부금속배선(48)을 노출시키는 콘택홀을 말하며, 상기 제2비아콘택홀(54)은 상부전극 영역을 노출시키는 콘택홀을 말한다.
여기서, 상기 제1비아콘택홀(52)의 폭을 w 라 하고, 상기 층간절연막(49)의 높이를 H 라 하며, 상기 제2비아콘택홀(54)의 폭을 W 라 할 때, 이들은 w〈H《W 의 관계를 갖는다.
도 2g를 참조하면, 상기 제1비아콘택홀(52)을 완전히 매립할 수 있도록 상기 제1비아콘택홀(52)의 폭과 유사한 두께 금속층(53)을 전체표면상부에 형성한다. 이때, 상기 금속층(53)은 알루미늄, 텅스텐 또는 구리를 CVD 방법으로 형성한 것이다. 여기서, 상기 구리는 전기분해 방법으로 형성할 수도 있다.
이때, 상기 층간절연막(49) 상측 및 측벽에 증착되는 금속층(53)의 두께를 각각 v1, v2 라 하고, 상기 하부금속배선층(200) 상부에 증착되는 금속층(53)의 두께를 v3라 할 때, 상기 v1,v2,v3는 각각 제1비아콘택홀(52)의 폭인 w 와 유사한 크기를 갖는다.
도 2h를 참조하면, 전체표면상부에 유전체막(55)을 형성한다. 이때, 상기 유전체막(55)은 실리콘질화막이나 실리콘산화질화막으로 형성한다.
그리고, 상기 유전체막(55) 상부에 상부금속층(57)을 형성한다. 이때, 상기 상부금속층(57)은 알루미늄, 텅스텐 또는 구리를 CVD 방법으로 형성한 것이다. 여기서, 상기 구리는 전기분해 방법으로 형성할 수도 있다.
도 2i를 참조하면, 상기 층간절연막(49)을 식각장벽으로 하는 CMP 공정을 실시하여 상기 제1,2비아콘택홀(52,54)을 매립하는 금속층(53), 유전체막(55) 및 상부금속층(57)으로 제1비아콘택플러그(56) 및 상부전극(58)을 형성한다.
이때, 상기 상부전극 영역의 금속층(53), 유전체막(55) 및 상부금속층(57) 적층구조는 MIM 캐패시터를 형성하게 된다.
여기서, 상기 상부금속층(57)은 제2비아콘택홀(54)의 중앙부 상측에만 구비된다.
도 2j를 참조하면, 상기 제1비아콘택홀(52)을 통하여 상기 하부금속배선(48)과 아날로그 캐패시터의 하부전극(50)에 접속되는 상부금속배선(59)을 형성하되, 상기 상부금속층(57)에는 별도의 콘택홀 없이 상기 제2콘택홀(54) 상측에 구비되어 상기 상부금속배선(59)이 콘택된다.
이상에서 설명한 바와같이 본 발명에 따른 엠아이엠 캐패시터 형성방법은, 비아 콘택 플러그 형성공정시 MIM 캐패시터를 형성하여 상부전극용 마스크 사용없이 캐패시터를 형성함으로써 소자의 제조 공정을 단순화시키고 캐패시터로 인한 단차에 때문에 생기는 문제점 유발을 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
Claims (7)
- 기판 상부의 하부금속배선층을 패터닝하여 하부금속배선과 아날로그 캐패시터의 하부전극을 형성하는 공정과,전체표면상부에 층간절연막을 형성하는 공정과,상기 층간절연막을 식각하여 하부금속배선 및 하부전극을 노출시키는 제1비아콘택홀을 형성하는 동시에 아날로그 캐패시터의 상부전극 영역을 노출시키는 제2비아콘택홀을 형성하는 공정과,상기 제1비아콘택홀을 매립하는 금속층을 전체표면상부에 형성하는 공정과,상기 금속층 상부에 유전체막을 형성하는 공정과,상기 유전체막 상부에 상부금속층을 형성하는 공정과,상기 층간절연막을 식각장벽으로 하는 CMP 공정으로 상기 층간절연막 상측의 상부금속층, 유전체막 및 금속층을 평탄화식각하여 상기 제2비아콘택홀 상측에 상부전극을 형성하는 동시에 상기 제1비아콘택플러그를 형성하는 공정과,상기 제1비아콘택플러그 및 상부전극에 접속되는 상부금속배선을 형성하는 공정을 포함하는 엠아이엠 캐패시터 형성방법.
- 제 1 항에 있어서,상기 상부전극 영역은 상기 층간절연막보다 크게 형성하는 것을 특징으로 하는 엠아이엠 캐패시터 형성방법.
- 제 1 항에 있어서,상기 하부금속층, 금속층 및 상부금속층을 알루미늄, 텅스텐 또는 구리로 형성하는 것을 특징으로 하는 엠아이엠 캐패시터 형성방법.
- 제 1 항에 있어서,상기 하부금속층, 금속층 및 상부금속층을 CVD 방법으로 형성하는 것을 특징으로하는 엠아이엠 캐패시터 형성방법.
- 제 1 항에 있어서,상기 하부금속층, 금속층 및 상부금속층을 전기분해 방법으로 형성하는 것을 특징으로하는 엠아이엠 캐패시터 형성방법.
- 제 1 항에 있어서,상기 층간절연막의 식각공정은 CxFy 플라즈마를 이용하여 실시하는 것을 특징으로 하는 엠아이엠 캐패시터 형성방법.
- 제 1 항에 있어서,상기 상부전극 영역의 상부금속배선은 상기 상부전극에만 콘택되어 구비되는 것을 특징으로 하는 엠아이엠 캐패시터 형성방법.
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