[go: up one dir, main page]

KR100235960B1 - 반도체소자의 도전 라인 형성방법 - Google Patents

반도체소자의 도전 라인 형성방법 Download PDF

Info

Publication number
KR100235960B1
KR100235960B1 KR1019960049391A KR19960049391A KR100235960B1 KR 100235960 B1 KR100235960 B1 KR 100235960B1 KR 1019960049391 A KR1019960049391 A KR 1019960049391A KR 19960049391 A KR19960049391 A KR 19960049391A KR 100235960 B1 KR100235960 B1 KR 100235960B1
Authority
KR
South Korea
Prior art keywords
forming
mask
nitride
etching
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019960049391A
Other languages
English (en)
Other versions
KR19980030041A (ko
Inventor
신동원
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960049391A priority Critical patent/KR100235960B1/ko
Publication of KR19980030041A publication Critical patent/KR19980030041A/ko
Application granted granted Critical
Publication of KR100235960B1 publication Critical patent/KR100235960B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 도전라인 형성방법에 관한 것으로, 포토 공정상 도프 마진(DOF Margin)을 확보하기 위해 평탄화 공정도 필요한데 필요한 평탄화를 얻기 위해서는 디바이스 전체의 단차가 증가하게 된다. 이러한 디바이스 전체의 단차가 증대하는 것을 방지하기 위하여 반도체 소자에서 게이트를 형성하고, 나이트라이드를 증착하고, 도전용 폴리실리콘을 증착하며, 평탄화 공정을 거치고 희생용 폴리실리콘을 이용하여 단차증가 없이 도전라인을 형성하는 방법에 관한 것이다.

Description

반도체소자의 도전 라인 형성방법
본 발명은 반도체 소자의 도전라인 형성방법에 관한 것으로, 특히 반도체 메모리 소자의 게이트전극 형성후 그 상부에 형성되는 도전라인의 형성공정시 평탄화층으로인한 소자의 두께 감소를 가능하게 하는 기술에 관한 것이다.
일반적으로 비트라인 등의 도전라인을 형성할때에는 이전에 형성된 도전라인 예를들어 게이트와의 층간 절연을 위해서 절연 산화막이 필요하며, 그 외에 포토 공정상의 도프 마진(DOF Margin)을 확보하기 위해서 평탄화 공정도 필요하다. 특히 디바이스가 집적화되어 선폭이 감소할수록 평탄화가 이루워지지 않으면, 포토 공정이 불가능하게 된다.
평탄화를 얻기 위해서는 디바이스 전체의 단차가 증가하게 된다.
디바이스 전체의 단차가 증가하게 되면 후속 공정의 공정 마진을 줄이게 되는 데, 특히 메탈 콘택의 경우에는 종횡비인 에스펙트비(Aspect Ratio)가 증가하여 메탈의 피복성이 떨어지는 큰 이유가 되며, 이외에 여러 가지 이유로 디바이스 단차의 증가는 반도체소자의 생산성을 감소시키는 문제점으로 대두된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트전극을 형성하고 그 표면에 절연막을 형성한 다음, 도전라인용 폴리실리콘을 증착한 다음 후속공정에서 도전배선 마스크를 이용한 사진식각공정으로 패터닝하여 소자의 두께를 감소시킴으로써 반도체소자의 고집적화를 가능하게 하는 반도체소자의 도전라인 형성방법을 제공하는데 그 목적이 있다.
제1도 내지 제7도는 본 발명의 실시예에 따른 반도체소자의 도전라인 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 필드산화막
3 : 게이트 옥사이드 4 : 게이트
5 : 마스크 옥사이드 6 : 옥사이드 스페이서
7 : 나이트라이드 8 : 폴리실리콘
9 : 절연 산화막 10, 13 : 감광막 패턴
11 : 콘택홀 12 : 희생용 폴리실리콘
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 도전라인 형성방법은, 반도체소자의 도전라인 형성방법에 있어서, 게이트가 구비된 반도체기판 표면에 나이트라이드를 증착하고 그 상부에 제1도전체를 형성하는 공정과, 상기 제1도전체 상부에 평탄화절연막을 형성하는 공정과, 상기 도전라인 콘택마스크를 이용하여 상기 반도체기판을 노출시키는 도전라인 콘택홀을 형성하는 공정과, 상기 콘택홀을 매립하는 제2도전체를 형성하는 공정과, 상기 제2도전체 상부에 도전라인 마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 제2도전체 및 평탄화절연막을 식각하는 공정과, 상기 감광막패턴을 제거하고, 상기 제2도전층과 제1도전체를 전면 건식식각하여 상기 평탄화절연막의 상부면을 노출시키는 공정과, 상기 평탄화절연막을 습식방법으로 제거하고 상기 식각된 제1도전체를 마스크로 하여 상기 나이트라이드를 식각해 도전라인을 형성하는 공정을 포함하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 도전라인 형성방법은, 반도체소자의 도전라인 형성방법에 있어서, 게이트가 구비된 반도체기판 표면에 나이트라이드를 증착하고 그 상부에 비트라인용 폴리실리콘을 형성하는 공정과, 상기 비트라인용 폴리실리콘 상부에 평탄화절연막을 형성하는 공정과, 상기 비트라인용 콘택마스크를 이용하여 상기 반도체기판을 노출시키는 비트라인 콘택홀을 형성하는 공정과, 상기 콘택홀을 매립하는 희생용 폴리실리콘을 형성하는 공정과, 사익 희생용 폴리실리콘 상부에 비트라인 마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 희생용 폴리실리콘을 식각하고 상기 감광막패턴을 제거하는 공정과, 상기 식각된 희생용 폴리실리콘을 마스크로하여 상기 평탄화절연막을 식각하는 공정과, 상기 식각된 평탄화절연막을 식각장벽으로 하여 상기 희생용 폴리실리콘과 비트라인용 폴리실리콘을 전면 건식식각해 상기 평탄화절연막의 상부면을 노출시키는 공정과, 상기 평탄화절연막을 습식방법으로 제거하고 상기 식각된 비트라인용 폴리실리콘을 마스크로 하여 상기 나이트라이드를 식각해 비트라인을 형성하는 공정을 포함하는 것을 제2특징으로한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도 내지 제7도는 발명의 실시예에 따른 반도체소자의 도전라인 형성방법을 도시한 단면도이다.
먼저, 반도체 기판(1)위에 소자분리(Isolation)공정을 통해서 필드산화막(2)을 형성하고 ;게이트 옥사이드(3), 게이트용 폴리실리콘, 마스크 옥사이드(5)등을 증착한 후, 게이트 마스크를 이용한 식각공정으로 일정간격 이격된 게이트(4)를 형성하고, 게이트(4)의 측벽에 게이트 옥사이드 스페이서(6)를 형성한 다음, 반도체 기판(1)으로 불순물을 주입하여 소오스/드레인용 확산영역(도시안됨)을 형성한다.(제1도)
그리고, 전체적으로 나이트라이드(7), 비트라인용 폴리실리콘(8)을 증착하고, 그 상부에 평탄화절연막인 절연 산화막(9)을 형성한 다음 평탄화 식각한 후, 그 상부에 비트라인 콘택 마스크용 감광막 패턴(10)을 형성한다.
이 때, 상기 절연 산화막(9)은 BPSG(Boro Phospho Silicat Glass)를 이용할 수 있으며, 상기 나이트라이드(7)를 증착하기 전에 옥사이드(도시안됨)를 증착하여 나이트라이드(7)에 의해서 트랜지스터의 특성이 열화되는 현상을 방지할 수도 있다.
참고로, 상기한 공정에서 나이트라이드(9) 상부에 도전라인용 폴리실리콘(8)을 증착하지 않고 콘택 공정을 진행하게 되면 자기 정렬 콘택(SAC)의 일종인 나이트라이드 베리어 SAC에 적용되는 일반적인 공정단계가 된다.(제2도)
그 다음, 상기 감광막 패턴(10)을 마스크로 이용하여 콘택지역의 절연 산화막(9), 비트라인용 폴리실리콘(8), 나이트라이드(7)를 순차적으로 식각함으로써 반도체 기판(1)을 노출시키는 비트라인용 콘택홀(11)을 형성한 다음, 상기 감광막 패턴(10)을 제거한다.
이 때, 상기 나이트라이드(7) 증착전에 옥사이드(도시안됨)를 증착한 경우는 옥사이드까지 식각하면 된다.(제3도)
그 다음, 전체표표면상부에 희생용 폴리실리콘(12)을 증착하고, 그 상부에 감광막을 도포한 후, 도전라인용 마스크를 이용한 노광 및 현상공정으로 감강막 패턴(13)을 형성한다.(제4도)
그리고, 상기 감광막 패턴(13)을 마스크로 이용하여 노출된 희생용 폴리실리콘(12)을 식각하여 희생용 폴리실리콘 패턴(12')을 형성한다.(제5도)
그리고, 상기 노출된 절연산화막(9)을 식각한 상태를 도시한 것이다.
참고로, 상기 감광막 패턴(13)을 제거하고, 희생용 폴리실리콘 패턴(12')을 식각 장벽으로 사용하여 하부의 절연 산화막(9)을 식각하는 것도 가능하다.(제6도)
제7도는 상기 감광막 패턴(13)을 제거하고, 상기 절연 산화막(9)을 식각장벽으로 하여 희생용 폴리실리콘 패턴(12')과 비트라인용 폴리실리콘(8)을 전면 건식 식각함으로써 비트라인(8')을 형성하고, 상기 절연 산화막(9)을 습식 식각으로 제거하고, 상기 비트라인(8')을 식각 장벽으로 이용하여 상기 나이트라이드(7)를 건식 식각한다.
여기서, 상기 나이트라이드(7)는 제거하지 않아도 무방하며 제거하지 않는 경우에는 후속공정인 도전라인 콘택공정에서 나이트라이드 베리어 SAC에 이용될 수 있다.(제7도)
아울러, 본 발명의 다른 실시예는 저장전극이나 금속배선의 형성시 실시하는 것이다.
상기한 바와 같이 본 발명에 따른 반도체소자의 도전라인 형성방법은, 평탄화층에 의한 소자의 두께 감소를 시현함으로써 후속공정에 공정마진을 용이하게 확보할 수 있으며 소자의 고집적화를 가능하게 하는 효과를 갖는다.

Claims (4)

  1. 반도체소자의 도전라인 형성방법에 있어서, 게이트가 구비된 반도체기판 표면에 나이트라이드를 증착하고 그 상부에 제1도전체를 형성하는 공정과, 상기 제1도전체 상부에 평탄화절연막을 형성하는 공정과, 상기 도전라인 콘택마스크를 이용하여 상기 반도체기판을 노출시키는 도전라인 콘택홀을 형성하는 공정과, 상기 콘택홀을 매립하는 제2도전체를 형성하는 공정과, 상기 제2도전체 상부에 도전라인 마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 제2도전체 및 평탄화절연막을 식각하는 공정과, 상기 감광막패턴을 제거하고, 상기 제2도전층과 제1도전체를 전면 건식식각하여 상기 평탄화절연막을 노출시키는 공정과, 상기 평탄화절연막을 습식방법으로 제거하고 상기 식각된 제1도전체를 마스크로 하여 상기 나이트라이드를 식각해 도전라인을 형성하는 공정을 포함하는 반도체소자의 도전라인 형성방법.
  2. 상기 제1항에 있어서, 상기 나이트라이드는 그 하부에 옥사이드가 구비되는 적층구조로 구비되는 것을 특징으로 하는 반도체소자의 도전라인 형성방법.
  3. 반도체소자의 도전라인 형성방법에 있어서, 게이트가 구비된 반도체기판 표면에 나이트라이드를 증착하고 그 상부에 비트라인용 폴리실리콘을 형성하는 공정과, 상기 비트라인용 폴리실리콘 상부에 평탄화절연막을 형성하는 공정과, 상기 비트라인용 콘택마스크를 이용하여 상기 반도체기판을 노출시키는 비트라인 콘택홀을 형성하는 공정과, 상기 콘택홀을 매립하는 희생용 폴리실리콘을 형성하는 공정과, 상기 희생용 폴리시리콘 상부에 비트라인 마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 희생용 폴리실리콘을 식각하고 상기 감광막패턴을 제거하는 공정과, 상기 식각된 희생용 폴리실리콘을 마스크로하여 상기 평탄화절연막을 식각하는 공정과, 상기 식각된 평탄화절연막을 식각장벽으로 하여 상기 희생용 폴리실리콘과 비트라인용 폴리실리콘을 전면 건식식각해 상기 평탄화절연막의 상부면을 노출시키는 공정과, 상기 평탄화절연막을 습식방법으로 제거하고 상기 식각된 비트라인용 폴리실리콘을 마스크로 하여 상기 나이트라이드를 식각해 비트라인을 형성하는 공정을 포함하는 반도체소자의 도전라인 형성방법.
  4. 상기 제3항에 있어서, 상기 나이트라이드는 그 하부에 옥사이드가 구비된 적층구조로 형성되는 것을 특징으로 하는 반도체소자의 도전라인 형성방법.
KR1019960049391A 1996-10-29 1996-10-29 반도체소자의 도전 라인 형성방법 Expired - Fee Related KR100235960B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960049391A KR100235960B1 (ko) 1996-10-29 1996-10-29 반도체소자의 도전 라인 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960049391A KR100235960B1 (ko) 1996-10-29 1996-10-29 반도체소자의 도전 라인 형성방법

Publications (2)

Publication Number Publication Date
KR19980030041A KR19980030041A (ko) 1998-07-25
KR100235960B1 true KR100235960B1 (ko) 1999-12-15

Family

ID=19479398

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960049391A Expired - Fee Related KR100235960B1 (ko) 1996-10-29 1996-10-29 반도체소자의 도전 라인 형성방법

Country Status (1)

Country Link
KR (1) KR100235960B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100419752B1 (ko) * 1999-12-28 2004-02-21 주식회사 하이닉스반도체 반도체소자의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100419752B1 (ko) * 1999-12-28 2004-02-21 주식회사 하이닉스반도체 반도체소자의 제조방법

Also Published As

Publication number Publication date
KR19980030041A (ko) 1998-07-25

Similar Documents

Publication Publication Date Title
US20090286396A1 (en) Method for manufacturing a semiconductor device having a stepped through-hole
KR100207462B1 (ko) 반도체 장치의 커패시터 제조방법
US6274482B1 (en) Semiconductor processing methods of forming a contact opening
KR20000042460A (ko) 반도체소자의 비트라인 콘택 형성방법
KR100235960B1 (ko) 반도체소자의 도전 라인 형성방법
US5994223A (en) Method of manufacturing analog semiconductor device
KR100250710B1 (ko) 캐패시터 형성 방법
KR100597594B1 (ko) 반도체 소자의 콘택플러그 형성방법
KR100367695B1 (ko) 반도체소자의비아콘택형성방법
KR100537187B1 (ko) 반도체소자 제조 방법
KR100548594B1 (ko) 디램의 커패시터 노드 형성방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR100310823B1 (ko) 반도체장치의콘택홀형성방법
KR20010058980A (ko) 반도체 소자의 캐패시터 제조 방법
KR100612554B1 (ko) 반도체소자의 캐패시터 및 그의 제조방법
KR100772077B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100876879B1 (ko) 캐패시터의 스토리지 노드 형성방법
KR100237758B1 (ko) 반도체 소자의 금속라인 형성 방법
KR20000027911A (ko) 반도체 장치의 콘택 형성 방법
KR100721186B1 (ko) 반도체 소자의 제조방법
KR100209279B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100413042B1 (ko) 반도체소자의미세콘택홀형성방법
KR19990074636A (ko) 반도체소자의 콘택 형성방법
KR20020054808A (ko) 반도체소자의 커패시터 제조방법
KR20020049346A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19961029

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19961029

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19990224

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19990706

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19990929

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19990929

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20020820

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20030814

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20040820

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20050822

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20060818

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20070827

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20080820

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20090828

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20100825

Start annual number: 12

End annual number: 12

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20120809