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KR100419752B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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KR100419752B1
KR100419752B1 KR10-1999-0063485A KR19990063485A KR100419752B1 KR 100419752 B1 KR100419752 B1 KR 100419752B1 KR 19990063485 A KR19990063485 A KR 19990063485A KR 100419752 B1 KR100419752 B1 KR 100419752B1
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film
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 다마신(damascene)공정으로 비트라인을 형성하는 방법에 있어서 저유전체막 패턴으로 더미 비트라인을 형성하고, 상기 더미 비트라인의 측벽에 절연막 스페이서를 형성한 다음, 상기 더미 비트라인을 제거하여 비트라인 콘택홀 및 비트라인 트렌치를 형성한 후, 상기 비트라인 콘택홀 및 비트라인 트렌치를 동시에 매립하여 비트라인 콘택과 비트라인을 동시에 형성할 수 있으므로 공정을 단순하게 하고, 비트라인을 식각공정이 아닌 증착공정으로 형성하여 비트라인과 주변의 다른 물질과의 계면특성을 향상시켜 후속 고온공정에서 비트라인이 리프팅되는 것을 방지함으로써 전기적 특성이 우수하지만 리프팅되지 쉬운 물질도 비트라인으로 형성할 수 있으므로 소자의 동작 특성을 향상시킬 수 있으며, 갭필(gap fill)특성이 우수하여 보이드(void)에 의한 콘택간의 단락을 방지할 수 있다.

Description

반도체소자의 제조방법{Manufacturing method of semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 다마신공정으로 비트라인 콘택홀 및 비트라인 트렌치를 동시에 형성한 다음, 상기 비트라인 콘택홀 및 비트라인 트렌치를 매립하는 비트라인 및 비트라인 콘택플러그를 형성하는 방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.5, 0.3㎛ 정도가 한계이고, 0.3㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
그리고, 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 자기정렬콘택(self aligned contact, 이하 SAC 라 함)기술이 개발되었다.
상기 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막 등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각방어막으로 사용하는 방법이 있다.
상기와 같이 SAC방법으로 도전배선을 형성하는 경우 콘택홀을 형성한 다음, 콘택플러그를 형성하고, 도전층을 형성한 다음, 도전배선마스크를 사용하여 상기도전층을 식각하여 도전배선을 형성하였으나, 상기 식각공정에 의한 스트레스에 의해 후속공정온도 등에 의해 비트라인이 들뜨는 현상이 발생하고, 감광막 패턴의 두께가 감소함에 따라 배선식각이 어려워지는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 다마신(damascene)공정으로 도전배선을 형성하였다.
상기 다마신공정으로 비트라인을 형성하는 방법으로 듀얼 다마신공정으로 비트라인 콘택과 비트라인 트렌치 식각을 동시에 진행하여 비트라인과 비트라인 콘택플러그를 동시에 형성하는 방법이 있다.
그러나, 상기 방법은 절연막의 식각공정시 자기정렬콘택공정으로 비트라인 식각방지층 및 게이트전극과 콘택간의 단락을 방지하기 위한 마스크절연막 및 절연막 스페이서에 대해 높은 식각선택비를 확보해야 하기 때문에 소자의 패턴 크기가 작아지고, 감광막 패턴의 높이가 낮아짐에 따라 식각공정이 매우 어렵고, 공정마진이 좁은 단점이 있다.
한편, 다른 방법으로 콘택플러그를 먼저 형성한 다음, 다마신공정으로 비트라인을 형성하는 싱글다마신공정은 듀얼다마신공정보다 식각공정이 수월하지만, 콘택플러그형성공정과 비트라인형성공정을 별도로 진행해야 하므로 공정이 복잡해지는 단점이 있다.
또한, 비트라인형성시 후속공정인 저장전극 콘택형성시 비트라인과의 단락을 방지하기 위해 비트라인을 감싸는 절연막을 형성해야 하지만, 다마신공정으로 비트라인을 형성하는 경우 비트라인을 감싸지는 절연막 스페이서를 형성하기 어려운 단점이 있다.
듀얼다마신공정시 절연막 식각공정으로 비트라인 트렌치 및 비트라인 콘택식각을 진행한 후 비트라인을 감싸는 절연막 스페이서를 형성하는 경우 게이트전극 간의 공간에도 절연막이 증착되어 콘택내의 게이트전극 간의 공간이 대부분 채워져 식각공정으로 반도체기판까지 콘택오픈이 거의 불가능하게 된다. 싱글 다마신공정에서는 비트라인 트렌치식각후 하부에 마스크절연막이 드러나는데 후속의 비트라인을 둘러싸는 절연막 스페이서 식각공정시 하부의 마스크절연막 또는 그 아래의 층간절연막에 대해 높은 식각선택비를 확보해야 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 다마신공정으로 비트라인을 형성하는 공정에서 저유전체막을 사용하여 더미 비트라인을 형성하고, 상기 더미 비트라인을 둘러싸는 질화막 스페이서를 형성한 다음, 상기 더미 비트라인을 제거한 후 비트라인 콘택플러그 및 비트라인을 형성하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 7 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11 : 반도체기판 13 : 게이트전극
15 : 제1마스크절연막 패턴 17 : 절연막 스페이서
19 : 제1층간절연막 21 : 비트라인 콘택홀
23 : 저유전체막 25 : 제2마스크절연막
27 : 감광막 패턴 29 : 제1장벽절연막
31 : 제2층간절연막 32 : 제1장벽절연막 패턴
33 : 비트라인 35 : 제2장벽절연막 패턴
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,반도체기판 상부에 상측에 제1마스크절연막 패턴이 구비되고, 측벽에 제1절연막 스페이서가 구비되는 게이트전극과 소오스/드레인영역으로 구성되는 모스전계효과 트랜지스터를 형성하는 공정과,전체표면 상부에 상기 반도체기판에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택홀이 구비된 제1층간절연막을 형성하는 공정과,상기 바트라인 콘택홀을 메우며, 상기 제1층간졀연막 보다 높게 형성되는 저유전체막 패턴 및 그 상부에 중첩되어있는 제2마스크절연막 패턴의 적층구조로 형성된 더미 비트라인을 형성하는 공정과,전체표면 상부에 제1장벽절연막을 소정 두께 형성한 다음, 제2층간절연막을 형성하여 평탄화시키는 공정과,상기 제2층간절연막, 제1장벽절연막 및 제2마스크절연막을 순차적으로 식각하여 상기 저유전체막을 노출시키는 동시에 상기 저유전체막을 둘러싸는 제1장벽절연막 패턴을 형성하는 공정과,상기 저유전체막을 제거하여 비트라인 콘택홀 및 트렌치를 형성한 다음, 상기 비트라인 콘택홀 및 트렌치의 일부를 매립하는 비트라인을 형성하는 공정과,
상기 비트라인 트렌치의 매립되지 않은 부분에 제2장벽절연막 패턴을 형성하는 공정을 포함하는 것을 특징으로 한다.이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 7 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)에서 소자분리영역으로 예정되는 부분에 소자분리 절연막(도시안됨)을 형성하고, 전체표면 상부에 게이트절연막(도시안됨)을 형성한 다음, 전체표면 상부에 게이트전극용 도전층과 제1마스크절연막을 순차적으로 형성한다.
다음, 게이트전극 마스크를 식각마스크로 상기 제1마스크절연막과 게이트전극용 도전층을 식각하여 게이트전극(13)과 제1마스크절연막 패턴(15)의 적층구조를 형성한다.
그 다음, 상기 적층구조의 측벽에 제1절연막 스페이서(17)를 형성한다.
다음, 전체표면 상부에 제1층간절연막(19)을 형성하여 평탄화시키고, 상기 반도체기판(11)에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택마스크를 식각마스크로 사용하여 상기 제1층간절연막(19)을 식각하여 비트라인 콘택홀(21)을 형성한다. (도 1 참조)
그 다음, 전체표면 상부에 저유전체막(23)과 제2마스크절연막(25)을 순차적으로 형성하고, 상기 제2마스크절연막(25) 상부에 비트라인으로 예정되는 부분을 보호하는 감광막 패턴(27)을 형성한다.
상기 저유전체막(23)은 유전상수 k가 0 ∼ 4로 낮은 물질로서, 플레어(FLARE), 실크(SiLK), DVS-BCB, PAE-2, Lo-K2000, Paryene AF4, PFCB(Perfluoro-cyclobuten), Teflon AF, 플로리내이티드 폴리이미드(Fluorineted polyimide), FSG, 나노글레스(nanoglass) 및 a-C:F로 이루어지는 군에서 임의로 선택되는 하나를 사용한다. 상기 물질들 이외에도 Si-O-C계, Si-O-F계, -Si-O-계, 폴리머계 및 CFx계 물질로 이루어지는 군에서 임의로 선택되는 하나를 사용할 수도 있고, 감광막 또는 쉽게 제거될 수 있는 연성을 갖는 물질을 사용하여 형성할 수 있다.
그리고, 상기 제2마스크절연막(25)은 후속공정에서 상기 저유전체막(23)의 식각공정시 상기 감광막 패턴(27)과의 식각선택비가 저하되는 것을 방지하기 위하여 하드마스크 및 식각장벽으로 사용된다. 상기 제2마스크절연막(25)은 질화막, SiO2, Al2O3및 Ta2O5로 이루어지는 군에서 임의로 선택되는 하나 이상의 물질로 형성된다. (도 2 참조)
그리고, 상기 감광막 패턴(27)을 식각마스크로 상기 제2마스크절연막(25)과 저유전체막(23)을 식각하여 더미비트라인을 형성하고, 상기 감광막 패턴(27)을 제거한다.
먼저, 상기 제2마스크절연막(25)은 CF4, SF6, NF3, C2F6, CHF3, C3F6, C3F8, C4F6, C4F8미치 C5F10으로 이루어지는 군에서 임의로 선택되는 하나를 주식각가스로 사용하고, 산소를 포함하는 가스와, 불활성가스를 혼합한 혼합가스를 식각가스로 사용하여 식각면이 수직으로 형성되게 한다.
상기 저유전체막(23)은 감광막을 제거하는 방법인 O2또는 N2또는 Ar를 이용한 플라즈마식각 또는 상기 가스의 혼합가스를 이용한 플라즈마식각공정으로 제거할 수 있다. 이때, 상기 저유전체막(23)의 식각공정시 측벽부분이 손상되는 것을 방지하기 위하여 SF6또는 SOx계통의 가스를 첨가하여 S-C, S-C-H계통의 폴리머를 발생시켜 측벽부분을 패시베이션(passivation)시켜 수직한 식각단면을 형성시킨다.
상기 저유전체막(23)의 식각공정시 상기 감광막 패턴(27)의 식각비를 상기 저유전체막(23)의 식각비보다 높게 하여 상기 감광막 패턴(27)을 동시에 제거할 수 있다. (도 3 참조)
다음, 전체표면 상부에 제1장벽절연막(29)을 소정 두께 형성하고, 상기 제1장벽절연막(29) 상부에 제2층간절연막(31)을 형성하여 평탄화시킨다. 상기 제1장벽절연막(29)은 SiON막, Si를 다량함유하는 SiON막, TiO2막, Al2O3막 및 Ta2O5막으로 이루어지는 군에서 임의로 선택되는 하나로 형성될 수 있다. (도 4 참조)
그 다음, 상기 제2층간절연막(31), 제1장벽절연막(29) 및 제2마스크절연막(25)을 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함) 또는 CEP(chemically enhanced polishing) 또는 전면식각(etch back)공정으로 제거하여 상기 저유전체막(23)을 노출시킨다.
상기 공정으로 상기 저유전체막(23)의 측벽에는 제1장벽절연막 패턴(32)이 형성된다. 상기 제1장벽절연막 패턴(32)은 후속공정에서 저장전극과 비트라인이 서로 단락되는 것을 방지하는 역할을 한다. (도 5 참조)
다음, 상기 저유전체막(23)을 제거하여 비트라인 콘택홀 및 비트라인 트렌치를 동시에 형성한다. 상기 저유전체막(23)은 O2, N2, Ar, SOx및 SF6로 이루어지는 군에서 임의로 선택되는 하나의 가스를 이용한 플라즈마식각공정으로 제거하거나, ACT, CLEAN-D, BOE 및 솔벤트계 습식케미칼으로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 제거한다.
그 후, 전체표면 상부에 다결정실리콘층, Ti, TiN, WSix및 W으로 이루어지는 군에서 임의로 선택되는 다수개를 증착한 다음, 전면식각 또는 CMP공정 또는 CEP공정으로 비트라인 트렌치의 내부 일부까지 식각하여 비트라인(33)을 형성한다. (도 6 참조)
다음, 전체표면 상부에 제2장벽절연막(도시안됨)을 형성하고, 전면식각 또는 CMP 또는 CEP공정으로 평탄화시켜 상기 비트라인(33) 상부에 제2장벽절연막 패턴(35)을 형성한다. 상기 제2장벽절연막 패턴(35)은 SiON막, Si를 다량함유하는 SiON막, TiO2막, Al2O3막 및 Ta2O5막으로 이루어지는 군에서 임의로 선택되는 하나로 형성될 수 있고, 후속공정에서 상기 제1장벽절연막 패턴(32)과 함께 저장전극과 비트라인(33)간에 단락을 방지하는 역할을 한다. (도 7 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 다마신공정으로 비트라인을 형성하는 방법에 있어서 저유전체막 패턴으로 더미 비트라인을 형성하고, 상기 더미 비트라인의 측벽에 절연막 스페이서를 형성한 다음, 상기 더미 비트라인을 제거하여 비트라인 콘택홀 및 비트라인 트렌치를 형성한 후, 상기 비트라인 콘택홀 및 비트라인 트렌치를 동시에 매립하여 비트라인 콘택과 비트라인을 동시에 형성할 수 있으므로 공정을 단순하게 하고, 비트라인을 식각공정이 아닌 증착공정으로 형성하여 비트라인과 주변의 다른 물질과의 계면특성을 향상시켜 후속 고온공정에서 비트라인이 리프팅되는 것을 방지함으로써 전기적 특성이 우수하지만 리프팅되지 쉬운 물질도 비트라인으로 형성할 수 있으므로 소자의 동작 특성을 향상시킬 수 있으며, 갭필(gap fill)특성이 우수하여 보이드(void)에 의한 콘택간의 단락을 방지할 수 있는 이점이 있다.

Claims (10)

  1. 반도체기판 상부에 상측에 제1마스크절연막 패턴이 구비되고, 측벽에 제1절연막 스페이서가 구비되는 게이트전극과 소오스/드레인영역으로 구성되는 모스전계효과 트랜지스터를 형성하는 공정과,
    전체표면 상부에 상기 반도체기판에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택홀이 구비된 제1층간절연막을 형성하는 공정과,
    상기 바트라인 콘택홀을 메우며, 상기 제1층간절연막 보다 높게 형성되는 저유전체막 패턴 및 그 상부에 중첩되어있는 제2마스크절연막 패턴의 적층구조로 형성된 더미 비트라인을 형성하는 공정과,
    전체표면 상부에 제1장벽절연막을 소정 두께 형성한 다음, 제2층간절연막을 형성하여 평탄화시키는 공정과,
    상기 제2층간절연막, 제1장벽절연막 및 제2마스크절연막을 순차적으로 식각하여 상기 저유전체막을 노출시키는 동시에 상기 저유전체막을 둘러싸는 제1장벽절연막 패턴을 형성하는 공정과,
    상기 저유전체막을 제거하여 비트라인 콘택홀 및 트렌치를 형성한 다음, 상기 비트라인 콘택홀 및 트렌치의 일부를 매립하는 비트라인을 형성하는 공정과,
    상기 비트라인 트렌치의 매립되지 않은 부분에 제2장벽절연막 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 저유전체막은 유전상수 k가 0 ∼ 4인 물질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 저유전체막은 플레어(FLARE), 실크(SiLK), DVS-BCB, PAE-2, Lo-K2000, Paryene AF4, PFCB(Perfluoro-cyclobuten), Teflon AF, 플로리내이티드 폴리이미드(Fluorineted polyimide), FSG, 나노글레스(nanoglass), a-C:F, Si-O-C계, Si-O-F계, -Si-O-계, 폴리머계 및 CFx계 물질로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 저유전체막은 감광막 또는 연성을 갖는 물질을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.제조방법.
  5. 제 1 항에 있어서,
    상기 제2마스크절연막 패턴은 질화막, SiO2, Al2O3및 Ta2O5로 이루어지는 군에서 임의로 선택되는 하나 이상의 물질로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2층간절연막, 제1장벽절연막 및 제2마스크절연막은 화학적 기계적 연마공정 또는 CEP(chemically enhanced polishing)공정 또는 전면식각공정으로 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 저유전체막은 O2, N2, Ar, SOx및 SF6로 이루어지는 군에서 임의로 선택되는 하나의 가스를 이용한 플라즈마식각공정으로 제거하거나, ACT, CLEAN-D, BOE 및 솔벤트계 습식케미칼으로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 비트라인은 전체표면 상부에 도전층을 형성한 다음, CMP공정 또는 CEP공정 또는 전면식각공정을 실시하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제2장벽절연막 패턴은 전체표면 상부에 제2장벽절연막을 형성한 다음, CMP공정 또는 CEP공정 또는 전면식각공정을 실시하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제1장벽절연막 패턴과 제2장벽절연막 패턴은 질화막, SiON막, Si를 다량함유하는 SiON막, TiO2막, Al2O3막 및 Ta2O5막으로 이루어지는 군에서 임의로 선택되는 하나로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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