JPH06125058A - 強誘電体膜を有する半導体メモリ装置 - Google Patents
強誘電体膜を有する半導体メモリ装置Info
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- JPH06125058A JPH06125058A JP4273231A JP27323192A JPH06125058A JP H06125058 A JPH06125058 A JP H06125058A JP 4273231 A JP4273231 A JP 4273231A JP 27323192 A JP27323192 A JP 27323192A JP H06125058 A JPH06125058 A JP H06125058A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、電極材料の選択幅を広げ、
安定した強誘電体コンデンサ素子を製造できるように
し、信頼性のよい強誘電体膜を有する半導体メモリ装置
を提供すると共に、その製造工程の簡略化を図り且つそ
の集積度を向上させることにある。 【構成】 半導体基板１１と、この基板上に設けられた
絶縁膜１７と、この絶縁膜上に設けられた複数の柱状も
しくは壁状に設けられた強誘電体膜１８と、この強誘電
体膜の対向する側面に設けられた第１電極１９および第
２電極２０とからなる強誘電体コンデンサ素子２６と、
前記基板上に設けられ、前記強誘電体コンデンサの第
１、第２の電極のいずれか一方の電極と接続されるトラ
ンジスタ１０とを具備したことを特徴とする。
安定した強誘電体コンデンサ素子を製造できるように
し、信頼性のよい強誘電体膜を有する半導体メモリ装置
を提供すると共に、その製造工程の簡略化を図り且つそ
の集積度を向上させることにある。 【構成】 半導体基板１１と、この基板上に設けられた
絶縁膜１７と、この絶縁膜上に設けられた複数の柱状も
しくは壁状に設けられた強誘電体膜１８と、この強誘電
体膜の対向する側面に設けられた第１電極１９および第
２電極２０とからなる強誘電体コンデンサ素子２６と、
前記基板上に設けられ、前記強誘電体コンデンサの第
１、第２の電極のいずれか一方の電極と接続されるトラ
ンジスタ１０とを具備したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は強誘電体膜を有する半導
体メモリ装置に係り、特にその強誘電体コンデンサ素子
部の改良に関する。
体メモリ装置に係り、特にその強誘電体コンデンサ素子
部の改良に関する。
【０００２】
【従来の技術】従来、強誘電体膜を有する半導体メモリ
装置としては、図８に示すように構成されたものが知ら
れている。
装置としては、図８に示すように構成されたものが知ら
れている。
【０００３】図８において、たとえばｐ+ 型シリコン基
板１１の表面には素子領域を電気的に分離するためのフ
ィールド酸化膜１２が形成されており、前記フィールド
酸化膜１２で囲まれた基板１１の表面には、ＭＯＳトラ
ンジスタ１０を形成するためのｎ+ 型のソース、ドレイ
ン領域１３、１４が互いに電気的に分離して形成されて
いる。
板１１の表面には素子領域を電気的に分離するためのフ
ィールド酸化膜１２が形成されており、前記フィールド
酸化膜１２で囲まれた基板１１の表面には、ＭＯＳトラ
ンジスタ１０を形成するためのｎ+ 型のソース、ドレイ
ン領域１３、１４が互いに電気的に分離して形成されて
いる。
【０００４】これらソース、ドレイン領域１３、１４間
のチャンネル領域を含む基板１１上にはゲート酸化膜１
６が形成されており、前記ソース、ドレイン領域間のチ
ャンネル領域部上には、多結晶シリコン等からなるＭＯ
Ｓトランジスタ１０のゲート電極１５が形成されてい
る。前記フィールド酸化膜１２及びゲート電極１５を含
む基板１１全面には、燐、ボロン等を含んだ酸化シリコ
ンからなる層間絶縁膜１７が被膜されている。
のチャンネル領域を含む基板１１上にはゲート酸化膜１
６が形成されており、前記ソース、ドレイン領域間のチ
ャンネル領域部上には、多結晶シリコン等からなるＭＯ
Ｓトランジスタ１０のゲート電極１５が形成されてい
る。前記フィールド酸化膜１２及びゲート電極１５を含
む基板１１全面には、燐、ボロン等を含んだ酸化シリコ
ンからなる層間絶縁膜１７が被膜されている。
【０００５】前記層間絶縁膜１７上にジルコン酸チタン
酸鉛（ＰＺＴ）等からなる強誘電体膜１８を挟む構造で
下から第１電極１９、前記強誘電体膜１８、第２電極２
０からなる強誘電体コンデンサ素子２６が形成されてい
る。さらに、その上に前記層間絶縁膜１７上を含めて酸
化シリコン等からなる層間絶縁膜２４が被膜されてい
る。
酸鉛（ＰＺＴ）等からなる強誘電体膜１８を挟む構造で
下から第１電極１９、前記強誘電体膜１８、第２電極２
０からなる強誘電体コンデンサ素子２６が形成されてい
る。さらに、その上に前記層間絶縁膜１７上を含めて酸
化シリコン等からなる層間絶縁膜２４が被膜されてい
る。
【０００６】また、コンタクトホールを通して前記第２
電極２０と配線電極２２が接続され、前記ソース領域１
３と配線電極２１が接続され、更に、前記第１電極１９
と前記ドレイン領域１４が配線電極２３を通じて接続さ
れている構造になっている。
電極２０と配線電極２２が接続され、前記ソース領域１
３と配線電極２１が接続され、更に、前記第１電極１９
と前記ドレイン領域１４が配線電極２３を通じて接続さ
れている構造になっている。
【０００７】
【発明が解決しようとする課題】しかしながら、図８に
示したような構造の強誘電体膜を有する半導体メモリ装
置を製造しようとすると、第１電極を成膜後にＰＺＴ等
の強誘電体膜を成膜するため、強誘電体膜に熱処理を施
さなければならない状況が生じた時に、熱による電極材
料への影響が問題になる。
示したような構造の強誘電体膜を有する半導体メモリ装
置を製造しようとすると、第１電極を成膜後にＰＺＴ等
の強誘電体膜を成膜するため、強誘電体膜に熱処理を施
さなければならない状況が生じた時に、熱による電極材
料への影響が問題になる。
【０００８】そのため現状では、電極材料として高融点
金属で且つ耐酸化性にすぐれた白金、タングステン、モ
リブデン、もしくは多結晶シリコン等、限られた材料し
か選択することができない状況にある。
金属で且つ耐酸化性にすぐれた白金、タングステン、モ
リブデン、もしくは多結晶シリコン等、限られた材料し
か選択することができない状況にある。
【０００９】さらに、それらの材料にしても強誘電体材
料との整合性、密着性がよく相互拡散がないこと、また
熱膨張係数の違いによる応力発生、それによる膜はがれ
がないことなどが要求されており、最適の電極材料を選
定することが困難な状況にある。
料との整合性、密着性がよく相互拡散がないこと、また
熱膨張係数の違いによる応力発生、それによる膜はがれ
がないことなどが要求されており、最適の電極材料を選
定することが困難な状況にある。
【００１０】また、第２電極においても強誘電体材料と
の整合性、密着性、相互拡散性、熱膨張係数の違いによ
る応力発生、それによる膜はがれなどがないことが要求
され、図８に示す強誘電体コンデンサ素子構造では、そ
れらの適性を持つ電極材料を選定することが困難な状況
にある。また、図８に示す強誘電体コンデンサ素子の構
造はプレーナ構造であるために電極面積の増大はそのま
まメモリセルの増大を招き、微細化には限度があった。
の整合性、密着性、相互拡散性、熱膨張係数の違いによ
る応力発生、それによる膜はがれなどがないことが要求
され、図８に示す強誘電体コンデンサ素子構造では、そ
れらの適性を持つ電極材料を選定することが困難な状況
にある。また、図８に示す強誘電体コンデンサ素子の構
造はプレーナ構造であるために電極面積の増大はそのま
まメモリセルの増大を招き、微細化には限度があった。
【００１１】そこで本発明は以上のような点に鑑みてな
されたもので、その目的とするところは、電極材料の選
択幅を広げ、安定した強誘電体コンデンサ素子を製造で
きるようにし、信頼性のよい強誘電体膜を有する半導体
メモリ装置を提供することにある。
されたもので、その目的とするところは、電極材料の選
択幅を広げ、安定した強誘電体コンデンサ素子を製造で
きるようにし、信頼性のよい強誘電体膜を有する半導体
メモリ装置を提供することにある。
【００１２】また、本発明の別の目的は、強誘電体膜を
有する半導体メモリ装置の製造工程を簡略化すること、
さらには強誘電体膜を有する半導体メモリ装置の集積度
を向上させることにある。
有する半導体メモリ装置の製造工程を簡略化すること、
さらには強誘電体膜を有する半導体メモリ装置の集積度
を向上させることにある。
【００１３】
【課題を解決するための手段】本発明の構造は上記課題
を解決するものであり、図１、図２に示すように、基板
上に柱状もしくは壁状に設けられた強誘電体膜１８と、
前記強誘電体膜１８の対向する側面に第１電極１９、第
２電極２０を具備したことを特徴とするものである。
を解決するものであり、図１、図２に示すように、基板
上に柱状もしくは壁状に設けられた強誘電体膜１８と、
前記強誘電体膜１８の対向する側面に第１電極１９、第
２電極２０を具備したことを特徴とするものである。
【００１４】すなわち、具体的には、本発明による強誘
電体膜を有する半導体メモリ装置は、半導体基板と、こ
の基板上に設けられた絶縁膜と、この絶縁膜上に設けら
れた複数の柱状もしくは壁状に設けられた強誘電体膜
と、この強誘電体膜の対向する側面に設けられた第１電
極および第２電極とからなる強誘電体コンデンサ素子
と、前記基板上に設けられ、前記強誘電体コンデンサの
第１、第２の電極のいずれか一方の電極と接続されるト
ランジスタとを具備したことを特徴とする。
電体膜を有する半導体メモリ装置は、半導体基板と、こ
の基板上に設けられた絶縁膜と、この絶縁膜上に設けら
れた複数の柱状もしくは壁状に設けられた強誘電体膜
と、この強誘電体膜の対向する側面に設けられた第１電
極および第２電極とからなる強誘電体コンデンサ素子
と、前記基板上に設けられ、前記強誘電体コンデンサの
第１、第２の電極のいずれか一方の電極と接続されるト
ランジスタとを具備したことを特徴とする。
【００１５】
【作用】上記のような構造にすることにより、強誘電体
膜１８を成膜、パターニング、及び熱処理した後に、第
１電極１９、第２電極２０を成膜、パターニングできる
ので、電極材料への熱的影響が従来に較べて大幅に緩和
出来る。従って、電極材料の選択幅が広がり、低融点金
属の使用が可能となってくる。
膜１８を成膜、パターニング、及び熱処理した後に、第
１電極１９、第２電極２０を成膜、パターニングできる
ので、電極材料への熱的影響が従来に較べて大幅に緩和
出来る。従って、電極材料の選択幅が広がり、低融点金
属の使用が可能となってくる。
【００１６】さらに、強誘電体膜１８と第１電極１９、
第２電極２０間の熱棒張係数の差で生じる応力を低減で
きるので、残留応力を低減でき、且つ膜はがれを防止で
きるようになる。このことより素子の信頼性向上にもつ
ながることになる。さらに、第１電極１９と第２電極２
０を同時に成膜、パターニングでき、また配線電極と兼
用できるので、製造工程の簡略化を図ることができる。
第２電極２０間の熱棒張係数の差で生じる応力を低減で
きるので、残留応力を低減でき、且つ膜はがれを防止で
きるようになる。このことより素子の信頼性向上にもつ
ながることになる。さらに、第１電極１９と第２電極２
０を同時に成膜、パターニングでき、また配線電極と兼
用できるので、製造工程の簡略化を図ることができる。
【００１７】また、強誘電体コンデンサ素子２６への電
荷蓄積を増大するためには、強誘電体コンデンサ素子２
６の電極方向の厚みを厚くするかもしくは電極面積を大
きくすればよいが、本発明の構造を用いれば、強誘電体
膜を厚く成膜することつまり高さを高くすることにより
電極面積を大きくできることになる。
荷蓄積を増大するためには、強誘電体コンデンサ素子２
６の電極方向の厚みを厚くするかもしくは電極面積を大
きくすればよいが、本発明の構造を用いれば、強誘電体
膜を厚く成膜することつまり高さを高くすることにより
電極面積を大きくできることになる。
【００１８】従って、本発明の強誘電体膜を有する半導
体メモリ装置によれば基板上で占めるコンデンサ素子面
積をプレーナ構造のコンデンサの占有面積より小さくで
きるので、微細化が容易となり、集積度向上につなが
る。
体メモリ装置によれば基板上で占めるコンデンサ素子面
積をプレーナ構造のコンデンサの占有面積より小さくで
きるので、微細化が容易となり、集積度向上につなが
る。
【００１９】
【実施例】以下、この発明の実施例につき図面を参照し
て説明する。 （第１実施例）図１は本発明による第１実施例の強誘電
体膜を有する半導体メモリ装置の平面図で、図２は図１
のＡ−Ａ線に沿う断面図である。図１、図２において、
１１はｐ型シリコンからなる半導体基板であり、１２は
素子領域を電気的に分離するためのフィールド酸化膜で
ある。
て説明する。 （第１実施例）図１は本発明による第１実施例の強誘電
体膜を有する半導体メモリ装置の平面図で、図２は図１
のＡ−Ａ線に沿う断面図である。図１、図２において、
１１はｐ型シリコンからなる半導体基板であり、１２は
素子領域を電気的に分離するためのフィールド酸化膜で
ある。
【００２０】前記フィールド酸化膜１２で囲まれた基板
１１の表面には、ＭＯＳトランジスタ１０を形成するた
めのｎ+ 型のソース、ドレイン領域１３、１４が互いに
電気的に分離して形成されている。
１１の表面には、ＭＯＳトランジスタ１０を形成するた
めのｎ+ 型のソース、ドレイン領域１３、１４が互いに
電気的に分離して形成されている。
【００２１】これらソース、ドレイン領域１３、１４間
のチャンネル領域を含む基板１１上にはゲート酸化膜１
６が形成されており、前記ソース、ドレイン領域間のチ
ャンネル領域部上には、多結晶シリコン等からなるＭＯ
Ｓトランジスタ１０のゲート電極１５が形成されてい
る。前記フィールド酸化膜１２及びゲート電極１５を含
む基板１１全面には、燐、ボロン等を含んだ酸化シリコ
ンからなる層間絶縁膜１７が被膜されている。次に、１
８の強誘電体膜成膜から、１９、２０、２１の電極形成
までの製造工程を図３（ａ）〜（ｅ）を用いて説明す
る。
のチャンネル領域を含む基板１１上にはゲート酸化膜１
６が形成されており、前記ソース、ドレイン領域間のチ
ャンネル領域部上には、多結晶シリコン等からなるＭＯ
Ｓトランジスタ１０のゲート電極１５が形成されてい
る。前記フィールド酸化膜１２及びゲート電極１５を含
む基板１１全面には、燐、ボロン等を含んだ酸化シリコ
ンからなる層間絶縁膜１７が被膜されている。次に、１
８の強誘電体膜成膜から、１９、２０、２１の電極形成
までの製造工程を図３（ａ）〜（ｅ）を用いて説明す
る。
【００２２】まず、層間絶縁膜１７上に、ジルコン酸チ
タン酸鉛（ＰＺＴ）等からなる強誘電体膜１８をスパッ
タリング法、ゾルーゲル法、ＣＶＤ法等の手法を用いて
１から２ミクロン成膜する｛図３（ａ）｝。
タン酸鉛（ＰＺＴ）等からなる強誘電体膜１８をスパッ
タリング法、ゾルーゲル法、ＣＶＤ法等の手法を用いて
１から２ミクロン成膜する｛図３（ａ）｝。
【００２３】次に、フォトリソグラフィとＲＩＥもしく
はイオンミリングエッチングを用いて柱状、あるいは壁
状に強誘電体膜１８を形成し｛図３（ｂ）｝、その後、
ソース領域１３とドレイン領域１４上にフォトリソとＲ
ＩＥによってコンタクトホールを形成する｛図３
（ｃ）｝。
はイオンミリングエッチングを用いて柱状、あるいは壁
状に強誘電体膜１８を形成し｛図３（ｂ）｝、その後、
ソース領域１３とドレイン領域１４上にフォトリソとＲ
ＩＥによってコンタクトホールを形成する｛図３
（ｃ）｝。
【００２４】それから、タングステン、モリブデン、白
金、チタン、アルミニウム、あるいはそれらの合金等の
電極材料２７をスパッタリング、ＣＶＤ等の手法を用い
て成膜し｛図３（ｄ）｝、最後に図３（ｅ）に示したよ
うに、フォトリソグラフィとウェットエッチング、ＲＩ
Ｅもしくはイオンミリングエッチング等の手法を用いて
第１電極１９、第２電極２０、配線電極２１を形成す
る。ここで、強誘電体膜１８、第１および第２電極１
９、２０とは強誘電体コンデンサ素子２６を形成してい
る。
金、チタン、アルミニウム、あるいはそれらの合金等の
電極材料２７をスパッタリング、ＣＶＤ等の手法を用い
て成膜し｛図３（ｄ）｝、最後に図３（ｅ）に示したよ
うに、フォトリソグラフィとウェットエッチング、ＲＩ
Ｅもしくはイオンミリングエッチング等の手法を用いて
第１電極１９、第２電極２０、配線電極２１を形成す
る。ここで、強誘電体膜１８、第１および第２電極１
９、２０とは強誘電体コンデンサ素子２６を形成してい
る。
【００２５】以上のような第１実施例による強誘電体コ
ンデンサ素子２６の構造と製造方法を用いれば、強誘電
体膜１８に熱処理を施す必要が生じても、電極材料２７
を成膜する前、つまり図３（ｂ）もしくは（ｃ）の状態
で行えるので、電極材料への熱的影響を低減出来る。
ンデンサ素子２６の構造と製造方法を用いれば、強誘電
体膜１８に熱処理を施す必要が生じても、電極材料２７
を成膜する前、つまり図３（ｂ）もしくは（ｃ）の状態
で行えるので、電極材料への熱的影響を低減出来る。
【００２６】従って、電極材料の選択幅が広がりアルミ
ニウム等の低融点金属の使用が可能となる。さらに、強
誘電体膜１８と第１電極１９間もしくは第２電極２０間
の熱膨張係数の差で生じる応力を低減出来るため、残留
応力を低減でき、それによる膜はがれを防止できるよう
になる。このことより強誘電体コンデンサ素子２６の信
頼性向上にもつながることになる。
ニウム等の低融点金属の使用が可能となる。さらに、強
誘電体膜１８と第１電極１９間もしくは第２電極２０間
の熱膨張係数の差で生じる応力を低減出来るため、残留
応力を低減でき、それによる膜はがれを防止できるよう
になる。このことより強誘電体コンデンサ素子２６の信
頼性向上にもつながることになる。
【００２７】さらに、第１実施例の製造方法は、従来の
製造法法と比較して簡略化された工程になっている。次
に、従来の製造工程を示した図９（ａ）〜（ｄ）、図１
０（ａ）〜（ｃ）と比較しながら本実施例の簡略化工程
を説明する。
製造法法と比較して簡略化された工程になっている。次
に、従来の製造工程を示した図９（ａ）〜（ｄ）、図１
０（ａ）〜（ｃ）と比較しながら本実施例の簡略化工程
を説明する。
【００２８】図９（ａ）は第１電極１９、強誘電体膜１
８、第２電極２０を連続して成膜した工程を示した図
で、図９（ｂ）、（ｃ）はフォトリソグラフィとエッチ
ングによって第１電極１９、強誘電体膜１８、第２電極
２０のパターンを形成する工程である。
８、第２電極２０を連続して成膜した工程を示した図
で、図９（ｂ）、（ｃ）はフォトリソグラフィとエッチ
ングによって第１電極１９、強誘電体膜１８、第２電極
２０のパターンを形成する工程である。
【００２９】さらに、層間絶縁膜２４を成膜後にコンタ
クトホールを形成する工程を示したのが図９（ｄ）、図
１０（ａ）で、それから電極材料２７を成膜して最後に
配線電極２１、２２、２３を形成する工程を示したのが
図１０（ｂ）、（ｃ）である。
クトホールを形成する工程を示したのが図９（ｄ）、図
１０（ａ）で、それから電極材料２７を成膜して最後に
配線電極２１、２２、２３を形成する工程を示したのが
図１０（ｂ）、（ｃ）である。
【００３０】従来工程の図９（ａ）から図１０（ａ）は
上記本発明の第１実施例の工程である図３（ａ）〜
（ｃ）と対応しており、成膜回数で３回、パターニング
回数で１回の工程が簡略化されることになる。
上記本発明の第１実施例の工程である図３（ａ）〜
（ｃ）と対応しており、成膜回数で３回、パターニング
回数で１回の工程が簡略化されることになる。
【００３１】また、強誘電体コンデンサ素子２６への電
荷蓄積を増大するためには強誘電体コンデンサ素子２６
の電極方向の厚みを厚くするかもしくは電極面積を大き
くすればよいが、本実施例の構造を用いれば、強誘電体
膜を厚く成膜することつまり高さを高くすることにより
電極面積を大きくできることになる。従って、基板上で
占めるコンデンサ素子面積をプレーナ構造のコンデンサ
の占有面積より小さくできるので、微細化が容易とな
り、集積度向上につながる。 （第２実施例）図４は本発明による第２実施例の強誘電
体膜を有する半導体メモリ装置を示す。この実施例で
は、第１実施例で示した強誘電体膜１８上にシリコン酸
化膜等からなる絶縁膜２５を配置した構造になってい
る。
荷蓄積を増大するためには強誘電体コンデンサ素子２６
の電極方向の厚みを厚くするかもしくは電極面積を大き
くすればよいが、本実施例の構造を用いれば、強誘電体
膜を厚く成膜することつまり高さを高くすることにより
電極面積を大きくできることになる。従って、基板上で
占めるコンデンサ素子面積をプレーナ構造のコンデンサ
の占有面積より小さくできるので、微細化が容易とな
り、集積度向上につながる。 （第２実施例）図４は本発明による第２実施例の強誘電
体膜を有する半導体メモリ装置を示す。この実施例で
は、第１実施例で示した強誘電体膜１８上にシリコン酸
化膜等からなる絶縁膜２５を配置した構造になってい
る。
【００３２】この場合の製造工程は図３（ａ）における
強誘電体膜１８上に絶縁膜２５をＣＶＤ、スパッタリン
グ等で成膜し、図３（ｂ）においてフォトリソグラフィ
とイオンミリング、ＲＩＥ等でエッチング強誘電体膜１
８と絶縁膜２５を所定形状に形成している。このような
絶縁膜２５を配置することにより、第１電極１９と第２
電極２０間のショートを防止できることになる。 （第３実施例）図５は本発明による第３実施例の強誘電
体膜を有する半導体メモリ装置を示す。この実施例で
は、第２実施例で示した強誘電体コンデンサ素子２６を
ＭＯＳトランジスタ１０上に配置した構造になってい
る。本実施例のような構造にすることで、第１実施例お
よび第２実施例の構造に比して、より一層微細化が可能
となり、集積度が向上することになる。 （第４実施例）図６は本発明による第４実施例の強誘電
体膜を有する半導体メモリ装置の平面図を示している。
また、図７にはその等価回路図を示している。
強誘電体膜１８上に絶縁膜２５をＣＶＤ、スパッタリン
グ等で成膜し、図３（ｂ）においてフォトリソグラフィ
とイオンミリング、ＲＩＥ等でエッチング強誘電体膜１
８と絶縁膜２５を所定形状に形成している。このような
絶縁膜２５を配置することにより、第１電極１９と第２
電極２０間のショートを防止できることになる。 （第３実施例）図５は本発明による第３実施例の強誘電
体膜を有する半導体メモリ装置を示す。この実施例で
は、第２実施例で示した強誘電体コンデンサ素子２６を
ＭＯＳトランジスタ１０上に配置した構造になってい
る。本実施例のような構造にすることで、第１実施例お
よび第２実施例の構造に比して、より一層微細化が可能
となり、集積度が向上することになる。 （第４実施例）図６は本発明による第４実施例の強誘電
体膜を有する半導体メモリ装置の平面図を示している。
また、図７にはその等価回路図を示している。
【００３３】図７においてＴｒはソース、ドレイン領域
１３、１４、ゲート酸化膜１６及びゲート電極１５で構
成されるＭＯＳトランジスタ、Ｃは強誘電体コンデンサ
２６、Ｂはソース領域と接続している配線電極２１でビ
ット線、Ｗはゲート電極であるワード線、Ｄは共通配線
電極ともなる第２電極２０でいわゆるドライブ線（プレ
ート線）を示している。
１３、１４、ゲート酸化膜１６及びゲート電極１５で構
成されるＭＯＳトランジスタ、Ｃは強誘電体コンデンサ
２６、Ｂはソース領域と接続している配線電極２１でビ
ット線、Ｗはゲート電極であるワード線、Ｄは共通配線
電極ともなる第２電極２０でいわゆるドライブ線（プレ
ート線）を示している。
【００３４】そして、強誘電体コンデンサ素子の第１電
極１９をＭＯＳトランジスタＴｒのドレイン領域１４に
コンタクトホールを通して接続し、第２電極２０を共通
配線電極（ドライブ線）とした。
極１９をＭＯＳトランジスタＴｒのドレイン領域１４に
コンタクトホールを通して接続し、第２電極２０を共通
配線電極（ドライブ線）とした。
【００３５】このような第４実施例の強誘電体膜を有す
るメモリ装置によれば、小さい面積で大きな電荷を蓄積
できるので、高密度に集積された強誘電体膜を有する半
導体メモリ装置を実現することができる。
るメモリ装置によれば、小さい面積で大きな電荷を蓄積
できるので、高密度に集積された強誘電体膜を有する半
導体メモリ装置を実現することができる。
【００３６】また、この実施例のメモリ装置は、ｐ型シ
リコンからなる半導体基板１１に周辺回路を形成するこ
とにより、マトリックス状に配列されたメモリセルのう
ち任意のセルに対して情報の書き込み、読み出しを行う
ことができ、かつその情報を記憶することができること
になる。
リコンからなる半導体基板１１に周辺回路を形成するこ
とにより、マトリックス状に配列されたメモリセルのう
ち任意のセルに対して情報の書き込み、読み出しを行う
ことができ、かつその情報を記憶することができること
になる。
【００３７】
【発明の効果】以上説明したように、強誘電体膜を有す
る半導体メモリ装置として本発明による構造を用いれば
電極材料への熱的影響が従来に較べて大幅に緩和できる
ので、電極材料の選択幅が広がり低融点金属の使用が可
能となる。
る半導体メモリ装置として本発明による構造を用いれば
電極材料への熱的影響が従来に較べて大幅に緩和できる
ので、電極材料の選択幅が広がり低融点金属の使用が可
能となる。
【００３８】さらに、本発明の構造によれば、熱膨張係
数の差で生じる応力を低減できるので、残留応力を低減
でき、膜はがれを防止できると共に、素子の信頼性向上
にもつながる。また、本発明では第１電極と第２電極を
同時に成膜、形成でき、且つ配線電極と兼用できるの
で、製造工程の簡略化が図れる。
数の差で生じる応力を低減できるので、残留応力を低減
でき、膜はがれを防止できると共に、素子の信頼性向上
にもつながる。また、本発明では第１電極と第２電極を
同時に成膜、形成でき、且つ配線電極と兼用できるの
で、製造工程の簡略化が図れる。
【００３９】さらに、本発明による構造を用いることに
より、基板上で占める強誘電体コンデンサ素子面積を従
来より小さくできるので、微細化が容易となり、集積度
が向上する。
より、基板上で占める強誘電体コンデンサ素子面積を従
来より小さくできるので、微細化が容易となり、集積度
が向上する。
【図１】本発明による第１実施例の強誘電体メモリ装置
の平面図である。
の平面図である。
【図２】本発明による第１実施例の強誘電体メモリ装置
の断面図である。
の断面図である。
【図３】本発明による第１実施例の強誘電体膜成膜から
電極形成までの工程図である。
電極形成までの工程図である。
【図４】本発明による第２実施例の強誘電体メモリ装置
の平面図である。
の平面図である。
【図５】本発明による第３実施例の強誘電体メモリ装置
の断面図である。
の断面図である。
【図６】本発明による第４実施例の強誘電体メモリ装置
の平面図である。
の平面図である。
【図７】本発明による第４実施例の強誘電体メモリ装置
の等価回路図である。
の等価回路図である。
【図８】従来の強誘電体メモリ装置の断面図である。
【図９】従来の強誘電体メモリ装置の強誘電体膜成膜か
ら層間絶縁膜の形成までの工程図である。
ら層間絶縁膜の形成までの工程図である。
【図１０】従来の強誘電体メモリ装置のコンタクトホー
ル形成から電極形成までの工程図である。
ル形成から電極形成までの工程図である。
１１…（ｐ+ ）型シリコンからなる半導体基板、 １２…フィールド酸化膜、 １３…ｎ+ ソース領域、 １４…ｎ+ ドレイン領域、 １５…ゲート電極、 １６…ゲート酸化膜、 １７…層間絶縁膜、 １８…強誘電体膜、 １９…第１電極、 ２０…第２電極、 ２１、２２、２３…配線電極、 ２４…層間絶縁膜、 ２５…絶縁膜、 ２６…強誘電体コンデンサ素子、 ２７…電極材料。
Claims (4)
- 【請求項１】 半導体基板と、この基板上に設けられた
絶縁膜と、この絶縁膜上に設けられた複数の柱状もしく
は壁状に設けられた強誘電体膜と、この強誘電体膜の対
向する側面に設けられた第１電極および第２電極とから
なる強誘電体コンデンサ素子と、 前記基板上に設けられ、前記強誘電体コンデンサ素子の
第１，第２の電極のいずれか一方の電極と接続されるト
ランジスタとを具備したことを特徴とする強誘電体膜を
有する半導体メモリ装置。 - 【請求項２】 前記強誘電体膜の上部に形成される絶縁
膜を具備したことを特徴とする請求項１の強誘電体膜を
有する半導体メモリ装置。 - 【請求項３】 前記強誘電体コンデンサ素子を、前記基
板上に設けられた絶縁膜を介して、前記トランジスタ上
に設けたことを特徴とする請求項１または請求項２いず
れかの強誘電体膜を有する半導体メモリ装置。 - 【請求項４】 前記強誘電体コンデンサ素子の第１、第
２の電極のいずれか一方の電極を前記トランジスタに接
続し、もう一方の電極を共通配線電極としたことを特徴
とする請求項１乃至請求項３いずれかの強誘電体膜を有
する半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273231A JPH06125058A (ja) | 1992-10-12 | 1992-10-12 | 強誘電体膜を有する半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273231A JPH06125058A (ja) | 1992-10-12 | 1992-10-12 | 強誘電体膜を有する半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06125058A true JPH06125058A (ja) | 1994-05-06 |
Family
ID=17524952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4273231A Withdrawn JPH06125058A (ja) | 1992-10-12 | 1992-10-12 | 強誘電体膜を有する半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06125058A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144051A (en) * | 1997-05-30 | 2000-11-07 | Nec Corporation | Semiconductor device having a metal-insulator-metal capacitor |
| JP2021523555A (ja) * | 2018-04-27 | 2021-09-02 | マイクロン テクノロジー，インク． | トランジスタ、トランジスタのアレイ、コンデンサと高さ方向に延伸するトランジスタと個別に含むメモリセルのアレイ、及びトランジスタのアレイを形成する方法 |
-
1992
- 1992-10-12 JP JP4273231A patent/JPH06125058A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144051A (en) * | 1997-05-30 | 2000-11-07 | Nec Corporation | Semiconductor device having a metal-insulator-metal capacitor |
| JP2021523555A (ja) * | 2018-04-27 | 2021-09-02 | マイクロン テクノロジー，インク． | トランジスタ、トランジスタのアレイ、コンデンサと高さ方向に延伸するトランジスタと個別に含むメモリセルのアレイ、及びトランジスタのアレイを形成する方法 |
| US11545492B2 (en) | 2018-04-27 | 2023-01-03 | Micron Technology, Inc. | Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |