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KR102075987B1 - 질화물 반도체 발광소자 - Google Patents

질화물 반도체 발광소자 Download PDF

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KR102075987B1
KR102075987B1 KR1020140012538A KR20140012538A KR102075987B1 KR 102075987 B1 KR102075987 B1 KR 102075987B1 KR 1020140012538 A KR1020140012538 A KR 1020140012538A KR 20140012538 A KR20140012538 A KR 20140012538A KR 102075987 B1 KR102075987 B1 KR 102075987B1
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nitride semiconductor
pit
light emitting
superlattice
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KR1020140012538A
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양정승
조성준
김범준
신동규
심현욱
윤석호
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삼성전자주식회사
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Abstract

본 발명의 일 측면에 따른 실시예는, 제1 도전형 질화물 반도체층과, 상기 제1 도전형 질화물 반도체층 상에 배치된 제1 초격자층과, 상기 제1 초격자층 상에 배치되며 복수의 V자 피트를 갖는 피트 형성층(pit formation layer)과, 상기 V자 피트에 의한 굴곡이 유지되도록 상기 피트 형성층 상에 배치된 제2 초격자층과, 상기 V자 피트에 의한 굴곡이 유지되도록 상기 제2 초격자층 상에 배치된 활성층과, 상기 V자 피트의 굴곡이 충전되도록 상기 활성층 상에 배치된 제2 도전형 질화물 반도체층을 포함하는 질화물 반도체 발광소자를 제공한다.

Description

질화물 반도체 발광소자{NITRIDE SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 질화물 반도체 발광소자 및 그 제조방법에 관한 것이다.
반도체 발광소자는 전자와 정공의 재결합에 기하여 특장 파장대역의 광을 생성하는 반도체 소자이다. 이러한 반도체 발광소자는 필라멘트에 기초한 광원에 비해 긴 수명, 낮은 전원, 우수한 초기 구동 특성 등의 여러 장점을 갖기 때문에 그 수요가 지속적으로 증가하고 있다. 특히, 청색 계열의 단파장 영역의 빛을 발광할 수 있는 3족 질화물 반도체가 각광을 받고 있다.
최근에는 반도체 발광소자의 발광 효율을 개선하기 위한 연구가 활발하게 이루어지고 있다. 특히, 반도체 발광소자의 발광 효율 및 광출력을 개선하기 위하여 다양한 방안이 개발되고 있다.
당 기술분야에서는, 발광 효율과 광출력이 우수한 질화물 반도체 발광소자가 요구되고 있다.
본 발명의 일 측면에 따른 실시예는, 제1 도전형 질화물 반도체층과, 상기 제1 도전형 질화물 반도체층 상에 배치된 제1 초격자층과, 상기 제1 초격자층 상에 배치되며 복수의 V자 피트를 갖는 피트 형성층(pit formation layer)과, 상기 V자 피트에 의한 굴곡이 유지되도록 상기 피트 형성층 상에 배치된 제2 초격자층과, 상기 V자 피트에 의한 굴곡이 유지되도록 상기 제2 초격자층 상에 배치된 활성층과, 상기 V자 피트의 굴곡이 충전되도록 상기 활성층 상에 배치된 제2 도전형 질화물 반도체층을 포함하는 질화물 반도체 발광소자를 제공한다.
상기 피트 형성층은 제1 도전형 질화물 반도체로 이루어질 수 있다.
상기 제1 도전형 질화물 반도체층은 제1 불순물 농도를 가지며, 상기 피트 형성층은 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 가질 수 있다.
상기 제1 불순물 농도는 2×1018/㎤ 이상이며, 상기 제2 불순물 농도는 1×1018/㎤ 이하일 수 있다.
상기 피트 형성층은 적어도 0.1㎛의 두께를 가질 수 있다. 상기 피트 형성층에서 상기 V자 피트가 발생한 지점의 두께가 상기 피트 형성층의 전체 두께의 1/5 이하일 수 있다.
상기 제1 도전형 질화물 반도체층은 복수의 전위를 포함하며, 상기 V자 피트는 상기 전위에 대응되는 위치에서 발생될 수 있다.
상기 제1 및 제2 초격자층은 각각 서로 다른 조성의 제1 및 제2 질화물막이 교대로 적층되어 이루어지며, 상기 제1 및 제2 질화물막은 서로 다른 조성을 갖는 AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 이루어질 수 있다.
일 예에서, 상기 제1 질화물막은 GaN이며, 상기 제2 질화물막은 AlxGa1 - xN (0<x≤1)일 수 있다. 다른 예에서, 상기 제1 질화물막은 InyGa1 - yN (0<y≤1)이며, 상기 제2 질화물막은 GaN일 수 있다.
상기 제1 초격자층의 제1 및 제2 질화물막은 각각 상기 제2 초격자층의 제1 및 제2 질화물막과 동일한 조성의 질화물 반도체로 이루어질 수 있다.
상기 제2 초격자층의 제1 및 제2 질화물막은 5 쌍 이하일 수 있다.
상기 제1 및 제2 초격자층 중 적어도 하나는 AlGaN/GaN/InGaN이 반복 적층될 수 있다.
상기 활성층은 복수의 양자우물층과 복수의 양자장벽층이 교대로 적층되어 이루어지며, 상기 제2 초격자층은 복수의 제1 질화물막과 복수의 제2 질화물막이 교대로 적층되어 이루어지며, 상기 제1 및 제2 질화물막은 각각 상기 양자우물층 및 상기 양자장벽층과 동일한 조성의 질화물 반도체로 이루어질 수 있다.
상기 제1 질화물막은 상기 양자우물층의 두께보다 얇은 두께를 가질 수 있다.
상기 제2 도전형 질화물 반도체층은, 상기 V자 피트에 의한 굴곡을 충전하며 제2 도전형 불순물을 도프된 평탄화층과 상기 평탄화층 상에 형성된 제2 도전형 콘택층을 포함할 수 있다.
일 예서, 상기 평탄화층은 제2 도전형 불순물로 도프된 AlGaN층을 포함하며, 상기 제2 도전형 콘택층은 제2 도전형 불순물로 도프된 GaN층을 포함할 수 있다.
다른 예에서, 상기 평탄화층은 제2 도전형 불순물로 도프된 AlGaN과 GaN의 초격자층을 포함하며, 상기 제2 도전형 콘택층은 제2 도전형 불순물로 도프된 GaN층을 포함할 수 있다. 상기 V자 피트의 경사면은 (1-101)면일 수 있다.
본 발명의 다른 측면은, 제1 도전형 질화물 반도체층 상에 제1 초격자층을 형성하는 단계와, 상기 제1 초격자층 상에 복수의 V자 피트를 갖는 피트 형성층을 형성하는 단계와, 상기 V자 피트에 의한 굴곡이 유지되도록 상기 피트 형성층 상에 제2 초격자층을 형성하는 단계와, 상기 V자 피트에 의한 굴곡이 유지되도록 상기 제2 초격자층 상에 활성층을 형성하는 단계와, 상기 V자 피트의 굴곡이 충전되도록 상기 활성층 상에 제2 도전형 질화물 반도체층을 형성하는 단계를 포함하는 질화물 반도체 발광소자 제조방법을 제공한다.
상기 피트 형성층을 형성하는 단계는 상기 제1 도전형 질화물 반도체층을 형성하는 단계의 온도보다 낮은 온도에서 수행될 수 있다.
상기 피트 형성층을 형성하는 단계는 약 950 ℃ 이하의 온도에서 수행될 수 있다. 상기 제2 도전형 질화물 반도체층을 형성하는 단계는 약 1000 ℃ 이상의 온도에서 수행될 수 있다.
본 발명의 또 다른 측면은, 제1 전극구조와 제2 전극구조를 갖는 회로 기판과, 상기 회로 기판에 실장되며 앞선 실시예에 기재된 질화물 반도체 발광소자를 포함하며, 상기 반도체 발광소자의 제1 및 제2 전극이 각각 상기 제1 및 제2 전극구조에 연결된 발광모듈을 제공한다.
본 발명의 다른 측면은, 앞선 실시예들에 기재된 질화물 반도체 발광소자를 구비한 발광모듈과, 상기 발광 모듈을 구동하도록 구성된 구동부와, 상기 구동부에 외부 전압을 공급하도록 구성된 외부 접속부를 포함하는 조명장치를 제공한다.
V자 피트 형성층 하부에 위치한 제1 초격자층과 함께, V자 피트 상에 위치한 제2 초격자층을 도입함으로써 활성층에 걸리는 스트레스를 효과적으로 완화시키고 전류 분산효과를 향상시킬 수 있다. 이로써, 전기적 특성이 향상된 질화물 반도체 발광소자를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도1은 본 발명의 일 실시예에 따른 질화물 반도체 발광소자를 나타내는 측단면도이다.
도2 내지 도7은 본 발명의 일 실시예에 따른 질화물 반도체 발광소자 제조방법을 나타내는 주요 공정별 단면도이다.
도8은 본 발명의 개선예와 비교예에 따른 질화물 반도체 발광소자의 광출력을 나타내는 그래프이다.
도9는 본 발명의 개선예와 비교예에 따른 질화물 반도체 발광소자의 동작전압을 나타내는 그래프이다.
도10 및 도11은 각각 본 발명의 개선예와 비교예에서 얻어진 V자 피트를 촬영한 SEM 사진이다.
도12 및 도13은 본 발명의 일 실시예에 따른 질화물 반도체 발광소자를 나타내는 평면도 및 측단면도이다.
도14는 본 발명의 일 실시예에 따른 질화물 반도체 발광소자를 나타내는 측단면도이다.
도15는 본 발명의 일 실시예에 따른 질화물 반도체 발광소자를 나타내는 측단면도이다.
도16은 도15에 도시된 질화물 반도체 발광소자를 채용한 발광 모듈을 나타내는 단면도이다.
도17 및 도18은 본 발명의 일 실시예에 따른 질화물 반도체 발광소자(또는 발광모듈)가 채용될 수 있는 백라이트 유닛의 예를 나타낸다.
도19는 본 발명의 일 실시예에 따른 질화물 반도체 발광소자(또는 발광모듈)가 채용된 조명 장치의 예를 나타낸다.
도20은 본 발명의 일 실시예에 따른 질화물 반도체 발광소자(또는 발광모듈)가 채용된 헤드 램프의 예를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다.
본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 실시예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 또한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
한편, 본 명세서에서 사용되는 "일 실시예(one example)"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
도1은 본 발명의 일 실시예에 따른 질화물 반도체 발광소자를 나타내는 측단면도이다.
도1에 도시된 바와 같이, 질화물 반도체 발광소자(10)은 기판(11) 상에 위치하며, 복수의 V자 피트(V)를 갖는 반도체 적층체를 포함한다. 상기 반도체 적층체 형성 전에 상기 기판(11) 상에 버퍼층(B)을 채용할 수 있다.
상기 반도체 적층체는 상기 기판(11) 상에 순차적으로 적층된, 제1 도전형 질화물 반도체층(12), 제1 초격자층(13), 피트 형성층(14), 제2 초격자층(15), 활성층(16) 및 제2 도전형 질화물 반도체층(17)을 포함할 수 있다.
본 실시예에 따른 질화물 반도체 발광소자(10)는 2개의 초격자층(12,14)이 도입된다. 즉, 상기 제1 도전형 질화물 반도체층(12)과 상기 피트 형성층(14) 사이에는 상기 제1 초격자층(13)이 도입된다. 추가적으로, 상기 피트 형성층(14) 상에 상기 제2 초격자층(15)이 도입된다.
상기 피트 형성층(14)은 상기 제1 초격자층(13)에 위치하며 그 상면에는 복수의 V자 피트(V)가 형성된다. 상기 제2 초격자층(15)은 상기 V자 피트(V)에 의한 굴곡이 유지되도록 상기 피트 형성층(14) 상에 배치될 수 있다. 상기 활성층(16)도 상기 V자 피트(V)에 의한 굴곡이 유지되도록 상기 제2 초격자층(15) 상에 배치될 수 있다. 상기 제2 도전형 질화물 반도체층(17)은 상기 V자 피트(V)의 굴곡이 충전되도록 상기 활성층(16) 상에 배치될 수 있다.
상기 제2 도전형 질화물 반도체층(17)에 의해 V자 피트가 충전된 영역에서는 Mg과 같은 p형 불순물이 활성층까지 확산되고, 이로 인해, V자 피트 영역에서 PN 접합으로 인한 고저항 영역(R)이 발생될 수 있다. 따라서, V자 피트가 충전된 영역이 전기적으로 고저항 영역(R)으로 제공되어 전위(d)로 인한 누설 전류 문제나 정전압 특성 저하 문제를 해결할 수 있다. 또한, 전체 활성층 면적에서 상기 고저항 영역이 분포하므로, 평탄한 영역에 위치한 활성층 영역으로 전류를 더욱 원활히 공급할 수 있다. 이와 같이, V자 피트(V)에 의한 고저항 영역(R)으로 인해 유익한 전류 확산 효과를 기대할 수 있다.
이러한 고저항 영역(R)은 상기 활성층(16)이 형성한 후에 유지되는 V자 피트(V)에 의한 굴곡에서 발생될 수 있다. 따라서, 상기 제2 도전형 질화물 반도체층(17)을 형성하기 전에, V자 피트가 평탄화되는 경우에는 고저항 영역의 형성을 기대하기 어렵다. 그러나, V자 피트(V) 내부에서 성장되는 활성층(16) 및 제2 초격자층(15)의 두께는 다른 영역보다 다소 두꺼워지는 경향을 가지므로(특히, 고온에서 성장될 때), 그 적층 수가 많을수록 V자 피트(V)가 점차 메워질 가능성이 높아진다.
따라서, 활성층(16)의 형성한 후에도 V자 피트의 굴곡을 유지하기 위해서는, 제2 초격자층(15)의 적층수를 제한할 수 있으며, 5층 이하의 쌍으로, 나아가 3층 이하의 쌍으로 형성하는 것이 바람직하다. 적은 수의 제2 초격자층(15)을 채용하더라도, 제1 초격자층(13)을 도입함으로써 응력 완화 효과를 충분히 기대할 수 있다.
구체적으로 설명하면, 상기 제1 초격자층(13)은 상기 피트 형성층(14) 하부에 위치하여 상기 활성층(13)의 양자우물층에 미치는 스트레스를 효과적으로 완화시킬 뿐만 아니라, 제1 도전형 질화물 반도체층(12)에 존재하는 전위의 전파를 억제할 수 있다.
또한, 상기 제1 초격자층(13)은 성장 중인 피트 형성층(14)에 높은 스트레스를 인가하여 비교적 V자 피트가 빨리 발생되도록 유도할 수 있다. 이에 대해서는 도4에서 더욱 상세히 설명하기로 한다.
이와 같이, 상기 제1 초격자층(13)을 도입함으로써 동일한 응력 완화 효과를 얻기 위한 상기 제2 초격자층(15)의 적층 수를 감소시킬 수 있으며, 충분한 응력 완화 효과를 유지하면서도 V자 피트(V)에 의한 굴곡을 활성층(16)을 형성한 후에도 유지할 수 있다.
상기 질화물 반도체 발광소자(10)는 상기 반도체 적층체가 메사 에칭되어 상기 제1 도전형 질화물 반도체층(12)의 일부 영역이 노출된 형태를 가질 수 있다.상기 질화물 반도체 발광소자(10)는 제2 도전형 반도체층(17) 상에 형성된 오믹전극층(18)과, 상기 제1 도전형 질화물 반도체층(12)의 노출된 영역과 오믹 콘택층(18)의 일 영역 상에 각각 형성된 제1 및 제2 전극(19a,19b)을 포함할 수 있다.
(기판(11))
상기 기판(11)은 필요에 따라 절연성, 도전성 또는 반도체 기판이 사용될 수 있다. 예를 들어, 상기 기판(11)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다.
상기 기판(11)은 반도체 적층체 성장 전 또는 후에 광의 효과적인 추출 또는 전기적 특성을 개선하기 위해서 완전히 또는 부분적으로 제거되거나 패터닝될 수 있다. 예를 들어, 상기 기판(11)이 사파이어 기판인 경우는 레이저 빔을 기판(11)을 통해 반도체 적층체와의 계면에 조사하여 기판(11)을 제거할 수 있다. 또한, 실리콘이나 실리콘 카바이드 기판은 연마/에칭 등의 방법에 의해 제거할 수 있다.
기판 패터닝은 기판의 주면(예, 결정 성장면 및 반대면 중 적어도 하나) 또는 측면에 반도체 적층체 성장 전 또는 후에 요철 또는 경사면을 형성하여 광 추출 효율을 향상시킨다. 패턴의 크기는 5nm ~ 500㎛ 범위에서 선택될 수 있다. 규칙 또는 불규칙한 패턴으로 광 추출 효율을 향상시킬 수 있다. 이러한 패턴의 형상은기둥, 산, 반구형과 같은 다양한 형상을 가질 수 있다.
( 버퍼층 (B))
Si 기판과 같은 이종 기판상에 GaN 박막을 성장시킬 때, 기판 물질과 박막 물질 사이의 격자 상수의 불일치로 인해 전위(dislocation) 밀도가 증가하고, 열팽창 계수 차이로 인해 균열(crack) 및 휨이 발생할 수 있다. 이러한 문제를 완화하기 위해서, 상기 기판(11)과 반도체 적층체 사이에 버퍼층(B)을 배치시킬 수 있다
상기 버퍼층(B)은 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1), 특히 GaN, AlN, AlGaN, InGaN, 또는 InGaNAlN를 사용할 수 있으며, 필요에 따라 ZrB2, HfB2, ZrN, HfN, TiN 등의 물질도 사용할 수 있다. 또한, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다.
상기 기판으로서, 실리콘(Si)을 사용하는 경우에는 GaN와 열팽창 계수 차이로 인해 휨 또는 파손이 발생되거나 격자 상수 차이로 인해 결함 발생 가능성도 크므로 결함 제어뿐만 아니라 휨을 억제하기 위한 응력 제어를 동시에 해줘야 하기 때문에 복합 구조의 버퍼층(B)을 사용할 수 있다. 이러한 버퍼층(B)은 실리콘 기판의 Si 원소와 Ga 반응을 막기 위해 Ga을 포함하지 않은 결정일 수 있다. 예를 들어, 상기 버퍼층(B)은 AlN 또는 SiC일 수 있다. 또한, 복수의 AlN 층을 사용하는 경우에, 그 사이에 GaN 중간에 응력을 제어하기 위한 AlGaN 중간층을 삽입할 수 있다.
(제1 도전형 질화물 반도체층 (12))
상기 제1 도전형 질화물 반도체층(12)은 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 질화물 단결정일 수 있다. 상기 제1 도전형 질화물 반도체층(12)은 n형 불순물이 도핑된 반도체로 이루어질 수 있다. n형 불순물로는 Si이 사용될 수 있다. 예를 들어, 상기 제1 도전형 질화물 반도체층(12)은 n형 GaN일 수 있다.
상기 제1 도전형 질화물 반도체층(12)은 콘택층으로 제공될 수 있으며, Vf 감소를 위해서 비교적 높은 농도를 포함할 수 있다. 예를 들어, 상기 제1 도전형 질화물 반도체층(12)은 n형 불순물 농도는 2×1018/㎤ 이상일 수 있다.
상기 제1 도전형 질화물 반도체층(12)은 동일한 조성의 단층 구조로 구현될 수도 있으나, 필요에 따라 서로 다른 조성이나 두께를 갖는 다층 구조를 가질 수 있다. 예를 들어, 제1 도전형 질화물 반도체층(12)은 전자 주입 효율을 개선할 수 있는 전자주입층을 포함할 수 있다.
(제1 초격자층 (13))
상기 제1 초격자층(13)은 서로 다른 조성의 제1 및 제2 질화물막(13a,13b)이 교대로 적층되어 이루어질 수 있다. 상기 제1 및 제2 질화물막(13a,13b)은 서로 다른 조성을 갖는 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 상기 제1 초격자층(13)은 Si와 같은 n형 불순물로 도프되거나 언도프일 수 있다.
일 예에서는, 상기 제1 질화물막(13a)은 InyGa1 - yN (0<y≤1)이며, 상기 제2 질화물막(13b)은 GaN일 수 있다. 다른 예에서는, 상기 제1 질화물막(13a)은 GaN이며, 상기 제2 질화물막(13b)은 AlxGa1 - xN (0<x≤1)일 수 있다. 필요에 따라, 상기 제1 초격자층(13)은 3종의 서로 다른 질화물막으로 구성될 수 있다. 예를 들어, AlGaN/GaN/InGaN이 반복 적층될 수 있다.
상기 제1 및 제2 질화물막(13a,13b)의 두께는 약 0.5㎚ ∼ 약 20㎚ 범위일 수 있다. 상기 제1 질화물막(13a)은 상기 제2 질화물막(13b)보다 상대적으로 얇게 형성할 수 있다.
상기 제1 초격자층(13)의 제1 및 제2 질화물막(13a,13b)은 적절한 수로 형성될 수 있다. 상기 제1 초격자층(13)은 상기 제2 초격자층(15)의 기능을 보완하는 것으로 이해될 수 있다. 따라서, 상기 제1 초격자층(13)을 도입함으로써 상기 제2 초격자층(15)의 적층 수를 감소시키더라도 충분한 응력 완화 효과를 얻을 수 있다.
(피트 형성층(14))
상기 피트 형성층(14)은 n형 불순물이 도프된 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 질화물 단결정일 수 있다. n형 불순물로는 Si이 사용될 수 있다. 예를 들어, 상기 피트 형성층(14)은 상기 제1 도전형 질화물 반도체층(12)과 유사하게, n형 GaN일 수 있다.
상기 피트 형성층(14)은 결정성 향상을 위해서 비교적 낮은 불순물 농도를 가질 수 있다. 예를 들어, 상기 피트 형성층(14)은 n형 불순물 농도는 1×1018/㎤ 이하일 수 있다.
상기 피트 형성층(14)의 두께(Ta)는 충분한 깊이의 V자 피트가 제공되도록 0.1㎛이상일 수 있으며, 공정의 효율성을 위해서 1㎛ 이하일 수 있다
이러한 V자 피트(V)의 생성되는 영역은 전위(d)가 존재하는 영역에 대응되어 발생될 수 있다. 앞서 설명한 바와 같이, 상기 피트 형성층(14) 아래에 위치한 제1 초격자층(13)은 결정성장 중에 인가되는 응력을 높임으로써 피트를 상대적으로 빨리 발생시킬 수 있다. 이는 상대적으로 얇은 피트 형성층(14)으로도 원하는 깊이의 V자 피트(V)를 제공할 수 있다는 사실을 의미한다.
(제2 초격자층 (15))
상기 제2 초격자층(15)은 서로 다른 조성의 제1 및 제2 질화물막(15a,15b)이 교대로 적층되어 이루어질 수 있다. 상기 제1 및 제2 질화물막(15a,15b)은 서로 다른 조성을 갖는 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 상기 제2 초격자층(15)은 Si와 같은 n형 불순물로 도프되거나 언도프일 수 있다.
일 예에서는, 상기 제1 질화물막(15a)은 InyGa1 - yN (0<y≤1)이며, 상기 제2 질화물막(15b)은 GaN일 수 있다. 다른 예에서는, 상기 제1 질화물막(15a)은 GaN이며, 상기 제2 질화물막(15b)은 AlxGa1 - xN (0<x≤1)일 수 있다. 필요에 따라, 상기 제1 초격자층(15)은 3종의 서로 다른 질화물막으로 구성될 수 있다. 예를 들어, AlGaN/GaN/InGaN이 반복 적층될 수 있다.
상기 제2 초격자층(15)의 제1 및 제2 질화물막(15a,15b)은 상기 제1 초격자층(13)의 제1 및 제2 질화물막(13a,13b)과 동일한 조성의 질화물 반도체로 이루어질 수 있다.
상기 제2 초격자층(15)의 제1 및 제2 질화물막(15a,15b)은 상기 활성층(16)의 양자우물층 및 양자장벽층과 동일하거나 유사한 조성의 질화물 반도체로 이루어질 수 있다. 상기 제2 초격자층(15)에서도 전자 및 전공이 재결합하여 약간의 광이 발생될 수 있으며, 상기 활성층(16)에 영향 주지 않도록 가능한 단파장의 광(예, 녹색)이 발생되도록 설계할 수 있다.
상기 제1 및 제2 질화물막(15a,15b)의 두께는 약 0.5㎚ ∼ 약 20㎚ 범위일 수 있다. 상기 제1 질화물막(15a)은 상기 제2 질화물막(15b)보다 상대적으로 얇게 형성할 수 있다. 상기 제1 질화물막(15a)은 상기 양자우물층의 두께보다 얇은 두께를 가질 수 있다.
상기 제2 초격자층(15)의 제1 및 제2 질화물막(15a,15b)은 이에 한정되지는 않으나, 5쌍 이하, 나아가 3쌍 이하의 수로 형성될 수 있다. 이와 같이, 제2 초격자층(15)을 비교적 적은 수로 채용하여도 상기 제1 초격자층(13)의 채용함으로써 응력 완화에 의한 충분한 개선효과를 얻을 수 있다. 따라서, 상기 활성층(16)을 형성한 후에도 V자 피트의 굴곡을 유지하는데 유리한 조건을 가질 수 있다.
(활성층(16))
상기 활성층(16)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예를 들어, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
상기 활성층(16)은 V자 피트에 의한 굴곡이 유지되도록 형성될 수 있다. V자 피트에 의한 굴곡을 유지하기 위해서 저온 성장(950℃이하)이 바람직하지만, 조성에 따라 다소 고온(950℃이상)에서 성장되는 경우도 있을 수 있다. 예를 들어, InGaN 양자우물층과 GaN 양자장벽층을 형성하는 경우에, 각각 800∼1100℃ 범위에서 공정이 수행되며, GaN 양자장벽층은 상대적으로 고온에서 수행될 수 있다.
결과적으로, V자 피트(V) 내부에서 GaN 양자장벽층의 두께는 다른 영역보다 다소 두꺼워지고, 그 적층 수가 많을수록 V자 피트(V)가 점차 메워지는 현상이 발생될 수 있다. 이러한 현상은 제2 초격자층(15)의 경우에도 유사하게 나타날 수 있다. 따라서, 활성층(16)을 형성한 후에도 V자 피트의 굴곡을 유지하기 위해서는, 제2 초격자층(15)의 적층 수를 제한할 필요가 있으며, 적은 수의 제2 초격자층(15)의 채용에도 불구하고, 피트 형성층(14) 하부에 제1 초격자층(13)을 도입함으로써 응력 완화 효과를 충분히 기대할 수 있다.
(제2 도전형 질화물 반도체층 (17))
상기 제2 도전형 질화물 반도체층(17)은 p형 불순물이 도프된 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 질화물 단결정일 수 있다. p형 불순물로는 Zn, Cd, Be, Mg, Ca, Ba 등이 있으며, 주로 Mg이 사용될 수 있다.
상기 제2 도전형 질화물 반도체층(17)은 V자 피트(V)를 충전하여 평탄화시킬 수 있다. 이를 위해서, 상기 제2 도전형 질화물 반도체층(17)은 고온(1000℃)에서 성장공정이 수행될 수 있다. 본 과정에서, V자 피트에 위치한 영역에 Mg과 같은 p형 불순물이 집중되고 그 영역의 활성층까지 확산될 수 있다. 이로 인해, V자 피트영역에서 PN 접합으로 인한 고저항영역이 발생될 수 있다. 이는 앞에서 설명한 바와 같이, 질화물 반도체 발광 소자(10)의 전기적 특성을 크게 개선할 수 있다.
상기 제2 도전형 질화물 반도체층(17)은 단층 구조로 구현될 수도 있으나, 필요에 따라 서로 다른 조성이나 두께 등을 갖는 다층 구조를 가질 수 있다. 예를 들어, 제2 도전형 질화물 반도체층(17)은 정공주입효율을 개선하기 위한 층이나, 전자차단층을 추가로 도입할 수 있다.
예를 들어, 제2 도전형 질화물 반도체층(17)은 활성층(16)과 p형 GaN 콘택층 사이에 밴드갭이 큰 전자차단층을 포함할 수 있다. 예를 들어, 이러한 전자차단층은 p형 AlGaN층일 수 있다. 다른 예에서, 상기 활성층(16) 상에 서로 다른 조성을 갖거나 서로 다른 불순물 함량을 갖는 복수 종류의 InxAlyGa(1-x-y)N층이 반복하여 적층되는 초격자 구조가 사용될 수 있다. 예를 들어, 이러한 초격자 구조로는 p형 AlGaN/GaN의 초격자층이 사용될 수 있다.
( 오믹콘택층 (18) 및 제1 및 제2 전극(19a,19b))
상기 오믹 콘택층(18)은 불순물 농도를 상대적으로 높게 해서 오믹 콘택 저항을 낮추어 소자의 동작 전압을 낮추고 소자 특성을 향상시킬 수 있다.
앞서 설명한 바와 같이, 도1에 도시된 반도체 발광소자(10)는, 상기 제1 및 제2 전극(19a,19b)이 광추출면과 반대 방향으로되는 플립칩 구조일 수 있다. 이 경우에, 상기 오믹 콘택층(18)은 고반사성 오믹 콘택층으로, 고반사성 물질을 포함할 수 있다. 예를 들어, 상기 오믹 콘택층(18)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au로 구성된 그룹으로부터 선택된 단층 또는 복수의 층으로 구성될 수 있다. 또한, 상기 오믹 컨택층(18)은 GaN, InGaN, ZnO 또는 그래핀층을 추가적으로 포함할 수 있다.
상기 제1 및 제2 전극(19a,19b)으로는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 채용될 수 있다.
이하, 도2 내지 도7을 참조하여 본 발명의 일 실시예에 따른 반도체 발광소자 제조방법을 상세히 설명한다.
도2 내지 도7은 본 발명의 일 실시예에 따른 질화물 반도체 발광소자 제조방법을 나타내는 주요 공정별 단면도이다.
도2에 도시된 바와 같이, 기판(21) 상에 제1 도전형 질화물 반도체층(22)을 성장시킨다. 필요에 따라 버퍼층(B)을 형성할 수 있다.
상기 기판(21)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다. 상기 버퍼층(B)은 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1), 예를 들어 GaN, AlN, AlGaN, InGaN, 또는 InGaNAlN를 사용할 수 있다.
상기 제1 도전형 질화물 반도체층(22)을 포함한 반도체 적층체 성장공정은 MOCVD, MBE 등의 공정을 이용하여 수행될 수 있다. MOCVD 장치를 사용하는 경우에, 기판(21)이 설치된 반응 용기 내에 반응 가스로서 유기 금속 화합물 가스(예, 트리메틸 갈륨 (TMG), 트리메틸 알루미늄(TMA) 등)와 질소 함유 가스(암모니아(NH3) 등)을 공급하고, 기판의 온도를 고온(1000℃∼1300℃)으로 유지하고, 원하는 질화물 단결정을 성장시킬 수 있다.
상기 제1 도전형 질화물 반도체층(22)은 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 질화물 단결정일 수 있다. 상기 제1 도전형 질화물 반도체층(22)은 n형 GaN일 수 있다. 상기 제1 도전형 질화물 반도체층(12)은 n형 불순물 농도는 2×1018/㎤ 이상일 수 있다. 상기 제1 도전형 질화물 반도체층(22)은 불가피하게 발생되는 전위(d)를 포함할 수 있다. 필요에 따라, 상기 제1 도전형 질화물 반도체층(22)을 형성하기 전에 결정성 향상을 위해서 언도프 GaN층을 형성할 수 있다.
이어, 도3에 도시된 바와 같이, 상기 제2 도전형 질화물 반도체층(22) 상에 제1 초격자층(23)을 형성할 수 있다.
상기 제1 초격자층(23)은 서로 다른 조성의 제1 및 제2 질화물막(23a,23b)이 교대로 적층되어 이루어질 수 있다. 상기 제1 및 제2 질화물막(23a,23b)은 서로 다른 조성을 갖는 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 상기 제1 초격자층(23)은 Si와 같은 n형 불순물로 도프되거나 언도프일 수 있다.
상기 제1 및 제2 질화물막(23a,23b)의 두께는 약 0.5㎚ ∼ 약 20㎚ 범위일 수 있다. 상기 제1 질화물막(23a)은 상기 제2 질화물막(23b)보다 상대적으로 얇게 형성할 수 있다.
상기 제1 초격자층(23)은 전위(d)를 차단할 수 있으며, 상기 제1 초격자층(23)을 도입함으로써 상기 제2 초격자층(25)의 적층 수를 감소시키더라도 충분한 응력 완화 효과를 얻을 수 있다.
다음으로, 도4에 도시된 바와 같이, 상기 제1 초격자층(23) 상에 복수의 V-피트(V)를 갖는 피트 형성층(24)을 성장시킬 수 있다.
상기 피트 형성층(24)은 n형 불순물이 도프된 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 질화물 단결정일 수 있다. 예를 들어, 상기 피트 형성층(24)은 상기 제1 도전형 질화물 반도체층(22)과 유사하게, n형 GaN일 수 있다.
상기 피트 형성층(24)은 결정성 향상을 위해서 비교적 낮은 불순물 농도를 가질 수 있다. 예를 들어, 상기 피트 형성층(24)은 n형 불순물 농도는 1×1018/㎤ 이하일 수 있다.
V자 피트(V)의 형성은 상기 피트 형성층(24)을 비교적 저온에서 성장함으로써 구현될 수 있다. 예를 들어, 상기 피트 형성층(24)은 950℃ 이하의 온도에서 성장될 수 있다. 이러한 V자 피트(V)는 결정성장시에 발생되는 인장 응력을 해소하는 과정에서 발생되는 것으로 이해할 수 있다. 이러한 V자 피트(V)의 생성되는 영역은 주로 전위(d)가 존재하는 영역에 대응될 수 있다.
상기 기판(21)의 상면이 C면에서 성장하는 경우에, 피트(V)의 경사진 면(S)은 (1-101) 면일 수 있다. 상기 피트 형성층(24)의 두께(Ta)는 충분한 깊이의 V자 피트가 제공되도록 0.1㎛이상일 수 있다.
상기 피트 형성층(24)의 두께(Tb)가 동일할 때에 피트(V)가 발생하는 부분의 두께(D1)가 얇을수록 충분한 깊이(D2)의 피트(V)를 확보하는데 유리하다. 상기 피트 형성층(24) 아래에 위치한 제1 초격자층(23)은 결정성장 중에 인가되는 응력을 높임으로써 피트(V)를 상대적으로 빨리 발생시킬 수 있다. 성장 공정 조건에 따라 차이가 있으나, 상기 피트 형성층(24)에서 상기 V자 피트(V)가 발생한 지점의 두께(D1)가 상기 피트 형성층(24)의 전체 두께(Tb)의 1/5 이하일 수 있다.
이어, 도5에 도시된 바와 같이, 상기 V자 피트(V)에 의한 굴곡이 유지되도록 상기 피트 형성층(24) 상에 제2 초격자층(25)을 형성할 수 있다.
상기 제2 초격자층(25)은 서로 다른 조성의 제1 및 제2 질화물막(25a,25b)이 교대로 적층되어 이루어질 수 있다. 상기 제1 및 제2 질화물막(25a,25b)은 서로 다른 조성을 갖는 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 상기 제2 초격자층(15)은 Si와 같은 n형 불순물로 도프되거나 언도프일 수 있다.
일 예에서는, 상기 제1 질화물막(25a)은 InyGa1 - yN (0<y≤1)이며, 상기 제2 질화물막(25b)은 GaN일 수 있다. 다른 예에서는, 상기 제1 질화물막(25a)은 GaN이며, 상기 제2 질화물막(25b)은 AlxGa1 - xN (0<x≤1)일 수 있다. 필요에 따라, 상기 제1 초격자층(25)은 3종의 서로 다른 질화물막으로 구성될 수 있다. 예를 들어, AlGaN/GaN/InGaN이 반복 적층될 수 있다.
상기 제2 초격자층(25)의 제1 및 제2 질화물막(25a,25b)은 상기 제1 초격자층(23)의 제1 및 제2 질화물막(23a,23b)과 동일한 조성의 질화물 반도체로 이루어질 수 있다.
상기 제2 초격자층(25)의 제1 및 제2 질화물막(25a,25b)은 상기 활성층(26)의 양자우물층 및 양자장벽층과 동일하거나 유사한 조성의 질화물 반도체로 이루어질 수 있다. 상기 제1 및 제2 질화물막(25a,25b)의 두께는 약 0.5㎚ ∼ 약 20㎚ 범위일 수 있다. 상기 제1 질화물막(25a)은 상기 제2 질화물막(25b)보다 상대적으로 얇게 형성할 수 있다. 상기 제1 질화물막(25a)은 상기 양자우물층의 두께보다 얇은 두께를 가질 수 있다.
상기 제2 초격자층(25)의 제1 및 제2 질화물막(25a,25b)은 이에 한정되지는 않으나, 5쌍 이하, 나아가 3쌍 이하의 수로 형성될 수 있다. 이와 같이, 제2 초격자층(25)을 비교적 적은 수로 채용하여도 상기 제1 초격자층(23)의 채용함으로써 응력 완화에 의한 충분한 개선효과를 얻을 수 있다. 따라서, 상기 활성층(26)을 형성한 후에도 V자 피트의 굴곡을 유지하는데 유리한 조건을 가질 수 있다.
다음으로, 도6에 도시된 바와 같이, 상기 V자 피트(V)에 의한 굴곡이 유지되도록 상기 제2 초격자층(25) 상에 활성층(26)을 형성할 수 있다.
상기 활성층(26)은 단일 또는 다중양자우물구조일 수 있으며, 다중양자우물구조인 경우에 GaN/InGaN 구조일 수 잇다.
상기 활성층(26)은 복수의 V자 피트에 의한 굴곡이 유지될 수 있도록 수직성장 속도 및 측방향 성장속도를 조절하여 V자 피트이 메우지 않도록 한다. 이러한 성장속도는 전구체의 유량, 압력 및 성장온도에 의하여 조절될 수 있다. 예를 들어, 성장온도를 조절하는 경우에, 저온 성장(950℃이하)이 바람직하다.
하지만, 조성에 따라 다소 고온(950℃이상)에서의 성장이 요구될 수 있다. 예를 들어, InGaN 양자우물층과 GaN 양자장벽층을 형성하는 경우에, 각각 800∼1100℃ 범위에서 공정이 수행되며, GaN 양자장벽층은 상대적으로 고온에서 수행될 수 있다.
이어, 도7에 도시된 바와 같이, 상기 V자 피트(V)의 굴곡이 충전되도록 상기 활성층(26) 상에 제2 도전형 질화물 반도체층(27)을 형성할 수 있다.
상기 제2 도전형 질화물 반도체층(27)은 p형 불순물이 도프된 AlxInyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 질화물 단결정일 수 있다. p형 불순물로는 Mg이 사용될 수 있다.
본 공정은 상기 제2 도전형 질화물 반도체층(27)을 이용하여 V자 피트(V)를 충전하도록 비교적 고온(1000℃이상)에서 수행될 수 있다.
본 실시예에서, 상기 제2 도전형 질화물 반도체층(27)은 제1 층(27a)과 제2 층(27b)으로 형성될 수 있다. 상기 제2 층(27b)은 p형 GaN과 같은 콘택층일 수 있다. 상기 제1 층(27a)은 V자 피트를 충전하는 평탄화층일 수 있다. 특히, 상기 제1 층(27a)은 p형 GaN 콘택층(27a)과 활성층(26)에서 밴드갭이 큰 질화물층을 전자차단층으로서 활용할 수 있다. 예를 들어, 이러한 전자차단층은 p형 AlGaN층일 수 있으며 다른 예에서, 서로 다른 조성의 InxAlyGa(1-x-y)N층이 반복하여 적층된 초격자 구일 수 있다. 예를 들어, p형 AlGaN/GaN의 초격자 구조를 가질 수 있다.
본 발명에 따른 효과를 확인하기 위해서, 아래와 같은 2가지 다른 조건(개선예와 비교예)으로 질화물 반도체 발광소자를 제조하여 광출력 및 동작 전압을 측정하였다.
개선예
MOCVD 장비를 이용하여 질화물 반도체 발광소자를 제조하였다. 우선 사파이어 기판의 C면에 Si로 도프된 n형 GaN층(불순물 농도: 약 4×1018/㎤)을 1240℃의 온도에서 형성하였다.
n형 GaN층 상에 제1 초격자층으로서 InGaN/GaN층을 형성하였다. 이어, 상기 제1 초격자층 상에 피트 형성층으로서 400㎚두께의 n형 GaN층(불순물 농도: 약 6×1017/㎤)을 성장시켰다. 상기 피트 형성층의 성장온도는 890℃에서 수행하여 V자 피트를 형성하였다. 이어, 제2 초격자층(InGaN/GaN)과 활성층을 V자 피트에 의한 굴곡이 유지되도록 형성한 후에 p형 AlGaN/GaN층을 형성함으로써 질화물 반도체 발광소자를 제조하였다.
본 공정에서 제1 및 제2 초격자층은 아래 표1과 같은 조건으로 형성하였다.
구분 제1 초격자층 제2 초격자층
쌍수 3 3
InGaN층의 In 조성(%) 14∼16 14∼16
InGaN/GaN 두께(㎚) 1.0/5.0 1.0/5.0
성장온도(℃) 810∼1000 810∼1000
비교예
개선예와 유사하게 MOCVD 장비를 이용하여 질화물 반도체 발광소자를 제조하되. 제1 초격자층을 도입하지 않고, 제2 초격자층만을 4 쌍으로 채용하는 점(개선예: 3쌍)만을 달리하여 질화물 반도체 발광소자를 제조하였다.
개선예와 비교예에 따른 질화물 반도체 발광소자의 제조과정에서 얻어진 V자 피트를 SEM 사진으로 촬영하고 그 사이즈를 측정하였다. 도8 및 도9은 각각 개선예와 비교예에서 얻어진 V자 피트를 촬영한 SEM 사진이다. 개선예와 비교예에서 얻어진 피트의 사이즈는 아래와 표2에 나타내었다.
구분 개선예 비교예
피트 폭 360㎚ 310㎚
피트 깊이(피트발생위치) 339.5㎚(60.5㎚) 300㎚ (100㎚)
층두께 대비 깊이 비율 0.85 0.75
표2에 나타난 바와 같이, 개선예와 비교에에서는 동일한 조건으로 피트 형성층을 형성하였으나, 개선예에서 얻어진 피트의 폭과 깊이는 비교예에서 얻어진 피트의 폭과 깊이보다 큰 것으로 확인되었다. 이는 제1 초격자층의 도입에 따른 차이로 설명될 수 있다. 즉, 개선예에서는 제1 초격자층을 도입함으로써 성장 중인 피트 형성층에 더욱 높은 스트레스를 인가하여 V자 피트가 비교예에 비해 빨리 유도될 수 있다. 결과적으로, 동일한 두께의 피트 형성층을 형성하더라도 비교예보다 개선예에서 더욱 큰 피트가 얻어질 수 있었다.
다음으로, 개선예와 비교예에서 제조된 질화물 반도체 발광소자의 광출력과 동작 전압을 측정하였다. 도10 및 도11은 본 발명의 개선예와 비교예에 따른 질화물 반도체 발광소자의 광출력 및 동작 전압을 나타내는 그래프이다.
도10에 나타난 바와 같이, 광출력 측면에서 개선예는 206.2㎽으로 나타났으며, 비교예(199.0㎽)에 비하여 3.5% 향상된 것을 확인할 수 있었다. 한편, 동작전압 측면에서는, 도11에 나타난 바와 같이, 개선예는 3.04 V로서, 비교예(3.05V에 비하여 0.3% 감소한 것을 확인할 수 있었다.
이와 같이, 제1 및 제2 초격자층을 도입한 개선예에서 제조된 질화물 반도체 발광소자가 제1 초격자층을 채용하지 않은 비교예(제2 초격자층의 적층수를 증가시키더라도)보다 광출력 및 동작 전압에서 모두 향상된 결과를 나타냈었다.
본 발명은 다양한 구조의 질화물 반도체 발광소자에 적용될 수 있다. 도13 내지 도15는 다양한 실시예에 따른 질화물 반도체 발광소자를 나타내는 측단면도이다.
도12 및 도13은 본 발명의 일 실시예에 따른 질화물 반도체 발광소자를 나타내는 평면도 및 측단면도이다.
도12 및 도13에 도시된 바와 같이, 상기 반도체 발광소자(200)는 도전성 기판(210), 제1 전극층(220), 절연층(230), 제2 전극층(240), 제2 도전형 질화물 반도체층(257), 피트 형성층(254), 활성층(256) 및 제1 도전형 질화물 반도체층(252)을 포함한다.
본 실시예에서, 상기 제1 도전형 질화물 반도체층(252)과 상기 피트 형성층(254) 사이에는 제1 초격자층(253)이 도입되고, 상기 피트 형성층(254) 상에 상기 제2 초격자층(255)이 도입될 수 있다.
상기 피트 형성층(254)은 상기 제1 초격자층(253)에 위치하며 그 상면에는 복수의 V자 피트(V)가 형성된다. 상기 제2 초격자층(255)은 상기 V자 피트(V)에 의한 굴곡이 유지되도록 상기 피트 형성층(254) 상에 배치될 수 있다. 상기 활성층(256)도 상기 V자 피트(V)에 의한 굴곡이 유지되도록 상기 제2 초격자층(255) 상에 배치될 수 있다. 상기 제2 도전형 질화물 반도체층(257)은 상기 V자 피트(V)의 굴곡이 충전되도록 상기 활성층(256) 상에 배치될 수 있다.
상기 제1 전극층(220)은 상기 도전성 기판(210) 상에 적층되어 구비되어 있을 뿐만 아니라, 도시된 바와 같이, 그 일부 영역이 상기 절연층(230), 제2 전극층(240), 제2 도전형 질화물 반도체층(256), 활성층(255), 제2 초격자층(255)을 관통하고, 상기 피트 형성층(254)의 일 영역까지 관통한 콘택홀(280)을 통해 연장될 수 있다. 상기 제1 전극층(220)은 상기 피트 형성층(254)과 콘택영역(C)을 가질 수 있다. 상기 제1 전극층은 콘택영역(C)을 통해서 상기 제1 도전형 질화물 반도체층(252) 및 상기 도전성 기판(210)에 전기적으로 연결되도록 구비되어 있다.
상기 제2 전극층(240)은 상기 절연층(220)상에 구비된다. 상기 제2 전극층(240)은 도시된 바와 같이 상기 제2 도전형 반도체층(257)과 접촉하는 계면 중 일부가 노출된 영역, 즉 노출 영역을 적어도 하나 이상 구비하고 있다. 상기 노출 영역 상에는 외부 전원을 상기 제2 전극층(240)에 연결하기 위한 전극패드부(247)를 구비할 수 있다.
이와 달리, 다른 실시예에 따른 질화물 반도체 발광소자(300)는 콘택홀과 연결된 제1 전극층(320)이 외부로 노출될 수도 있다. 또한, 앞선 실시예와 달리, 콘택홀이 제1 도전형 질화물 반도체층(352)까지 연장된 형태로 제공될 수 있다.
도14를 참조하면, 질화물 반도체 발광 소자(300)는 도전성 기판(310) 상에 제2 도전형 질화물 반도체층(357), 활성층(356), 제2 초격자층(355), 피트 형성층(354), 제1 초격자층(353) 및 제1 도전형 질화물 반도체층(352)이 배치된다.
상기 피트 형성층(354)은 상기 제1 초격자층(353)에 위치하며 그 상면에는 복수의 V자 피트(V)가 형성된다. 상기 제2 초격자층(355)은 상기 V자 피트(V)에 의한 굴곡이 유지되도록 상기 피트 형성층(354) 상에 배치될 수 있다. 상기 활성층(356)도 상기 V자 피트(V)에 의한 굴곡이 유지되도록 상기 제2 초격자층(355) 상에 배치될 수 있다. 상기 제2 도전형 질화물 반도체층(357)은 상기 V자 피트(V)의 굴곡이 충전되도록 상기 활성층(356) 상에 배치될 수 있다.
본 실시예에서, 제2 도전형 질화물 반도체층(357)과 도전성 기판(310) 사이에는 제2 전극층(340)이 배치될 수 있으며, 앞선 실시 형태와 달리 제2 전극층(340)은 반드시 요구되는 것은 아니다.
도14에 도시된 바와 같이, 제1 도전형 질화물 반도체층(357)과 접촉되는 콘택영역(C)을 갖는 콘택홀은 제1 전극층(320)과 연결되며, 제1 전극층(320)은 외부로 노출된 영역을 갖는다. 상기 제1 전극층(320)의 노출영역에는 전극패드부(347)가 형성될 수 있다. 제1 전극층(320)은 절연층(330)에 의하여 활성층(356), 제2 도전형 질화물 반도체층(357), 제2 전극층(340), 도전성 기판(310)과 전기적으로 분리될 수 있다.
앞선 실시예에서, 콘택홀이 도전성 기판과 연결되었던 것과 달리 본 실시형태의 경우, 콘택홀은 도전성 기판(310)과 전기적으로 분리되며, 콘택홀과 연결된 제1 전극층(320)이 외부로 노출된다. 이에 따라, 도전성 기판(310)은 제2 도전형 질화물 반도체층(357)과 전기적으로 연결되어 앞선 실시형태에서와 극성이 달라질 수 있다.
도15는 다른 실시예에 따른 질화물 반도체 발광소자를 나타내는 측단면도이다.
도15에 도시된 질화물 반도체 발광소자(400)는 기판(410) 상에 형성된 반도체 적층체을 포함한다. 상기 반도체 적층체는 제1 도전형 질화물 반도체층(412), 제1 초격자층(413), 피트형성층(414), 제2 초격자층(415), 활성층(416) 및 제2 도전형 질화물 반도체층(417)을 포함할 수 있다.
상기 피트 형성층(414)은 상기 제1 초격자층(413)에 위치하며 그 상면에는 복수의 V자 피트(V)가 형성된다. 상기 제2 초격자층(415)은 상기 V자 피트(V)에 의한 굴곡이 유지되도록 상기 피트 형성층(414) 상에 배치될 수 있다. 상기 활성층(416)도 상기 V자 피트(V)에 의한 굴곡이 유지되도록 상기 제2 초격자층(415) 상에 배치될 수 있다. 상기 제2 도전형 질화물 반도체층(417)은 상기 V자 피트(V)의 굴곡이 충전되도록 상기 활성층(416) 상에 배치될 수 있다.
상기 질화물 반도체 발광소자(400)는 상기 제1 및 제2 도전형 질화물 반도체층(412,416)에 각각 접속된 제1 및 제2 전극(422,424)을 포함한다. 상기 제1 전극(422)은 각각 제1 콘택층(422a)과 이에 연결된 제1 전극패드(422b)을 포함하며, 상기 제2 전극(424)은 각각 제2 콘택층(424a)과 이에 연결된 제2 전극패드(424b)을 포함한다.
상기 질화물 반도체 발광소자(400)는 제1 및 제2 콘택층(422a, 424a)의 일부 영역이 노출된 제1 및 제2 개구를 갖는 절연층(421)을 포함한다. 상기 제1 전극(422a)은 제2 도전형 질화물 반도체층(417), 활성층(416), 제2 초격자층(415), 피트 형성층(414), 제1 초격자층(413)을 관통하는 제1 개구를 통해서 제1 도전형 질화물 반도체층(412)과 접속된 제1 전극 패드(422b)를 포함할 수 있다. 상기 제2 전극(424a)은 제2 개구를 제2 전극 패드(424b)를 포함할 수 있다.
도16은 도15에 도시된 질화물 반도체 발광소자를 채용한 발광모듈을 나타내는 측단면도이다.
도16에 도시된 발광모듈(500)은 회로 기판(501)과 상기 회로 기판(501)에 탑재된 질화물 반도체 발광소자(400)를 포함한다. 상기 질화물 반도체 발광소자(400)는 앞선 실시예에서 설명된 구조를 가질 수 있다.
상기 회로 기판(501)은 제1 및 제2 전극구조(512,514)를 갖는다. 상기 제1 및 제2 전극구조(512,514)는 각각, 상기 회로 기판(501)의 상면에 배치된 제1 및 제2 상부 전극(512a,514a)과, 상기 회로 기판(501)의 하면에 배치된 제1 및 제2 하부 전극(512c,514c)과, 상기 제1 및 제2 상부 전극(512a,514a)과 상기 제1 및 제2 하부 전극(512c,514c)을 연결하는 제1 및 제2 관통 전극(512b,514b)을 포함할 수 있다. 본 실시예에 채용된 회로 기판(501)은 예시일 뿐이며, 다양한 형태로 응용될 수 있다. 예를 들어, 회로 기판(501)은 MCPCB, MPCB, FPCB과 같은 PCB 기판이나 AlN, Al2O3 등의 세라믹 기판으로 제공될 수 있으며, 리드 프레임이 고정된 형태의 기판으로 제공될 수도 있다.
상기 질화물 반도체 발광소자(400)는 플립 칩 본딩방식으로 회로기판(501)에 실장될 수 있다. 즉, 제1 및 제2 전극 패드(422b,424b)가 회로기판(501)을 향하도록 상기 질화물 반도체 발광소자(400)를 상기 회로 기판(501) 상에 탑재할 수 있다. 상기 제1 및 제2 전극 패드(422b,424b)는 상부에 접합층, 예컨대, 공융 금속층을 포함할 수 있으며, 이를 이용하여 제1 및 제2 상부 전극(512a,514a)에 접합될 수 있다. 이와 달리, 제1 및 제2 전극 패드(422b,424b)와 제1 및 제2 상부 전극(512a,514a)) 사이에 추가적인 접합층, 예를 들어, 공융 금속층 또는 도전성 에폭시를 이용하여 접합을 구현할 수도 있다.
도16에 도시된 바와 같이, 상기 질화물 반도체 발광소자(400)의 표면에는 상기 활성층(416)으로부터 방출된 빛의 파장을 다른 파장으로 변환하는 파장변환부(450)가 배치할 수 있다. 본 실시예에 채용된 파장변환부(450)는 형광체나 양자점과 같은 파장변환물질을 함유한 수지층일 수 있다.
본 발명에 따른 질화물 반도체 발광소자는 다양한 응용제품에 유익하게 적용될 수 있다.
도17 및 도18은 본 발명의 일 실시예에 따른 질화물 반도체 발광소자 또는 질화물 반도체 발광소자를 갖는 발광모듈이 채용된 백라이트 유닛의 예를 나타낸다.
도17을 참조하면, 백라이트 유닛(1000)은 기판(1002) 상에 광원(1001)이 실장되며, 그 상부에 배치된 하나 이상의 광학 시트(1003)를 구비한다. 광원(1001)은 상술한 반도체 발광소자 또는 그 발광모듈을 이용할 수 있다.
도17에 도시된 백라이트 유닛(1000)에서 광원(1001)은 액정표시장치가 배치된 상부를 향하여 빛을 방출하는 방식과 달리, 도18에 도시된 다른 예의 백라이트 유닛(2000)은 기판(2002) 위에 실장된 광원(2001)이 측 방향으로 빛을 방사하며, 이렇게 방시된 빛은 도광판(2003)에 입사되어 면광원의 형태로 전환될 수 있다. 도광판(2003)을 거친 빛은 상부로 방출되며, 광 추출 효율을 향상시키기 위하여 도광판(2003)의 하면에는 반사층(2004)이 배치될 수 있다.
도19는 본 발명의 일 실시예에 따른 질화물 반도체 발광소자 또는 그 발광모듈이 채용된 조명 장치의 예를 나타낸 분해사시도이다.
도19에 도시된 조명장치(3000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(3003)과 구동부(3008)와 외부 접속부(5010)를 포함한다.
또한, 외부 및 내부 하우징(3006, 3009)과 커버부(3007)와 같은 외형구조물을 추가적으로 포함할 수 있다. 발광모듈(3003)은 상술한 질화물 반도체 발광소자 또는 그 발광 장치를 갖는 광원(3001)과 그 광원(3001)이 탑재된 회로기판(3002)을 포함할 수 있다. 예를 들어, 앞선 설명된 질화물 반도체 발광소자의 제1 및 제2 전극이 회로기판(3002)의 전극 패턴과 전기적으로 연결될 수 있다. 본 실시형태에서는, 하나의 광원(3001)이 회로기판(3002) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다.
외부 하우징(3006)은 열방출부로 작용할 수 있으며, 발광모듈(3003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(3004) 및 조명장치(3000)의 측면을 둘러싸는 방열핀(3005)을 포함할 수 있다. 커버부(3007)는 발광모듈(3003) 상에 장착되며 볼록한 렌즈형상을 가질 수 있다. 구동부(3008)는 내부 하우징(3009)에 장착되어 소켓구조와 같은 외부 접속부(3010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(3008)는 발광모듈(3003)의 반도체 발광소자(3001)를 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(3008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
도20은 본 발명의 일 실시형태에 따른 질화물 반도체 발광소자 또는 그 발광모듈을 헤드 램프에 적용한 예를 나타낸다.
도20을 참조하면, 차량용 라이트 등으로 이용되는 헤드 램프(4000)는 광원(4001), 반사부(4005), 렌즈 커버부(4004)를 포함하며, 렌즈 커버부(4004)는 중공형의 가이드(4003) 및 렌즈(4002)를 포함할 수 있다. 광원(4001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자를 갖는 패키지를 포함할 수 있다.
헤드 램드(4000)는 광원(4001)에서 발생된 열을 외부로 방출하는 방열부(4012)를 더 포함할 수 있으며, 방열부(4012)는 효과적인 방열이 수행되도록 히트싱크(4010)와 냉각팬(4011)을 포함할 수 있다. 또한, 헤드 램프(4000)는 방열부(4012) 및 반사부(4005)를 고정시켜 지지하는 하우징(4009)을 더 포함할 수 있으며, 하우징(4009)은 일면에 방열부(4012)가 결합하여 장착되기 위한 중앙홀(4008)을 구비할 수 있다.
하우징(4009)은 상기 일면과 일체로 연결되어 직각방향으로 절곡되는 타면에 반사부(4005)가 광원(4001)의 상부측에 위치하도록 고정시키는 전방홀(4007)을 구비할 수 있다. 이에 따라, 반사부(4005)에 의하여 전방측은 개방되며, 개방된 전방이 전방홀(4007)과 대응되도록 반사부(4005)가 하우징(4009)에 고정되어 반사부(4005)를 통해 반사된 빛이 전방홀(4007)을 통과하여 외부로 출사될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (19)

  1. 제1 도전형 질화물 반도체층;
    상기 제1 도전형 질화물 반도체층 상에 배치된 제1 초격자층;
    상기 제1 초격자층 상에 배치되며 복수의 V자 피트를 갖는 피트 형성층;
    상기 V자 피트에 의한 굴곡이 유지되도록 상기 피트 형성층 상에 배치된 제2 초격자층;
    상기 V자 피트에 의한 굴곡이 유지되도록 상기 제2 초격자층 상에 배치된 활성층; 및
    상기 V자 피트의 굴곡이 충전되도록 상기 활성층 상에 배치된 제2 도전형 질화물 반도체층을 포함하고,
    상기 피트 형성층은 0.1㎛ 내지 1㎛의 두께를 가지며,
    상기 피트 형성층에서 상기 V자 피트가 발생한 지점의 두께는 상기 피트 형성층의 전체 두께의 1/5 이하인 질화물 반도체 발광소자.
  2. 제1항에 있어서,
    상기 피트 형성층은 제1 도전형 질화물 반도체로 이루어진 것을 특징으로 하는 질화물 반도체 발광소자.
  3. 제2항에 있어서,
    상기 제1 도전형 질화물 반도체층은 제1 불순물 농도를 가지며,
    상기 피트 형성층은 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 갖는 것을 특징으로 하는 질화물 반도체 발광소자.
  4. 제3항에 있어서,
    상기 제1 불순물 농도는 2×1018/㎤ 이상이며, 상기 제2 불순물 농도는 1×1018/㎤ 이하인 것을 특징으로 하는 질화물 반도체 발광소자.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 및 제2 초격자층은 각각 서로 다른 조성의 제1 및 제2 질화물막이 교대로 적층되어 이루어지며,
    상기 제1 및 제2 질화물막은 서로 다른 조성을 갖는 AlxInyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 이루어진 것을 특징으로 하는 질화물 반도체 발광소자.
  8. 제7항에 있어서,
    상기 제1 질화물막은 GaN이며, 상기 제2 질화물막은 AlxGa1 - xN (0<x≤1)인 것을 특징으로 하는 질화물 반도체 발광소자.
  9. 제7항에 있어서,
    상기 제1 질화물막은 InyGa1-yN (0<y≤1)이며, 상기 제2 질화물막은 GaN인 것을 특징으로 하는 질화물 반도체 발광소자.
  10. 제7항에 있어서,
    상기 제2 초격자층의 제1 및 제2 질화물막은 5 쌍 이하인 것을 특징으로 하는 질화물 반도체 발광소자.
  11. 제1항에 있어서,
    상기 활성층은 복수의 양자우물층과 복수의 양자장벽층이 교대로 적층되어 이루어지며, 상기 제2 초격자층은 복수의 제1 질화물막과 복수의 제2 질화물막이 교대로 적층되어 이루어지며,
    상기 제1 및 제2 질화물막은 각각 상기 양자우물층 및 상기 양자장벽층과 동일한 조성의 질화물 반도체로 이루어진 것을 특징으로 하는 질화물 반도체 발광소자.
  12. 제11항에 있어서,
    상기 제1 질화물막은 상기 양자우물층의 두께보다 얇은 두께를 갖는 것을 특징으로 하는 질화물 반도체 발광소자.
  13. 제1항에 있어서,
    상기 V자 피트의 경사면은 (1-101)면인 것을 특징으로 하는 질화물 반도체 발광소자.
  14. 제1 도전형 질화물 반도체층 상에 제1 초격자층을 형성하는 단계;
    상기 제1 초격자층 상에 복수의 V자 피트를 갖는 피트 형성층을 형성하는 단계;
    상기 V자 피트에 의한 굴곡이 유지되도록 상기 피트 형성층 상에 제2 초격자층을 형성하는 단계;
    상기 V자 피트에 의한 굴곡이 유지되도록 상기 제2 초격자층 상에 활성층을 형성하는 단계; 및
    상기 V자 피트의 굴곡이 충전되도록 상기 활성층 상에 제2 도전형 질화물 반도체층을 형성하는 단계를 포함하고,
    상기 피트 형성층은 0.1㎛ 내지 1㎛의 두께를 가지며,
    상기 피트 형성층에서 상기 V자 피트가 발생한 지점의 두께는 상기 피트 형성층의 전체 두께의 1/5 이하인 질화물 반도체 발광소자 제조방법.
  15. 제14항에 있어서,
    상기 피트 형성층을 형성하는 단계는 상기 제1 도전형 질화물 반도체층을 형성하는 단계의 온도보다 낮은 온도에서 수행되는 것을 특징으로 하는 질화물 반도체 발광소자 제조방법.
  16. 제14항에 있어서,
    상기 피트 형성층을 형성하는 단계는 950 ℃ 이하의 온도에서 수행되는 것을 특징으로 하는 질화물 반도체 발광소자 제조방법.
  17. 제14항에 있어서,
    상기 제2 도전형 질화물 반도체층을 형성하는 단계는 1000 ℃ 이상의 온도에서 수행되는 것을 특징으로 하는 질화물 반도체 발광소자 제조방법.
  18. 제1 전극구조와 제2 전극구조를 갖는 회로 기판; 및
    상기 회로 기판에 실장된, 제1항 내지 제4항 및 제7항 내지 제13항 중 어느 한 항에 기재된 질화물 반도체 발광소자를 포함하며, 상기 반도체 발광소자의 제1 및 제2 전극이 각각 상기 제1 및 제2 전극구조에 연결된 발광모듈.
  19. 제1항 내지 제4항 및 제7항 내지 제13항 중 어느 한 항에 기재된 질화물 반도체 발광소자를 구비한 발광 모듈;
    상기 발광 모듈을 구동하도록 구성된 구동부; 및
    상기 구동부에 외부 전압을 공급하도록 구성된 외부 접속부를 포함하는 조명장치.
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