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KR102071937B1 - 식별키 생성장치 및 식별키 생성방법 - Google Patents

식별키 생성장치 및 식별키 생성방법 Download PDF

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KR102071937B1
KR102071937B1 KR1020170054444A KR20170054444A KR102071937B1 KR 102071937 B1 KR102071937 B1 KR 102071937B1 KR 1020170054444 A KR1020170054444 A KR 1020170054444A KR 20170054444 A KR20170054444 A KR 20170054444A KR 102071937 B1 KR102071937 B1 KR 102071937B1
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Abstract

본 발명은, 반도체 제조 공정에서 회로에 구비되는 복수의 유닛 셀; 상기 유닛 셀 각각의 단락 여부를 독출하도록 이루어지는 독출부; 상기 유닛 셀 각각의 단락 여부를 확률적으로 결정될 수 있게 하고, 상기 독출부에서 독출된 단락 여부에 근거하여, 상기 유닛 셀 각각 디지털 값을 생성시키는 디지털 값 생성부; 및 상기 복수의 유닛 셀 중 적어도 하나를 선택 가능하도록 이루어지는 선택부를 포함하고, 상기 선택부에 의해 선택된 유닛 셀에서 각각 생성된 디지털 값의 조합으로부터 식별키를 생성해내는 것을 특징으로 하는 식별키 생성장치 및 식별키 생성방법을 제공한다.

Description

식별키 생성장치 및 식별키 생성방법{APPARATUS AND METHOD FOR GENERATING IDENTIFICATION KEY}
디지털 보안 분야에 연관되며, 보다 상세하게는 전자장치의 보안, 임베디드 시스템(Embedded system) 보안, SoC(System on Chip) 보안, 스마트 카드(Smart Card) 보안 및 USIM(Universal Subscriber Identity Module) 보안 등을 위하여 필요한 암호화 및 복호화 방법과 디지털 서명 등에 사용되는 식별키를 생성 장치 및 방법과 관련이 있다.
정보화 사회가 고도화 됨에 따라 개인 프라이버시 보호의 필요성도 높아지고 있고, 정보를 암호화 및 복호화하여 안전하게 전송하는 보안 시스템을 구축하는 기술이 반드시 필요한 중요 기술로 자리잡고 있다.
고도화된 정보화 사회에서는 고성능의 컴퓨터와 더불어, 임베디드 시스템(Embedded System)이나 SoC(System on Chip) 형태의 컴퓨팅 디바이스의 사용도 급속하게 늘어나고 있다. 예를 들면, RFID(Radio-Frequency IDentification), 스마트 카드(Smart Card), USIM(Universal Subscriber Identity Module), OTP(One Time Password) 등의 컴퓨팅 디바이스가 광범위하게 활용되고 있다.
이러한 컴퓨팅 디바이스에 보안 시스템을 구축하기 위해서는 암호화 및 복호화 알고리즘에 사용되는 암호키(Cryptographic-key)나 고유의 아이디가 사용되는 데, 이하에서는 암호키(Cryptographic-key)나 고유의 아이디를 식별키로 언급한다. 이러한 식별키는 외부에서 암호학적으로 안전한 PRN(Pseudo Random Number)를 외부에서 생성하여 플래시 메모리(Flash Memory)나 이이피롬(EEPROM, Electrically Erasable Programmable Read-Only Memory, EEPROM) 등의 비휘발성 메모리에 저장하는 방법이 주로 사용되고 있다.
최근에는 컴퓨팅 디바이스에 저장된 식별키에 대하여, 부채널 공격(side channel attack), 역공학(reverse engineering) 공격 등의 다양한 공격이 이루어지고 있는 추세이다. 이런 공격에 대하여 안전하게 식별키를 생성 및 저장하는 방법으로 PUF(Physical Unclonable Function) 기술이 개발되고 있다.
PUF(Physically Unclonable Function)는 전자시스템에 존재하는 미세한 물리적 특성 차이를 이용하여 식별키를 생성하고, 변하지 않도록 유지 또는 저장하기 위한 기술로서 하드웨어 핑거프린트(hardware fingerprint)라고도 한다.
PUF를 식별키로 사용하기 위해서는, 첫째, 생성된 식별키의 난수성이 충분히 확보되어야 하고, 둘째, 시간의 흐름이나 사용 환경의 변화에 대하여 그 값이 변하지 않고 유지되어야 한다.
그러나, 종래의 기술들은 충분한 난수성 확보가 어렵고, 시간에 따른 물리적 특성의 변화 또는 사용 환경의 변화에 의하여, 생성된 식별키가 변화하는 문제를 해결하지 못하고 있다.
또한, 종래의 기존 Via size PUF 특허에서는 공간적, 시간적 공정 편차 (wafer 상의 위치 또는 공정 일시에 따른 공정 특성의 차이)에 따른 출력 비트의 확률 변화(평균값이 치우쳐지는 현상), 그에 따른 값의 유용성 문제, 수율 문제(출력 값의 평균이 일정 이상으로 치우쳐 질 경우 불량품)가 발생하였다.
따라서, 종래의 Via size PUF 특허에서의 공간적, 시간적 공정 편차에 따른 출력 비트의 확률 변화, 그에 따른 값의 유용성 문제, 수율 문제를 해결하는 것이 필요하다.
반도체 제조 공정을 이용하여 진성 난수 값을 생성하고, 생성 이후에는 그 값이 절대로 변하지 않은 성질이 있는 PUF 기술을 개발하여 식별키로 사용하기 위한 목적으로, 식별키 생성 장치 및 방법이 제공된다.
또한, 디지털 값의 형태를 갖는 식별키에서 디지털 값 0과 디지털 값 1 간의 밸런싱(balancing)이 확률적으로 보장되는 식별키 생성 장치 및 방법이 제공된다.
나아가, 제작 비용이 낮고, 제작 과정이 간단하며, 물리적으로 복제가 불가능하여 외부의 공격에 강한 PUF를 구현하는 식별키 생성 장치 및 방법이 제공된다.
한편, 마스크 설계(mask design)에서만 PUF 설계를 하는 것이 아니라, 공정 레벨에서도 PUF 값의 무작위성(0, 1의 무작위성, 확률(=평균))을 제어해야 한다.
상기의 과제를 해결하기 위해, 본 발명의 식별키 생성장치는 반도체 제조 공정에서 회로에 구비되는 복수의 유닛 셀; 상기 유닛 셀 각각의 단락 여부를 독출하도록 이루어지는 독출부; 상기 유닛 셀 각각의 단락 여부를 확률적으로 결정될 수 있게 하고, 상기 독출부에서 독출된 단락 여부에 근거하여, 상기 유닛 셀 각각 디지털 값을 생성시키는 디지털 값 생성부; 및 상기 복수의 유닛 셀 중 적어도 하나를 선택 가능하도록 이루어지는 선택부를 포함하고, 상기 선택부에 의해 선택된 유닛 셀에서 각각 생성된 디지털 값의 조합으로부터 식별키를 생성해낸다.
상기 복수의 유닛 셀 각각은, 한 쌍으로 이루어지는 반도체의 전도성 레이어; 및 상기 한 쌍의 전도성 레이어 사이에 배치되고, 상기 전도성 레이어를 단락 또는 개방시키도록 이루어지는 콘택 또는 비아(via)를 포함할 수 있다.
상기 독출부는 상기 콘택 또는 비아가 상기 전도성 레이어 사이를 단락시키는지 여부를 독출하여 상기 유닛 셀 각각의 단락 여부를 독출할 수 있다.
상기 콘택 또는 비아는 상기 반도체 제조 공정에서 상기 단락이 확률적으로 결정되도록 에칭 특성이 설정할 수 있다.
상기 에칭 특성은 에칭 종류, 에칭 레이트 및 에칭 시간 중 적어도 하나를 포함할 수 있다.
상기 에칭 레이트는 3.0 내지 3.5 ㎛/s이고, 상기 시간은 5s 내지 7s일 수 있다.
상기 디지털 값 생성부는 상기 콘택 또는 비아가 상기 전도성 레이어를 단락시키는 확률과 단락시키지 않는 확률의 차이가 소정의 오차 범위 내에 있도록, 상기 콘택 또는 비아는 에칭 특성을 구비할 수 있다.
상기 디지털 값 생성부는, 한 쌍의 전도성 레이어와 그 사이를 연결하는 하나의 콘택 또는 비아를 이용하여 1 비트의 디지털 값을 생성하는 단위 구조를 N 개(단, N은 자연수) 구비하여, 상기 N 개의 단위 구조를 통해 N 비트의 식별키를 생성할 수 있다.
식별키 생성장치는 상기 독출부가 독출한 N 비트의 디지털 값을 입력 받아 처리하도록 이루어지는 디지털 값 처리부를 더 포함하고, 상기 디지털 값 처리부는, 입력 받은 상기 N 비트의 디지털 값들 중 제1 비트 및 제2 비트를 비교하여, 상기 제1 비트 값이 상기 제2 비트 값보다 큰 경우에 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 1로 결정하고, 상기 제1 비트 값이 상기 제2 비트 값보다 작은 경우에 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 0으로 결정할 수 있다.
상기 디지털 값 처리부는, 상기 제1 비트 값이 상기 제2 비트 값이 같은 경우, 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 1 또는 0 중 어느 한 쪽으로 결정하거나 또는 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 결정하지 않을 수 있다.
식별키 생성방법는 반도체 제조 공정 회로에 구비된 복수의 유닛 셀 각각의 단락 여부를 독출하는 단계; 반도체 제조 공정에서 전도성 레이어의 수직적 간격과 패터닝의 에칭 특성을 조절하는 단계; 회로를 구성하는 유닛 셀의 단락여부를 확률적으로 결정될 수 있게 함으로써 상기 유닛 셀 각각으로부터 디지털 값을 생성하는 단계; 상기 복수의 유닛 셀 중 적어도 하나를 선택하는 단계; 및 상기 선택된 유닛 셀의 디지털 값의 조합으로 식별키를 생성해내는 단계를 포함한다.
상기 복수의 유닛 셀 각각은, 한 쌍으로 이루어지는 반도체의 전도성 레이어; 및 상기 한 쌍의 전도성 레이어 사이에 배치되고, 상기 전도성 레이어를 단락 또는 개방시키도록 이루어지는 콘택 또는 비아(via)를 포함하고, 상기 독출하는 단계는 상기 콘택 또는 비아가 상기 전도성 레이어 사이를 단락시키는지 여부를 독출할 수 있다.
상기 콘택 또는 비아는 두 전도성 레이어 사이의 단락을 확률적으로 결정시키도록 에칭 특성에 의해 제작할 수 있다.
상기 에칭 특성은 에칭 종류, 에칭 레이트 및 에칭 시간 중 적어도 하나를 포함할 수 있다.
상기 에칭 레이트는 3.0 내지 3.5 ㎛/s이고, 상기 시간은 5s 내지 7s일 수 있다.
상기 디지털 값을 생성하는 단계는, 상기 콘택 또는 비아가 상기 전도성 레이어를 단락시키는 확률과 단락시키지 않는 확률의 차이가 소정의 오차 범위 내에 있도록, 상기 콘택 또는 비아는 에칭 특성을 구비할 수 있다.
상기 디지털 값을 생성하는 단계는, 한 쌍의 전도성 레이어와 그 사이를 연결하는 하나의 콘택 또는 비아를 이용하여 1 비트의 디지털 값을 생성하는 단위 구조를 N 개 - 단, N은 자연수임 -, 구비하여, 상기 N 개의 단위 구조를 통해 N 비트의 식별키를 생성할 수 있다.
상기 디지털 값을 생성하는 단계는, 상기 독출부가 독출한 N 비트의 디지털 값을 입력받아 처리하도록 이루어지는 디지털 값 처리단계를 포함하고, 상기 디지털 값 처리단계는, 입력 받은 상기 N 비트의 디지털 값들 중 제1 비트 및 제2 비트를 비교하여, 상기 제1 비트 값이 상기 제2 비트 값보다 큰 경우에 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 1로 결정하고, 상기 제1 비트 값이 상기 제2 비트 값보다 작은 경우에 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 0으로 결정할 수 있다.
상기 디지털 값 처리단계는, 상기 제1 비트 값이 상기 제2 비트 값이 같은 경우, 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 1 또는 0 중 어느 한 쪽으로 결정하거나 또는 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 결정하지 않을 수 있다.
반도체 제조 공정에서 유닛 셀의 단락 여부에 근거하여 디지털 값을 생성하고, 생성된 디지털 값 중 일부를 선택하여 식별키를 생성하며, 생성 이후에는 그 값이 변하지 않아 신뢰성이 높다.
또한, 디지털 값 처리부에 의해 디지털 값의 형태를 갖는 식별키에서 디지털 값 0과 디지털 값 1 간의 밸런싱을 확률적으로 보장하여 난수성을 확보할 수 있다.
나아가, 식별키 생성을 반도체 제조 공정에서 가능하게 하기에, 식별키 생성을 위한 비용이 낮고, 제작 과정이 간단하며, 물리적으로 복제가 불가능하고, 외부의 보안 공격에 강하다.
한편, 공정 레벨에서도 PUF 값의 무작위성(0, 1의 무작위성, 확률(=평균))을 제어함으로써 공간적, 시간적 공정 편차에 따른 출력 비트의 확률 변화, 그에 따른 값의 유용성 문제, 수율 문제를 해결할 수 있다.
도 1은 본 발명의 일실시예에 따른 식별키 생성 장치.
도 2a는 본 발명의 유닛 셀의 단락 및 개방, 이에 따른 생성된 디지털 값을 도시하는 개념도.
도 2b는 본 발명의 메탈 라인을 도시하는 개념도.
도 2c는 본 발명의 메탈 라인의 연결 또는 단절을 도시하는 개념도.
도 3은 에칭 레이트, 시간에 따른 유닛 셀의 단락 확률을 나타내는 그래프.
도 4는 메탈 라인의 간격에 따른 단락 여부를 도시하는 개념도.
도 5는 식별키 생성장치 내에서의 유닛 셀의 배열을 도시하는 개념도.
도 6은 본 발명의 일실시예에 따른 디지털 값 생성부의 구체적인 회로 구성.
도 7은 본 발명의 일실시예에 따른 디지털 값 처리부가 디지털 값을 처리하는 과정을 설명하기 위한 개념도.
도 8은 본 발명의 일실시예에 따른 식별키 생성방법을 도시하는 순서도.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 동일하거나 유사한 구성요소에는 동일·유사한 도면 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일실시예에 따른 식별키 생성 장치(100)를 도시한다.
식별키 생성 장치(100)는 복수의 유닛 셀(110), 독출부(120), 디지털 값 생성부(130) 및 선택부(140)를 포함한다.
복수의 유닛 셀(110)은 반도체 제조 공정에서 회로에 구비된다. 일례로, 복수의 유닛 셀(110) 각각은 한 쌍의 반도체의 전도성 레이어(conductive layers, 도 2a, 201, 202)와 전도성 레이어(201, 202) 사이에 배치되는 콘택 또는 비아(via, 도 2a, 203)를 포함할 수 있다. 콘택 또는 비아(203)는 전도성 레이어(201, 202)를 단락 또는 개방되어 후술하는 바와 같이 디지털 값을 생성 가능하게 하는데, 이와 같이 디지털 값의 조합에 의해 식별키가 생성된다.
콘택 또는 비아(203)는 전도성 레이어(201, 202)들 사이를 연결하도록 설계되는 것이어서, 통상적으로 콘택 또는 비아(203) 사이즈는 전도성 레이어(201, 202)들 사이를 단락시키도록 결정된다. 그리고 통상적인 반도체 공정에서는 전도성 레이어(201, 202)들 사이를 단락시킬 수 있도록 충분한 에칭 레이트(rate), 시간으로 에칭하여 콘택 또는 비아(203)를 형성한다. 본 발명에서 에칭 레이트는 식각률일 수 있다.
그러나, 본 발명의 일실시예에 따른 디지털 값 생성부(130)의 구현에 있어서는, 콘택 또는 비아(203)의 제작을 위하여 에칭의 레이트를 느리게하고 시간을 짧게 하여, 일부의 콘택 또는 비아(203)는 전도성 레이어(201, 202)들 사이를 단락시키고, 다른 일부의 콘택 또는 비아(203)는 전도성 레이어(201, 202)들 사이를 단락시키지 못하게 되는데, 이러한 단락 여부는 확률적으로 결정되게 된다. 이를 위해, 에칭 물질의 종류 또는 농도도 다르게 할 수 있다. 본 발명에서 에칭의 레이트는 반도체 제작에서 사용되는 에칭 레이트의 40~60%의 레이트로 할 수 있고, 에칭 시간은 반도체 제작에서 사용되는 에칭 시간의 40~60%의 시간으로 할 수 있다.
일예로, 후술하는 시험예에서, 에칭 레이트(rate)는 3.0 내지 3.5 ㎛/s 이거나 2.5 내지 3.1 ㎛/s일 수 있다. 또한, 에칭 시간은 6 s 또는 11 s일 수 있다.
본 발명에서 확률적으로 결정된다는 의미는, 무작위적으로 결정된다는 의미일 수 있다. 또한, 본 발명에서 확률적으로 결정된다는 의미는, 50%의 확률 또는 45% 내지 55%의 확률로 결정된다는 의미를 포함할 수 있다.
기존의 반도체 공정에서는 콘택 또는 비아(203)가 전도성 레이어(201, 202)들 사이를 단락시키지 못하면 공정상 실패한 것이 되나, 본 발명에서는 의도적으로 단락을 가능하여 이를 무작위성을 갖는 식별키 생성에 이용하는 것이다.
상기 실시예에 따른 콘택 또는 비아(203)의 제작을 위한 에칭 특성의 설정은 도 2a 내지 도 3을 참조하여 보다 상세히 후술한다.
또한, 본 발명의 다른 일 실시예에 따르면, 상기 식별키 생성을 목적으로 하는 콘택 또는 비아(203)와 구분되는 두 전도성 레이어(201, 202)의 연결을 목적으로 하는 비아(203)는 구분되는 별개의 디자인 룰로 각각 제공될 수 있다.
한편, 본 발명의 또 다른 일실시예에 따르면, 식별키 생성장치(100)는 반도체 제조 공정 상에서, 배선의 간격과 에칭 특성을 조절하여 전도성 라인들 사이의 단락 여부가 확률적으로 결정되도록 하여, 무작위성을 갖는 식별키를 생성한다.
이러한 실시예 또한, 종래의 반도체 제조 공정에서, 전도성 라인들 사이의 오픈을 보장하는 공정에서 벗어나서, 무작위의 식별키를 생성하는 것이다. 상기 실시예에 따른 전도성 메탈 라인에 대한 설명은 도 4를 참조하여 보다 상세히 후술한다.
또한, 본 발명의 다른 일 실시예에 따르면, 상기 식별키 생성을 목적으로 하는 전도성 레이어(201, 202)의 간격과 구분되는 두 전도성 레이어(201, 202)의 절연을 목적으로 하는 전도성 레이어(201, 202)의 간격은 구분되는 별개의 디자인 룰로 각각 제공될 수 있다.
디지털 값 생성부(130)는 상기한 실시예들에 따라 생성된 식별키를 전기적으로 생성한다. 전도성 레이어(201, 202) 사이를 콘택 또는 비아(203)가 단락시키고 있는지, 또는 전도성 라인들 사이가 단락되고 있는지는, 리드 트랜지스터(read transistor)를 이용하여 식별할 수 있으며, 이러한 구성은 도 6을 참조하여 보다 상세히 후술한다.
한편, 상기한 콘택 또는 비아(203)의 제작을 위한 공정을 이용하는 실시예에서, 콘택 또는 비아(203)의 제작을 위한 공정 특성을 조절하여 전도성 레이어(201, 202)들 사이를 단락하는 콘택 또는 비아(203)와 그렇지 못한 비아(203)의 비율이 가급적 1/2로 동일한 확률을 가지도록 조정한다고 해도, 단락이 되는 경우(이를 테면 디지털 값 0)와 그렇지 않은 경우(이를 테면 디지털 값 1)의 비율이 확률적으로 완전히 동일한 것이 보장되지 않을 수도 있다. 단락된 상태에서 디지털 값이 0으로 표현되고, 개방된 상태에서 디지털 값이 1로 표현될 수도 있는 예에 대해서 설명하였으나, 반드시 이에 한정되는 것은 아니고, 단락된 상태에서 디지털 값이 1로 표현되고, 개방된 상태에서 디지털 값이 0으로 표현될 수 있다.
즉, 콘택 또는 비아(203) 제작을 위한 에칭이 강하고 긴 시간 동안 이루어질 수록 두 전도성 레이어(201, 202) 사이가 단락될 확률이 커지고, 반대로 에칭의 레이트가 낮고 에칭이 짧은 시간 동안 이루어질수록 단락되지 않을 확률(개방될 확률)이 커지는데, 단락되는 경우와 단락되지 않는 경우의 확률, 어느 한 쪽이 커지게 되면, 생성된 식별키의 무작위성이 저하된다.
이러한 문제는 상기한 전도성 라인 사이의 간격(spacing)에 대하여 전도성 라인의 간격이나 에칭의 특성을 조정하는 실시예에서도 마찬가지이다.
독출부(120)는 유닛 셀(110) 각각의 단락 여부를 독출한다.
본 발명에서 독출이라는 것은 유닛 셀 각각의 단락 여부를 검출 또는 감지하는 것일 수 있다. 독출부는 검출부 또는 감지부일 수도 있다. 독출부가 검출부 또는 감지부인 경우, 검출부 또는 감지부는 여러 종류의 센서들 중에 하나의 종류일 수 있다.
독출부(120)는 유닛 셀(110)과 연결될 수 있다. 일례로, 독출부(120)는 비아(203)에 의해 전도성 레이어(201, 202)가 단락 또는 개방되는지를 독출할 수 있다. 또한 독출부(120)는 후술하는 디지털 값 생성부(130)에서 생성된 디지털 값 또는 디지털 값의 조합에 의해 생성된 식별키를 저장할 수 있다.
일례로, 독출부(120)는 로직 게이트, 증폭기, 레지스터, 또는 플립 플롭일 수 있다. 다만, 독출부(120)가 레지스터 또는 플립 플롭에 한정되는 것은 아니고, 전도성 레이어(201, 202)의 단락 또는 개방 여부를 독출하고, 디지털 값, 식별키를 저장할 수 있는 넓은 개념으로 이해될 수 있다.
디지털 값 생성부(130)는 유닛 셀 각각의 단락 여부를 확률적으로 결정될 수 있게 하고, 상기 독출부(120)에서 독출된 단락 여부에 근거하여, 상기 유닛 셀(110) 각각 디지털 값을 생성시키도록 이루어진다.
선택부(140)는 복수의 유닛 셀(110) 중 적어도 하나를 선택 가능하도록 이루어진다. 선택부(140)에서 선택된 유닛 셀(110)에 각각 생성된 디지털 값의 조합에 의해 식별키는 생성되게 된다.
따라서 본 발명의 일실시예에 따르면, 식별키 생성 장치(100)는 독출부(120)가 독출한 단락 여부에 대한 정보를 제공받아서 처리하여, 무작위성이 보장되도록 디지털 값을 처리하는 디지털 값 처리부(130)를 더 포함한다. 참고로, 본 명세서에서는 디지털 값의 '처리' 또는 '디지털 값 처리부' 라는 용어를 사용하지만, 이는 생성된 디지털 값을 별도의 기법이나 알고리즘을 통해 가공하는 것으로 한정되어 해석되어서는 안 되며, 생성된 디지털 값으로 식별키를 생성해내는 난수성(무작위성)을 보장하기 위해 0과 1 사이의 밸런싱(balancing)을 수행하는 일련의 구성을 의미하는 것으로 이해되어야 한다.
이러한 디지털 값 처리부(130)와 관련하여, 도 7을 참조하여 보다 상세히 후술한다.
도 2a는 본 발명의 유닛 셀(110)의 단락 및 개방, 이에 따른 생성된 디지털 값을 도시하는 개념도이다.
반도체 제조 공정에서 전도성 레이어 1(202)과 전도성 레이어 2(201) 사이에 비아(203)들이 형성된 모습의 도시되었다.
비아(203) 제작시 에칭의 레이트가 충분히 높고 에칭 시간을 오래한 1번 에칭 그룹(210)에서는 모든 비아(203)가 전도성 레이어 1(202) 및 전도성 레이어 2(201)를 단락시키고 있으며, 단락 여부를 디지털 값으로 표현하면 모두 0이 된다.
한편, 비아(203) 제작시 에칭의 레이트가 낮고 에칭 시간이 너무 모자란 3번 에칭 그룹(230)에서는 모든 비아(203)가 전도성 레이어 1(202) 및 전도성 레이어 2(201)를 단락시키지 못하고 있다. 따라서 단락 여부를 디지털 값으로 표현하면 모두 1이 된다.
그리고, 비아(203) 제작시 에칭의 레이트와 시간을 그룹(210)과 그룹(230) 사이로 한 2번 에칭 그룹(220)에서는, 일부의 비아(203)는 전도성 레이어 1(202)와 전도성 레이어 2(201)을 단락시키고, 다른 일부의 비아(203)는 전도성 레이어 1(202)와 전도성 레이어 2(201)을 단락시키지 못하고 있다.
본 발명의 일실시예에 따른 식별키 생성장치(100)는, 2번 에칭 그룹(220)과 같이, 일부의 비아(203)는 전도성 레이어 1(202)와 전도성 레이어 2(201)을 단락시키고, 다른 일부의 비아(203)는 전도성 레이어 1(202)와 전도성 레이어 2(201)을 단락시키지 못하도록 비아(203) 제작시 에칭 특성을 설정하여 구성된다.
도 2b 및 2c를 참조하면, metal 또는 poly line etching 방식에서, A 및 B의 연결 확률이 50%가 되는 레이트 및 시간의 에칭이 요구된다. 도 2c에는 무작위적인 확률로 A 및 B가 연결 또는 단절되는 metal 또는 poly line etching이 형성되는 예가 도시된다.
콘택 또는 비아(203) 제작시 두 전도성 레이어(201, 202) 사이의 단락 확률은 에칭의 레이트 및 시간에 비례한다. 이러한 단락 여부의 확률 분포는 50%의 단락 확률을 갖도록 하는 것이 이상적이며, 본 발명의 일실시예에 따른 식별키 생성장치(100)는 상기 확률 분포가 최대한 50%에 가깝게 에칭 공정 특성을 설정하여 제작된다. 이러한 에칭 공정의 특성은 실험에 의해 결정할 수 있고, 공정 진행 중에 조정할 수 있다.
도 3은 에칭 레이트, 시간에 따른 유닛 셀(110)의 단락 확률을 나타내는 그래프이다.
그래프에서 에칭의 레이트가 높고 시간이 길어질 수록, 콘택 또는 비아(203)의 단락 확률이 100%에 가까운 것을 확인할 수 있다.
그리고, 임베디드 시스템(EM)은 이론적으로 두 전도성 레이어(201, 202)의 단락 확률이 50%가 되는 에칭 공정의 특성인데, 상기한 바와 같이, 공정에 따라 값이 상이하며 실험에 의해 최대한 비슷한 값을 찾을 수는 있지만, 정확한 임베디드 시스템을 찾는 것은 어렵다.
따라서, 본 발명의 일실시예에 따른 디지털 값 생성부(130)에서는 구체적인 실험에 따라 전도성 레이어(201, 202)들 사이의 단락 여부가 확률 50%에서 소정의 허용 오차를 갖는 Ex1과 Ex2 범위 내(상기 Ex1 과 Ex2는 별도로 도시하지 않지만, 도시된 Ex 근처의 일정한 마진을 갖는 영역임)에서 설정될 수 있다.
도 4는 메탈 라인의 간격에 따른 단락 여부를 도시하는 개념도이다.
상기한 바와 같이, 본 발명의 다른 일실시예에 따르면, 메탈 라인의 간격과 에칭 특성(레이트 및 시간)을 조절하여 메탈 라인들 사이의 단락 여부가 확률적으로 결정되도록 할 수 있다. 메탈 라인의 간격을 길게 한 1번 그룹(410)에서는 모든 경우에서 메탈 라인들이 단락되었다.
그리고, 메탈 라인의 간격을 짧게 한 3번 그룹(430)에서는 모든 경우에서 메탈 라인들이 단락되지 않았다.
본 발명의 일실시예에 따른 디지털 값 생성부(130)에서는, 그룹(420)과 같이, 메탈 라인들 중 일부는 단락되고 일부는 단락되지 않도록, 단락이 확률적으로 이루어지는 메탈 라인들의 간격을 설정한다.
또한, 도면으로 도시되지는 않았지만, 메탈 라인에서의 에칭의 레이트를 낮게 하거나 에칭 시간을 짧게 함으로써, 단락 여부를 확률적으로 결정되도록 이루어질 수도 있다.
메탈 라인의 에칭의 레이트를 높게 하거나 에칭 시간을 길게 한 1번 그룹에서는 모든 경우에서 메탈 라인들이 단락된다.
또한, 메탈 라인의 간격을 얇게 하고 에칭의 레이트를 낮게하고 시간을 길게 한 3번 그룹(430)에서는 모든 경우에서 전도성 라인들이 단락되지 않았다.
본 발명의 일실시예에 따른 디지털 값 생성부(130)에서는, 2번 그룹(420)과 같이, 메탈 라인들 중 일부는 단락되고 일부는 단락되지 않도록, 단락이 확률적으로 이루어지는 메탈 라인의 에칭 레이트 및 시간을 설정한다.
도 4에서는, 메탈 라인의 테두리에서 요철부가 발생하는데, 이는 에칭에 의한 패터닝 정확성의 한계와 무작위성에 의한 것으로 이해될 수 있다.
도 5는 식별키 생성장치(100) 내에서의 유닛 셀(110)의 배열을 도시하는 개념도이다.
반도체 기판(substrate)에 가로 M개, 세로 N 개(단, M 및 N은 자연수), 총 M*N 개의 유닛 셀(110)이 배치된 모습이 도시되었다.
디지털 값 생성부(130)는 M*N 개의 비아(203)들 각각이 전도성 레이어(201, 202)들 사이를 단락시키는지(디지털 값 0) 또는 단락시키지 못하는지(디지털 값 1)의 여부에 따라, M*N 비트(bit)의 디지털 값을 생성한다.
그리고, 이렇게 생성된 M*N 비트의 디지털 값은 선택부(140)에 의해 유닛 셀(110)이 선택되게 되고, 선택부(140)에 의해 선택된 유닛 셀(110)에서 각각 생성된 디지털 값의 조합으로부터 식별키는 생성된다.
도 6은 본 발명의 일실시예에 따른 디지털 값 생성부(130)의 구체적인 회로 구성을 도시한다.
본 발명의 일실시예에 따르면, 디지털 값 생성부(130)는 전원 전압 VDD와 그라운드(ground) 사이에서 리드 트랜지스터를 이용하여 단락 여부를 검사한다.
풀다운 회로로 구성되는 도 6의 예에서(본 명세서에서 별다른 언급이 없더라도 풀다운 회로에 대한 설명은 풀업 회로로 구성되는 예로 확장될 수 있음은 자명하며, 별도의 설명은 생략함), 디지털 값 생성부(130) 내의 개별 비아(203)가 전도성 레이어(201, 202)들을 단락시키면 출력 값은 0으로 되고, 그렇지 않으면 출력 값이 1로 된다. 반대로, 디지털 값 생성부(130) 내의 개별 비아(203)가 전도성 레이어(201, 202)들을 단락시키면 출력 값은 1로 되고, 그렇지 않으면 출력 값이 0로 될 수도 있다. 이러한 과정을 통해 디지털 값 생성부(130)가 디지털 값을 생성하고, 선택부(140)의 선택에 의해 식별키는 생성된다.
물론, 전도성 라인 사이의 단락을 이용하는 실시예도 동일하게 식별키가 생성된다.
다만, 본 발명의 일실시예에 따른 도 6의 디지털 값 생성부(130)의 구성은 하나의 실시예에 불과하며, 본 발명이 이러한 일부 실시예에 의해 제한적으로 해석되는 것은 아니다.
따라서, 디지털 값 생성부(130) 내의 전도성 레이어(201, 202) 간 또는 메탈 라인 간의 단락 여부를 검사하여 디지털 값을 생성할 수 있는 구성이라면, 본 발명의 사상을 벗어나지 않는 범위에서 다른 변형이 가능하며, 이러한 구성 또한 본 발명의 범위에서 배제되지 않는다.
한편, 이렇게 디지털 값 생성부(130)에 의해 생성된 식별키는, 식별키 저장부(미도시)로 전달되어 저장되는데, 식별키 저장부는 생성된 식별키를 입력으로 받아 저장하는 레지스터 또는 플립 플롭(도시하지 않음)일 수 있다.
이하에서는 별도의 언급이 없더라도, 생성된 식별키를 판독하여 보관하는 레지스터 또는 플립 플롭 뿐만 아니라, 균등한 역할을 하는 다른 구성 또한 식별키 저장부로 이해될 수 있다.
도 7은 본 발명의 일실시예에 따른 디지털 값 처리부가 디지털 값을 처리하는 과정을 설명하기 위한 개념도이다.
본 발명의 일실시예에 따르면, 디지털 값 처리부(130)는 디지털 값 생성부(130)가 생성하는 M*N 비트의 디지털 값 중 둘을 선택하여 비교한다.
물론, 본 명세서에서는 개념상 디지털 값 생성부(130)에서 생성된 디지털 값 중 둘을 선택하는 것으로 도 7을 참조하여 설명하고 있으나, 이는 어디까지나 예시적인 실시예에 불과하며, 레지스터 또는 플립 플롭으로 구성되는 식별키 독출부(120)에서 레지스터 또는 플립 플롭들에 저장된 비트 중 둘을 선택하는 것도 충분히 가능하며, 이는 본 기술분야의 통상의 지식을 가진 자라면 별다른 어려움이 없이 적용 가능하므로, 본 발명의 범위에서 벗어나는 것으로 해석되어서는 안된다.
도 7의 예시에서는, 디지털 값 생성부(130)에서 생성된 여러 비트 중 두 비트가 선택되었다.
그리고, 디지털 값 처리부는 제1 비트(710)과 제2 비트(720)이 각각 생성한 디지털 값의 크기를 비교한다. 그리고, 제1 비트(710)의 디지털 값이 제2 비트(720)의 디지털 값보다 크면, 상기 제1 비트(710)과 제2 비트(720)을 대표하는 디지털 값은 1로 결정한다.
반대로, 제1 비트(710)의 디지털 값이 제2 비트(720)의 디지털 값보다 작으면, 제1 비트(710)과 제2 비트(720)을 대표하는 디지털 값은 0으로 결정한다.
물론, 제1 비트(720)의 디지털 값이 제2 비트(710)의 디지털 값보다 큰 경우에, 대표 디지털 값을 1로 결정할 수도 있다.
만일, 제1 비트(710)의 디지털 값과 제2 비트(720)의 디지털 값이 같을 경우에는, 대표 디지털 값을 1 또는 0으로 결정하거나, 아니면, 대표값을 결정하지 않을 수도 있다.
이러한 방식으로 제3 비트(730)과 제4 비트(740)을 비교하여 대표 디지털 값을 생성하고, 선택부(140)에 의해 디지털 값이 선택되어 이용하여 그 조합에 의해 최종적으로 식별키를 결정할 수 있다.
이러한 과정이 식별키의 무작위성을 높이는 식별키 처리 과정으로 이해될 수 있다.
디지털 값 생성부(130) 내에서는 단락되는 비율(디지털 값 0)과 단락되지 않는 비율(디지털 값 1)이 서로 달라서, 0과 1의 밸런싱(balancing)이 맞추어지지 않는 경우도 있는데, 그러한 경우라도, 각 비트에서 1과 0이 생성될 확률은, (비록 그 확률이 50%는 아니라 하더라도) 두 개의 비트가 서로 동등하기 때문에, 두 비트 중 어느 한 비트가 다른 한 비트보다 큰 디지털 값을 가질 확률은 50%이다. 따라서, 상기한 과정을 통해서는 0과 1의 확률적 밸런싱이 맞추어진다고 이해될 수 있다.
한편, 원래 생성된 식별키가 M*N 비트였다면, 상기 도 7에서 식별키 처리부(130)가 최종적으로 결정한 식별키는 (M*N/2) 비트이다. 2 비트의 디지털 값을 이용하여 새로운 1 비트의 디지털 값을 결정하기 때문이다.
또한, 이상에서 설명한 식별키 처리부(130)의 그룹핑이나 식별키 처리 과정은 본 발명의 일실시예에 불과하며, 디지털 값 0과 1의 밸런싱을 유지하기 위한 식별키 처리 과정은 본 발명의 사상을 벗어나지 않는 범위에서 얼마든지 변경될 수 있다.
이렇게 디지털 값 생성부(130)가 생성하고 식별키 처리부(130)가 결정한 새로운 식별키는, 무작위성을 갖고, 한 번 생성되면 이론적으로 영구히 변하지 않는 신뢰성 있는 값이 된다.
따라서, 본 발명의 실시예들에 의하면, 시간에 따라 값이 변하지 않는 무작위수의 특징을 갖는 신뢰 가능한 식별키를, 큰 제조 비용을 들이지 않고 간편하게 제조할 수 있다.
또한, 반도체 제조 과정 중에 이러한 무작위적인 식별키가 생성되고, 이러한 식별키는 제조 완료 후에도 시불변하므로, 종래의 방법에서와 같이 별도의 비휘발성 메모리에 외부에서 식별키를 기입하는 과정이 불필요하다. 따라서, 식별키가 외부로 출입하는 과정이 없고, 반도체 칩의 설계 도면이 유출된다 하더라도 제조 공정 상의 물리적 특성의 차이에 의하여 식별키가 생성되어 복제가 불가능하므로 보안성이 월등히 우수하다. 또한, 비휘발성 메모리 제조 공정이 불필요하므로 제조 비용도 절감될 수 있다.
도 8은 본 발명의 일실시예에 따른 식별키 생성방법을 도시하는 순서도이다.
이하에서, 식별키 생성방법에 대하여 서술하는데, 이하에서는 본 발명의 방법적인 내용 위주로 서술하기로 하고, 장치적 특성과 관련하여서는 식벽키 생성장치의 설명 부분으로 갈음한다.
식별키 생성방법은 반도체 제조 공정 회로에 구비된 복수의 유닛 셀(110) 각각의 단락 여부를 독출하는 단계(S10); 반도체 제조 공정에서 전도성 레이어(201, 202)의 수직적 간격과 패터닝의 에칭 특성을 조절하는 단계(S20); 회로를 구성하는 유닛 셀(110)(일 예로, 노드)의 단락여부를 확률적으로 결정될 수 있게 함으로써 상기 유닛 셀(110) 각각으로부터 디지털 값을 생성하는 단계(S30); 상기 복수의 유닛 셀(110) 중 적어도 하나를 선택하는 단계(S40); 및 상기 선택된 유닛 셀(110)의 디지털 값의 조합으로 식별키를 생성해내는 단계(S50)를 포함한다.
본 발명의 실시예에 따르면, 독출부(120)에 의해 복수의 유닛 셀(110) 각각의 단락 여부를 독출하게 된다(S10). 일례로, 독출부(120)는 한 쌍으로 이루어진 반도체의 전도성 레이어(201, 202)가 단락되는지 여부를 독출하게 하는데, 전술한 바와 같이, 콘택 또는 비아(203)가 전도성 레이어(201, 202) 사이를 단락시키는지 여부를 독출한다.
전도성 레이어(201, 202)의 수직적 간격과 패터닝의 에칭 특성 조절 단계(S20)에 의해, 콘택 또는 비아(203)에 의해 전도성 레이어(201, 202)의 단락 또는 개방되는 확률이 조절되게 된다.
여기서, 에칭 특성을 조절에 의해, 전도성 레이어(201, 202) 표면의 거칠기가 조절되어 전도성 레이어(201, 202)와 콘택 또는 비아(203) 사이의 결합 레이트가 조절되게 된다.
회로를 구성하는 유닛 셀(110)의 단락여부를 확률적으로 결정될 수 있게 함으로써 유닛 셀(110) 각각으로부터 디지털 값을 생성하는 단계(S30)는 전도성 레이어(201, 202)의 단락 여부에 따라서 0 또는 1의 디지털 값을 생성해낸다. 유닛 셀(110) 노드의 단락여부를 확률적으로 결정될 수 있게할 수도 있다.
디지털 값을 생성하는 단계(S30)는 디지털 값 처리단계(S33)를 포함할 수 있는데, 디지털 값 처리단계(S33)는 독출부(120)가 독출한 N 비트의 디지털 값을 입력받아 처리한다.
일례로, 디지털 값 처리단계(S33)는, 입력 받은 N 비트의 디지털 값들 중 제1 비트 및 제2 비트를 비교하여, 제1 비트 값이 제2 비트 값보다 큰 경우에 제1 비트와 제2 비트를 대표하는 디지털 값을 1로 결정하고, 제1 비트 값이 제2 비트 값보다 작은 경우에 제1 비트와 제2 비트를 대표하는 디지털 값을 0으로 결정한다.
또한, 디지털 값 처리단계(S33)는, 제1 비트 값이 제2 비트 값이 같은 경우, 설정에 따라 선택적으로, 제1 비트와 제2 비트를 대표하는 디지털 값을 1 또는 0 중 어느 한 쪽으로 결정하거나 또는 제1 비트와 제2 비트를 대표하는 디지털 값을 결정하지 않는다.
선택부(140)에 의해 복수의 유닛 셀(110) 중 적어도 하나가 선택되고(S40), 선택된 디지털 값들의 조합에 의해 식별키가 생성되게 된다(S50).
본 발명의 실시예에 따르면, 전도성 레이어(201, 202)의 수직적 간격 및 패터닝의 에칭 특성 조절에 의해, 반도체 제조 공정 상 생성되는 노드(node) 간의 단락(short) 여부가 무작위성을 갖도록 구성되며, 또한 노드 간의 단락 특성은 물리적으로 변하지 않으므로 한 번 생성된 식별키는 변하지 않는다.
본 발명의 일실시예에 따르면, 디지털 값 생성부(130)는 반도체 제조 공정 상 생성되는 전도성 레이어(201, 202)들(metal layers) 사이에 형성되는 콘택 또는 비아(via)의 단락 여부에 따라 디지털 값을 생성하고, 선택부(140)에 의해 디지털 값을 조합함으로써 식별키를 생성하며, 상기 실시예에 따른 콘택 또는 비아(203) 제작 공정의 에칭 특성 설정은 도 2a 내지 도 4를 참조하여 상술한 바와 같다.
또한, 본 발명의 다른 일 실시예에 따르면, 상기 식별키 생성을 목적으로 하는 콘택 또는 비아(203)와 구분되는 두 전도성 레이어(201, 202)의 연결을 목적으로 하는 비아(203)는 구분되는 별개의 디자인 룰로 각각 제공될 수 있다.
한편, 본 발명의 다른 일실시예에 따르면, 디지털 값 생성부(130)는 반도체 제조 공정 상에서 전도성 라인들 패턴 형성 공정에서 전도성 레이어(201, 202)의 간격 및 에칭 특성을 조정하여, 전도성 라인들 중 일부는 단락되고 일부는 단락되지 않도록 하여, 무작위성을 갖는 식별키를 생성한다. 이러한 실시예는 도 4 내지 도 6를 참조하여 상술한 바와 같다.
또한, 본 발명의 다른 일 실시예에 따르면, 상기 식별키 생성을 목적으로 하는 전도성 레이어(201, 202)의 간격과 구분되는 두 전도성 레이어(201, 202)의 절연을 목적으로 하는 전도성 레이어(201, 202)의 간격은 구분되는 별개의 디자인 룰로 각각 제공될 수 있다.
식별키 저장부는 상기한 실시예들에 따라 생성된 디지털 키 또는 식별키를 레지스터 또는 플립 플롭을 통해 저장하여 보관한다. 식별키의 생성과 독출 과정에서 전도성 레이어(201, 202) 사이를 콘택 또는 비아(203)가 단락시키고 있는지, 또는 전도성 라인들 사이가 단락되고 있는지는, 리드 트랜지스터(read transistor)를 이용하여 식별할 수 있다.
또한, 식별키 처리부(130)는 디지털 값 생성부(130)가 생성한 디지털 값를 처리하여, 무작위성이 보장되도록 한다.
최종적으로 생성된 식별키는 출력부를 통해 사용자에게 제공되게 된다.
본 발명과 관련된, 식별키 생성장치 및 생성방법과 관련된 실험예에서, 일예로, 에칭 압력(pressure)은 26 mTorr, 에칭에 사용되는 가스는 SF6, Flow rate은 130 SCCM, 전원(source)은 600 W, 바이어스(Bias)는 20 W일 수 있다. 특히, 에칭 시간은 5 s 내지 7 s이고 에칭 레이트(rate)는 3.0 내지 3.5 ㎛/s일 수 있다.
또한, 다른 일 예로, 에칭 압력(pressure)은 20 mTorr, 에칭에 사용되는 가스는 SF6, Flow rate은 130 SCCM, 전원(source)은 600 W, 바이어스(Bias)는 15 W일 수 있다. 특히, 에칭 시간은 10 s 내지 12 s이고 에칭 레이트(rate)는 2.5 내지 3.1 ㎛/s일 수 있다.
상기의 에칭 특성에 의해 실험을 각각 1만회 수행한 결과, 각각 45% ~ 55%의 확률로 유닛 셀의 단락되게 되었다.
이상에서 설명한 식별키 생성장치(100) 및 식별키 생성방법(S100)는 위에서 설명된 실시예들의 구성과 방법에 한정되는 것이 아니라, 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
본 발명은 본 발명의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 당업자에게 자명하다. 따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.
100: 식별키 생성장치
110:복수의 유닛 셀
120:독출부
130:식별키 처리부
140:선택부
201, 202:전도성 레이어
203:콘택 또는 비아

Claims (19)

  1. 반도체 제조 공정에서 회로에 구비되는 복수의 유닛 셀;
    상기 유닛 셀 각각의 단락 여부를 독출하도록 이루어지는 독출부;
    상기 유닛 셀 각각의 단락 여부를 확률적으로 결정될 수 있게 하고, 상기 독출부에서 독출된 단락 여부에 근거하여, 상기 유닛 셀 각각 디지털 값을 생성시키는 디지털 값 생성부; 및
    상기 복수의 유닛 셀 중 적어도 하나를 선택 가능하도록 이루어지는 선택부를 포함하고,
    상기 선택부에 의해 선택된 유닛 셀에서 각각 생성된 디지털 값의 조합으로부터 식별키를 생성해내고,
    상기 복수의 유닛 셀 각각은,
    한 쌍으로 이루어지는 반도체의 전도성 레이어; 및
    상기 한 쌍의 전도성 레이어 사이에 배치되고, 상기 전도성 레이어를 단락 또는 개방시키도록 이루어지는 콘택 또는 비아(via)를 포함하고,
    상기 독출부는 상기 콘택 또는 비아가 상기 전도성 레이어 사이를 단락시키는지 여부를 독출하여 상기 유닛 셀 각각의 단락 여부를 독출하며,
    상기 콘택 또는 비아는 상기 반도체 제조 공정에서 상기 단락이 확률적으로 결정되도록 에칭 특성이 설정되고,
    상기 에칭 특성은 에칭 종류, 에칭 레이트 및 에칭 시간 중 적어도 하나를 포함하고,
    상기 에칭 레이트는 3.0 내지 3.5 ㎛/s이고, 상기 시간은 5s 내지 7s이고,
    상기 독출부는, 로직 게이트, 증폭기, 레지스터, 또는 플립 플롭인 것을 특징으로 하는 식별키 생성장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 디지털 값 생성부는 상기 콘택 또는 비아가 상기 전도성 레이어를 단락시키는 확률과 단락시키지 않는 확률의 차이가 소정의 오차 범위 내에 있도록, 상기 콘택 또는 비아는 에칭 특성을 구비하는 것을 특징으로 하는 식별키 생성장치.
  8. 제1항에 있어서,
    상기 디지털 값 생성부는, 한 쌍의 전도성 레이어와 그 사이를 연결하는 하나의 콘택 또는 비아를 이용하여 1 비트의 디지털 값을 생성하는 단위 구조를 N 개(단, N은 자연수) 구비하여, 상기 N 개의 단위 구조를 통해 N 비트의 식별키를 생성하는 것을 특징으로 하는 식별키 생성장치.
  9. 제8항에 있어서,
    상기 독출부가 독출한 N 비트의 디지털 값을 입력 받아 처리하도록 이루어지는 디지털 값 처리부를 더 포함하고,
    상기 디지털 값 처리부는,
    입력 받은 상기 N 비트의 디지털 값들 중 제1 비트 및 제2 비트를 비교하여, 상기 제1 비트 값이 상기 제2 비트 값보다 큰 경우에 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 1로 결정하고,
    상기 제1 비트 값이 상기 제2 비트 값보다 작은 경우에 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 0으로 결정하는 것을 특징으로 하는 식별키 생성장치.
  10. 제9항에 있어서,
    상기 디지털 값 처리부는,
    상기 제1 비트 값이 상기 제2 비트 값이 같은 경우, 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 1 또는 0 중 어느 한 쪽으로 결정하거나 또는 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 결정하지 않는 것을 특징으로 하는 식별키 생성장치.
  11. 반도체 제조 공정 회로에 구비된 복수의 유닛 셀 각각의 단락 여부를 독출하는 단계;
    반도체 제조 공정에서 전도성 레이어의 수직적 간격과 패터닝의 에칭 특성을 조절하는 단계;
    회로를 구성하는 유닛 셀의 단락여부를 확률적으로 결정될 수 있게 함으로써 상기 유닛 셀 각각으로부터 디지털 값을 생성하는 단계;
    상기 복수의 유닛 셀 중 적어도 하나를 선택하는 단계; 및
    상기 선택된 유닛 셀의 디지털 값의 조합으로 식별키를 생성해내는 단계를 포함하고,
    상기 복수의 유닛 셀 각각은,
    한 쌍으로 이루어지는 반도체의 전도성 레이어; 및
    상기 한 쌍의 전도성 레이어 사이에 배치되고, 상기 전도성 레이어를 단락 또는 개방시키도록 이루어지는 콘택 또는 비아(via)를 포함하고,
    상기 독출하는 단계는 독출부에 의해 상기 콘택 또는 비아가 상기 전도성 레이어 사이를 단락시키는지 여부를 독출하며,
    상기 콘택 또는 비아는 두 전도성 레이어 사이의 단락을 확률적으로 결정시키도록 에칭 특성에 의해 제작되고,
    상기 에칭 특성은 에칭 종류, 에칭 레이트 및 에칭 시간 중 적어도 하나를 포함하고,
    상기 에칭 레이트는 3.0 내지 3.5 ㎛/s이고, 상기 시간은 5s 내지 7s이고,
    상기 독출부는, 로직 게이트, 증폭기, 레지스터, 또는 플립 플롭인 것을 특징으로 하는 식별키 생성방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제11항에 있어서,
    상기 디지털 값을 생성하는 단계는,
    상기 콘택 또는 비아가 상기 전도성 레이어를 단락시키는 확률과 단락시키지 않는 확률의 차이가 소정의 오차 범위 내에 있도록, 상기 콘택 또는 비아는 에칭 특성을 구비하는 것을 특징으로 하는 식별키 생성방법.
  17. 제11항에 있어서,
    상기 디지털 값을 생성하는 단계는,
    한 쌍의 전도성 레이어와 그 사이를 연결하는 하나의 콘택 또는 비아를 이용하여 1 비트의 디지털 값을 생성하는 단위 구조를 N 개 - 단, N은 자연수임 -, 구비하여, 상기 N 개의 단위 구조를 통해 N 비트의 식별키를 생성하는 것을 특징으로 하는 식별키 생성방법.
  18. 제17항에 있어서,
    상기 디지털 값을 생성하는 단계는,
    N 비트의 디지털 값을 입력받아 처리하도록 이루어지는 디지털 값 처리단계를 포함하고,
    상기 디지털 값 처리단계는,
    입력 받은 상기 N 비트의 디지털 값들 중 제1 비트 및 제2 비트를 비교하여, 상기 제1 비트 값이 상기 제2 비트 값보다 큰 경우에 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 1로 결정하고,
    상기 제1 비트 값이 상기 제2 비트 값보다 작은 경우에 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 0으로 결정하는 것을 특징으로 하는 식별키 생성방법.
  19. 제18항에 있어서,
    상기 디지털 값 처리단계는,
    상기 제1 비트 값이 상기 제2 비트 값이 같은 경우, 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 1 또는 0 중 어느 한 쪽으로 결정하거나 또는 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 결정하지 않는 것을 특징으로 하는 식별키 생성방법.




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