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KR20240153889A - 보안 장치 및 이를 포함하는 기판 - Google Patents

보안 장치 및 이를 포함하는 기판 Download PDF

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KR20240153889A
KR20240153889A KR1020230104667A KR20230104667A KR20240153889A KR 20240153889 A KR20240153889 A KR 20240153889A KR 1020230104667 A KR1020230104667 A KR 1020230104667A KR 20230104667 A KR20230104667 A KR 20230104667A KR 20240153889 A KR20240153889 A KR 20240153889A
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KR
South Korea
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line
interconnect layer
security device
output signal
lines
Prior art date
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Pending
Application number
KR1020230104667A
Other languages
English (en)
Inventor
이경택
이재성
전두현
Original Assignee
아이씨티케이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아이씨티케이 주식회사 filed Critical 아이씨티케이 주식회사
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Abstract

실시예는, 반도체의 공정편차에 기인한 콘택 또는 비아 연결을 갖는 인터커넥트 레이어를 포함한 보안 장치 및 기판을 개시한다.

Description

보안 장치 및 이를 포함하는 기판{SECURITY DEVICE AND SUBSTRATE INCLUDING THE SAME}
실시예는 보안 장치 및 이를 포함하는 기판에 관한 것이다.
정보화 사회가 고도화 됨에 따라 개인 프라이버시 보호의 필요성도 높아지고 있고, 정보를 암호화 및 복호화하여 안전하게 전송하는 보안 시스템을 구축하는 기술이 반드시 필요한 중요 기술로 자리잡고 있다.
고도화된 정보화 사회에서는 고성능의 컴퓨터와 더불어, 임베디드 시스템(Embedded System)이나 SoC(System on Chip) 형태의 컴퓨팅 디바이스의 사용도 급속하게 늘어나고 있다. 예를 들면, RFID(Radio-Frequency IDentification), 스마트 카드(Smart Card), USIM(Universal Subscriber Identity Module), OTP(One Time Password) 등의 컴퓨팅 디바이스가 광범위하게 활용되고 있다.
이러한 컴퓨팅 디바이스에 보안 시스템을 구축하기 위해서는 암호화 및 복호화 알고리즘에 사용되는 암호키(Cryptographic-key)나 고유의 아이디가 사용되는 데, 이하에서는 암호키(Cryptographic-key)나 고유의 아이디를 식별키로 언급한다. 이러한 식별키는 디바이스 외부에서 암호학적으로 안전한 난수를 생성하여 플래시 메모리(Flash Memory)나 이이피롬(EEPROM, Electrically Erasable Programmable Read-Only Memory, EEPROM) 등의 비휘발성 메모리에 저장하는 방법이 주로 사용되고 있다.
최근에는 컴퓨팅 디바이스의 비휘발성 메모리에 저장된 식별키에 대하여, 부채널 공격(side channel attack), 역공학(reverse engineering) 공격 등의 다양한 물리적 보안 공격이 이루어지고 있는 추세이다. 이런 공격으로부터 안전하게 식별키를 생성하는 방법으로 PUF(Physical Unclonable Function) 기술이 개발되고 있다.
PUF(Physically Unclonable Function)는 전자시스템에 존재하는 미세한 물리적 특성 차이를 이용하여 식별키를 생성하는 기술로서 하드웨어 핑거프린트(hardware fingerprint)라고도 한다.
나아가, 집적 회로에 저장된 정보 및/또는 집적 회로에 의해서 수행되는 동작에 대한 정보 등과 같은 보안 정보를 집적 회로로부터 추출하기 위하여, 집적 회로에 대한 침습성(invasive) 공격이 가해지는 경우가 다수 존재한다.
예를 들면, 공격자들은 집적 회로를 포함하는 장치, 예컨대 반도체 장치를 해체하고 집적 회로에 전력을 공급한 후, 프로빙(probing)을 통해서 보안 정보의 획득을 시도할 수 있다. 반도체 장치는 이러한 해체를 감지함으로써 침습성 공격을 검출하기 위한 구조를 채택할 수 있다. 그러나, 해체를 감지하는 구조까지도 무력화시키는 더욱 고도화(advancement)된 침습성 공격 기술도 발표되고 있기 때문에, 이를 방어할 수 있는 강력한 보안 기술이 요구되는 추세이다.
실시예는 물리적 보안 공격의 방어회로를 적용하여, 보안성이 향상된 보안 장치 및 이를 포함하는 기판을 제공한다.
또한, 하부 다이에 실딩 구조를 적용하여 칩 또는 패키지 기판의 공격(침습성 공격)에 대한 보안성을 더욱 개선한보안 장치 및 이를 포함하는 기판을 제공한다.
또한, 입력신호와 출력신호의 순서를 변경하여 보다 향상된 보안성을 갖는 보안 장치 및 이를 포함하는 기판을 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 보안 장치는 제1 라인과 제2 라인을 포함하는 인터커넥트 레이어(interconnect layer); 상기 인터커넥트 레이어에 제어 신호를 출력하도록 구성된 컨트롤러; 상기 제어 신호에 대응하여 상기 제1 라인으로 입력신호를 인가하는 드라이버; 상기 제2 라인과 연결되어 상기 입력신호에 대응한 출력신호를 수신하는 판독부; 및 상기 출력신호에 기반하여 인증을 수행하는 보안부;를 포함한다.
상기 제1 라인 중 어느 하나는 상기 제2 라인과 교차하고, 상기 제2 라인 중 어느 하나는 상기 제1 라인과 교차할 수 있다.
TRNG(true-random-number-generator)를 포함하는 생성부;를 포함하고, 상기 생성부는 상기 제1 라인으로 상기 입력신호의 입력 순서를 변경하거나, 상기 제2 라인에서 상기 출력신호의 수신 순서를 변경할 수 있다.
상기 컨트롤러는 상기 입력신호와 상기 출력신호에 따른 저항을 산출하여 저장부에 저장할 수 있다.
상기 인터커넥트 레이어는 반도체 제조 공정상 규정된 디자인 룰을 벗어나는 규격으로 디자인되어 제조된 콘택 및 비아(via) 중 적어도 하나를 포함할 수 있다.
상기 콘택 및 상기 비아에 의해 상기 제1 라인은 상기 제2 라인과 무작위(random)로 연결될 수 있다.
상기 비아 또는 상기 콘택에 의해 단락되는지의 여부는 고정되어 시불변일 수 있다.
상기 출력신호를 기반으로 식별키를 생성하는 키생성부;를 포함할 수 있다.
상기 보안부는 상기 식별키를 기반으로 상기 인터커넥트 레이어의 동작 여부를 결정할 수 있다.
상기 보안부는 상기 키생성부에서 생성된 식별키를 소정의 입력신호에 대응하는 소정의 출력신호와 비교할 수 있다.
상기 드라이버는 디코더를 포함하고, 상기 판독부는 전류감지회로를 포함할 수 있다.
상기 인터커넥트 레이어는 상기 제1 라인 각각과 상기 제2 라인 사이에 배치된 복수의 제1 트랜지스터;를 포함하고, 상기 복수의 제1 트랜지스터는 복수의 제2 트랜지스터 각각과 무작위(random)로 연결될 수 있다.
상기 입력신호는 상기 제1 라인 각각에 시간차로 인가될 수 있다.
상기 출력신호는 상기 제1 라인에 인가된 입력신호의 전체 시간에 대응하는 주기를 가질 수 있다.
실시예에 따른 보안 장치는 서로 다른 방향으로 연장되어 교차하는 제1 라인과 제2 라인을 포함하는 인터커넥트 레이어(interconnect layer); 상기 인터커넥트 레이어에 제어 신호를 출력하도록 구성된 컨트롤러; 상기 제어 신호에 대응하여 상기 제1 라인으로 입력신호를 인가하는 드라이버; 및 상기 제2 라인과 연결되어 상기 입력신호에 대응한 출력신호를 수신하는 판독부;를 포함하고, 상기 인터커넥트 레이어는 반도체 제조 공정에서 발생하는 공정편차에 따라 단락여부가 달라질 수 있다. 실시예에 따른 기판은 하부 다이; 및 상기 하부 다이 상부에 배치되고 전기적으로 연결되는 상부 다이;를 포함하고, 상기 상부 다이 및 상기 하부 다이 중 적어도 하나는, 서로 다른 방향으로 연장되어 교차하는 제1 라인과 제2 라인을 포함하는 인터커넥트 레이어(interconnect layer); 상기 인터커넥트 레이어에 제어 신호를 출력하도록 구성된 컨트롤러; 상기 제어 신호에 대응하여 상기 제1 라인으로 입력신호를 인가하는 드라이버; 상기 제2 라인과 연결되어 상기 입력신호에 대응한 출력신호를 수신하는 판독부; 및 상기 출력신호에 기반하여 인증을 수행하는 보안부;를 포함한다.
상기 제1 라인과 상기 제2 라인 중 적어도 하나는 상기 하부 다이의 하부 영역에 배치될 수 있다.
상기 인터커넥트 레이어는 반도체 제조 공정상 규정된 디자인 룰을 벗어나는 규격으로 디자인되어 제조된 콘택 및 비아(via) 중 적어도 하나를 포함하고, 상기 콘택 및 상기 비아에 의해 상기 제1 라인은 상기 제2 라인과 무작위(random)로 연결될 수 있다.
상기 비아 또는 상기 콘택에 의해 단락되는지의 여부는 고정되어 시불변일 수 있다.
상기 출력신호를 기반으로 식별키를 생성하는 생성부;를 더 포함하고, 상기 보안부는 상기 식별키를 소정의 입력신호에 대응하는 소정의 출력신호와 비교할 수 있다.
실시예에 따르면, 반도체 제조 공정을 이용하여 시불변성의 PUF 기술을 적용한 식별키로 보안성이 향상된 보안 장치 및 이를 포함하는 기판을 구현한다.
또한, 하부 다이에 실딩 구조를 적용하여 칩 또는 패키지 기판의 공격(침습성 공격)에 대한 보안성을 더욱 개선한 보안 장치 및 이를 포함하는 기판을 구현한다.
또한, 입력신호와 출력신호의 순서를 변경하여 보다 향상된 보안성을 갖는 보안 장치 및 이를 포함하는 기판을 구현한다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 실시예에 따른 기판의 사시도이고,
도 2는 실시예에 따른 보안 장치의 블럭도이고,
도 3은 실시예에 따른 보안 장치에서 인터커넥트 레이어의 일부 구조를 설명하는 도면이고,
도 4는 실시예에 따른 보안 장치에서 인터커넥트 레이어에서 비아를 설명하는 개념도이고,
도 5는 실시예에 따른 보안 장치에서 인터커넥트 레이어에서 메탈 라인들을 설명하는 개념도이고,
도 6은 실시예에 따른 보안 장치에서 인터커넥트 레이어의 비아 또는 콘택의 다양한 형성을 설명하는 개념도이고,
도 7은 실시예에 따른 보안 장치에서 인터커넥트 레이어의 동작을 설명하는 일 타이밍도이고,
도 8은 실시예에 따른 보안 장치에서 인터커넥트 레이어의 동작을 설명하는 다른 타이밍도이고,
도 9는 도 8에서 일부 공격이 존재시 인터커넥트 레이어의 동작을 설명하는 타이밍도이고,
도 10은 도 9에서 일부 공격 후 수정이 존재하는 경우 인터커넥트 레이어의 동작을 설명하는 타이밍도이고,
도 11은 실시예에 따른 보안 장치에서 생성부에 따른 인터커넥트 레이어의 동작을 설명하는 타이밍도이고,
도 12는 실시예에 따른 보안 장치의 일 사용예이고,
도 13은 실시예에 따른 보안 장치의 다른 사용예이고,
도 14는 실시예에 따른 기판의 일 사용예이고,
도 15는 실시예에 따른 기판의 다른 사용예이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 실시예에 따른 기판의 사시도이고, 도 2는 실시예에 따른 보안 장치의 블록도이다.
도 1을 참조하면, 실시예에 따른 기판(10)은 복수의 다이(또는 웨이퍼, 칩 등), 복수의 다이를 연결하는 연결부(예, 와이어, 비아전극 등)를 포함할 수 있다.
실시예로, 기판(10)은 하부 다이(W1)와 상부 다이(W2)를 포함할 수 있다. 상부 다이(W2)는 하부 다이(W1) 상에 배치될 수 있다.
상부 다이(W2) 와 하부 다이(W1)는 전기적으로 연결될 수 있다. 예컨대, 상부 다이(W2)와 하부 다이(W1)는 연결부(CN)에 의해 전기적으로 연결될 수 있다. 연결부(CN)는 다양한 연결 방식을 포함할 수 있다. 예컨대, 연결부(CN)는 도면에 도시된 바와 같이 와이어나 관통전극(예, 실리콘 관통 전극(Through Silicon Via, TSV))을 포함할 수 있다.
그리고 상부 다이(W2)와 하부 다이(W1)는 후술하는 보안 장치를 포함할 수 있다. 예컨대, 보안 장치 또는 보안 장치의 구성요소는 상부 다이(W2) 및 하부 다이(W1) 중 적어도 하나에 배치될 수 있다. 따라서 기판(10)은 보안 장치를 포함할 수 있다. 예를 들어, 상부 다이(W2)의 상면에 보안을 위한 실딩(shielding) 구조가 존재할 수 있다. 예컨대, 상부 다이(W2)는 액티브 실딩(active shielding) 구조를 가질 수 있다. 또한, 하부 다이(W1)는 후술하는 인터커넥트 레이어를 포함한 실딩 구조를 가질 수 있다. 이에, 하부 다이(W1)에서 인터커넥트 레이어의 제1 라인과 제2 라인 중 적어도 하나가 하부 다이(W1)의 하부 영역에 위치할 수 있다. 이러한 구성에 의하여, 실시예에 따른 기판(10)은 상부 또는 하부로 가해지는 공격(물리적 어택)에 대한 보안성을 확보할 수 있다. 특히, 실시예에 따르면 기판 또는 패키지 기판 등에서 또는 하부측에서 가해지는 공격에 대한 보안성도 확보될 수 있다. 또한, 상부 다이(W2)도 실시예에 따른 인터커넥트 레이어를 포함한 실딩 구조를 가질 수 있다.
도 2를 참조하면, 실시예에 다른 기판에서 보안 장치(100)는 인터커넥트 레이어(interconnect layer, 110), 컨트롤러(120), 드라이버(130), 판독부(140), 보안부(150) 및 생성부(160)를 포함할 수 있다.
인터커넥트 레이어(interconnect layer, 110)는 소정의 방향으로 연장된 복수의 제1 라인(L1)과 복수의 제2 라인(L2)을 포함할 수 있다. 복수의 제1 라인과 복수의 제2 라인은 서로 다른 방향으로 연장될 수 있다. 이에, 복수의 제1 라인 중 어느 하나는 복수의 제2 라인과 교차할 수 있다. 또한, 복수의 제2 라인 중 어느 하나는 복수의 제1 라인과 교차할 수 있다. 또한, 복수의 제1 라인과 복수의 제2 라인은 서로 이격 배치될 수 있다. 이러한 구성에 의하여, 후술하는 콘택 및 비아를 통해 무작위 연결에 따른 보안성이 더욱 향상될 수 있다. 실시예에서, 인터커넥트 레이어(110)는 반도체 제조 공정에서 발생하는 공정편차에 따라 단락여부가 달라질 수 있다. 예컨대, 제1,2 라인 간의 단락이 반반도체 제조 공정에서 발생하는 공정편차에 따라 단락여부에 따라 결정될 수 있다.
인터커넥트 레이어(110)는 복수의 도선(또는 트레이스, 전극패턴, 전극층), 절연층 등을 포함할 수 있다. 복수의 도선은 제1 라인(L1)과 제2 라인(L2)을 포함할 수 있다.
제1 라인(L1)과 제2 라인(L2)은 인터커넥트 레이어(110)에서 동일 또는 상이한 층에 배치될 수 있다. 예컨대, 제1 라인(L1)과 제2 라인(L2)은 적층 방향으로 이격 배치될 수 있다. 즉, 제1 라인(L1)과 제2 라인(L2)은 상이한 층에 서로 배치될 수 있다. 또한, 제1 라인(L1)과 제2 라인(L2)은 동일 층에 서로 배치될 수 있다.
또한, 실시예에 따르면 복수의 제1 라인(L1)은 일 방향으로 연장될 수 있다. 그리고 복수의 제2 라인(L2)은 제1 라인(L1)의 연장 방향과 동일 또는 상이한 방향으로 연장될 수 있다. 예컨대, 복수의 제1 라인(L1)은 행 방향으로 연장되고, 복수의 제2 라인(L2)은 열 방향으로 연장될 수 있다. 도면 상으로 복수의 제1 라인(L1)은 제1-1 라인(L10) 내지 제1-N 라인(L1n-1)을 포함할 수 있다. 예컨대, 복수의 제1 라인(L1)은 n개일 수 있다. 그리고 복수의 제2 라인(L2)은 제2-0 라인(L20) 내지 제2-m 라인(L2m-1)을 포함할 수 있다. 예컨대, 복수의 제2 라인(L2)은 m개일 수 있다. 이에, 인터커넥트 레이어(110)에서 제1 라인(L1)과 제2 라인(L2)은 nXm 형태로 배열될 수 있다. 예컨대, 인터커넥트 레이어(110)는 nXm 형태의 셀을 가질 수 있다. 여기서, 셀은 제1 라인(L1)과 제2 라인(L2)이 서로 교차하는 교차 영역에 대응할 수 있다. 이하에서, 도면 상으로 nXm 배열 중 6X6 배열을 기준으로 설명한다. 또한, 제1 라인과 제2 라인의 배열에 대응하여 비아(콘택)도 nXm 배열을 형성하며, 비아의 위치는 행렬 형태로 설명한다.
또한, 복수의 제1 라인(L1)은 드라이버(130)와 연결될 수 있다. 복수의 제1 라인(L1)은 드라이버(130)로부터 입력신호를 수신할 수 있다. 예컨대, 입력신호는 전압일 수 있다. 또한, 복수의 제1 라인(L1)은 복수의 워드라인으로 지칭될 수 있다.
복수의 제2 라인(L2)은 판독부(140)와 연결될 수 있다. 복수의 제2 라인(L2)은 제1 라인(L1)과 일부가 전기적으로 연결되어 입력신호에 대응한 출력신호를 판독부(140)로 제공할 수 있다. 예컨대, 제1 라인과 연결된 제2 라인은 제1 라인에 인가된 입력신호에 다른 출력신호(예, 전압, 전류 등)를 판독부(140)로 제공할 수 있다. 복수의 제2 라인(L2)은 복수의 비트라인으로 지칭될 수 있다.
컨트롤러(120)는 인터커넥트 레이어(110)에 제어 신호를 출력할 수 있다. 또한, 컨트롤러(120)는 판독부(140)와 연결되어 출력신호 또는 디지털 신호로 변환된 출력신호를 수신할 수 있다. 즉, 컨트롤러(120)는 인터커넥트 레이어(110)에서 물리적 복제 방지 기능(Physically Unclonable Function, PUF)이 적용된 제1 라인과 제2 라인의 연결 구조에 입력신호를 인가하기 위한 제어 신호를 출력할 수 있다. 또한, 컨트롤러(120)는 PUF가 적용된 상술한 연결 구조에 인가된 입력신호(또는 제어 신호)에 대응하는 출력신호(또는 출력신호에 대응하는 신호)를 수신할 수 있다.
드라이버(130)는 컨트롤러(120)로부터 제어 신호를 수신할 수 있다. 드라이버(130)는 제어 신호에 대응하는 입력신호를 복수의 제1 라인(L1)으로 제공할 수 있다. 이를 위해, 드라이버(130)는 복수의 제1 라인(L1)과 연결될 수 있다.
예컨대, 드라이버(130)는 디코더(decorder)를 포함할 수 있다. 드라이버(130)는 제어 신호를 디코딩할 수 있다. 그리고 드라이버(130)는 제어 신호의 디코딩 결과를 기반으로 각 제1 라인(L10 내지 L1n-1)을 제어할 수 있다. 예를 들어, 드라이버(130)는 디코딩 결과를 기반으로 소정의 타이밍, 주기 또는 시간(시간차)로 각 제1 라인에 입력신호를 인가할 수 있다.
판독부(140)는 복수의 제2 라인(L2)과 연결될 수 있다. 판독부(140)는 제2 라인(L2)과 연결되어 입력신호에 대응한 출력신호를 수신할 수 있다. 예를 들어, 제1-1 라인(L11)으로 입력신호가 인가되고, 제1-1 라인(L10)과 제2-3 라인(L22)이 비아(VIA) 또는 콘택(contact)에 의해 전기적으로 연결될 수 있다. 이 때, 제1-1 라인(L10)에 인가된 입력신호가 제2-3 라인(L22)의 출력신호일 수 있다. 본 명세서에서는 제1 라인과 제2 라인이 연결된 경우 입력신호가 제1 라인에 인가된 경우 제2 라인의 출력신호가 '1'인 것으로 설명한다. 그리고 제1 라인과 제2 라인이 연결되지 않은 경우 입력신호가 제1 라인에 인가된 경우 제2 라인의 출력신호가 '0'인 것으로 설명한다. 다만, 이러한 입력신호와 출력신호의 값은 인터커넥트 레이어에서 제1 라인과 제2 라인의 연결 구조나 추가 소자의 배치 및 연결에 따라 변경될 수 있음을 이해해야 한다.
보안부(150)는 판독부(140)의 출력신호에 기반하여 인증을 수행할 수 있다. 보안부(150)는 출력신호에 기반하여 식별키 또는 보안키(KEY)(또는 인증키)를 생성하거나, 생성된 식별키 또는 보안키를 수신하여 인증을 수행할 수 있다.
실시예로, 보안부(150)는 식별키(또는 보안키, 인증키)를 기반으로 인터커넥트 레이어(110)의 동작 여부를 결정할 수 있다.
보안부(150)는 인가된 제어 신호에 대응한 식별키를 수신하면, 인터커넥트 레이어(110)의 동작을 승인할 수 있다. 이와 달리, 보안부(150)는 식별키를 수신하지 못한 경우, 인터커넥트 레이어(110)의 동작을 비승인할 수 있다. 이 때, 하부 다이 뿐만 아니라 상부 다이의 인터커넥트 레이어의 동작을 비승인할 수 있다. 다시 말해, 보안부(150)는 식별키의 수신 여부로 기판의 상부 또는 하부로의 침습 등에 의한 물리적 공격을 감지할 수 있다. 이처럼, 보안부(150)는 식별키의 수신이 존재하면 물리적 공격이 없는 것으로 판단하여 인터커넥트 레이어의 동작을 허여할 수 있다. 이와 달리, 보안부(150)는 식별키의 수신이 비존재하면 물리적 공격이 존재한 것으로 판단하여 인터커넥트 레이어의 동작을 허여하지 않을 수 있다.
생성부(160)는 난수발생기를 포함할 수 있다. 예컨대, 생성부(160)는 TRNG(true-random-number-generator)를 포함할 수 있다.
생성부(160)는 복수의 제1 라인(L1)으로 입력신호의 입력 순서를 변경할 수 있다. 또한, 생성부(160)는 복수의 제2 라인(L2)에서 출력신호의 수신 순서를 변경할 수 있다.
도 3은 실시예에 따른 보안 장치에서 인터커넥트 레이어의 일부 구조를 설명하는 도면이고, 도 4는 실시예에 따른 보안 장치에서 인터커넥트 레이어에서 비아를 설명하는 개념도이고, 도 5는 실시예에 따른 보안 장치에서 인터커넥트 레이어에서메탈 라인들을 설명하는 개념도이고, 도 6은 실시예에 따른 보안 장치에서 인터커넥트 레이어의 비아 또는 콘택의 다양한 형성을 설명하는 개념도이다.
도 3을 참조하면, 실시예에 따른 보안 장치에서 인터커넥트 레이어는 상술한 바와 같이 복수의 제1 라인(L1)과 복수의 제2 라인(L2)을 포함할 수 있다.
또한, 인터커넥트 레이어는 반도체 제조 공정상 규정된 디자인 룰을 벗어나는 규격으로 디자인되어 제조된 콘택(contact) 및 비아(VIA) 중 적어도 하나를 포함할 수 있다.
콘택(contact) 및 비아(VIA)는 반도체 공정 상에서 제1 라인과 제2 라인 사이를 무작위적으로 단락(short)시키거나 단락시키지 않도록(개방, open) 하는 난수성을 가지도록 의도적으로 설계될 수 있다. 이와 같이 형성된 인터커넥트 레이어의 콘택/비아의 연결 특성은 콘택/비아에 의해 연결되는 제1 라인과 제2 라인 간의 저항 값으로 측정되고 표현할 수도 있다. 예컨대, 인터커넥트 레이어의 콘택/비아의 저항 값을 일정한 임계 값과 비교하여 전기적 단락 여부를 판단할 수도 있다.
그리고 실시예에 따른 보안 장치에서 입력신호 또는 제어신호가 동일한 경우 출력되는 출력신호 또는 식별키는 시간이 지나더라도 변하지 않는 시불변성을 가지는 것이 바람직하다. 의도적으로 난수성을 가지도록 설계된 복수 개의 인터커넥트 레이어의 콘택/비아의 경우 일단 생성(manufactured)되고 나면 그 연결 상태(예컨대, 전류, 전압, 저항, 또는 이들의 디지털화 한 바이너리 값)은 변하지 않는 것이 시불변성(invariant over time)일 수 있다.
이에 따라, 실시예에서 복수의 제1 라인(L1)과 복수의 제2 라인(L2) 간의 무작위(random) 연결을 수행할 수 있다. 형성되는 콘택 또는 비아(via)에 의해 제1 라인과 제2 라인의 단락 여부가 결정될 수 있다. 그리고 콘택 또는 비아(via)에 따라 최종적으로 출력신호 또는 출력신호에 대응하는 식별키가 결정될 수 있다. 따라서 식별키는 난수성일 수 있으며, 시간에 따라 값이 변하지 않는 시불변성을 가질 수 있다. 다만, 식별키는 입력신호 등의 변경에 따라 변할 수는 있다.
또한, 실시예에서는 콘택 또는 비아의 사이즈를 디자인 룰에서 정해진 것보다 의도적으로 작게 설계 하면, 일부의 콘택 또는 비아는 제1 라인과 제2 라인 사이를 단락시키고, 다른 일부의 콘택 또는 비아는 제1 라인과 제2 라인 사이를 단락시키지 못하게 되며, 이러한 단락 여부는 확률적으로 결정될 수 있다.
도 4를 더 참조하면, 반도체 제조 공정에서 제1 메탈(Metal 1)(예, 제1 라인, L1)과 제2 메탈(Metal 2)(예, 제2 라인, L2) 사이에 비아들이 형성될 수 있다.
이 때, 비아 사이즈를 디자인 룰에 따라 충분히 크게 한 그룹(CA1)에서는 모든 비아가 제1 메탈과 제2 메탈을 단락시키고 있으며, 단락 여부를 디지털 값으로 표현하면 모두 0이 될 수 있다.
한편, 비아 사이즈를 너무 작게 한 그룹(CA3)에서는 모든 비아가 제1 메탈과 제2 메탈을 단락시키지 못하고 있다. 따라서 단락 여부를 디지털 값으로 표현하면 모두 1이 될 수 있다.
그리고, 비아 사이즈를 그룹(CA1)과 그룹(CA3) 사이로 한 그룹(CA2)에서는, 일부의 비아는 제1 메탈과 제2 메탈을 단락시키고, 다른 일부의 비아는 제1 메탈과와 제2 메탈을 단락시키지 못하고 있다.
본 발명의 실시예에 따른 보안 장치의 인터커넥트 레이어에서 제1 라인과 제2 라인은 그룹(CA2)와 같이, 일부의 비아는 제1 라인과와 제2 라인을 단락시키고, 다른 일부의 비아는 제1 라인과 제2 라인을 단락시키지 못하도록 비아 사이즈를 설정하여 구성될 수 있다.
비아 사이즈에 대한 디자인 룰은 반도체 제조 공정에 따라 상이할 수 있다. 그리고 제1 라인과 제2 라인 사이의 단락 여부가 확률적으로 분포하도록 한다. 이 때, 이러한 단락 여부의 확률 분포는 50%의 단락 확률을 갖도록 하는 것이 이상적이나, 이와 상이할 수도 있다.
도 5를 더 참조하면, 상기한 바와 같이, 메탈 라인들(제1 라인과 제2 라인) 사이의 간격을 조정하여 메탈 라인들(제1 라인과 제2 라인) 사이의 단락 여부가 확률적으로 결정되도록 할 수 있다.
메탈 라인들 사이의 단락이 충분히 보장되도록 메탈 라인 간격을 작게 한 그룹(CA4)에서는 모든 경우에서 메탈 라인들이 단락될 수 있다.
그리고 메탈 라인 간격을 매우 크게 한 그룹(CA6)에서는 모든 경우에서 메탈 라인들이 단락되지 않을 수 있다.
본 발명의 실시예에 따른 보안 장치의 인터커넥트 레이어에서 제1 라인과 제2 라인은 그룹(CA5)과 같이, 메탈 라인들 중 일부는 단락되고 일부는 단락되지 않도록, 단락이 확률적으로 이루어지는 메탈 라인 간격을 갖도록 설정될 수 있다.
도 3 및 도 6을 참조하면, 칩 제작(또는 조립)(chip fabrication)에 따라, 제1 라인과 제2 라인이 교차하는 각 영역에 비아(또는 콘택)(이하 비아로 설명함)의 형성이 무작위로 이루어질 수 있다.
즉, 인터커넥트 레이어의 제1 라인(L1)과 제2 라인(L2)의 배열에 대응하여, 제1 라인(L1)과 제2 라인(L2)의 교차 영역에 nXm의 비아를 형성하고자 하더라도, 반도체 공정 상에서 제1 라인(L1)과 제2 라인(L2) 사이를 무작위적으로 단락(short)시키거나 개방(open)시킬 수 있다.
이러한 무작위성에 의해, 도시된 바와 같이 조립된 복수의 칩(chip1 내지 chip4)은 인터커넥트 레이어에서 제1 라인(L1)과 제2 라인(L2) 간의 비아의 위치와 개수가 서로 상이할 수 있다.
도 7은 실시예에 따른 보안 장치에서 인터커넥트 레이어의 동작을 설명하는 일 타이밍도이다.
도 7(a)는 도 6에 도시된 칩(chip 1)의 제1 라인, 제2 라인 및 비아를 도시하며, 도 7(b)는 도 7(a)의 타이밍도이다.
예컨대, 입력신호는 복수의 제1 라인(L10 내지 L1n-1)로 인가될 수 있다. 입력신호는 복수의 제1 라인(L10 내지 L1n-1) 각각에 시간차를 가지면서 인가될 수 있다. 예컨대, 제1 라인은 n개로, 순차로 배치된 제1-1 라인(L10) 내지 제1-n 라인(L1n-1)을 포함할 수 있다. 입력신호는 복수의 제1 라인(L10 내지 L1n-1) 각각에 소정의 시간 간격으로 순차 인가될 수 있다.
마찬가지로 제2 라인은 m개로, 순차로 배치된 제2-1 라인(L20) 내지 제2-m 라인(L2m-1)을 포함할 수 있다.
Chip 1에서 비아는 1행에서 (1,3), (1,4), (1,m)에 형성되어, 제1-1 라인(L10)은 비아에 의해 제2-3 라인(L22), 제2-4 라인(L23) 및 제2-m 라인(L2m-1)과 연결될 수 있다. 이에, 제1-1 라인(L10)에 입력신호로 소정의 전압 등이 인가되면, 제1-1 라인(L10)에 연결된 제2-3 라인(L22), 제2-4 라인(L23) 및 제2-m 라인(L2m-1)은 입력신호에 대응하여 소정의 전류, 전압(예컨대, '1')을 출력신호로 제공할 수 있다. 이와 달리, 제1-1 라인(L10)에 연결되지 않은 라인은 '0'을 출력신호로 제공할 수 있다. 이는 예시적인 설명이며, 제1-0 라인(L10)과 연결되지 않은 제2 라인도 제2-3 라인(L22), 제2-4 라인(L23) 및 제2-m 라인(L2m-1) 중 어느 하나와 비아를 통해 연결된 제1 라인을 거쳐 '1'을 출력신호로 제공할 수 있음을 이해해야 한다.
그리고 입력신호에 대응하여 출력신호는 입력신호의 전체시간에 대응하는 주기를 가질 수 있다. 예컨대, 출력신호는 복수의 제1 라인에 인가된 입력신호의 전체시간에 대응하는 주기를 가질 수 있다. 이에 따라, 출력신호의 주기를 이용하여 출력신호 이외의 노이즈 신호를 줄일 수 있다.
도 8은 실시예에 따른 보안 장치에서 인터커넥트 레이어의 동작을 설명하는 다른 타이밍도이다.
구체적으로, 도 8(a)는 도 6에 도시된 칩(chip 2)의 제1 라인, 제2 라인 및 비아를 도시하며, 도 8(b)는 도 8(a)의 타이밍도이다.
도 8을 참조하면, 도 6의 Chip 2에서 비아는 1행에서 (1,1), (1,3), (1,m)에 형성되어, 제1-1 라인(L10)은 비아에 의해 제2-1 라인(L20), 제2-3 라인(L22) 및 제2-m 라인(L2m-1)과 연결될 수 있다. 이에, 제1-1 라인(L10)에 입력신호로 소정의 전압 등이 인가되면, 제1-1 라인(L10)에 연결된 제2-1 라인(L20), 제2-3 라인(L22) 및 제2-m 라인(L2m-1)은 입력신호에 대응하여 소정의 전류, 전압(예컨대, '1')을 출력신호로 제공할 수 있다. 이와 달리, 제1-1 라인(L10)에 연결되지 않은 라인은 '0'을 출력신호로 제공할 수 있다.
이처럼, 동일한 반도체 공정 또는 동일한 웨이퍼 상에서 제조되더라도 각 칩의 인터커넥트 레이어의 실딩 구조에서 연결이 상이하게 형성될 수 있다.
도 9는 도 8에서 일부 공격이 존재시 인터커넥트 레이어의 동작을 설명하는 타이밍도이다.
구체적으로, 도 9(a)는 공격받은 도 6에 도시된 칩(chip 2)을 도시하며, 도 9(b)는 도 9(a)의 타이밍도이다.
도 9를 참조하면, chip 2에서 침습성 공격 등에 의해 제1-3 라인(L12)이 (3,2) 위치에서 개방(open)될 수 있다. 이에, (3,2)의 비아가 제거될 수 있다.
이러한 공격에 의하여, 입력신호가 도 8에서와 같이 동일하게 인가되더라도, 출력신호가 상이할 수 있다.
도시된 바와 같이, 제1-3 라인(L12)으로 소정의 전압 등이 인가된 경우, 제2-1 라인(L20)은 '1'을 출력신호를 제공하나, 제2-4 라인(L23) 및 제2-5 라인(L24)는 공격에 의해 '0'을 출력신호로 제공할 수 있다.
이처럼, 도 8(b)의 출력신호(제2 라인의 신호)와 도 9(b)의 출력신호(제2 라인의 신호)가 서로 상이할 수 있다. 이에 따라, 보안부는 출력신호의 변화를 기반으로 인증을 위한 식별키를 생성하지 않을 수 있다. 이에, 인증이 이루어지지 못하게 되며, 보안부는 인터커넥트 레이어 또는 기판이 동작하지 않도록 결정할 수 있다. 이로써, 침습성 공격 등에 의한 보안이 더욱 강화될 수 있다.
도 10은 도 9에서 일부 공격 후 수정이 존재하는 경우 인터커넥트 레이어의 동작을 설명하는 타이밍도이다.
구체적으로, 도 10(a)는 공격받고 편집된 도 6에 도시된 칩(chip 2)을 도시하며, 도 10(b)는 도 10(a)의 타이밍도이다.
도 10을 참조하면, 도 9에서와 같이 집속 이온 빔(Focused Ion Beam, FIB)의 침습 공격 이후에, 개방된 제1-3 라인(L12)을 편집(edit)(또는 재연결)을 통해 도 8과 같이 공격 이전의 연결 상태로 복원할 수 있다.
다만, 이러한 연결 상태의 복원에도 인터커넥트 레이어의 라인의 저항은 변할 수 있다. 즉, 실시예에 따른 보안 장치는 공격 이후에 편집 또는 복원도 감지할 수 있다. 이에, 편집 또는 복원 이후에도 보안부는 인터커넥트 레이어 또는 기판이 동작하지 않도록 결정할 수 있다. 이로써, 침습성 공격 등에 의한 보안이 더욱 강화될 수 있다.
실시예로, 컨트롤러는 입력신호와 출력신호에 따른 저항을 산출하여 저장부(미도시됨)에 저장할 수 있다. 이를 기반으로 보안부는 공격의 존재 여부 뿐만 아니라, 공격후 재연결 또는 편집 등을 검출할 수 있다.
도 11은 실시예에 따른 보안 장치에서 생성부에 따른 인터커넥트 레이어의 동작을 설명하는 타이밍도이다.
구체적으로, 도 11(a)는 도 6에 도시된 칩(chip 2)을 도시하며, 도 11(b)는 도 11(a)의 타이밍도이다.
도 11을 참조하면, 보안 장치의 생성부는 복수의 제1 라인으로 입력 신호의 입력 순서를 변경할 수 있다.
실시예에 따르면, 입력신호는 복수의 제1 라인(L10 내지 L1n-1)로 인가될 수 있다. 입력신호는 복수의 제1 라인(L10 내지 L1n-1) 각각에 시간차를 가지면서 인가될 수 있다. 예컨대, 제1 라인은 n개로, 순차로 배치된 제1-1 라인(L10) 내지 제1-n 라인(L1n-1)을 포함할 수 있다. 입력신호는 복수의 제1 라인(L10 내지 L1n-1) 각각에 소정의 시간 간격으로 인가되지 않을 수 있다. 생성부는 도 8에서와 복수의 제1 라인(L10 내지 L1n-1) 각각에 입력신호를 순차로 인가하지 않을 수 있다. 이로써, 실딩 구조에 의한 보안성을 더욱 향상시킬 수 있다.
또한, 추가로 생성부는 입력신호 뿐만 아니라 는 복수의 제2 라인(L20 내지 L2m-1)의 출력신호에 대한 수신 순서를 변경할 수 있다. 이로써, 실딩 구조에 의한 보안성을 더욱 향상시킬 수 있다.
도 12는 실시예에 따른 보안 장치의 일 사용예이고, 도 13은 실시예에 따른 보안 장치의 다른 사용예이다.
실시예로, 드라이버는(130)는 디코더(decoder)를 포함할 수 있다. 드라이버(130)는 복수의 제1 라인(L10 내지 L1n-1)과 연결될 수 있다. 또한, 판독부(140)는 전류감지회로를 포함할 수 있다.
도 12를 참조하면, 드라이버(130)는 증폭기(op-amp)와 스위치 소자로 이루어질 수 있다. 그리고 판독부(140)는 증폭기(op-amp)와 저항 등을 포함할 수 있다. 예컨대, 각 제2 라인(L20 내지 L2m-1)은 각 증폭기의 반전단자와 연결되고, 각 증폭기의 비반전단자에는 공통 전압(VR)이 연결 및 인가될 수 있다.
도 13을 참조하면, 인터커넥트 레이어는 각 제1 라인(L10 내지 L1n-1)과 각 제2 라인(L20 내지 L2m-1) 사이에 배치된 스위칭부를 포함할 수 있다. 실시예로, 인터커넥트 레이어(110)는 복수의 제1 라인 각각과 복수의 제2 라인 각각 사이에 배치된 복수의 제1 트랜지스터를 포함할 수 있다.
나아가, 복수의 제1 트랜지스터는 각 제2 라인(L20 내지 L2m-1)에 배치된 제2 트랜지스터와 상술한 콘택(또는 비아)로 연결될 수 있다. 즉, 복수의 제1 트랜지스터와 복수의 제2 트랜지스터 각각은 콘택/비아에 의해 무작위로 연결될 수 있다.
이외에 제1 라인, 제2 라인, 드라이버 및 판독부 간의 연결은 다양한 방식이 적용될 수 있다.
도 14는 실시예에 따른 기판의 일 사용예이고, 도 15는 실시예에 따른 기판의 다른 사용예이다.
도 14를 참조하면, 실시예에 따른 기판은 복수의 다이(또는 웨이퍼, 칩 등), 복수의 다이를 연결하는 연결부(예, 와이어, 비아전극 등)를 포함할 수 있다. 또한, 기판은 하부 다이(W1)와 상부 다이(W2)를 포함할 수 있다. 상부 다이(W2)는 하부 다이(W1) 상에 배치될 수 있다. 이에 대한 설명은 후술하는 내용을 제외하고 상술한 내용이 동일하게 적용될 수 있다.
일 사용예에 따르면, 하부 다이(W1)에 인터커넥트 레이어(110), 컨트롤러(120), 드라이버(130), 판독부(140), 및 생성부(160, 도 2 참조)를 포함할 수 있다. 나아가, 하부 다이(W1)는 키생성부(170), 제1 인터페이스부(180), 제1 패드(181)를 더 포함할 수 있다.
그리고 상부 다이(W2)는 보안부(150), 제2 인터페이스부(185) 및 제2 패드(182)를 포함할 수 있다.
이처럼 제1 라인과 제2 라인을 포함하는 실딩 구조의 인터커넥트 레이어(110)가 하부 다이(W1)에 배치되고 다른 구성요소는 하부 다이(W1) 또는 상부 다이(W2)에 배치될 수 있다.
제1 인터페이스부(180)와 제2 인터페이스부(185)는 USB, FIREWIRE, THUNDERBOLT, IEEE 802.3x, IEEE 802.11x, IEEE 802.16x, GSM, CDMA, TDMA, GPS, IR, 블루투스, ZIGBEE, SPI, I2C, 또는 유사한 유형의 인터페이스를 포함할 수 있다.
제1 패드(191)와 제2 패드(192)는 상술한 연결부에 의해 전기적으로 연결될 수 있다.
나아가, 키생성부(170)는 출력신호에 기반하여 식별키를 생성할 수 있다. 식별키는 예를 들어, N 비트(단 N은 자연수)의 디지털 값일 수 있다. 다만, 이에 한정되는 것은 아니다.
보안부(150)는 생성된 식별키를 소정의 입력신호에 대응하는 소정의 출력신호에 의한 식별키와 비교할 수 있다. 예컨대, 보안부(150)는 특정 입력신호에 대응한 출력신호에 대해서만 인증을 위한 식별키를 생성할 수 있다. 이에 따라, 입력신호의 변형에도 보안성이 유지될 수 있다.
도 15를 참조하면, 본 실시예에서 기판(10)은 상술한 바와 같이 복수의 다이(또는 웨이퍼, 칩 등), 복수의 다이를 연결하는 연결부(예, 와이어, 비아전극 등)를 포함할 수 있다. 또한, 기판은 하부 다이(W1)와 상부 다이(W2)를 포함할 수 있다. 상부 다이(W2)는 하부 다이(W1) 상에 배치될 수 있다. 이에 대한 설명은 후술하는 내용을 제외하고 상술한 내용이 동일하게 적용될 수 있다.
다른 사용예에 따르면, 하부 다이(W1)에는 실딩 구조를 갖는 인터커넥트 레이어(110)만이 위치할 수 있다. 이외의 구성요소인 컨트롤러(120), 드라이버(130), 판독부(140), 보안부(150) 및 생성부(160)는 상부 다이(W2)에 위치할 수 있다. 이 때, 하부 다이(W1)의 실딩 구조를 포함한 인터커넥트 레이어(110)로 복수의 라인과 연결을 위한 복수의 연결부가 상부 다이(W2)와 하부 다이(W1)에 위치할 수 있다.
본 실시예에서 사용되는 '~부'라는 용어는 소프트웨어 또는 FPGA(field-programmable gate array) 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '~부'는 어떤 역할들을 수행한다. 그렇지만 '~부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '~부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함한다. 구성요소들과 '~부'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부'들로 결합되거나 추가적인 구성요소들과 '~부'들로 더 분리될 수 있다. 뿐만 아니라, 구성요소들 및 '~부'들은 디바이스 또는 보안 멀티미디어카드 내의 하나 또는 그 이상의 CPU들을 재생시키도록 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 라인과 제2 라인을 포함하는 인터커넥트 레이어(interconnect layer);
    상기 인터커넥트 레이어에 제어 신호를 출력하도록 구성된 컨트롤러;
    상기 제어 신호에 대응하여 상기 제1 라인으로 입력신호를 인가하는 드라이버;
    상기 제2 라인과 연결되어 상기 입력신호에 대응한 출력신호를 수신하는 판독부; 및
    상기 출력신호에 기반하여 인증을 수행하는 보안부;를 포함하는 보안 장치.
  2. 제1항에 있어서,
    상기 제1 라인 중 어느 하나는 상기 제2 라인과 교차하고,
    상기 제2 라인 중 어느 하나는 상기 제1 라인과 교차하는 보안 장치.
  3. 제1항에 있어서,
    TRNG(true-random-number-generator)를 포함하는 생성부;를 포함하고,
    상기 생성부는 상기 제1 라인으로 상기 입력신호의 입력 순서를 변경하거나, 상기 제2 라인에서 상기 출력신호의 수신 순서를 변경하는 보안 장치.
  4. 제1항에 있어서,
    상기 컨트롤러는 상기 입력신호와 상기 출력신호에 따른 저항을 산출하여 저장부에 저장하는 보안 장치.
  5. 제1항에 있어서,
    상기 인터커넥트 레이어는 반도체 제조 공정에서 발생하는 공정편차에 따라 단락여부가 달라지는 보안 장치.
  6. 제5항에 있어서,
    상기 인터커넥트 레이어는 반도체 제조 공정상 규정된 디자인 룰을 벗어나는 규격으로 디자인되어 제조된 콘택 및 비아(via) 중 적어도 하나를 포함하는 보안 장치.
  7. 제6항에 있어서,
    상기 콘택 및 상기 비아에 의해 상기 제1 라인은 상기 제2 라인과 무작위(random)로 연결되는 보안 장치.
  8. 제6항에 있어서,
    상기 비아 또는 상기 콘택에 의해 단락되는지의 여부는 고정되어 시불변인 보안 장치.
  9. 제1항에 있어서,
    상기 출력신호를 기반으로 식별키를 생성하는 키생성부;를 포함하고,
    상기 보안부는 상기 식별키를 기반으로 상기 인터커넥트 레이어의 동작 여부를 결정하는 보안 장치.
  10. 제9항에 있어서,
    상기 보안부는 상기 키생성부에서 생성된 식별키를 소정의 입력신호에 대응하는 소정의 출력신호와 비교하는 보안 장치.
  11. 제1항에 있어서,
    상기 드라이버는 디코더를 포함하고,
    상기 판독부는 전류감지회로를 포함하는 보안 장치.
  12. 제1항에 있어서,
    상기 인터커넥트 레이어는 상기 제1 라인 각각과 상기 제2 라인 사이에 배치된 복수의 제1 트랜지스터;를 포함하고,
    상기 복수의 제1 트랜지스터는 복수의 제2 트랜지스터 각각과 무작위(random)로 연결되는 보안 장치.
  13. 제1항에 있어서,
    상기 입력신호는 상기 제1 라인 각각에 시간차로 인가되는 보안 장치.
  14. 제13항에 있어서,
    상기 출력신호는 상기 제1 라인에 인가된 입력신호의 전체 시간에 대응하는 주기를 갖는 보안 장치.
  15. 서로 다른 방향으로 연장되어 교차하는 제1 라인과 제2 라인을 포함하는 인터커넥트 레이어(interconnect layer);
    상기 인터커넥트 레이어에 제어 신호를 출력하도록 구성된 컨트롤러;
    상기 제어 신호에 대응하여 상기 제1 라인으로 입력신호를 인가하는 드라이버; 및
    상기 제2 라인과 연결되어 상기 입력신호에 대응한 출력신호를 수신하는 판독부;를 포함하고,
    상기 인터커넥트 레이어는 반도체 제조 공정에서 발생하는 공정편차에 따라 단락여부가 달라지는 보안 장치.
  16. 하부 다이; 및
    상기 하부 다이 상부에 배치되고 전기적으로 연결되는 상부 다이;를 포함하고,
    상기 상부 다이 및 상기 하부 다이 중 적어도 하나는,
    서로 다른 방향으로 연장되어 교차하는 제1 라인과 제2 라인을 포함하는 인터커넥트 레이어(interconnect layer);
    상기 인터커넥트 레이어에 제어 신호를 출력하도록 구성된 컨트롤러;
    상기 제어 신호에 대응하여 상기 제1 라인으로 입력신호를 인가하는 드라이버;
    상기 제2 라인과 연결되어 상기 입력신호에 대응한 출력신호를 수신하는 판독부; 및
    상기 출력신호에 기반하여 인증을 수행하는 보안부;를 포함하는 기판.
  17. 제16항에 있어서,
    상기 제1 라인과 상기 제2 라인 중 적어도 하나는 상기 하부 다이의 하부 영역에 배치되는 기판.
  18. 제16항에 있어서,
    상기 인터커넥트 레이어는 반도체 제조 공정상 규정된 디자인 룰을 벗어나는 규격으로 디자인되어 제조된 콘택 및 비아(via) 중 적어도 하나를 포함하고,
    상기 콘택 및 상기 비아에 의해 상기 제1 라인은 상기 제2 라인과 무작위(random)로 연결되는 기판.
  19. 제18항에 있어서,
    상기 비아 또는 상기 콘택에 의해 단락되는지의 여부는 고정되어 시불변인 기판.
  20. 제16항에 있어서,
    상기 출력신호를 기반으로 식별키를 생성하는 생성부;를 더 포함하고,
    상기 보안부는 상기 식별키를 소정의 입력신호에 대응하는 소정의 출력신호와 비교하는 기판.
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