[go: up one dir, main page]

KR102048175B1 - 식별 키 생성 장치 및 방법 - Google Patents

식별 키 생성 장치 및 방법 Download PDF

Info

Publication number
KR102048175B1
KR102048175B1 KR1020190033645A KR20190033645A KR102048175B1 KR 102048175 B1 KR102048175 B1 KR 102048175B1 KR 1020190033645 A KR1020190033645 A KR 1020190033645A KR 20190033645 A KR20190033645 A KR 20190033645A KR 102048175 B1 KR102048175 B1 KR 102048175B1
Authority
KR
South Korea
Prior art keywords
node
threshold
probability
distance
interlayer contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020190033645A
Other languages
English (en)
Other versions
KR20190035641A (ko
Inventor
최병덕
김동규
Original Assignee
주식회사 아이씨티케이 홀딩스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아이씨티케이 홀딩스 filed Critical 주식회사 아이씨티케이 홀딩스
Priority to KR1020190033645A priority Critical patent/KR102048175B1/ko
Publication of KR20190035641A publication Critical patent/KR20190035641A/ko
Application granted granted Critical
Publication of KR102048175B1 publication Critical patent/KR102048175B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

비아 공정에서의 공정 편차를 이용하여 식별 키를 생성하는 장치 및 방법에 관한 것으로서, 특히 식별 키 생성 장치는 반도체 칩에 포함되는 제1 노드, 상기 제1 노드와 다른 층에 형성되는 제2 노드, 상기 제1 노드와 전기적으로 단락되고, 상기 제1 노드와 상기 제2 노드 사이에 형성되는 비아(via) - 상기 반도체 칩의 패턴 레이아웃 상에서, 상기 제2 노드와 상기 비아의 오버랩 디스턴스는, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 디자인 룰에 따른 임계값보다 작은 값으로 조정됨 -, 및 상기 형성된 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 포함할 수 있다.

Description

식별 키 생성 장치 및 방법{APPARATUS AND METHOD FOR GENERATING IDENTIFICATION KEY}
하드웨어 보안을 위해 식별 키를 생성하는 장치 및 방법에 연관되며, 보다 구체적으로는 반도체 공정 편차를 이용하여 PUF(Physically Unclonable Function)를 구현하여 식별 키를 생성하는 장치 및 방법에 연관된다.
정보화 사회가 고도화 됨에 따라 개인 정보 보호의 필요성도 높아지고 있고, 개인 정보를 암호화 및 복호화하여 안전하게 전송하는 보안 시스템을 구축하는 기술이 요구된다.
최근에는 컴퓨팅 디바이스에 저장된 식별 키에 대하여, 부채널 공격(Side channel attack), 역공학(Reverse engineering) 공격 등의 다양한 공격이 이루어지고 있는 추세이다. 이런 공격에 대하여 안전하게 식별 키를 생성 및 저장하는 방법으로 PUF 기술이 개발되고 있다.
PUF는 예측 불가능한 (Unpredictable) 디지털 값인 식별 키를 제공할 수 있다. 개개의 PUF들은 정확한 제조 공정이 주어지고, 동일한 설계 및 공정에서 제조되더라도, 상기 개개의 PUF들이 제공하는 디지털 값은 다르다.
따라서, 복제가 불가능한 POWF (Physical One-Way Function practically impossible to be duplicated)로 지칭될 수도 있다.
이러한 PUF의 특성은 보안 및/또는 인증을 위한 암호 키의 생성에 이용될 수 있다. 이를테면, 디바이스를 다른 디바이스와 구별하기 위한 유니크 키(Unique key to distinguish devices from one another)를 제공하기 위해 PUF가 이용될 수 있다.
한국 등록특허 10-1139630호(이하 '630 특허)에서 PUF를 구현하는 방법이 제시된 바 있다. '630 특허에서는 반도체의 공정 편차(Process variation)를 이용하여 반도체의 전도성 레이어들 사이의 인터-레이어 컨택(inter-layer contact) 또는 비아(via)의 생성 여부가 확률적으로 결정되도록 한 방법이 제시되었다.
일실시예에 따른 식별 키 생성 장치는 반도체 칩에 포함되는 제1 노드, 상기 제1 노드와 다른 층에 형성되는 제2 노드, 상기 제1 노드와 전기적으로 단락되고, 상기 제1 노드와 상기 제2 노드 사이에 형성되는 비아(via) - 상기 반도체 칩의 패턴 레이아웃 상에서, 상기 제2 노드와 상기 비아의 오버랩 디스턴스는, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 디자인 룰에 따른 임계값보다 작은 값으로 조정됨 -, 및 상기 형성된 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 포함할 수 있다.
일실시예에 따른 상기 비아에 의해 상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부는 상기 비아의 제조 공정 상의 공정 편차에 의해 무작위적으로 결정될 수 있다.
일실시예에 따른 상기 제2 노드와 상기 비아는 상기 반도체 칩의 패턴 레이아웃 상에서, 제1 임계값 이상 및 제2 임계값 이하의 오버랩 디스턴스를 갖도록 조정될 수 있다.
일실시예에 따른 상기 제1 임계값은, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최소 값이고, 상기 제2 임계값은, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최대 값일 수 있다.
일실시예에 따른 상기 제1 임계값은 상기 제1 노드와 상기 제2 노드가 개방되는 것을 보장하는 오버랩 디스턴스보다 큰 값이고, 상기 제2 임계값은 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 오버랩 디스턴스보다 작은 값일 수 있다.
일실시예에 따른 식별 키 생성 장치는 각각 1-bit의 디지털 값을 생성하는 N 개의 단위 셀 - 단, 상기 N은 자연수임 -을 포함하여 N 비트의 식별 키를 생성하는 식별 키 생성 장치에 있어서, 상기 N 개의 단위 셀 중 적어도 하나는, 반도체 칩에 포함되는 제1 노드, 상기 제1 노드와 다른 층에 형성되는 제2 노드, 상기 제1 노드와 전기적으로 단락되고, 상기 제1 노드와 상기 제2 노드 사이에 형성되는 비아(via) - 상기 반도체의 패턴 레이아웃 상에서, 상기 제2 노드와 상기 비아의 오버랩 디스턴스는, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 디자인 룰에 따른 임계값보다 작은 값으로 조정됨 -, 및 상기 형성된 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 포함할 수 있다.
일실시예에 따른 상기 제2 노드와 상기 비아는 상기 반도체 칩의 패턴 레이아웃 상에서, 제1 임계값 이상 및 제2 임계값 이하의 오버랩 디스턴스를 갖도록 조정될 수 있다.
일실시예에 따른 상기 제1 임계값은, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최소 값이고, 상기 제2 임계값은, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최대 값일 수 있다.
일실시예에 따른 상기 제1 임계값은 상기 제1 노드와 상기 제2 노드가 개방되는 것을 보장하는 오버랩 디스턴스보다 큰 값이고, 상기 제2 임계값은 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 오버랩 디스턴스보다 작은 값일 수 있다.
일실시예에 따른 식별 키 생성 장치의 제조 방법은 반도체 기판 상에 제1 노드, 제2 노드 및 비아(via)를 형성하는 단계, 및 상기 비아에 의해서, 상기 제1 노드와 상기 제2 노드가 전기적으로 단락되는지의 여부를 식별하는 독출부를 상기 반도체 기판 상에 형성하는 단계를 포함하며, 상기 반도체 기판으로부터 형성된 반도체 칩의 패턴 레이아웃 상에서, 상기 제2 노드와 상기 비아의 오버랩 디스턴스는, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 디자인 룰의 임계값보다 작은 값으로 조정될 수 있다.
일실시예에 따른 상기 제2 노드와 상기 비아는 상기 반도체 칩의 패턴 레이아웃 상에서, 제1 임계값 이상 및 제2 임계값 이하의 오버랩 디스턴스를 갖도록 조정될 수 있다.
일실시예에 따른 상기 제1 임계값은, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최소 값이고, 상기 제2 임계값은, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최대 값일 수 있다.
일실시예에 따른 식별 키 생성 장치의 설계 방법은 반도체 칩의 패턴 레이아웃에 제1 노드, 제2 노드 및 비아(via)를 배치하는 단계, 및 상기 비아에 의해서, 상기 제1 노드와 상기 제2 노드가 전기적으로 단락되는지의 여부를 판독하는 독출부를 상기 패턴 레이아웃에 배치하는 단계를 포함하며, 상기 반도체 칩의 패턴 레이아웃 상에서, 상기 제2 노드와 상기 비아의 오버랩 디스턴스는, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 디자인 룰에 따른 임계값보다 작은 값으로 디자인될 수 있다.
일실시예에 따른 상기 제2 노드와 상기 비아는 상기 반도체 칩의 패턴 레이아웃 상에서, 제1 임계값 이상 및 제2 임계값 이하의 오버랩 디스턴스를 갖도록 조정될 수 있다.
일실시예에 따른 상기 제1 임계값은, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최소 값이고, 상기 제2 임계값은, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최대 값일 수 있다.
일실시예에 따른 식별키 생성 방법은 반도체 칩 내의 제1 노드 및 제2 노드 사이에 전위차를 생성하는 단계, 및 독출부에서, 상기 제1 노드와 상기 제2 노드가 비아에 의해 전기적으로 단락되는지의 여부를 판독하여 식별키를 생성하는 단계를 포함하고, 상기 반도체 칩의 패턴 레이아웃 상에서, 상기 제2 노드와 상기 비아의 오버랩 디스턴스는, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 디자인 룰에 따른 임계값보다 작은 값일 수 있다.
일실시예에 따른 상기 제2 노드와 상기 비아는 상기 반도체 칩의 패턴 레이아웃 상에서, 제1 임계값 이상 및 제2 임계값 이하의 오버랩 디스턴스를 갖도록 조정될 수 있다.
도 1은 일실시예에 따른 식별 키 생성 장치를 설명하는 블록도이다.
도 2는 일실시예에 따른 식별 키 생성 장치의 평면도(top view)와 단면도(cross sectional view)를 설명하는 도면이다.
도 3은 일실시예에 따른 식별 키 생성 장치의 평면도와 단면도를 오버랩 디스턴스에 따라 구분하여 설명하는 도면이다.
도 4는 오버랩 디스턴스에 따라 노드들 간의 전기적 단락의 확률을 설명하는 그래프이다.
도 5는 일실시예에 따른 식별 키 생성 장치에서 제2 노드와 비아가 개방되는 경우에 식별키를 생성하는 과정을 설명하는 도면이다.
도 6은 일실시예에 따른 식별 키 생성 장치에서 제2 노드와 비아가 단락되는 경우에 식별키를 생성하는 과정을 설명하는 도면이다.
도 7은 다른 일실시예에 따른 식별 키 생성 장치를 설명하는 블록도이다.
도 8은 일실시예에 따른 식별 키 생성 장치의 설계 및 제조 방법을 설명하는 흐름도이다.
도 9는 일실시예에 따른 식별 키를 생성하는 방법을 설명하는 흐름도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
실시예들을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 실시예들의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 실시예들을 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 해당 기술이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
본 명세서에서 사용되는 도면부호는 설명과 이해의 편의를 위해서 부여된 것일 뿐 반도체 설계 또는 제조 공정에 따른 공정 순서와는 관계가 없다.
이하에서는, 비아(Via)를 통해서 본 발명을 설명하나, 비아 대신에 인터레이어 컨택(interlayer contact)에 적용될 수도 있다.
도 1은 일실시예에 따른 식별 키 생성 장치(100)를 설명하는 블록도이다.
일실시예에 따른 식별 키 생성 장치(100)는 디자인 룰과 다르게 레이아웃을 디자인하거나, 공정 파라미터를 조절하여, 제조 공정상 공정 편차에 의해 전압, 전류 등의 전기적 신호의 값을 확률적으로 결정되게 하고, 그 결과, 무작위적으로 식별 키를 출력할 수 있어, 난수성을 확보할 수 있다. 또한, 반도체 제조 단계에서 고정될 수 있는 특성을 활용함으로써 제조된 이후의 하드웨어가 변하지 않는 특성에 따라 시불변성이 보장되는 식별 키를 출력할 수 있다.
상기 디자인 룰은 제1 노드와 제2 노드의 단락을 보장하도록 하는 제2 노드와 비아 간 오버랩 디스턴스(Overlap distance)의 최소 값일 수 있다. 이하에서는 별다른 언급이 없더라도, 이러한 형식으로 이해될 수 있다.
이를 위해, 일실시예에 따른 식별 키 생성 장치(100)는 제1 노드(110), 제2 노드(120), 비아(130), 및 독출부(140)를 포함할 수 있다.
반도체 칩에 포함되는 제1 노드(110), 제1 노드(110)와 다른 층에 형성되는 제2 노드(120)는 제1 노드(110)와 제2 노드(120) 사이에 형성되는 비아(130)에 의해서 단락 여부가 결정될 수 있다.
반도체 레이아웃에 따른 디자인 룰에 부합하여 생성된 비아홀은 제1 노드(110)와 제2 노드(120)를 단락시키는 비아(130)로 형성될 수 있다.
비아(130)는 비아홀에서부터 식각의 과정을 통해서 깊이(또는 높이)를 갖게 되는데, 깊이에 따라 비아(130)의 평면적이 달라질 수 있다. 일반적으로는 아래에 위치한 제2 노드(120)에 근접할수록 비아(130)의 평면적이 점점 좁아진다. 따라서, 제2 노드(120)와 비아(130)의 상대적인 위치에 대해 반도체 레이아웃에 따른 디자인 룰을 따르지 않는 경우에 제1 노드(110)에서 제2 노드(120)가 비아(130)에 의해서 단락되지만은 않는다.
일실시예에 따른 식별 키 생성 장치(100)는, 제1 노드와 제2 노드의 단락을 보장하는 디자인 룰(이하 디자인 룰)과는 다르게 비아(130)를 위치시킴으로써, 제1 노드(110)와 제2 노드(120)가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 위치할 수 있다. 예를 들어, 제1 노드(110)와 제2 노드(120)가 단락 될 확률이 55%이고, 단락되지 않을 확률이 45%인 경우에 단락되는 확률과 단락되지 않는 확률의 차이는 '10(%)'이 될 수 있다. 만약, 소정의 오차 범위가 '5(%)'라면, 제1 노드(110)와 제2 노드(120)가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 위치한다고 볼 수 없다. 그러나, 소정의 오차 범위가 '15(%)'이라면, 제1 노드(110)와 제2 노드(120)가 단락되는 확률과 단락되지 않는 확률의 차이 '10(%)'이 소정의 오차 범위 '15(%)' 내에 위치한다고 볼 수 있다. 따라서, 일실시예에 따른 식별 키 생성 장치(100)는 디자인 룰을 어기되, 제1 노드(110)와 제2 노드(120)가 단락되는 확률과 단락되지 않는 확률 중에서 어느 하나의 확률이 너무 높지 않도록 하여 단락 여부에 따른 무작위성을 부여할 수 있다. 예를 들어, 단락되는 확률과 단락되지 않는 확률 중에서 어느 하나의 확률이 너무 높지 않도록 하기 위해, 일실시예에 따른 식별 키 생성 장치(100)는 제2 노드(120)와 비아(130) 간 오버랩 디스턴스(Overlap distance)을 조정할 수 있다.
반도체 칩의 패턴 레이아웃 상에서, 제2 노드(120)와 비아(130)의 오버랩 디스턴스는, 비아(130)에 의해 제1 노드(110)와 제2 노드(120)가 단락되는 것을 보장하는 디자인 룰에 따른 임계값보다 작은 값으로 조정될 수 있다.
이러한 상기 오버랩 디스턴스의 조정은 반도체 설계 단계에서 이루어질 수 있다. 그러나, 이는 일부 실시예에 불과하며, 공정에서 의도된 조작을 통해 동일한 결과를 만드는 것도 가능하므로, 이하에서 설계 또는 공정 단계 중 일부에 대해 설명하더라도 이러한 설명에 의해 일부 실시예로 국한되어서는 안 된다.
오버랩 디스턴스는 제2 노드(120)와 비아(130)의 상대적인 위치에 따라서, 반도체의 패턴 레이아웃 상에서 제2 노드(120)와 비아(130)가 중첩되어 보이는 영역의 폭(width)으로서, 물리적으로 중첩되어 단락됨을 의미하지는 않는다. 예를 들어, 오버랩 디스턴스는 제1 노드(110)에서 제2 노드(120)로 향하는 비아(130)의 형성 방향에서 비아(130)를 프로젝션하여 생성되는 비아(130)의 프로젝션 이미지와, 제2 노드(120) 간에 중첩되는 폭으로 해석될 수도 있다.
오버랩 디스턴스는 도 2를 통해서 상세히 설명한다.
도 2는 일실시예에 따른 식별 키 생성 장치의 평면도(top view)와 단면도(cross sectional view)를 설명하는 도면이다.
일실시예에 따른 식별 키 생성 장치의 평면도를 통해 제2 노드(210)와 비아(220)를 확인할 수 있다. 도 2의 설명의 편의상 제1 노드를 도시하지 않고, 평면도를 통한 오버랩 디스턴스(d)를 설명한다.
식별 키 생성 장치의 평면도에서 보는 바와 같이, 제2 노드(210)와 비아(220)는 'd'로 표시되는 오버랩 디스턴스에 상응하는 면적에서 중첩될 수 있다. 단면도에서는 제1 노드(250), 제2 노드(230), 제1 노드(250)에서 제2 노드(230)의 방향으로 형성된 비아(240)를 확인할 수 있다. 단면도에서 보는 바와 같이, 비아(240)는 제2 노드(230)로 향할수록 단면의 폭(260)이 좁게 형성될 수 있으며, 디자인 룰에 따라 오버랩 디스턴스인 'd'를 어느 정도 확보하는지에 따라 비아(240)에 의한 제1 노드(250)와 제2 노드(230) 간의 단락 확률이 결정될 수 있다.
다시 도 1을 살펴보면, 일실시예에 따른 독출부(140)는 형성된 비아(130)에 따라 제1 노드(110)와 제2 노드(120)가 단락되는지의 여부를 식별하여 식별 키를 제공할 수 있다.
제1 노드(110)와 제2 노드(120)의 단락 여부는, 비록 동일한 오버랩 디스턴스를 가지는 경우라 할지라도, 공정 파라미터나 공정 편차에 의해 무작위 적으로 결정되기 때문에 PUF(Physically Unclonable Function)가 생성하는 디지털 값의 무작위성(randomness)를 보장한다.
일실시예에 따른 식별 키 생성 장치(100)를 이용하면 공정 파라미터나 공정 편차에 의해 따른 무작위성으로 인해서, 하드웨어 구조를 정확히 알고 있다고 하더라도 동일한 식별 키를 출력하도록 복제할 수가 없고, 시간에 따라 변하지 않는 출력을 제공함으로써 결과에 따른 신뢰를 제공할 수 있다.
도 3은 일실시예에 따른 식별 키 생성 장치의 평면도와 단면도를 오버랩 디스턴스에 따라 구분하여 보다 구체적으로 설명하는 도면이다.
식별 키 생성 장치의 평면도는 도면부호 311, 312, 321, 322, 331, 332를 포함할 수 있다. 도면부호 311, 312에 상응하는 식별 키 생성 장치의 단면도는 313, 314, 315, 316를 포함할 수 있고, 도면부호 321, 322에 상응하는 식별 키 생성 장치의 단면도는 323, 324, 325, 326를 포함할 수 있으며, 도면부호 331, 332에 상응하는 식별 키 생성 장치의 단면도는 333, 334, 335, 336를 포함할 수 있다.
d1
Figure 112019030387601-pat00001
dH의 경우 제2 노드(312)와 비아(311)는 d1에 상응하는 오버랩 디스턴스만큼 레이아웃 상에서 오버랩 될 수 있고, d1은 dH 이상일 수 있다. 예를 들어, dH는 제2 노드(312)와 비아(311)가 단락 상태를 보장하는 오버랩 디스턴스 중에서 최소 값으로 해석될 수 있다. 이에, 제2 노드(314, 316)로 향하여 형성되는 비아(313, 315)의 대부분의 경우는 제2 노드(314, 316)와 단락 될 수 있다.
dL<d2<dH의 경우, 제2 노드(322)은 비아(321)와 d2에 상응하는 오버랩 디스턴스만큼 레이아웃 상에서 오버랩 될 수 있다. 이 때의 d2는 dL과 dH로 인해 생성되는 범위에 포함될 수 있다. 예를 들어, dL은 제2 노드(322)와 비아(321)가 개방 상태를 보장하는 오버랩 디스턴스 중에서 최대 값이고, dH는 제2 노드(322)와 비아(321)가 단락 상태를 보장하는 오버랩 디스턴스 중에서 최소 값이다.
일실시예에 따른 식별 키 생성 장치는 d2와 같이 설정된 오버랩 디스턴스에 따라 제1 노드와 제2 노드가 비아에 의해서 단락 될 확률이 결정될 수 있다. 일례로, 제1 노드와 제2 노드가 비아에 의해서 단락 될 확률이 대략 50%로 결정될 수 있도록 수학식 1을 이용하여 d2를 결정할 수 있다.
[수학식 1]
Figure 112019030387601-pat00002
이러한 확률에 대해서는 이후 도 4를 통해서 상세하게 설명한다.
d3
Figure 112019030387601-pat00003
dL 경우에, 제2 노드(332)와 비아(331)는 d3에 상응하는 오버랩 디스턴스만큼 레이아웃 상에서 오버랩 될 수 있고, d3은 dL 이하일 수 있다. 예를 들어, dL은 제2 노드(332)와 비아(331)가 개방 상태를 보장하는 오버랩 디스턴스 중에서 최대 값으로서, d3
Figure 112019030387601-pat00004
dL 경우에는 거의 대부분의 비아(331)가 제2 노드(332)와 단락되지 않는다.
일실시예에 따른 식별 키 생성 장치는 dL과 dH 사이의 값인 d2에 상응하는 오버랩 디스턴스로 인해, 제2 노드와 비아(331)가 단락 될 확률이 무작위성을 갖는다. 예를 들어, 일실시예에 따른 식별 키 생성 장치는 dL 과 dH 사이에서 dL 및 dH 중에서 어느 하나의 임계값으로 d2가 근접하는 경우에 따라서 제2 노드와 비아(331)가 단락 될 확률이 다소 달라질 수는 있다. 그러나, 이 경우에도 제2 노드와 비아 간에 '단락'과 '개방'이 모두 발생할 수 있기 때문에 무작위성이 보장될 수 있다.
도 4는 오버랩 디스턴스에 따라 노드들 간의 전기적 단락의 확률을 설명하는 그래프이다.
제2 노드와 비아의 오버랩 디스턴스가 작아지면서 'dH' 이하에서는 제2 노드와 비아가 서로 연결되어 단락되는 확률이 점점 감소하기 시작하고, 'dL' 이하에서는 더 이상 단락 상태로 형성되지 않는다. 따라서, 일실시예에 따른 식별 키 생성 장치는 dL과 dH 간의 오버랩 디스턴스 dM으로 인해서 제2 노드와 제1 노드 간의 단락 확률이 결정될 수 있다.
본 명세서에서는 설명의 편의상, '제2 노드와 비아 간의 단락'과 '제2 노드와 제1 노드 간의 단락'을 혼용하여 사용하나, 제1 노드와 비아가 전기적으로 단락되어 있기 때문에 '제2 노드와 비아 간의 단락'과 '제2 노드와 제1 노드 간의 단락'이 같은 의미로 해석될 수 있다.
도 4의 그래프(400)에서 보는 바와 같이, dM은 dL과 dH 사이의 값으로서 dL과 dH의 중심에 위치할 수 있다. dmin은 디자인 룰을 만족하는 오버랩 디스턴스의 최소 값을 의미한다.
dL은 제2 노드와 비아가 개방 상태를 보장하는 오버랩 디스턴스 중에서 최대 값으로서 이 조건에서는 제2 노드와 비아가 서로 개방 상태를 갖는다.
d1은 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최소 값으로 해석될 수 있다. 또한, d2는 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최대 값이다. 예를 들어, d1은 상기 제1 노드와 상기 제2 노드가 개방되는 것을 보장하는 최대의 오버랩 디스턴스 dL 보다 큰 값이고, d2는 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 최소의 오버랩 디스턴스 dH 보다 작은 값이다.
그래프(400)에서 보는 바와 같이, 제2 노드와 비아를 dM에 상응하는 오버랩 디스턴스로 설계하는 경우에 제2 노드와 비아가 단락 될 확률은 대략 50%가 될 수 있다. 따라서, 비아의 제조 공정 상의 공정 편차에 있어 오버랩 디스턴스가 dM에 상응하도록 설계되기 때문에, 일실시예에 따른 식별 키 생성 장치는 제2 노드와 비아를 통해서 단락과 개방이 무작위하게 발생하는 식별 키를 생성할 수 있다.
도 5는 일실시예에 따른 식별 키 생성 장치(500)에서 제2 노드(540)와 비아(530)가 개방되는 경우에 식별키를 생성하는 과정을 설명하는 도면이다. 또한, 도 6은 일실시예에 따른 식별 키 생성 장치(600)에서 제2 노드(640)와 비아(630)가 단락되는 경우에 식별키를 생성하는 과정을 설명하는 도면이다.
참고로, 도 5 및 6에서는 MOSFET의 형태로 본 발명을 설명하나, BJT, 다이오드 등 다른 종류의 트랜지스터도 가능하다.
일실시예에 따른 독출부(510)는 형성된 비아(530)에 따라 제1 노드(520)와 제2 노드(540)가 비아(530)에 의해서 단락되는지의 여부를 식별하여 식별 키를 제공할 수 있다. 따라서, 독출부(510)는 식별 키를 생성하기 위해서 PUF(Physically Unclonable Function)를 생성하는데, 이를 위한 구체적인 회로는 도 5에서 보는 바와 같다.
일실시예에 따른 독출부(510)는 저항과 NMOS 트랜지스터로 구성되어 있는 풀다운 회로의 구조로 노드들의 개방 또는 단락에 따라 출력 노드와 NMOS 트랜지스터의 드레인(drain) 노드의 연결이 개방 또는 단락 될 수 있다.
다른 일실시예에 따른 독출부(510)는 저항과 PMOS 트랜지스터로 구성된 풀업구조도 포함할 수 있다. 예를 들어, 독출부(510)는 NMOS의 게이트(gate)로 인에이블(enable) 신호(VEN)가 하이(high) 값을 가질 때, 제2 노드(540)와 제1 노드(520)가 개방 상태라면 VOUT=1의 값을 갖는다.
일실시예에 따른 독출부(610)는 형성된 비아(630)에 따라 제1 노드(620)와 제2 노드(640)가 비아(630)에 의해서 단락되는지의 여부를 식별하여 식별 키를 제공할 수 있다. 예를 들어, 독출부(610)는 NMOS의 게이트(gate)로 인에이블(enable) 신호(VEN)가 하이(high) 값을 가질 때, 제2 노드(640)와 제1 노드(620)가 단락 상태라면 VOUT=0의 값을 갖는다.
일실시예에 따른 식별 키 생성 장치는 도 5와 6에서 0 또는 1로 출력되는 VOUT을 이용하여 적어도 하나 이상의 식별 키를 출력할 수 있다.
도 7은 다른 일실시예에 따른 식별 키 생성 장치를 설명하는 블록도이다.
일실시예에 따른 식별 키 생성 장치(700)는 디자인 룰과 다르게 레이아웃을 디자인하거나, 공정 파라미터를 조절하여, 제조 공정상 공정 편차에 의해 전압, 전류 등의 전기적 신호의 값을 확률적으로 결정되게 하고, 그 결과, 무작위적으로 N 비트의 식별 키(740)를 출력할 수 있어, 난수성을 확보할 수 있다.
또한, 반도체 제조 단계에서 고정될 수 있는 특성을 활용함으로써 제조된 이후의 하드웨어가 변하지 않는 특성에 따라 시불변성이 보장되는 N 비트의 식별 키(740)를 출력할 수 있다.
일실시예에 따른 식별 키 생성 장치(700)는 복수의 단위셀들(710, 720, 730)을 포함하고, 복수의 단위셀들(710, 720, 730) 각각에서 출력되는 복수의 디지털 비트들을 이용하여 N 비트의 식별 키(740)를 생성할 수 있다.
복수의 단위셀들(710, 720, 730) 각각은 1-비트의 디지털 값을 생성할 수 있다. 복수의 단위셀들(710, 720, 730) 각각 중에서 적어도 하나의 단위셀은 제1 노드, 제2 노드, 비아, 및 독출부를 포함할 수 있다.
반도체 칩에 포함되는 제1 노드, 제1 노드와 다른 층에 형성되는 제2 노드는 제1 노드에서 제2 노드로의 방향으로 형성되는 비아에 의해서 단락 여부가 결정될 수 있다.
반도체 레이아웃에 따른 디자인 룰에 부합하여 생성된 비아홀은 제1 노드와 제2 노드를 단락시키는 비아로 형성될 수 있다.
일실시예에 따른 식별 키 생성 장치(700)는 디자인 룰과 다르게 디자인된 비아를 통해서, 제1 노드와 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 위치할 수 있다. 따라서, 일실시예에 따른 식별 키 생성 장치(700)는 디자인 룰과 다르게, 제1 노드와 제2 노드가 단락되는 확률과 단락되지 않는 확률 중에서 어느 하나의 확률이 너무 높지 않도록 하여 단락 여부에 따른 무작위성을 부여할 수 있다. 예를 들어, 단락되는 확률과 단락되지 않는 확률 중에서 어느 하나의 확률이 너무 높지 않도록 하기 위해, 식별 키 생성 장치(700)는 제2 노드와 비아 간 오버랩 디스턴스(Overlap distance)을 조절할 수 있다.
오버랩 디스턴스는 제2 노드와 비아의 상대적인 위치에 따라서, 반도체의 패턴 레이아웃 상에서 제2 노드와 비아가 중첩되어 보이는 영역으로서, 물리적으로 중첩되어 단락됨을 의미하지는 않는다.
상기 반도체 칩의 패턴 레이아웃 상에서, 상기 제2 노드와 상기 비아는 제1 임계값 이상 및 제2 임계값 이하의 오버랩 디스턴스를 갖도록 조정될 수 있다.
이때, 제1 임계값은, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최소 값이고, 상기 제2 임계값은, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최대 값이다.
다른 예로, 상기 제1 임계값은 상기 제1 노드와 상기 제2 노드가 개방되는 것을 보장하는 오버랩 디스턴스보다 큰 값이고, 상기 제2 임계값은 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 오버랩 디스턴스보다 작은 값이다.
도 8은 일실시예에 따른 식별 키 생성 장치의 설계 및 제조 방법을 설명하는 흐름도이다.
일실시예에 따른 식별 키 생성 장치의 설계 또는 제조 방법은 반도체 기판 상에 제1 노드, 제2 노드 및 비아(via)를 형성 또는 배치할 수 있다(단계 801).
다음으로, 일실시예에 따른 식별 키 생성 장치의 설계 또는 제조 방법은 상기 비아에 의해서, 상기 제1 노드와 상기 제2 노드가 전기적으로 단락되는지의 여부를 식별하는 독출부를 상기 반도체 기판 상에 형성 또는 배치할 수 있다(단계 802).
이때, 상기 제2 노드와 상기 비아의 오버랩 디스턴스는, 상기 반도체 기판으로부터 형성된 반도체 칩의 패턴 레이아웃 상에서, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 디자인 룰의 임계값보다 작은 값으로 조정될 수 있다.
예를 들어, 제2 노드와 상기 비아는 상기 반도체 칩의 패턴 레이아웃 상에서, 제1 임계값 이상 및 제2 임계값 이하의 오버랩 디스턴스를 갖도록 조정될 수 있다.
예를 들어, 상기 제1 임계값은, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최소 값이고, 상기 제2 임계값은, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최대 값일 수 있다.
도 9는 일실시예에 따른 식별 키를 생성하는 방법을 설명하는 흐름도이다.
일실시예에 따른 식별 키를 생성하는 방법은 반도체 칩 내의 제1 노드 및 제2 노드 사이에 전위차를 생성할 수 있다(단계 901).
일실시예에 따른 식별 키를 생성하는 방법은 독출부를 통해서, 상기 제1 노드와 상기 제2 노드가 비아에 의해 전기적으로 단락되는지의 여부를 판독하여 식별키를 생성할 수 있다(단계 902).
일실시예에 따른 상기 제2 노드와 상기 비아의 오버랩 디스턴스는, 반도체 칩의 패턴 레이아웃 상에서, 상기 비아에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 디자인 룰에 따른 임계값보다 작은 값이다.
또한, 일실시예에 따른 상기 제2 노드와 상기 비아는 상기 반도체 칩의 패턴 레이아웃 상에서, 제1 임계값 이상 및 제2 임계값 이하의 오버랩 디스턴스를 갖도록 조정될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (13)

  1. 반도체 칩 내 서로 다른 층에 형성되는 제1 노드 및 제2 노드;
    상기 제1 노드와 상기 제2 노드의 층간에 형성되며 상기 제1 노드와 전기적으로 단락되는 비아(via) 또는 인터레이어 컨택; 및
    상기 형성된 비아 또는 인터레이어 컨택의 전기적 특성을 식별하여 식별 키를 제공하는 독출부
    를 포함하고,
    상기 반도체 칩의 패턴 레이아웃의 탑 뷰에서 상기 비아 또는 인터레이어 컨택이 상기 제2 노드와 중첩되는 거리인 오버랩 디스턴스는 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 항상 단락되지 않는 디스턴스보다 크고, 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 항상 단락되는 디스턴스보다 작은, 식별 키 생성 장치.
  2. 제1항에 있어서,
    상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부는 상기 비아 또는 인터레이어 컨택의 제조 공정 상의 공정 편차에 의해 무작위적으로 결정되는 식별 키 생성 장치.
  3. 제1항에 있어서,
    상기 반도체 칩의 패턴 레이아웃 상에서,
    상기 제2 노드는 상기 비아 또는 인터레이어 컨택과 제1 임계값 이상 및 제2 임계값 이하의 오버랩 디스턴스를 갖도록 조정되고,
    상기 제1 임계값은, 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최소 값이고,
    상기 제2 임계값은, 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최대 값인,
    식별 키 생성 장치.
  4. 제3항에 있어서,
    상기 제1 임계값은 상기 제1 노드와 상기 제2 노드가 개방되는 것을 보장하는 오버랩 디스턴스보다 큰 값이고,
    상기 제2 임계값은 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 오버랩 디스턴스보다 작은 값인, 식별 키 생성 장치.
  5. 각각 1-bit의 디지털 값을 생성하는 N 개의 단위 셀 - 단, 상기 N은 자연수임 -을 포함하여 N 비트의 식별 키를 생성하는 식별 키 생성 장치에 있어서, 상기 N 개의 단위 셀 중 적어도 하나는,
    반도체 칩 내 서로 다른 층에 형성되는 제1 노드 및 제2 노드;
    상기 제1 노드와 전기적으로 단락되고, 상기 제1 노드와 상기 제2 노드의 층간에 형성되는 비아(via) 또는 인터레이어 컨택; 및
    상기 형성된 비아 또는 인터레이어 컨택의 전기적 특성을 식별하여 식별 키를 제공하는 독출부
    를 포함하고,
    상기 반도체 칩의 패턴 레이아웃의 탑 뷰에서 상기 비아 또는 인터레이어 컨택이 상기 제2 노드와 중첩되는 거리인 오버랩 디스턴스는 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 항상 단락되지 않는 디스턴스보다 크고, 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 항상 단락되는 디스턴스보다 작은, 식별 키 생성 장치.
  6. 제5항에 있어서,
    상기 반도체 칩의 패턴 레이아웃 상에서,
    상기 제2 노드는 상기 비아 또는 인터레이어 컨택과 제1 임계값 이상 및 제2 임계값 이하의 오버랩 디스턴스를 갖도록 조정되고,
    상기 제1 임계값은, 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최소 값이고,
    상기 제2 임계값은, 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최대 값인,
    식별 키 생성 장치.
  7. 제6항에 있어서,
    상기 제1 임계값은 상기 제1 노드와 상기 제2 노드가 개방되는 것을 보장하는 오버랩 디스턴스보다 큰 값이고,
    상기 제2 임계값은 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 오버랩 디스턴스보다 작은 값인, 식별 키 생성 장치.
  8. 반도체 기판 상에 서로 다른 층에 제1 노드 및 제2 노드를 형성하고, 상기 노드들의 층간에 비아(via) 또는 인터레이어 컨택을 형성하는 단계; 및
    상기 비아 또는 인터레이어 컨택의 전기적 특성을 식별하여 식별 키를 제공하는 독출부를 상기 반도체 기판 상에 형성하는 단계
    를 포함하며,
    상기 반도체 기판의 패턴 레이아웃의 탑 뷰에서 상기 비아 또는 인터레이어 컨택이 상기 제2 노드와 중첩되는 거리인 오버랩 디스턴스는 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 항상 단락되지 않는 디스턴스보다 크고, 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 항상 단락되는 디스턴스보다 작은, 식별 키 생성 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 반도체 기판의 패턴 레이아웃 상에서,
    상기 제2 노드와 상기 비아 또는 인터레이어 컨택은 제1 임계값 이상 및 제2 임계값 이하의 오버랩 디스턴스를 갖도록 조정되고,
    상기 제1 임계값은, 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최소 값이고,
    상기 제2 임계값은, 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최대 값인,
    식별 키 생성 장치의 제조 방법.
  10. 반도체 칩의 패턴 레이아웃에 서로 다른 레이어에 제1 노드 및 제2 노드를 배치하고, 상기 제1 노드와 상기 제2 노드의 층간에 비아(via) 또는 인터레이어 컨택을 배치하는 단계; 및
    상기 비아 또는 인터레이어 컨택의 전기적 특성을 판독하여 식별 키를 제공하는 독출부를 상기 패턴 레이아웃에 배치하는 단계
    를 포함하며,
    상기 반도체 칩의 패턴 레이아웃의 탑 뷰에서 상기 비아 또는 인터레이어 컨택이 상기 제2 노드와 중첩되는 거리인 오버랩 디스턴스는 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 항상 단락되지 않는 디스턴스보다 크고, 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 항상 단락되는 디스턴스보다 작은, 식별 키 생성 장치의 설계 방법.
  11. 제10항에 있어서,
    상기 반도체 칩의 패턴 레이아웃 상에서,
    상기 제2 노드와 상기 비아 또는 인터레이어 컨택은 제1 임계값 이상 및 제2 임계값 이하의 오버랩 디스턴스를 갖도록 조정되고,
    상기 제1 임계값은, 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최소 값이고,
    상기 제2 임계값은, 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최대 값인,
    식별 키 생성 장치의 설계 방법.
  12. 반도체 칩 내 서로 다른 층에 형성된 제1 노드 및 제2 노드 사이에 전위차를 생성하는 단계; 및
    독출부에서, 상기 제1 노드와 상기 제2 노드의 층간에 형성된 비아 또는 인터레이어 컨택의 전기적 특성을 판독하여 식별키를 생성하는 단계
    를 포함하고,
    상기 반도체 칩은,
    상기 반도체 칩의 패턴 레이아웃의 탑 뷰에서 바라본 경우에 상기 비아 또는 인터레이어 컨택이 상기 제2 노드와 중첩되는 거리인 오버랩 디스턴스가 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 항상 단락되지 않는 디스턴스보다 크고, 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 항상 단락되는 디스턴스보다 작은,
    식별키 생성 방법.
  13. 제12항에 있어서,
    상기 반도체 칩의 패턴 레이아웃 상에서,
    상기 제2 노드와 상기 비아 또는 인터레이어 컨택은 제1 임계값 이상 및 제2 임계값 이하의 오버랩 디스턴스를 갖도록 조정되고,
    상기 제1 임계값은, 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최소 값이고,
    상기 제2 임계값은, 상기 비아 또는 인터레이어 컨택에 의해 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 오버랩 디스턴스의 최대 값인,
    식별 키 생성 방법.
KR1020190033645A 2019-03-25 2019-03-25 식별 키 생성 장치 및 방법 Active KR102048175B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190033645A KR102048175B1 (ko) 2019-03-25 2019-03-25 식별 키 생성 장치 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190033645A KR102048175B1 (ko) 2019-03-25 2019-03-25 식별 키 생성 장치 및 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR20140125930A Division KR20150028756A (ko) 2014-09-22 2014-09-22 식별 키 생성 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20190035641A KR20190035641A (ko) 2019-04-03
KR102048175B1 true KR102048175B1 (ko) 2019-11-22

Family

ID=66165781

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190033645A Active KR102048175B1 (ko) 2019-03-25 2019-03-25 식별 키 생성 장치 및 방법

Country Status (1)

Country Link
KR (1) KR102048175B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012077856A1 (ko) 2010-12-09 2012-06-14 한양대학교 산학협력단 식별키 생성 장치 및 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101663341B1 (ko) * 2012-03-20 2016-10-14 (주) 아이씨티케이 식별키 생성 장치 및 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012077856A1 (ko) 2010-12-09 2012-06-14 한양대학교 산학협력단 식별키 생성 장치 및 방법

Also Published As

Publication number Publication date
KR20190035641A (ko) 2019-04-03

Similar Documents

Publication Publication Date Title
KR101504025B1 (ko) 식별 키 생성 장치 및 방법
US10769309B2 (en) Apparatus and method for generating identification key
US9281236B2 (en) Embedded on-chip security
US9991892B2 (en) Electronic device having a physical unclonable function identifier
KR101541597B1 (ko) 식별키 생성 장치 및 방법
KR102071937B1 (ko) 식별키 생성장치 및 식별키 생성방법
KR101457305B1 (ko) 식별키 생성 장치 및 방법
JP6383384B2 (ja) 半導体装置、半導体装置の製造方法および固有情報の生成方法
KR102048175B1 (ko) 식별 키 생성 장치 및 방법
US10629549B2 (en) Device and method for generating identification key
US10134691B2 (en) Apparatus and method for generating identification key
KR20150028756A (ko) 식별 키 생성 장치 및 방법
KR102050021B1 (ko) 식별키 유용성 판별장치
KR102000617B1 (ko) 식별키 생성 장치 및 방법
KR101488616B1 (ko) 식별키 생성 장치 및 방법
KR20150027015A (ko) 식별키 생성 장치 및 방법
KR20150027014A (ko) 식별키 생성 장치 및 방법
KR20150028755A (ko) 식별키 생성 장치 및 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20190325

Patent event code: PA01071R01D

Filing date: 20140922

Application number text: 1020140125930

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20190417

Comment text: Request for Examination of Application

Patent event code: PA02011R04I

Patent event date: 20190325

Comment text: Divisional Application of Patent

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190704

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20190917

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20191118

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20191118

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20220919

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20230918

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20240919

Start annual number: 6

End annual number: 6