[go: up one dir, main page]

KR101842413B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR101842413B1
KR101842413B1 KR1020177020331A KR20177020331A KR101842413B1 KR 101842413 B1 KR101842413 B1 KR 101842413B1 KR 1020177020331 A KR1020177020331 A KR 1020177020331A KR 20177020331 A KR20177020331 A KR 20177020331A KR 101842413 B1 KR101842413 B1 KR 101842413B1
Authority
KR
South Korea
Prior art keywords
transistor
insulating layer
electrode
source
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020177020331A
Other languages
English (en)
Other versions
KR20170087536A (ko
Inventor
？뻬이 야마자끼
šœ뻬이 야마자끼
준 고야마
기요시 가또
슈헤이 나가쯔까
다까노리 마쯔자끼
히로끼 이노우에
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20170087536A publication Critical patent/KR20170087536A/ko
Application granted granted Critical
Publication of KR101842413B1 publication Critical patent/KR101842413B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H01L27/1156—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • H01L27/105—
    • H01L27/108—
    • H01L27/10805—
    • H01L27/11517—
    • H01L27/11551—
    • H01L27/1225—
    • H01L28/40—
    • H01L29/78645—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10D30/6756—Amorphous oxide semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)
  • Non-Volatile Memory (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치는, 소스선, 비트선, 신호선, 워드선, 소스선과 비트선 사이에 병렬 접속된 메모리 셀들, 스위칭 소자를 통해 소스선 및 비트선에 전기적으로 접속된 제1 구동 회로, 스위칭 소자를 통해 소스선에 전기적으로 접속된 제2 구동 회로, 신호선에 전기적으로 접속된 제3 구동 회로, 및 워드선에 전기적으로 접속된 제4 구동 회로를 포함한다. 메모리 셀은, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 트랜지스터와, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터와, 용량 소자를 포함한다. 제2 트랜지스터는 산화물 반도체 재료를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 명세서에 개시된 발명은 반도체 소자를 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 소자를 이용한 기억 장치(storage device)는 대략 2개 범주로 분류된다: 전력 공급이 중단되면 저장된 데이터를 잃어버리는 휘발성 기억 장치와, 전력이 공급되지 않더라도 저장된 데이터를 유지하는 비휘발성 기억 장치.
휘발성 기억 장치의 대표적인 예는 다이내믹 랜덤 액세스 메모리(DRAM; dynamic random access memory)이다. DRAM은, 메모리 소자(memory element)에 포함된 트랜지스터가 선택되어 용량 소자(capacitor)에 전하가 저장되는 방식으로 데이터를 저장한다.
DRAM으로부터 데이터가 판독될 때, 전술된 원리에 따라 용량 소자(capacitor) 내의 전하는 소실된다; 따라서, 데이터가 판독될 때마다 또 다른 기입 동작이 필요하다. 또한, 메모리 소자에 포함된 트랜지스터는 오프 상태에서 소스와 드레인 사이에 리크 전류(leak current)(오프 전류)를 가지며, 트랜지스터가 선택되지 않은 경우에도 용량 소자에 전하가 유입되거나 용량 소자로부터 전하가 유출됨으로써, 데이터 유지 기간이 짧다. 이 때문에, 미리결정된 간격으로 또 다른 기입 동작(리프레시 동작)이 필요하고, 전력 소비를 충분히 저감하는 것이 어렵다. 또한, 전력 공급이 중단되면 저장된 데이터가 소실되기 때문에, 데이터를 장기간 유지하기 위해서는 자성 재료나 광학 재료를 이용하는 추가의 기억 장치가 필요하다.
휘발성 기억 장치의 또 다른 예는, 스태틱 랜덤 액세스 메모리(SRAM; static random access memory)이다. SRAM은 플립 플롭 등의 회로를 이용해 저장된 데이터를 유지하므로, 리프레시 동작이 요구되지 않는다. 이것은 SRAM이 DRAM에 비해 이점을 가진다는 것을 의미한다. 그러나, 플립 플롭 등의 회로가 이용되기 때문에 저장 용량당 비용이 증가된다. 게다가, DRAM에서와 같이, SRAM 내의 저장된 데이터는 전원이 중단되면 소실된다.
비휘발성 기억 장치의 대표적인 예는 플래시 메모리(flash memory)이다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 포함하고, 플로팅 게이트에 전하를 유지함으로써 데이터를 저장한다. 따라서, 플래시 메모리는, 데이터 저장 기간이 극히 길고(거의 영구적), 휘발성 기억 장치에서 필요한 리프레시 동작이 불필요하다는 이점을 가지고 있다(예를 들어, 특허 문헌 1 참조).
그러나, 기입 시에 발생하는 터널링 전류에 의해 기억 소자에 포함된 게이트 절연층이 열화되어, 미리결정된 횟수의 기입 동작 후에는 메모리 소자가 그 기능을 중단한다. 이 문제의 악영향을 줄이기 위하여, 예를 들어, 메모리 소자에 대한 기입 동작의 횟수를 균일화하는 방법이 이용된다. 그러나, 이 방법을 실현하기 위해서는 복잡한 주변 회로가 필요하다. 이러한 방법을 이용하더라도, 근본적인 수명 문제는 해결되지 않는다. 즉, 플래시 메모리는 데이터가 빈번하게 재기입되는 응용에는 적합하지 않다.
또한, 플로팅 게이트에 전하를 유지하거나 전하를 제거하기 위해서는 고전압이 필요하고, 그 회로가 요구된다. 또한, 전하를 주입하거나 제거하기 위해서는 비교적 긴 시간이 걸리므로, 기입과 소거를 고속으로 행하는 것이 용이하지 않다.
일본 공개 특허 출원 공개번호 제S57-105889호
전술된 문제에 비추어, 여기서 개시된 발명의 한 실시형태의 목적은, 전력이 공급되지 않는 때에도 저장된 데이터를 유지할 수 있고 기입 횟수에 관해 제한을 갖지 않는 신규한 구조를 갖는 반도체 장치를 제공하는 것이다.
개시된 발명에서, 반도체 장치는 고순도화된 산화물 반도체를 이용하여 형성된다. 고순도화된 산화물 반도체를 이용하여 형성된 트랜지스터는 극히 작은 리크 전류를 갖기 때문에, 데이터를 장기간 저장할 수 있다.
개시된 발명의 한 실시형태는, 소스선, 비트선, 신호선, 워드선, 소스선과 비트선 사이에 병렬 접속된 메모리 셀, 제1 스위칭 소자를 통해 소스선에 전기적으로 접속되고 제2 스위칭 소자를 통해 비트선에 전기적으로 접속된 제1 구동 회로, 제3 스위칭 소자를 통해 소스선에 전기적으로 접속된 제2 구동 회로, 신호선에 전기적으로 접속된 제3 구동 회로, 및 워드선에 전기적으로 접속된 제4 구동 회로를 포함하는 반도체 장치이다. 메모리 셀은, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 트랜지스터와, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터와, 용량 소자를 포함한다. 제1 트랜지스터는 산화물 반도체 이외의 반도체 재료를 이용하여 형성된다. 제2 트랜지스터는 산화물 반도체 재료를 이용하여 형성된다. 제1 게이트 전극과, 제2 소스 전극 및 제2 드레인 전극 중 하나와, 용량 소자의 전극들 중 하나는 서로 전기적으로 접속된다. 소스선과, 제1 소스 전극과, 제2 소스 전극 및 제2 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 비트선과 제1 드레인 전극은 서로 전기적으로 접속된다. 신호선과 제2 게이트 전극은 서로 전기적으로 접속된다. 워드선과 용량 소자의 전극들 중 다른 하나는 서로 전기적으로 접속된다.
개시된 발명의 또 다른 실시형태는, 소스선, 비트선, 신호선, 워드선, 소스선과 비트선 사이에 병렬 접속된 메모리 셀, 제1 스위칭 소자를 통해 소스선에 전기적으로 접속되고 제2 스위칭 소자를 통해 비트선에 전기적으로 접속된 제1 구동 회로, 제3 스위칭 소자를 통해 비트선에 전기적으로 접속된 제2 구동 회로, 신호선에 전기적으로 접속된 제3 구동 회로, 및 워드선에 전기적으로 접속된 제4 구동 회로를 포함하는 반도체 장치이다. 메모리 셀은, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 트랜지스터와, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터와, 용량 소자를 포함한다. 제1 트랜지스터는 산화물 반도체 이외의 반도체 재료를 이용하여 형성된다. 제2 트랜지스터는 산화물 반도체 재료를 이용하여 형성된다. 제1 게이트 전극과, 제2 소스 전극 및 제2 드레인 전극 중 하나와, 용량 소자의 한 전극은 서로 전기적으로 접속된다. 소스선 및 제1 소스 전극은 서로 전기적으로 접속된다. 비트선과, 제2 소스 전극 및 제2 드레인 전극 중 다른 하나와, 제1 드레인 전극은 서로 전기적으로 접속된다. 신호선 및 제2 게이트 전극은 서로 전기적으로 접속된다. 워드선과 용량 소자의 전극들 중 다른 하나는 서로 전기적으로 접속된다.
개시된 발명의 또 다른 실시형태는, n개의(n은 자연수) 비트선, n2개의(n2는 n/2이상의 최소의 자연수) 소스선, m개의(m은 자연수) 신호선, m개의 워드선, 소스선과 비트선 사이에 병렬에 접속된 (m×n)개의 메모리 셀, 제1 스위칭 소자를 통해 소스선에 전기적으로 접속되고 제2 스위칭 소자를 통해 비트선에 전기적으로 접속된 제1 구동 회로, 제3 스위칭 소자를 통해 비트선에 전기적으로 접속된 제2 구동 회로, 신호선에 전기적으로 접속된 제3 구동 회로, 및 워드선에 전기적으로 접속된 제4 구동 회로를 포함하는 반도체 장치이다. 하나의 소스선은 동일한 행의 인접한 2개의 메모리 셀에 의해 공유된다. 메모리 셀들 각각은, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 트랜지스터와, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 트랜지스터와, 용량 소자를 포함한다. 제1 트랜지스터는 산화물 반도체 이외의 반도체 재료를 이용하여 형성된다. 제2 트랜지스터는 산화물 반도체 재료를 이용하여 형성된다. 제1 게이트 전극과, 제2 소스 전극 및 제2 드레인 전극 중 하나와, 용량 소자의 한 전극은 서로 전기적으로 접속된다. 소스선과 제1 소스 전극은 서로 전기적으로 접속된다. 비트선과, 제1 드레인 전극과, 제2 소스 전극 및 제2 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 신호선과 제2 게이트 전극은 서로 전기적으로 접속된다. 워드선과 용량 소자의 전극들 중 다른 하나는 서로 전기적으로 접속된다.
상기에서, 제1 스위칭 소자의 제어 신호는 데이터의 기입시에는 디어서트되고 데이터의 판독시에는 어서트되는 구조가 이용될 수 있다. 제2 스위칭 소자의 제어 신호는 데이터의 기입시에는 디어서트되고 데이터의 판독시에는 어서트된다. 제3 스위칭 소자의 제어 신호는 데이터의 기입시에 어서트되고 데이터의 판독시에는 디어서트된다.
또한, 상기에서, 제1 트랜지스터는, 산화물 반도체 이외의 반도체 재료를 이용하여 형성된 제1 채널 형성 영역, 제1 채널 형성 영역을 사이에 개재시킨 불순물 영역, 채널 형성 영역 위의 제1 게이트 절연층, 제1 게이트 절연층 위의 제1 게이트 전극, 및 불순물 영역에 전기적으로 접속된 제1 소스 전극 및 제1 드레인 전극이 포함된 구조를 가질 수 있다. 또한, 산화물 반도체 이외의 반도체 재료로서, 단결정 실리콘이 이용될 수 있다. 또한, 제1 트랜지스터가 제2 트랜지스터보다 고속으로 동작할 수 있는 것이 바람직하다.
또한, 상기에서, 제2 트랜지스터는, 제1 트랜지스터의 위에 제공된 제2 소스 전극 및 제2 드레인 전극, 산화물 반도체 재료를 이용하여 형성되고 제2 소스 전극 및 제2 드레인 전극에 전기적으로 접속된 제2 채널 형성 영역, 제2 채널 형성 영역 위의 제2 게이트 절연층, 및 제2 게이트 절연층 위의 제2 게이트 전극이 포함된 구조를 가질 수 있다.
상기에서, 용량 소자는, 제2 소스 전극 또는 제2 드레인 전극, 산화물 반도체층, 제2 게이트 절연층, 및 제2 게이트 절연층 위의 용량 소자용 전극을 포함할 수 있다.
상기에서는 트랜지스터가 산화물 반도체 재료를 이용하여 형성되지만, 개시된 발명은 이것으로 한정되지 않는다는 점에 유의한다. 탄화 실리콘과 같은 와이드 갭 재료(더 구체적으로는, 3 eV보다 큰 에너지 갭(Eg)을 갖는 반도체 재료) 등의, 산화물 반도체 재료와 동등한 오프-전류 특성을 실현할 수 있는 재료를 이용할 수도 있다.
본 명세서 등에서 "위" 또는 "아래" 등의 용어는, 한 구성요소가 반드시 또 다른 구성요소의 "바로 위" 또는 "바로 아래"에 배치되는 것을 의미하는 것은 아니라는 점에 유의한다. 예를 들어, "게이트 절연층 위의 게이트 전극"이라는 표현은, 게이트 절연층과 게이트 전극 사이에 추가의 구성요소가 있는 경우를 의미할 수 있다. 또한, "위" 및 "아래" 등의 용어는 설명의 편의를 위해서 이용되는 것일 뿐이며, 특별히 달리 명시하지 않는 한, 구성요소들의 관계가 역전될 수 있는 경우를 포함할 수 있다.
또한, 본 명세서 등에서, "전극" 또는 "배선" 등의 용어는 구성요소의 기능을 제한하지 않는다. 예를 들어, "전극"은 때때로 "배선"의 일부로서 이용되며, 그 반대도 마찬가지다. 또한, 용어 "전극" 또는 "배선"은, 복수의 "전극"이나 "배선"이 일체로 형성되는 경우를 포함할 수 있다.
"소스"와 "드레인"의 기능은, 예를 들어, 반대 극성의 트랜지스터가 이용되는 경우나, 회로 동작시에 전류의 방향이 변하는 경우에는, 때때로 서로 뒤바뀐다. 따라서, 본 명세서에서 용어 "소스"와 "드레인"은 서로 뒤바뀔 수 있다.
본 명세서 등에서, 용어 "전기적으로 접속된"은, 구성요소들이 "임의의 전기적 기능을 갖는 물체"를 통해 접속되는 경우를 포함한다는 점에 유의한다. 임의의 전기적 기능을 갖는 물체에 관해서는, 그 물체를 통해 서로 접속된 구성요소들 사이에 전기 신호가 전송되고 수신될 수 있는 한, 특별한 제한은 없다.
"임의의 전기적 기능을 갖는 물체"의 예로서는, 전극 및 배선 뿐만 아니라, 트랜지스터 등의 스위칭 소자, 저항, 인덕터, 용량 소자, 및 각종 기능을 갖는 소자 등이 있다.
산화물 반도체를 포함하는 트랜지스터의 오프 전류는 극히 작기 때문에, 트랜지스터를 이용함으로써 저장된 데이터가 극히 장기간 유지될 수 있다. 즉, 리프레시 동작이 불필요해지거나 리프레시 동작의 빈도가 극히 낮아질 수 있기 때문에 전력 소비가 충분히 저감될 수 있다. 게다가, 전력이 공급되지 않는 경우에도 저장된 데이터가 장기간 유지될 수 있다.
또한, 개시된 발명에 따른 반도체 장치에서는, 데이터의 기입에 고전압이 필요하지 않고, 소자의 열화가 문제가 되지 않는다. 예를 들어, 종래의 비휘발성 메모리와 달리, 플로팅 게이트로의 전자의 주입과 플로팅 게이트로부터의 전자의 추출이 필요없기 때문에, 게이트 절연층의 열화 등의 문제가 전혀 발생하지 않는다. 즉, 개시된 발명에 따른 반도체 장치는 종래의 비휘발성 메모리에서 문제가 되는 재기입 횟수에 관한 제약을 갖지 않으며, 그 신뢰성이 극적으로 향상된다. 또한, 트랜지스터의 온 상태 및 오프 상태에 따라 데이터의 기입을 행하므로, 고속 동작이 용이하게 실현될 수 있다. 추가적으로, 데이터를 소거하는 동작이 불필요하다는 이점이 있다.
또한, 산화물 반도체 이외의 재료를 포함하는 트랜지스터는 충분히 고속으로 동작할 수 있기 때문에, 산화물 반도체를 포함하는 트랜지스터와 조합될 때, 반도체 장치는 충분히 고속으로 동작(예를 들어, 데이터의 판독 동작)을 실시할 수 있다. 또한, 산화물 반도체 이외의 재료를 포함하는 트랜지스터는, 고속 동작을 요구하는 각종 회로(예를 들어, 논리 회로나 구동 회로)를 양호하게 실현할 수 있다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터 양쪽 모두를 포함함으로써, 신규한 특징을 갖는 반도체 장치가 실현될 수 있다.
첨부된 도면에서:
도 1의 (a-1) 및 (a-2)는 반도체 장치의 회로도이다;
도 2는 반도체 장치의 회로도이다;
도 3은 타이밍도이다;
도 4는 반도체 장치의 회로도이다;
도 5는 반도체 장치의 회로도이다;
도 6은 반도체 장치의 회로도이다;
도 7은 타이밍도이다;
도 8a 및 도 8b는 반도체 장치의 단면도 및 평면도이다;
도 9의 (a) 내지 (h)는 반도체 장치의 제조 공정의 단면도이다;
도 10의 (a) 내지 (e)는 반도체 장치의 제조 공정의 단면도이다;
도 11a 및 도 11b는 반도체 장치의 단면도 및 평면도이다;
도 12의 (a) 내지 (d)는 반도체 장치의 제조 공정의 단면도이다;
도 13a 및 도 13b는 반도체 장치의 단면도 및 평면도이다;
도 14의 (a) 내지 (d)는 반도체 장치의 제조 공정의 단면도이다;
도 15의 (a) 내지 (c)는 반도체 장치의 제조 공정의 단면도이다;
도 16a 및 도 16b는 반도체 장치의 단면도 및 평면도이다;
도 17은 반도체 장치의 평면도이다;
도 18a 내지 도 18f는 각각 반도체 장치를 포함하는 전자 장치이다;
도 19는 메모리 윈도우폭(memory window width)의 측정 결과를 도시하는 그래프이다;
도 20은 산화물 반도체를 포함하는 트랜지스터의 특성을 도시하는 그래프이다;
도 21은 산화물 반도체를 포함하는 트랜지스터의 특성 평가용 회로도이다;
도 22는 산화물 반도체를 포함하는 트랜지스터의 특성 평가용 타이밍도이다;
도 23은 산화물 반도체를 포함하는 트랜지스터의 특성을 도시하는 그래프이다;
도 24는 산화물 반도체를 포함하는 트랜지스터의 특성을 도시하는 그래프이다;
도 25a 및 도 25b는 반도체 장치의 단면도 및 평면도이다;
도 26의 (a) 내지 (d)는 반도체 장치의 제조 공정의 단면도이다.
이하에서부터, 도면들을 참조하여 본 발명의 실시형태들의 예를 설명한다. 본 발명은 이하의 설명으로 한정되는 것은 아니며, 당업자라면 본 명세서의 사상과 범위로부터 벗어나지 않고 형태 및 세부사항이 다양한 방식으로 수정될 수 있다는 것을 용이하게 이해할 것이라는 점에 유의한다. 따라서, 본 발명은 이하의 실시형태와 예들의 설명으로 한정되는 것으로 해석되어서는 안 된다.
이해를 쉽게 하기 위하여, 도면 등에 나타내는 각 구성요소의, 위치, 크기, 범위 등은, 일부 경우에는 실제의 위치, 크기, 범위 등을 나타내지 않는다는 점에 유의한다. 따라서, 개시된 발명은 반드시 도면 등에 개시된 위치, 크기, 및 범위 등으로 한정되지 않는다.
또한, 본 명세서 등에서, "제1", "제2", 및 "제3" 등의 서수는, 구성요소들 간의 혼동을 피하기 위하여 이용되며, 이 용어들이 구성요소들을 수치상으로 한정하는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 도 1의 (a-1) 및 (a-2)를 참조하여 개시된 발명의 한 실시형태에 따른 반도체 장치의 회로 구성 및 동작을 설명한다. 각 회로도에서, 트랜지스터가 산화물 반도체를 포함한다는 것을 나타내기 위하여, 트랜지스터 옆에 "OS"를 부기할 것이라는 점에 유의한다.
도 1의 (a-1)에 나타낸 반도체 장치에서, 제1 선(1st Line)은 트랜지스터(160)의 소스 전극에 전기적으로 접속되고, 제2 선(2nd Line)은 트랜지스터(160)의 드레인 전극에 전기적으로 접속된다. 트랜지스터(160)의 게이트 전극과, 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나는, 용량 소자(164)의 전극들 중 하나에 전기적으로 접속된다. 제3 선(3rd Line)은 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나에 전기적으로 접속되고, 제4 선(4th Line)은 트랜지스터(162)의 게이트 전극에 전기적으로 접속된다. 제5 선(5th Line)은 용량 소자(164) 전극들 중 다른 하나에 전기적으로 접속된다.
여기서, 산화물 반도체를 포함하는 트랜지스터가 트랜지스터(162)로서 이용된다. 산화물 반도체를 포함하는 트랜지스터는 상당히 작은 오프 전류 특성을 가진다. 따라서, 트랜지스터(162)가 오프일 때, 트랜지스터(160)의 게이트 전극의 전위는 극히 장기간 유지될 수 있다. 용량 소자(164)의 제공은 트랜지스터(160)의 게이트 전극에 부여된 전하의 유지와 저장된 데이터의 판독을 용이하게 한다. 산화물 반도체를 포함하는 트랜지스터(162)는 10 nm이상 1000 nm이하의 채널 길이(L)를 가진다; 따라서, 전력 소비가 작고 동작 속도가 극히 빠르다는 점에 유의한다.
도 1의 (a-1)에 나타낸 반도체 장치는 트랜지스터(160)의 게이트 전극의 전위가 유지될 수 있는 특성을 이용함으로써, 다음과 같이 데이터를 기입, 저장, 및 판독한다.
우선, 데이터의 기입 및 저장을 설명한다. 제4 선의 전위는 트랜지스터(162)를 온으로 하는 전위에 설정되어, 트랜지스터(162)가 온으로 된다. 따라서, 제3 선의 전위가 트랜지스터(160)의 게이트 전극과 용량 소자(164)에 공급된다. 즉, 트랜지스터(160)의 게이트 전극에 미리결정된 전하가 부여된다(기입). 여기서는, 2개의 상이한 전위를 공급하는 전하(이하 로우 레벨 전하, 및 하이 레벨 전하라고 함) 중 하나가 트랜지스터(160)의 게이트 전극에 부여된다. 그 후, 제4 선의 전위는 트랜지스터(162)를 오프로 하는 전위에 설정되어, 트랜지스터(162)가 오프로 된다. 따라서, 트랜지스터(160)의 게이트 전극에 부여된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 상당히 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장기간 유지된다.
그 다음, 데이터의 판독을 설명한다. 제1 선에 미리결정된 전위(일정한 전위)를 공급하면서 제5 선에 적절한 전위(판독 전위)를 공급함으로써, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라 제2 선의 전위가 변동한다. 이것은, 일반적으로, 트랜지스터(160)가 n채널 트랜지스터일 때, 트랜지스터(160)의 게이트 전극에 하이(High) 레벨 전하가 부여되는 경우의 피상 임계 전압(apparent threshold voltage)(Vth _H)은, 트랜지스터(160)의 게이트 전극에 로우(Low) 레벨 전하가 부여되는 경우의 피상 임계 전압(Vth _L)보다 낮기 때문이다. 여기서, 피상 임계 전압이란, 트랜지스터(160)를 온으로 하는 데 필요한 제5 선의 전위를 말한다. 따라서, 제5 선의 전위가 Vth _H와 Vth _L 사이의 중간 전위 V0으로 설정됨으로써, 트랜지스터(160)의 게이트 전극에 부여된 전하가 판별될 수 있다. 예를 들어, 기입시에, 하이 레벨 전하가 부여되는 경우, 제5 선의 전위가 V0(>Vth _H)에 설정되면, 트랜지스터(160)는 온으로 된다. 기입시에, 로우 레벨 전하가 부여되는 경우, 제5 선의 전위가 V0(< Vth _L)로 설정되더라도, 트랜지스터(160)는 오프 상태에 머문다. 따라서, 저장된 데이터는 제2 선의 전위를 이용하여 판독될 수 있다.
메모리 셀을 어레이화하여 이용하는 경우, 소망 메모리 셀의 데이터만이 판독될 필요가 있다는 점에 유의한다. 따라서, 미리결정된 메모리 셀의 데이터가 판독되고 그 이외의 메모리 셀의 데이터는 판독되지 않게 하기 위해, 트랜지스터(160)가 메모리 셀들 사이에서 병렬에 접속되고 있는 경우에는, 데이터 판독의 대상이 아닌 메모리 셀의 제5 선에는, 게이트 전극의 상태에 관계없이 트랜지스터(160)를 오프로 하는 전위, 즉, Vth _H보다 낮은 전위가 공급될 수도 있다. 또한, 트랜지스터(160)가 메모리 셀들 사이에서 직렬로 접속된 경우에는, 데이터 판독의 대상이 아닌 메모리 셀의 제5 선에는, 게이트 전극의 상태에 관계없이 트랜지스터(160)를 온으로 하는 전위, 즉, Vth_L보다 높은 전위가 공급될 수도 있다.
그 다음, 데이터의 재기입을 설명한다. 데이터의 재기입은 데이터의 기입 및 유지와 유사한 방식으로 행해진다. 즉, 제4 선의 전위는 트랜지스터(162)를 온으로 하는 전위에 설정되어, 트랜지스터(162)가 온으로 된다. 따라서, 제3 선의 전위(새로운 데이터에 관련된 전위)가 트랜지스터(160)의 게이트 전극과 용량 소자(164)에 공급된다. 그 후, 제4 선의 전위는 트랜지스터(162)를 오프로 하는 전위에 설정되어, 트랜지스터(162)가 오프로 된다. 따라서, 트랜지스터(160)의 게이트 전극에는 새로운 데이터에 관련된 전하가 부여된다.
개시된 발명에 따른 반도체 장치에서, 전술된 바와 같은 데이터의 또 다른 기입에 의해 데이터가 직접 재기입될 수 있다. 따라서, 플래시 메모리 등에서 필요한 고전압을 이용한 플로팅 게이트로부터의 전하의 추출은 불필요하고, 소거 동작에 기인한 동작 속도의 저하가 억제될 수 있다. 즉, 반도체 장치의 고속 동작이 실현될 수 있다.
트랜지스터(162)의 소스 전극 또는 드레인 전극이 트랜지스터(160)의 게이트 전극에 전기적으로 접속됨으로써, 비휘발성 메모리 소자에 이용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 유사한 효과를 가진다는 점에 유의한다. 따라서, 도면에서 트랜지스터(162)의 소스 전극 또는 드레인 전극이 트랜지스터(160)의 게이트 전극에 전기적으로 접속되는 부분을 일부 경우에서는 플로팅 게이트부(FG)라고 부른다. 트랜지스터(162)가 오프인 경우, 플로팅 게이트부(FG)는 절연체에 매립된 것으로 간주될 수 있으므로 플로팅 게이트부(FG)에는 전하가 유지된다. 산화물 반도체를 포함하는 트랜지스터(162)의 오프 전류의 양은, 실리콘 등을 포함하는 트랜지스터의 오프 전류의 양의 10만 분의 1 이하이다; 따라서, 트랜지스터(162)의 리크 전류로 인해 플로팅 게이트부(FG)에 축적되는 전하의 소실은 무시할만한 정도이다. 즉, 산화물 반도체를 포함하는 트랜지스터(162)에 의해, 전력의 공급이 없어도 데이터를 저장할 수 있는 비휘발성 메모리 장치가 실현될 수 있다.
예를 들어, 실온에서 트랜지스터(162)의 오프 전류가 10 zA/㎛(1 zA(젭토암페어)는 1×10-21 A임) 이하이고 용량 소자(164)의 용량값이 약 10 fF인 경우, 데이터는 104초 이상 저장될 수 있다. 물론, 저장 시간은 트랜지스터 특성 및 용량값에 의존한다.
또한, 그 경우, 종래의 플로팅 게이트형 트랜지스터에서 지적되고 있는 게이트 절연막(터널 절연막)의 열화의 문제가 존재하지 않는다. 즉, 종래부터 문제로 여겨져 왔던, 플로팅 게이트로의 전자의 주입에 기인한 게이트 절연막의 열화가 해결될 수 있다. 이것은, 원리상 기입 회수에 제한이 없다는 것을 의미한다. 또한, 종래의 플로팅 게이트형 트랜지스터에서 기입이나 소거에 필요한 고전압이 불필요하다.
도 1의 (a-1)의 반도체 장치 내의 트랜지스터 등의 구성요소는, 도 1의 (a-2)에 도시된 바와 같이 저항과 용량 소자를 포함하는 것으로 간주될 수 있다. 즉, 도 1의 (a-2)에서, 트랜지스터(160)와 용량 소자(164)는, 각각, 저항과 용량 소자를 포함하는 것으로 간주된다. R1과 C1은, 각각, 용량 소자(164)의 저항값과 용량값이다. 저항값(R1)은, 용량 소자(164)에 포함된 절연층에 의존하는 저항값에 대응한다. R2와 C2는, 각각, 트랜지스터(160)의 저항값과 용량값이다. 저항값(R2)은 트랜지스터(160)가 온 일때 게이트 절연층에 의존하는 저항값에 대응한다. 용량값(C2)은 소위 게이트 용량(게이트 전극과 소스 전극이나 드레인 전극 사이에 형성되는 용량, 및 게이트 전극과 채널 형성 영역 사이에 형성되는 용량)의 용량값에 대응한다.
트랜지스터(162)가 오프인 경우의 소스 전극과 드레인 전극의 사이의 저항값(실효 저항이라고도 함)을 ROS라 할 경우, 트랜지스터(162)의 게이트 리크(gate leakage)가 충분히 작고 R1이 ROS 이상이고, R2가 ROS 이상인 조건 하에서, 전하 유지 기간(데이터 저장 기간이라고 함)은, 주로 트랜지스터(162)의 오프 전류에 의해 결정된다.
반면, 상기 조건을 만족하지 않는 경우에는, 트랜지스터(162)의 오프 전류가 충분히 작아도 유지 기간을 충분히 확보하는 것이 어렵다. 이것은, 트랜지스터(162)의 오프 전류 이외의 리크 전류(예를 들어, 소스 전극과 게이트 전극의 사이에서 발생하는 리크 전류)가 크기 때문이다. 따라서, 본 실시형태에서 개시되는 반도체 장치는 상기 관계를 만족하는 것이 바람직하다고 말할 수 있다.
C1이 C2 이상인 것이 바람직하다. C1이 크다면, 플로팅 게이트부(FG)의 전위가 제5 선에 의해 제어될 때(예를 들어, 판독시), 제5 선의 전위 변동이 억제될 수 있다.
상기 관계가 만족되면, 더욱 양호한 반도체 장치를 실현할 수 있다. R1 및 R2는, 트랜지스터(160)와 트랜지스터(162)의 게이트 절연층들에 의해 제어된다는 점에 유의한다. 이것은 C1 및 C2에 대해서도 적용된다. 따라서, 게이트 절연층의 재료, 두께 등을 적절히 설정하여, 상기 관계를 만족시키는 것이 바람직하다.
본 실시형태에서 설명되는 반도체 장치에서, 플로팅 게이트부(FG)가 플래시 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 유사한 효과를 갖지만, 본 실시형태의 플로팅 게이트부(FG)는 플래시 메모리 등의 플로팅 게이트와는 본질적으로 다른 특징을 가진다. 플래시 메모리의 경우, 제어 게이트(control gate)에 인가되는 전압이 높기 때문에, 그 전위가 인접 셀의 플로팅 게이트에 영향을 미치는 것을 방지하기 위하여 셀들 사이에 적절한 간격을 유지하는 것이 필요하다. 이것은 반도체 장치의 고집적화를 저해하는 요인들 중 하나이다. 이 요인은, 고전계 인가시에 터널링 전류가 흐르는, 플래시 메모리의 기본 원리에 기인하는 것이다.
또한, 플래시 메모리의 상기 원리 때문에, 절연막의 열화가 진행하여 재기입 회수에 관한 제한(약 104 내지 105회)이라는 또 다른 문제가 발생한다.
개시된 발명에 따른 반도체 장치는, 산화물 반도체를 포함하는 트랜지스터의 스위칭에 의해 동작하며, 전술된 터널링 전류에 의한 전하 주입의 원리를 이용하지 않는다. 즉, 플래시 메모리와는 달리, 전하 주입을 위한 고전계가 불필요하다. 따라서, 인접 셀에 미치는 컨트롤 게이트로부터의 고전계의 영향을 고려할 필요가 없고, 이것은 고집적화를 용이하게 한다.
또한, 터널링 전류에 의한 전하 주입을 이용하지 않기 때문에, 이것은 메모리 셀의 열화 원인이 존재하지 않는다는 것을 의미한다. 즉, 개시된 발명에 따른 반도체 장치는 플래시 메모리보다 높은 내구성과 신뢰성을 가진다.
또한, 플래시 메모리에 비하여, 고전계가 불필요하고 대형의 주변 회로(승압 회로 등)가 불필요하다는 점도 이점이다.
용량 소자(164)에 포함된 절연층의 비유전율(εr1)이 트랜지스터(160)에 포함된 절연층의 비유전율(εr2)과 상이한 경우, 용량 소자(164)에 포함된 절연층의 면적(S1)과 트랜지스터(160)의 게이트 용량 소자에 포함되는 절연층의 면적(S2)이, 2×S2가 S1이상(바람직하게는 S2가 S1이상)을 만족하면서 C1이 C2이상을 만족시키는 것이 용이하다. 즉, 용량 소자(164)에 포함되는 절연층의 면적을 줄이면서 C1이 C2이상을 만족시키는 것이 용이하다. 구체적으로는, 예를 들어, 산화 하프늄 등의 하이-k(high-k) 재료로 형성된 막, 또는 산화 하프늄 등의 하이-k(high-k) 재료로 형성된 막과 산화물 반도체로 형성된 막의 적층 구조를 용량 소자에 포함되는 절연층에 이용하여 εr1을 10 이상, 바람직하게는 15 이상으로 설정할 수 있고, 게이트 용량 소자에 포함되는 절연층에 대해 산화 실리콘을 이용하여 εr2를 3 내지 4로 설정할 수 있다.
이러한 구조의 조합은, 개시된 발명에 따른 반도체 장치의 고집적화를 가능하게 한다.
상기 설명에서는 전자가 다수 캐리어인 n-채널 트랜지스터가 이용되었다; n-채널 트랜지스터 대신해 정공이 다수 캐리어인 p-채널 트랜지스터가 이용될 수 있다는 것은 말할 필요도 없다는 점에 유의한다.
전술된 바와 같이, 개시된 발명의 한 실시형태에 따른 반도체 장치는, 오프 상태에서 소스와 드레인 사이의 리크 전류(오프 전류)가 작은 기입용 트랜지스터와, 기입용 트랜지스터와는 상이한 반도체 재료로 형성된 판독용 트랜지스터와, 용량 소자를 포함하는 비휘발성 메모리 셀을 가지고 있다.
기입용 트랜지스터의 오프 전류는, 주변 온도(예를 들어, 25℃)에서 100 zA(1×10-19 A) 이하, 바람직하게는 10 zA(1×10-20 A) 이하, 더욱 바람직하게는, 1 zA(1×10-21 A) 이하이다. 일반적인 실리콘의 경우, 전술된 바와 같이 낮은 오프 전류를 달성하는 것은 어렵다. 그러나, 적절한 조건 하에서 산화물 반도체를 가공함으로써 얻어진 트랜지스터에서는, 작은 오프 전류가 달성될 수 있다. 따라서, 산화물 반도체를 포함하는 트랜지스터가 기입용 트랜지스터로서 이용되는 것이 바람직하다.
또한, 산화물 반도체를 포함하는 트랜지스터는 작은 임계이하 스윙(S 값)을 가지므로, 이동도가 비교적 낮더라도 스위칭 속도가 충분히 높을 수 있다. 따라서, 이 트랜지스터를 기입용 트랜지스터로서 이용함으로써, 플로팅 게이트부(FG)에 부여되는 기입 펄스의 상승(rise)이 매우 가파를 수 있다. 또한, 오프 전류가 작기 때문에 플로팅 게이트부(FG)에 유지되는 전하량을 줄일 수 있다. 즉, 산화물 반도체를 포함하는 트랜지스터를 기입용 트랜지스터로서 이용함으로써, 데이터의 재기입이 고속으로 행해질 수 있다.
판독용 트랜지스터에 대해서는, 오프 전류에 관한 제한은 없지만, 판독 속도를 높이기 위해 고속으로 동작하는 트랜지스터를 이용하는 것이 바람직하다. 예를 들어, 1 나노초의 스위칭 속도 또는 더 빠른 속도를 갖는 트랜지스터를 판독용 트랜지스터로서 이용하는 것이 바람직하다.
기입용 트랜지스터를 온으로 함으로써 메모리 셀에 데이터를 기입하여, 기입용 트랜지스터의 소스 전극 및 드레인 전극 중 하나와, 용량 소자의 전극들 중 하나와, 판독용 트랜지스터의 게이트 전극이 서로 전기적으로 접속되어 있는 노드에 전위를 공급한 다음, 기입용 트랜지스터를 오프로 하여 미리결정된 양의 전하를 노드에 유지한다. 여기서, 기입용 트랜지스터의 오프 전류는 극히 작다; 따라서, 노드에 공급된 전하는 장기간 유지된다. 오프 전류가, 예를 들어, 실질적으로 0이면, 종래의 DRAM에서 요구되는 리프레시 동작이 불필요하거나, 리프레시 동작의 빈도가 상당히 낮아질(예를 들어, 약 1달이나 1년에 한 번) 수 있다. 따라서, 반도체 장치의 전력 소비가 충분히 저감될 수 있다.
또한, 메모리 셀에 새로운 데이터를 덮어쓰기(overwrite)함으로써 데이터가 직접 재기입될 수 있다. 이 때문에, 플래시 메모리 등에서 필요한 소거 동작이 필요하지 않아, 소거 동작에 기인한 동작 속도의 저하가 방지될 수 있다. 즉, 반도체 장치의 고속 동작이 실현될 수 있다. 또한, 종래의 플로팅 게이트형 트랜지스터가 데이터를 기입 및 소거하는 데 필요한 고전압이 불필요하다; 따라서, 반도체 장치의 전력 소비가 더욱 저감될 수 있다. 본 실시형태에 따른 메모리 셀에 인가되는 가장 높은 전압(메모리 셀의 각 단자에 동시에 인가되는 최고 전위와 최저 전위 사이의 차이)은, 2 단계(1 비트)의 데이터가 기입되는 경우 각각의 메모리 셀에서, 5 V 이하, 바람직하게는 3 V 이하이다.
개시된 발명에 따른 반도체 장치에 제공되는 메모리 셀은, 적어도 기입용 트랜지스터, 판독용 트랜지스터, 및 용량 소자를 포함할 수도 있다. 또한, 용량 소자의 면적이 작아도 메모리 셀이 동작할 수 있다. 따라서, 예를 들어, 각 메모리 셀에서 6개의 트랜지스터를 요구하는 SRAM에 비해, 각 메모리 셀의 면적이 충분히 작아질 수 있다; 따라서, 반도체 장치에서 메모리 셀들이 고밀도로 배치될 수 있다.
종래의 플로팅 게이트형 트랜지스터에서는, 기입 동작 동안에 게이트 절연막(터널 절연막)에서 전하가 이동하여, 그 게이트 절연막(터널 절연막)의 열화가 불가피하다. 대조적으로, 본 발명의 한 실시형태에 따른 메모리 셀에서는, 기입용 트랜지스터의 스위칭 동작에 의해 데이터가 기입된다; 따라서, 종래부터 문제라고 인식되어 왔던 게이트 절연막의 열화가 무시될 수 있다. 이것은, 원리상 기입 횟수에 제한이 없으며 기입 내구성이 매우 높다는 것을 의미한다. 예를 들어, 본 발명의 한 실시형태에 따른 메모리 셀에서는, 1×109회 이상(10억회 이상) 데이터가 기입된 후에도 전류-전압 특성이 열화되지 않는다.
또한, 메모리 셀의 기입용 트랜지스터로서 산화물 반도체를 포함하는 트랜지스터를 이용하는 경우, 산화물 반도체는 3.0 eV 내지 3.5 eV의 넓은 에너지 갭을 가지며 극히 적은 수의 열적으로 여기된 캐리어를 포함하기 때문에, 예를 들어, 150℃의 고온에서도 메모리 셀의 전류-전압 특성이 열화되지 않는다.
본 발명자들은, 산화물 반도체를 포함하는 트랜지스터는, 150℃의 고온에서도 특성이 열화되지 않고, 오프 전류가 극히 작은 100 zA이하라는 우수한 특성을 갖는다는 것을 처음으로 발견했다. 개시된 발명의 한 실시형태는, 이러한 우수한 특성을 갖는 트랜지스터를 메모리 셀의 기입용 트랜지스터로서 이용함으로써, 신규한 특징을 갖는 반도체 장치를 제공하는 것이다.
전술된 바와 같이, 본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태에서 설명된 반도체 장치의 응용예를 설명한다. 구체적으로는, 상기 실시형태에서 설명된 반도체 장치가 매트릭스로 배열된 반도체 장치의 예를 설명한다.
도 2는 m×n 비트의 메모리 용량을 포함하는 반도체 장치의 회로도의 예이다.
본 발명의 한 실시형태에 따른 반도체 장치는, m개의 워드선(WL), m개의 신호선(S), n개의 비트선(BL), n개의 소스선(SL), 및 m개(행)(수직 방향) × n개(열)(수평 방향)(m 및 n은 자연수)의 매트릭스로 배치된 복수의 메모리 셀(1100),을 포함하는 메모리 셀 어레이와, 제1 구동 회로(1111), 제2 구동 회로(1112), 제3 구동 회로(1113), 및 제4 구동 회로(1114) 등의 주변 회로를 포함한다. 여기서, 상기 실시형태에서 설명된 구조(도 1의 (a-1)의 구조)가 메모리 셀(1100)에 적용된다.
각 메모리 셀(1100)은, 제1 트랜지스터, 제2 트랜지스터, 및 용량 소자를 포함한다. 제1 트랜지스터의 게이트 전극, 제2 트랜지스터의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자의 전극들 중 하나는 서로 전기적으로 접속된다. 소스선(SL), 제1 트랜지스터의 소스 전극, 및 제2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 비트선(BL)과 제1 트랜지스터의 드레인 전극은 서로 전기적으로 접속된다. 신호선(S)과 제2 트랜지스터의 게이트 전극은 서로 전기적으로 접속된다. 워드선(WL)과 용량 소자의 전극들 중 다른 하나는 서로 전기적으로 접속된다. 즉, 소스선(SL)은 도 1의 (a-1)에 나타낸 구조에서 제1 선(1st Line) 및 제3 선(3rd Line)에 대응하고, 비트선(BL)은 제2 선(2nd Line)에 대응하며, 신호선(S)은 제4 선(4th Line)에 대응하고, 워드선(WL)은 제5 선(5th Line)에 대응한다.
또한, 메모리 셀(1100)들은, 소스선(SL)과 비트선(BL) 사이에서 병렬로 접속된다. 예를 들어, i행 j열의 메모리 셀 1100(i, j)(i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수)는, 소스선 SL(j), 비트선 BL(j), 워드선 WL(i), 및 신호선 S(i)에 전기적으로 접속된다.
소스선(SL) 및 비트선(BL)은 스위칭 소자를 통해 제1 구동 회로(1111)에 전기적으로 접속된다. 소스선(SL)은 스위칭 소자를 제2 구동 회로(1112)에 전기적으로 접속된다. 신호선(S)은 제3 구동 회로(1113)에 전기적으로 접속된다. 워드선(WL)은 제4 구동 회로(1114)에 전기적으로 접속된다. 여기서, 제1 구동 회로(1111), 제2 구동 회로(1112), 제3 구동 회로(1113), 및 제4 구동 회로(1114)는 별개로 제공된다; 그러나, 개시된 발명은 이것으로 한정되지 않는다는 점에 유의한다. 하나의 기능이나 몇 개의 기능을 갖는 구동 회로가 대안으로서 이용될 수도 있다.
그 다음, 기입 동작 및 판독 동작을 설명한다. 도 3은 기입 동작 및 판독 동작의 타이밍도의 예이다.
간소화를 위해 2행×2열의 메모리 셀 어레이의 반도체 장치의 동작을 설명할 것이지만, 개시된 발명은 이것으로 한정되지 않는다.
제1 행의 메모리 셀 1100(1, 1) 및 메모리 셀 1100(1, 2)로의 데이터 기입과, 제1 행의 메모리 셀 1100(1, 1) 및 메모리 셀 1100(1, 2)로부터의 데이터 판독을 설명한다. 이하의 설명에서는, 메모리 셀 1100(1, 1)에 기입되는 데이터가 "1"이고 메모리 셀 1100(1, 2)에 기입되는 데이터는 "0"인 것으로 가정한다는 점에 유의한다.
우선, 기입을 설명한다. 제1 행의 신호선 S(1)에 전위 V1이 공급되어 제1 행의 제2 트랜지스터가 온으로 된다. 또한, 제2 행의 신호선 S(2)에 전위 0 V가 공급되어 제2 행의 제2 트랜지스터가 오프로 된다.
그 다음, 전위 V1의 인가에 의해 스위칭 소자의 제어 신호 SSL_b(1)와 SSL_b(2)가 어서트(활성화)되고, 제2 구동 회로(1112)의 단자 SL_b(1)과 SL_b(2)가 소스선 SL(1)과 소스선 SL(2)에 전기적으로 접속된다. 여기서, SL_b(1)에는 전위 V2가 공급되고, SL_b(2)에는 전위 0 V가 공급된다.
그 결과, 메모리 셀 1100(1, 1)의 플로팅 게이트부(FG)와 메모리 셀 1100(1, 2)의 플로팅 게이트부(FG)에는 각각 전위 V2와 전위 0 V가 공급된다. 여기서, 전위 V2는 제1 트랜지스터의 임계 전압보다 높다. 또한, 제1 행의 신호선 S(1)의 전위는 0 V에 설정되어, 제1 행의 제2 트랜지스터가 오프로 된다. 따라서, 기입이 완료된다. 전위 V2는 전위 V1과 실질적으로 동일하거나 전위 V1 이하인 것이 바람직하다.
워드선 WL(1) 및 WL(2)는 기입 동작 동안에 0 V로 설정된다는 점에 유의한다. 또한, 스위칭 소자의 제어 신호 SSL_a(1), SSL_a(2), SBL(1), 및 SBL(2)는 디어서트(비활성화) 된다. 또한, SL_b(1)의 전위가 변하기 전에 제1 행의 신호선 S(1)의 전위가 0 V로 설정된다. 기입 후에, 메모리 셀의 임계 전압은, 데이터 "0"의 경우에는 Vw0이고, 데이터 "1"의 경우에는 Vw1이다. 여기서, 메모리 셀의 임계 전압이란, 제1 트랜지스터의 소스 전극과 드레인 전극 사이의 저항을 변화시키는, 워드선(WL)에 전기적으로 접속된 단자의 전압을 의미한다. Vw0>0>Vw1을 만족한다는 점에 유의한다.
또한, 스위칭 소자의 제어 신호 SSL_a(1), SSL_a(2), SBL(1), 및 SBL(2)가 디어서트(비활성화)되면, 비트선(BL)과 소스선(SL)에는, 제1 구동 회로(1111)로부터는 전위가 공급되지 않고, 제2 구동 회로(1112)의 단자(SL_b)로부터 전위가 공급된다. 따라서, 소스선(SL)에는 단자(SL_b)와 동일한 전위가 공급된다. 또한, 비트선(BL)에 전기적으로 접속된 메모리 셀의 제1 트랜지스터들 중 어떤 하나라도 온 상태이면 비트선(BL)은 소스선(SL)과 동일한 전위가 되는 반면, 모든 제1 트랜지스터가 오프 상태이면 비트선(BL)은 플로팅 상태가 된다. 도 3에 나타낸 타이밍도는 비트선(BL)이 소스선(SL)과 동일한 전위가 되는 경우를 나타낸다.
본 기입 동작에서는, 스위칭 소자의 제어 신호 SBL(1) 및 SBL(2)는 디어서트(비활성화)되지만, 스위칭 소자의 제어 신호 SBL(1) 및 SBL(2)가 어서트(활성화) 될 수 있다는 점에 유의한다. 그 경우, 단자 BL_a(1)에는 단자 SL_b(1)과 동일한 전위가 공급되고, 단자 BL_a(2)에는 단자 SL_b(2)와 동일한 전위가 공급될 수도 있다.
그 다음, 판독을 설명한다. 여기서, 비트선(BL)은 도 4에 나타낸 판독 회로에 전기적으로 접속된다. 도 4에 나타낸 판독 회로에서, 비트선(BL)은, 판독 인에이블 신호(RE 신호)에 의해 제어되는 스위칭 소자를 통해, 클록형 인버터와, 전위 V1이 공급된 배선에 다이오드-접속된 트랜지스터에 전기적으로 접속된다.
우선, 제1 행의 워드선 WL(1) 및 제2 행의 워드선 WL(2)에는 각각 전위 0 V와 전위 VL이 공급된다. 전위 VL은 임계 전압 Vw1보다 낮다. 워드선 WL(1)이 전위 0 V이면, 제1 행에서, 데이터 "0"이 저장되어 있는 메모리 셀의 제1 트랜지스터는 오프로 되고, 데이터 "1"이 저장되어 있는 메모리 셀의 제1 트랜지스터는 온으로 된다. 워드선 WL(2)이 전위 VL이면, 제2 행에서, 데이터 "0" 또는 데이터 "1"이 저장되어 있는 메모리 셀의 제1 트랜지스터는 오프로 된다.
그 다음, 전위 V1의 인가에 의해 스위칭 소자의 제어 신호 SSL_a(1), SSL_a(2), SBL(1), 및 SBL(2)가 어서트(활성화) 된다. 제1 구동 회로(1111)의 단자 BL_a(1)과 BL_a(2)는 각각 비트선 BL(1)과 비트선 BL(2)에 전기적으로 접속된다. 제1 구동 회로(1111)의 단자 SL_a(1)과 SL_a(2)는 각각 소스선 SL(1)과 소스선 SL(2)에 전기적으로 접속된다. SL_a(1)과 SL_a(2)에는 전위 0 V가 공급된다. 또한, 판독 인에이블 신호(RE 신호)는 어서트된다(활성 상태).
그 결과, 단자 BL_a(1)과 단자 SL_a(1) 사이의 메모리 셀 1100(1, 1)의 트랜지스터는 온으로 됨으로써 저저항을 갖게 되고, 단자 BL_a(2)와 단자 SL_a(2) 사이의 메모리 셀 1100(1, 2)의 트랜지스터는 오프로 됨으로써, 고저항을 갖게 된다. 단자 BL_a(1)과 BL_a(2)에 전기적으로 접속된 판독 회로는, 비트선들 사이의 저항차에 기초하여 데이터를 판독할 수 있다. 스위칭 소자의 제어 신호 SSL_b(1)과 SSL_b(2)는 디어서트된다는 점에 유의한다.
판독 동작 동안에, 신호선 S(1)과 신호선 S(2)에는 각각 전위 0 V와 전위 VL이 공급되어, 모든 제2 트랜지스터가 오프로 된다는 점에 유의한다. 제1 행의 플로팅 게이트부(FG)의 전위는 0 V 또는 V2이다; 따라서, 신호선 S(1)의 전위가 0 V로 설정됨으로써, 모든 제2 트랜지스터가 오프로 될 수 있다. 한편, 제2 행의 플로팅 게이트부(FG)의 전위는, 워드선 WL(2)에 전위 VL이 공급되면, 기입 직후의 전위보다 낮게 된다. 따라서, 제2 행의 제2 트랜지스터가 온으로 되는 것을 방지하기 위하여, 신호선 S(2)의 전위가 워드선 WL(2)의 전위와 유사하게 낮은 전위(전위 VL)로 설정된다. 따라서, 모든 제2 트랜지스터가 오프로 될 수 있다.
그 다음, 판독 회로로서 도 4의 회로를 이용하는 경우의 출력 전위를 설명한다. 단자 BL_a(1)과 단자 SL_a(1) 사이의 저항은 낮기 때문에, 클록형 인버터에는 저전위가 공급되고 출력 D(1)은 신호 하이(high)이다. 단자 BL_a(2)와 단자 SL_a(2) 사이의 저항은 높기 때문에, 클록형 인버터에는 고전위가 입력되고 출력 D(2)는 신호 로우(low)이다.
동작 전위는, 예를 들어, V1=2 V, V2=1.5 V, VH=2 V, 및 VL=-2 V로 설정될 수 있다.
상기 구조를 갖는 반도체 장치가 제조되면, 소스선(SL)이 메모리 셀의 플로팅 게이트부에 전위를 공급하는 배선으로서 기능하여, 각 메모리 셀의 배선수가 저감될 수 있다. 따라서, 메모리 셀의 면적이 저감될 수 있고 반도체 장치의 단위 면적당 메모리 용량이 증가될 수 있다.
도 2에 나타낸 반도체 장치는 반도체를 포함하고, 이 반도체에 의해 형성된 트랜지스터는 극히 작은 오프 전류를 갖기 때문에, 저장된 데이터가 극히 장기간 유지될 수 있다. 즉, 리프레시 동작이 불필요해지거나 리프레시 동작의 빈도가 극히 낮아질 수 있기 때문에 전력 소비가 충분히 저감될 수 있다. 게다가, 전력이 공급되지 않는 경우에도 저장된 데이터가 장기간 유지될 수 있다.
또한, 도 2에 나타낸 반도체 장치에서는, 데이터의 기입에 고전압이 필요하지 않고, 소자의 열화의 문제도 없다. 따라서, 도 2에 나타낸 반도체 장치는 종래의 비휘발성 메모리에서 문제가 되고 있는 기입 횟수에 관한 제약을 갖지 않으며, 그 신뢰성이 극적으로 향상된다. 또한, 트랜지스터의 온 상태 및 오프 상태에 따라 데이터의 기입을 행하므로, 고속 동작이 용이하게 실현될 수 있다. 추가적으로, 데이터를 소거하는 동작이 불필요하다는 이점이 있다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터는 충분히 고속으로 동작할 수 있기 때문에, 반도체 장치는 산화물 반도체를 포함하는 트랜지스터와 조합하여 충분히 고속으로 동작(예를 들어, 데이터의 판독)을 행할 수 있다. 또한, 산화물 반도체 이외의 재료를 포함하는 트랜지스터는, 고속으로 동작할 것을 요구하는 각종 회로(예를 들어, 논리 회로나 구동 회로)를 양호하게 실현할 수 있다.
따라서, 산화물 반도체 이외의 재료를 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터 양쪽 모두를 포함함으로써, 신규한 특징을 갖는 반도체 장치가 실현될 수 있다.
본 실시형태에서는, 전술된 바와 같이 소스선(SL)과 제2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나가 서로 전기적으로 접속되지만, 본 발명은 이것으로 한정되지 않는다. 도 5의 반도체 장치의 회로도에 나타낸 바와 같이, 비트선(BL)과 제2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속될 수도 있다. 그 경우, 소스선(SL)이 아니라 비트선(BL)이 스위칭 소자를 통해 제2 구동 회로(1112)에 전기적으로 접속된다. 여기서, 도 5에 나타낸 반도체 장치의 구조는, 비트선(BL)과 제2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나가 서로 전기적으로 접속되고 있고 비트선(BL)이 스위칭 소자를 통해 제2 구동 회로(1112)에 전기적으로 접속되고 있다는 점을 제외하고는, 도 2에 나타낸 반도체 장치와 동일한 구조이다.
전술된 바와 같이, 본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태에서 설명된 반도체 장치가 매트릭스로 배열된 반도체 장치의 또 다른 예를 설명한다.
도 6은 m×n 비트의 메모리 용량을 포함하는 반도체 장치의 회로도의 예이다.
본 발명의 한 실시형태에 따른 반도체 장치는, m개의 워드선(WL), m개의 신호선(S), n개의 비트선(BL), n2개의 소스선(SL), 및 복수의 메모리 셀(1200)이 m개(행)(수직 방향) × n개(열)(수평 방향)의 매트릭스로 배치된 메모리 셀 어레이와, 제1 구동 회로(1211), 제2 구동 회로(1212), 제3 구동 회로(1213), 및 제4 구동 회로(1214) 등의 주변 회로를 포함한다(m, n, 및 n2는 자연수, n2는 n/2이상의 최소의 자연수). 여기서, 상기 실시형태에서 설명된 구조(도 1의 (a-1)의 구조)가 메모리 셀(1200)에 적용된다.
각 메모리 셀(1200)은, 제1 트랜지스터, 제2 트랜지스터, 및 용량 소자를 포함한다. 제1 트랜지스터의 게이트 전극, 제2 트랜지스터의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자의 전극들 중 하나는 서로 전기적으로 접속된다. 소스선(SL)과 제1 트랜지스터의 소스 전극은 서로 전기적으로 접속된다. 비트선(BL), 제1 트랜지스터의 드레인 전극, 및 제2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 신호선(S)과 제2 트랜지스터의 게이트 전극은 서로 전기적으로 접속된다. 워드선(WL)과 용량 소자의 전극들 중 다른 하나는 서로 전기적으로 접속된다. 즉, 소스선(SL)은 도 1의 (a-1)에 나타낸 구조에서 제1 선(1st Line)에 대응하고, 비트선(BL)은 제2 선(2nd Line) 및 제3 선(3rd Line)에 대응하며, 신호선(S)은 제4 선(4th Line)에 대응하고, 워드선(WL)은 제5 선(5th Line)에 대응한다.
또한, 메모리 셀(1200)들은, 소스선(SL)과 비트선(BL) 사이에서 병렬로 접속된다. 예를 들어, i행 j열의 메모리 셀 1200(i, j)(i는 1이상 m이하의 정수, j는 1이상 n이하의 정수)는, 소스선 SL(j2), 비트선 BL(j), 워드선 WL(i), 및 신호선 S(i)에 각각 전기적으로 접속된다(j2는 j/2이상의 최소의 자연수). 즉, 서로 인접하는 메모리 셀인, 메모리 셀 1200(i, 2k-1)과 메모리 셀 1200(i, 2k)은, 동일한 소스선 SL(k)에 전기적으로 접속된다(k는 1이상 n/2 이하의 자연수).
소스선(SL) 및 비트선(BL)은 스위칭 소자를 통해 제1 구동 회로(1211)에 전기적으로 접속된다. 비트선(BL)은 스위칭 소자를 제2 구동 회로(1212)에 전기적으로 접속된다. 신호선(S)은 제3 구동 회로(1213)에 전기적으로 접속된다. 워드선(WL)은 제4 구동 회로(1214)에 전기적으로 접속된다. 여기서, 제1 구동 회로(1211), 제2 구동 회로(1212), 제3 구동 회로(1213), 및 제4 구동 회로(1214)는 별개로 제공된다; 그러나, 개시된 발명은 이것으로 한정되지 않는다는 점에 유의한다. 하나의 기능이나 몇 개의 기능을 갖는 디코더가 대안으로서 이용될 수도 있다.
그 다음, 기입 동작 및 판독 동작을 설명한다. 도 7은 기입 동작 및 판독 동작의 타이밍도의 예이다.
간소화를 위해 2행×4열의 메모리 셀 어레이의 반도체 장치의 동작을 설명할 것이지만, 개시된 발명은 이것으로 한정되지 않는다.
우선, 제1 행의 메모리 셀 1200(1, 1), 메모리 셀 1200(1, 2), 메모리 셀 1200(1, 3), 및 메모리 셀 1200(1, 4)로의 데이터 기입과, 제1 행의 메모리 셀 1200(1, 1), 메모리 셀 1200(1, 2), 메모리 셀 1200(1, 3), 및 메모리 셀 1200(1, 4)로부터의 데이터 판독을 설명한다. 이하의 설명에서는, 메모리 셀 1200(1, 1)에 기입되는 데이터가 "1"이고, 메모리 셀 1200(1, 2)에 기입되는 데이터가 "0"이며, 메모리 셀 1200(1, 3)에 기입되는 데이터가 "1"이고, 메모리 셀 1200(1, 4)에 기입되는 데이터가 "1"인 것으로 가정된다는 점에 유의한다.
우선, 기입 동작을 설명한다. 제1 행의 신호선 S(1)에 전위 V1이 공급되어 제1 행의 제2 트랜지스터가 온으로 된다. 또한, 제2 행의 신호선 S(2)에 전위 0 V가 공급되어 제2 행의 제2 트랜지스터가 오프로 된다.
그 다음, 전위 V1의 인가에 의해 스위칭 소자의 제어 신호 SBL_b(1) 내지 SBL_b(4)가 어서트(활성화)되고, 제2 구동 회로(1212)의 단자 BL_b(1) 내지 BL_b(4)가 각각 비트선 BL(1) 내지 BL(4)에 전기적으로 접속된다. 여기서, 단자 BL_b(1)에는 전위 V2가 공급되고, 단자 BL_b(2)에는 전위 0 V가 공급되며, 단자 BL_b(3)에는 전위 V2가 공급되고, 단자 BL_b(4)에는 전위 V2가 공급된다.
그 결과, 메모리 셀 1200(1, 1)의 플로팅 게이트부(FG)에는 전위 V2가 공급되고, 메모리 셀 1200(1, 2)의 플로팅 게이트부(FG)에는 전위 0 V가 공급되며, 메모리 셀 1200(1, 3)의 플로팅 게이트부(FG)에는 전위 V2가 공급되고, 메모리 셀 1200(1, 4)의 플로팅 게이트부(FG)에는 전위 V2가 공급된다. 여기서, 전위 V2는 제1 트랜지스터의 임계 전압보다 높다. 또한, 제1 행의 신호선 S(1)의 전위는 전위 0 V로 설정되어, 제1 행의 제2 트랜지스터가 오프로 된다. 따라서, 기입이 완료된다. 여기서는, 기입 종료시에는, 단자(BL_b)의 전위가 변하기 전에 제1 행의 신호선 S(1)의 전위는 전위 0 V로 설정된다. 전위 V2는 전위 V1과 실질적으로 동일하거나 전위 V1 이하인 것이 바람직하다.
기입 후에, 메모리 셀의 임계 전압은, 데이터 "0"의 경우에는 Vw0이고, 데이터 "1"의 경우에는 Vw1이다. 여기서, 메모리 셀의 임계 전압이란, 제1 트랜지스터의 소스 전극과 드레인 전극 사이의 저항을 변화시키는, 워드선(WL)에 전기적으로 접속된 단자의 전압을 말한다. Vw0>0>Vw1을 만족한다는 점에 유의한다.
기입 동작 동안에, 스위칭 소자의 제어 신호 SSL_a(1), SSL_a(2), 및 SBL_a(1) 내지 SBL_a(4)는 디어서트(비활성화) 된다는 점에 유의한다. 워드선 WL(1) 및 WL(2)는 전위 0 V임에 유의한다.
또한, 스위칭 소자의 제어 신호 SSL_a(1), SSL_a(2), 및 SBL_a(1) 내지 SBL_a(4)가 디어서트(비활성화)되면, 제1 구동 회로(1211)로부터 비트선(BL) 및 소스선(SL)으로는 전위가 공급되지 않는다. 비트선에는 제2 구동 회로(1212)의 단자(BL_b)로부터의 전위가 공급된다. 따라서, 비트선(BL)에는 단자(BL_b)와 동일한 전위가 공급된다.
소스선(SL)은, 온 상태의 제1 트랜지스터를 통해 데이터 "1"을 갖는 메모리 셀에 전기적으로 접속된 비트선(BL)에 접속되고, 오프 상태의 제1 트랜지스터를 통해 데이터 "0"을 갖는 메모리 셀에 전기적으로 접속되는 비트선(BL)에 전기적으로 접속된다. 즉, 소스선 SL(k)은, 소스선 SL(k)에 전기적으로 접속된 모든 메모리 셀이 데이터 "0"을 가지면 플로팅 상태인 반면, 데이터 "1"을 갖는 메모리 셀이 비트선 BL(2k-1) 또는 비트선 BL(2k)에 전기적으로 접속되는 경우에는, 소스선 SL(k)은, 데이터 "1"을 갖는 메모리 셀에 전기적으로 접속된 비트선(BL)과 동일한 전위를 가진다. 또한, 데이터 "1"을 갖는 메모리 셀이 비트선 BL(2k-1) 및 비트선 BL(2k)에 전기적으로 접속되는 경우, 소스선 SL(k)은 비트선 BL(2k-1)의 값과 비트선 BL(2k)의 값 사이의 전위를 가진다.
그 다음, 판독을 설명한다. 여기서, 비트선(BL)은 도 4에 나타낸 판독 회로에 전기적으로 접속된다. 도 4에 나타낸 판독 회로의 구조는 실시형태 2에 설명된 것과 동일하다.
우선, 제1 행의 워드선 WL(1) 및 제2 행의 워드선 WL(2)에는 각각 전위 0 V와 전위 VL이 공급된다. 전위 VL은 임계 전압 Vw1보다 낮다. 워드선 WL(1)이 전위 0 V이면, 제1 행에서, 데이터 "0"이 저장되어 있는 메모리 셀의 제1 트랜지스터는 오프로 되고, 데이터 "1"이 저장되어 있는 메모리 셀의 제1 트랜지스터는 온으로 된다. 워드선 WL(2)이 전위 VL이면, 제2 행에서, 데이터 "0" 또는 데이터 "1"이 저장되어 있는 메모리 셀의 제1 트랜지스터는 오프로 된다.
그 다음, 전위 V1의 인가에 의해 스위칭 소자의 제어 신호 SSL_a(1), SSL_a(2), SBL_a(1) 내지 SBL_a(4)가 어서트(활성화) 된다. 제1 구동 회로(1211)의 단자 BL_a(1) 내지 BL_a(4)가 비트선에 전기적으로 접속된다. 제1 구동 회로(1211)의 단자 SL_a(1)과 SL_a(2)가 소스선에 전기적으로 접속된다. SL_a(1)와 SL_a(2)에는 전위 0 V가 공급된다. 또한, 판독 인에이블 신호(RE 신호)는 어서트(활성 상태)로 된다.
스위칭 소자의 제어 신호 SBL_b(1) 내지 SBL_b(4)는 디어서트된다는 점에 유의한다.
그 결과, 단자 BL_a(1)과 단자 SL_a(1) 사이의 메모리 셀 1200(1, 1)의 트랜지스터는 온으로 됨으로써 저저항을 갖게 되고, 단자 BL_a(2)와 단자 SL_a(1) 사이의 메모리 셀 1200(1, 2)의 트랜지스터는 오프로 됨으로써, 고저항을 갖게 된다. 단자 BL_a(3)과 단자 SL_a(2) 사이의 메모리 셀 1200(1, 3)의 트랜지스터가 온으로 됨으로써 저저항을 갖게 되고, 단자 BL_a(4)와 단자 SL_a(2) 사이의 메모리 셀 1200(1, 4)의 트랜지스터는 온으로 됨으로써 저저항을 갖게 된다. 단자 BL_a(1) 내지 BL_a(4)에 전기적으로 접속된 판독 회로는, 비트선들 사이의 저항차에 기초하여 데이터를 판독할 수 있다.
판독 동작 동안에, 신호선 S(1)과 신호선 S(2)에는 각각 전위 0 V와 전위 VL이 공급되어, 모든 제2 트랜지스터가 오프로 된다는 점에 유의한다. 제1 행의 플로팅 게이트부(FG)의 전위는 0 V 또는 V2이다; 따라서, 신호선 S(1)의 전위가 0 V로 설정됨으로써, 모든 제2 트랜지스터가 오프로 될 수 있다. 한편, 제2 행의 플로팅 게이트부(FG)의 전위는, 워드선 WL(2)에 전위 VL이 공급되면, 기입 직후의 전위보다 낮게 된다. 따라서, 제2 트랜지스터가 온으로 되는 것을 방지하기 위하여, 신호선 S(2)의 전위가 워드선 WL(2)의 전위와 유사하게 낮은 전위(전위 VL)로 설정된다. 따라서, 모든 제2 트랜지스터가 오프로 될 수 있다.
판독 회로로서 도 4에 나타낸 회로를 이용하는 경우의 출력 전위를 설명한다. 단자 BL_a(1)과 단자 SL_a(1) 사이의 저항은 낮기 때문에, 클록형 인버터에는 저전위가 공급되고 출력 D(1)은 신호 하이(high)이다. 단자 BL_a(2)와 단자 SL_a(1) 사이의 저항은 높기 때문에, 클록형 인버터에는 고전위가 입력되고 출력 D(2)는 신호 로우(low)이다. 단자 BL_a(3)과 단자 SL_a(2) 사이의 저항은 낮기 때문에, 클록형 인버터에는 저전위가 공급되고 출력 D(3)은 신호 하이(high)이다. 단자 BL_a(4)과 단자 SL_a(2) 사이의 저항은 낮기 때문에, 클록형 인버터에는 저전위가 공급되고 출력 D(4)는 신호 하이(high)이다.
그 다음, 상기 기입 동작과는 상이한, 도 6에 나타낸 구조를 갖는 반도체 장치의 기입 동작을 설명한다. 기입될 데이터는 전술된 바와 동일하다. 우선, 제1 행의 신호선 S(1)에 전위 V1이 공급되어 제1 행의 제2 트랜지스터가 온으로 된다. 또한, 제2 행의 신호선 S(2)에 전위 VL이 공급되어 제2 행의 제2 트랜지스터가 오프로 된다.
그 다음, 전위 V1의 인가에 의해 스위칭 소자의 제어 신호 SBL_b(1) 내지 SBL_b(4)가 어서트(활성화)되고, 제2 구동 회로(1212)의 단자 BL_b(1) 내지 BL_b(4)가 각각 비트선에 전기적으로 접속된다. 여기서, 단자 BL_b(1)에는 전위 V2가 공급되고, 단자 BL_b(2)에는 전위 0 V가 공급되며, 단자 BL_b(3)에는 전위 V2가 공급되고, 단자 BL_b(4)에는 전위 V2가 공급된다.
그 결과, 메모리 셀 1200(1, 1)의 플로팅 게이트부(FG)에는 전위 V2가 공급되고, 메모리 셀 1200(1, 2)의 플로팅 게이트부(FG)에는 전위 0 V가 공급되며, 메모리 셀 1200(1, 3)의 플로팅 게이트부(FG)에는 전위 V2가 공급되고, 메모리 셀 1200(1, 4)의 플로팅 게이트부(FG)에는 전위 V2가 공급된다. 여기서, 전위 V2는 제1 트랜지스터의 임계 전압보다 높다. 또한, 제1 행의 신호선 S(1)의 전위는 전위 0 V로 설정되어, 제1 행의 제2 트랜지스터가 오프로 된다. 따라서, 기입이 완료된다. 여기서, 기입 종료시에는, 단자(BL_b)의 전위가 변하기 전에 제1 행의 신호선 S(1)의 전위는 전위 0 V로 설정된다.
기입 후에, 메모리 셀의 임계 전압은, 데이터 "0"의 경우에는 Vw0이고, 데이터 "1"의 경우에는 Vw1이다. 여기서, 메모리 셀의 임계 전압이란, 제1 트랜지스터의 소스 전극과 드레인 전극 사이의 저항을 변화시키는, 워드선(WL)에 전기적으로 접속된 단자의 전압을 말한다. Vw0>0>Vw1을 만족한다는 점에 유의한다.
기입 동작 동안에, 스위칭 소자의 제어 신호 SSL_a(1), SSL_a(2), 및 SBL_a(1) 내지 SBL_a(4)는 디어서트(비활성화) 된다는 점에 유의한다. 워드선 WL(1)은 전위 0 V로 설정되고, 워드선 WL(2)은 전위 VL로 설정된다. 제2 행의 워드선 WL(2)이 전위 VL이면, 제2 행에서, 데이터 "0" 또는 데이터 "1"이 저장되어 있는 메모리 셀의 제1 트랜지스터는 오프 상태로 된다.
또한, 스위칭 소자의 제어 신호 SSL_a(1), SSL_a(2), 및 SBL_a(1) 내지 SBL_a(4)가 디어서트(비활성화)되면, 제1 구동 회로(1211)로부터 비트선(BL)과 소스선(SL)으로 전위가 공급되지 않는다. 비트선에는 제2 구동 회로(1212)의 단자(BL_b)로부터의 전위가 공급된다. 따라서, 비트선(BL)에는 단자(BL_b)와 동일한 전위가 공급된다.
기입을 실시하지 않는 행의 메모리 셀의 제1 트랜지스터는 오프 상태이기 때문에, 소스선(SL)과 비트선(BL) 사이의 관계는 기입을 실시하는 행의 메모리 셀에 의해 결정된다. 메모리 셀에 데이터 "1"이 기입되는 경우, 소스선(SL)은 온 상태의 제1 트랜지스터를 통해 비트선(BL)에 전기적으로 접속된다. 메모리 셀에 데이터 "0"이 기입되는 경우, 소스선(SL)은 오프 상태의 제1 트랜지스터를 통해 비트선(BL)에 전기적으로 접속된다. 즉, 소스선(SL)에 전기적으로 접속된 2개의 메모리 셀에 데이터 "0"을 기입하는 경우 소스선(SL)은 플로팅 상태가 된다. 그 외의 경우는, 소스선(SL)은, 데이터 "1"이 기입되는 메모리 셀에 전기적으로 접속된 비트선(BL)(전위 V2)과 동일한 전위가 된다.
본 기입 동작에서는, 비트선 BL(2k-1)과 비트선 BL(2k)은 2개의 메모리 셀에 데이터 "1"을 기입하는 경우에만 온 상태의 트랜지스터를 통해 서로 전기적으로 접속되고, 비트선 BL(2k-1)과 비트선 BL(2k)은 전위 V2가 된다. 따라서, 기입시에 비트선(BL)을 통해 정상 전류(stationary current)가 흐르지 않음으로써, 낮은 전력 소비로 기입을 실시할 수 있다.
본 기입 동작에서는 SSL_a(1)과 SSL_a(2)가 디어서트(비활성화)되지만, SSL_a(1)과 SSL_a(2)는 어서트(활성화) 될 수 있다. 그 경우, 단자 SL_a(1)에는, 단자 BL_b(1)의 전위와 단자 SL_a(2)의 전위 중 큰 쪽이 공급될 수도 있다. 대안으로서, 전위 V2가 공급될 수도 있다.
동작 전위는, 예를 들어, V1=2 V, V2=1.5 V, VH=2 V, 및 VL=-2 V로 설정될 수 있다.
상기 구조를 갖는 반도체 장치가 제조되면, 비트선(BL)이 메모리 셀의 플로팅 게이트부에 전위를 공급하는 배선으로서 기능하여, 각 메모리 셀의 배선수가 저감될 수 있다. 따라서, 메모리 셀의 면적이 저감될 수 있고 반도체 장치의 단위 면적당 메모리 용량이 증가될 수 있다.
또한, 인접하는 메모리 셀들이 하나의 소스선(SL)을 공유함으로써, 소스선(SL)의 개수가 대략 절반으로 줄어들 수 있다. 따라서, 메모리 셀의 면적이 저감될 수 있고 반도체 장치의 단위 면적당 메모리 용량이 증가될 수 있다.
실시형태 2에서와 같이, 도 6에 나타낸 반도체 장치는 반도체를 포함하고, 이 반도체에 의해 형성된 트랜지스터는 극히 작은 오프 전류를 갖기 때문에, 이 트랜지스터를 이용함으로써 저장된 데이터가 극히 장기간 유지될 수 있다. 즉, 리프레시 동작이 불필요해지거나 리프레시 동작의 빈도가 극히 낮아질 수 있기 때문에 전력 소비가 충분히 저감될 수 있다. 게다가, 전력이 공급되지 않는 경우에도 저장된 데이터가 장기간 유지될 수 있다.
또한, 실시형태 2에서와 같이, 도 6에 나타낸 반도체 장치에서는, 데이터의 기입에 고전압이 필요하지 않고, 소자의 열화의 문제도 없다. 따라서, 도 6에 나타낸 반도체 장치는 종래의 비휘발성 메모리에서 문제가 되고 있는 기입 횟수에 관한 제약을 갖지 않으며, 그 신뢰성이 극적으로 향상된다. 또한, 트랜지스터의 온 상태 및 오프 상태에 따라 데이터의 기입을 행하므로, 고속 동작이 용이하게 실현될 수 있다. 추가적으로, 데이터를 소거하는 동작이 불필요하다는 이점이 있다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터는 충분히 고속으로 동작할 수 있기 때문에, 반도체 장치는 산화물 반도체를 포함하는 트랜지스터와 조합하여 충분히 고속으로 동작(예를 들어, 데이터의 판독)을 행할 수 있다. 또한, 산화물 반도체 이외의 재료를 포함하는 트랜지스터는, 고속으로 동작할 것을 요구하는 각종 회로(예를 들어, 논리 회로나 구동 회로)를 양호하게 실현할 수 있다.
따라서, 산화물 반도체 이외의 재료를 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터 양쪽 모두를 포함함으로써, 신규한 특징을 갖는 반도체 장치가 실현될 수 있다.
전술된 바와 같이, 본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는, 도 8a 및 도 8b와, 도 9의 (a) 내지 (h)와, 도 10의 (a) 내지 (e)를 참조하여 개시된 발명의 한 실시형태에 따른 반도체 장치의 구조 및 제조 방법을 설명한다.
<반도체 장치의 단면 구조 및 평면 구조>
도 8a 및 도 8b는 반도체 장치의 구조예를 나타낸다. 도 8a는 반도체 장치의 단면도를 나타내고, 도 8b는 반도체 장치의 평면도를 나타낸다. 여기서, 도 8a는 도 8b의 라인 A1-A2 및 라인 B1-B2를 따른 단면에 대응한다. 도 8a 및 도 8b에 나타낸 반도체 장치는, 하부에는 산화물 반도체 이외의 재료를 포함하는 트랜지스터(160)와 상부에는 산화물 반도체를 포함하는 트랜지스터(162)를 포함한다. 산화물 반도체 이외의 재료를 포함하는 트랜지스터는 용이하게 고속으로 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터는 그 특성 때문에 전하를 장기간 유지할 수 있다.
여기서는 양쪽 모두의 트랜지스터가 n채널형 트랜지스터이지만, p채널형 트랜지스터를 이용할 수 있다는 것은 말할 필요도 없다. 개시된 발명의 기술적인 본질은, 데이터가 저장될 수 있도록 트랜지스터(162)에서 산화물 반도체를 이용한다는 것이므로, 반도체 장치의 구체적인 구조를 여기서 설명된 구조로 한정할 필요는 없다.
도 8a 및 도 8b의 트랜지스터(160)는, 반도체 재료(예를 들어, 실리콘)를 포함하는 기판(100)에 제공된 채널 형성 영역(116), 채널 형성 영역(116)을 사이에 두도록 제공된 불순물 영역(114) 및 고농도 불순물 영역(120)(이들 영역들을 집합적으로 단순히 불순물 영역이라고도 함), 채널 형성 영역(116) 위에 제공된 게이트 절연층(108), 게이트 절연층(108) 위에 제공된 게이트 전극(110), 및 불순물 영역에 전기적으로 접속된 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)을 포함한다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b) 위에는, 각각 배선(142c) 및 배선(142d)이 제공된다. 반도체 재료로서, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등이 이용될 수 있고, 단결정 반도체가 이용되는 것이 바람직하다는 점에 유의한다.
게이트 전극(110)의 측면에는 측벽 절연층(118)이 제공된다. 기판(100)의 표면에 수직인 방향으로부터 보았을 때, 측벽 절연층(118)과 중첩하지 않는 기판(100)의 영역에 고농도 불순물 영역(120)이 제공된다. 금속 화합물 영역(124)은 고농도 불순물 영역(120)에 접하여 위치한다. 기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 제공된다. 트랜지스터(160)를 덮도록 층간 절연층(126) 및 층간 절연층(128)이 제공된다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b) 각각은, 층간 절연층(126) 및 층간 절연층(128)에 형성된 개구를 통해 금속 화합물 영역(124)에 전기적으로 접속된다. 즉, 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b) 각각은, 금속 화합물 영역(124)을 통해 고농도 불순물 영역(120) 및 불순물 영역(114)에 전기적으로 접속된다. 또한, 전극(130c)은 층간 절연층(126) 및 층간 절연층(128)에 형성된 개구를 통해 게이트 전극(110)에 전기적으로 접속된다. 트랜지스터(160)의 집적화 등을 위해 일부 경우에는 측벽 절연층(118)이 형성되지 않는다는 점에 유의한다.
도 8a 및 도 8b의 트랜지스터(162)는, 층간 절연층(128) 위에 제공된 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b); 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)에 전기적으로 접속된 산화물 반도체층(144); 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 및 산화물 반도체층(144)을 덮는 게이트 절연층(146); 및 산화물 반도체층(144)과 중첩하도록 게이트 절연층(146) 위에 제공된 게이트 전극(148a)을 포함한다. 여기서, 트랜지스터(160)의 게이트 전극(110)은 전극(130c)을 통해 트랜지스터(162)의 소스 또는 드레인 전극(142a)에 전기적으로 접속된다.
여기서, 산화물 반도체층(144)은 수소 등의 불순물의 충분한 제거와 충분한 산소의 공급에 의해 고순도화되는 것이 바람직하다. 구체적으로는, 예를 들어, 산화물 반도체층(144)의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 더욱 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(144)의 수소 농도는 2차 이온 질량분석법(SIMS：secondary ion mass spectrometry)에 의해 측정된다는 점에 유의한다. 따라서, 수소 농도가 충분히 저감되어 산화물 반도체가 고순도화되고 충분한 산소의 공급에 의해 산소 결손에 기인하는 에너지 갭 내의 결함 준위가 저감된 산화물 반도체층(144)에서는, 캐리어 밀도가 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 더욱 바람직하게는 1.45×1010/cm3 미만이다. 예를 들어, 실온에서의 오프 전류(여기서는, 채널폭의 마이크로미터당 전류)는, 100 zA/㎛(1 zA(젭토암페어)는 1×10-21 A) 이하, 바람직하게는, 10 zA/㎛ 이하이다. 이러한 i형(진성) 또는 실질적으로 i형인 산화물 반도체의 이용에 의해, 극히 우수한 오프 전류 특성을 갖는 트랜지스터(162)가 얻어질 수 있다.
도 8a 및 도 8b의 트랜지스터(162)에서는, 산화물 반도체층(144)이 섬 형상에 가공되지 않는다; 따라서, 가공시의 에칭에 의한 산화물 반도체층(144)의 오염이 방지될 수 있다는 점에 유의한다.
용량 소자(164)는, 소스 또는 드레인 전극(142a), 산화물 반도체층(144), 게이트 절연층(146), 및 전극(148b)을 포함한다. 즉, 소스 또는 드레인 전극(142a)은 용량 소자(164)의 한 전극으로서 기능하고, 전극(148b)은 용량 소자(164)의 다른 전극으로서 기능한다.
도 8a 및 도 8b의 용량 소자(164)에서는, 산화물 반도체층(144)과 게이트 절연층(146)이 적층됨으로써, 소스 또는 드레인 전극(142a)과 전극(148b) 사이의 절연성이 충분히 확보될 수 있다는 점에 유의한다.
트랜지스터(162) 및 용량 소자(164)에서, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 단부는 테이퍼링되는(tapered) 것이 바람직하다. 여기서, 테이퍼링 각도는, 예를 들어, 30°이상 60°이하이다. 테이퍼링 각도란, 테이퍼링된 형상을 갖는 층을 그 단면(기판의 표면에 직교하는 면)에 수직인 방향으로부터 관찰한 경우, 테이퍼링된 형상을 갖는 층(예를 들어, 소스 또는 드레인 전극(142a))의 측면 및 하부면에 의해 형성된 경사각을 말한다는 점에 유의한다. 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 단부가 테이퍼링됨으로써, 산화물 반도체층(144)에 의한 피복성이 향상되고, 절단이 방지될 수 있다.
또한, 트랜지스터(162) 및 용량 소자(164) 위에는 층간 절연층(150)이 제공되고, 층간 절연층(150) 위에는 층간 절연층(152)이 제공된다.
<반도체 장치 제조 방법>
그 다음, 반도체 장치 제조 방법의 예를 설명한다. 우선, 이하에서 도 9의 (a) 내지 (h)를 참조하여 하부의 트랜지스터(160)의 제조 방법을 설명한 다음, 도 10의 (a) 내지 (e)를 참조하여 상부의 트랜지스터(162)의 제조 방법을 설명한다.
<하부의 트랜지스터 제조 방법>
우선, 반도체 재료를 포함하는 기판(100)이 준비된다(도 9의 (a) 참조). 반도체 재료를 포함하는 기판(100)으로서, 실리콘, 탄화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판; SOI 기판 등이 이용될 수 있다. 여기서는, 반도체 재료를 포함하는 기판(100)으로서 단결정 실리콘 기판이 이용되는 예를 설명한다. 일반적으로, 용어 "SOI 기판"이란 절연면 위에 실리콘 층이 제공된 기판을 의미한다는 점에 유의한다. 본 명세서 등에서, 용어 "SOI 기판"이란, 절연면 위에 실리콘 이외의 재료를 포함하는 반도체층이 제공된 기판도 의미한다. 즉, "SOI 기판"에 포함된 반도체층은 실리콘 층으로 한정되지 않는다. 또한, SOI 기판은, 유리 기판 등의 절연 기판 위에 절연층을 사이에 두고 반도체층이 제공된 구조를 갖는 기판일 수 있다.
특히, 반도체 재료를 포함하는 기판(100)으로서 실리콘 등의 단결정 반도체 기판이 이용됨으로써, 실시형태 2 또는 실시형태 3에서 설명된 반도체 장치의 판독 동작이 고속으로 행해질 수 있다.
기판(100) 위에는, 소자 분리 절연층을 형성하기 위한 마스크로서 역할하는 보호층(102)이 형성된다(도 9의 (a) 참조). 보호층(102)으로서, 예를 들어, 산화 실리콘, 질화 실리콘, 또는 산화 질화 실리콘 등의 재료를 이용하여 형성된 절연층이 이용될 수 있다. 이 단계의 이전 또는 이후에, 트랜지스터의 임계 전압을 제어하기 위하여, n형 도전성을 부여하는 불순물 원소나 p형 도전성을 부여하는 불순물 원소가 기판(100)에 첨가될 수도 있다는 점에 유의한다. 기판(100)에 포함된 반도체 재료가 실리콘인 경우, n형 도전성을 부여하는 불순물로서, 인이나 비소 등이 이용될 수 있다. p형 도전성을 부여하는 불순물로서는, 붕소, 알루미늄, 갈륨 등이 이용될 수 있다.
그 다음, 마스크로서 보호층(102)을 이용한 에칭에 의해, 보호층(102)으로 덮이지 않은 영역(노출된 영역)의 기판(100)의 일부가 제거된다. 따라서, 다른 반도체 영역들과는 분리된 반도체 영역(104)이 형성된다(도 9의 (b) 참조). 에칭으로서, 건식 에칭을 실시하는 것이 바람직하지만, 습식 에칭을 실시할 수도 있다. 에칭 가스 및 에칭액(etchant)은 에칭될 층의 재료에 따라 적절히 선택될 수 있다.
그 다음, 반도체 영역(104)을 덮도록 절연층이 형성되고, 반도체 영역(104)과 중첩하는 영역에서 절연층이 선택적으로 제거되어, 소자 분리 절연층(106)이 형성된다(도 9의 (b) 참조). 절연층은, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등을 이용하여 형성된다. 절연층을 제거하기 위한 방법으로서, 에칭 처리, 및 CMP 처리 등의 연마 처리가 있으며, 이들 중 어느 것이라도 이용될 수 있다. 반도체 영역(104)의 형성 후, 또는 소자 분리 절연층(106)의 형성 후에 보호층(102)이 제거된다는 점에 유의한다.
그 다음, 반도체 영역(104) 위에 절연층이 형성되고, 절연층 위에 도전 재료를 포함하는 층이 형성된다.
절연층은 이후에 게이트 절연층으로서 역할하며, CVD법, 스퍼터링법 등에 의해 형성된, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy (x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy (x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy (x>0, y>0)) 중 임의의 것을 포함하는 막을 이용한 단층 구조 또는 적층 구조를 갖는 것이 바람직하다. 대안으로서, 절연층은, 고밀도 플라즈마 처리나 열산화 처리에 의해 반도체 영역(104)의 표면을 산화 또는 질화하는 방식으로 형성될 수도 있다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, 또는 Xe 등의 희가스와, 산소, 산화 질소, 암모니아, 질소, 또는 수소 등과의 혼합 가스를 이용하여 실시될 수 있다. 절연층은, 예를 들어, 1 nm 이상 100 nm 이하, 바람직하게는 10 nm 이상 50 nm 이하의 두께를 가질 수 있다.
도전 재료를 포함하는 층은, 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐 등의 금속 재료를 이용하여 형성될 수 있다. 도전 재료를 포함하는 층은, 다결정 실리콘 등의 반도체 재료를 이용하여 형성될 수도 있다. 도전 재료를 포함하는 층을 형성하는 방법에 관해서는 특별한 제한이 없으며, 증착법, CVD법, 스퍼터링법, 및 스핀 코팅법 등의 다양한 성막법이 이용될 수 있다. 본 실시형태에서는, 도전 재료를 포함하는 층이 금속 재료를 이용하여 형성되는 경우의 예를 설명한다는 점에 유의한다.
그 후, 절연층 및 도전 재료를 포함하는 층이 선택적으로 에칭되어, 게이트 절연층(108) 및 게이트 전극(110)이 형성된다(도 9의 (c) 참조).
그 다음, 게이트 전극(110)을 덮는 절연층(112)이 형성된다(도 9의 (c) 참조). 반도체 영역(104)에 인(P)이나 비소(As) 등을 첨가함으로써 얕은 접합 깊이를 갖는 불순물 영역(114)이 형성된다(도 9의 (c) 참조). 여기서는 n-채널 트랜지스터를 형성하기 위하여 인이나 비소가 첨가되지만, p-채널 트랜지스터를 형성하는 경우에는, 붕소(B)나 알루미늄(Al) 등의 불순물 원소가 첨가될 수도 있다는 점에 유의한다. 불순물 영역(114)의 형성에 의해, 반도체 영역(104)의 게이트 절연층(108) 아래에는, 채널 형성 영역(116)이 형성된다(도 9의 (c) 참조). 여기서, 첨가되는 불순물의 농도는 적절히 설정될 수 있다; 그러나, 반도체 소자의 크기가 극히 줄어드는 경우 그 농도를 증가시키는 것이 바람직하다. 여기서는, 절연층(112)의 형성 후에 불순물 영역(114)이 형성되는 단계가 이용되고 있다; 그러나, 불순물 영역(114)의 형성 후에 절연층(112)이 형성될 수도 있다.
그 다음, 측벽 절연층(118)이 형성된다(도 9의 (d) 참조). 절연층(112)을 덮도록 절연층이 형성된 다음, 고도의 이방성 에칭 처리됨으로써, 측벽 절연층(118)이 자기 정합적 방식으로 형성될 수 있다. 이 때, 절연층(112)을 부분적으로 에칭하여 게이트 전극(110)의 상부면과 불순물 영역(114)의 상부면을 노출시키는 것이 바람직하다. 고집적화 등을 위해 일부 경우에는 측벽 절연층(118)이 형성되지 않는다는 점에 유의한다.
그 다음, 게이트 전극(110), 불순물 영역(114), 측벽 절연층(118) 등을 덮도록 절연층이 형성된다. 그 다음, 절연층이 불순물 영역(114)에 접하는 영역에 인(P), 비소(As) 등이 첨가되어, 고농도 불순물 영역(120)이 형성된다(도 9의 (e) 참조). 그 후, 절연층이 제거되고, 게이트 전극(110), 측벽 절연층(118), 고농도 불순물 영역(120) 등을 덮도록 금속층(122)이 형성된다(도 9의 (e) 참조). 진공 증착법, 스퍼터링법, 및 스핀 코팅법 등의 다양한 성막법이 금속층(122)의 형성에 이용될 수 있다. 저저항 금속 화합물이 되도록 반도체 영역(104)에 포함된 반도체 재료와 반응하는 금속 재료를 이용하여 금속층(122)이 형성되는 것이 바람직하다. 이러한 금속 재료의 예로서는, 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 및 백금이 있다.
그 다음, 열 처리가 실시되어 금속층(122)이 반도체 재료와 반응한다. 따라서, 고농도 불순물 영역(120)에 접하는 금속 화합물 영역(124)이 형성된다(도 9의 (f) 참조). 게이트 전극(110)이 다결정 실리콘 등을 이용하여 형성되는 경우에는, 금속층(122)에 접하는 게이트 전극(110)의 영역에도 금속 화합물 영역이 형성된다.
열 처리로서, 예를 들어, 플래시 램프(flash lamp)를 이용한 조사가 이용될 수 있다. 물론 또 다른 열 처리 방법이 이용될 수도 있지만, 금속 화합물의 형성시에 화학 반응의 제어성을 향상시키기 위하여 극히 짧은 시간 동안 열 처리를 실현할 수 있는 방법이 이용되는 것이 바람직하다. 금속 화합물 영역은 금속 재료와 반도체 재료의 반응에 의해 형성되며, 충분히 높은 도전성을 가진다는 점에 유의한다. 금속 화합물 영역의 형성은 전기 저항을 충분히 저감시키고 소자 특성을 향상시킬 수 있다. 금속 화합물 영역(124)이 형성된 후, 금속층(122)은 제거된다는 점에 유의한다.
그 다음, 상기 단계들에서 형성된 구성요소들을 덮도록 층간 절연층(126) 및 층간 절연층(128)이 형성된다(도 9의 (g) 참조). 층간 절연층(126) 및 층간 절연층(128)은, 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다. 또한, 층간 절연층(126) 및 층간 절연층(128)은, 폴리이미드나 아크릴 등의 유기 절연 재료를 이용하여 형성될 수 있다. 여기서는, 층간 절연층(126)과 층간 절연층(128)의 적층 구조가 이용되고 있다; 그러나, 개시된 발명의 한 실시형태는 이것으로 한정되지 않는다는 점에 유의한다. 단층 구조 또는 3층 이상을 포함하는 적층 구조도 역시 이용될 수 있다. 층간 절연층(128)의 형성 후, 그 표면이, CMP 처리, 에칭 처리 등에 의해 평탄화되는 것이 바람직하다.
그 다음, 금속 화합물 영역(124)에 도달하는 개구가 층간 절연층에 형성되고, 그 개구에 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)이 형성된다(도 9의 (h) 참조). 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)은, 예를 들어, PVD법, CVD법 등에 의해 개구를 포함하는 영역에 도전층이 형성된 다음, 그 도전층의 일부가 에칭 처리, CMP 처리 등에 의해 제거되는 방식으로 형성될 수 있다.
구체적으로는, 예를 들어, PVD법에 의해 개구를 포함한 영역에 얇은 티타늄막이 형성되고, CVD법에 의해 얇은 질화 티타늄막이 형성된 다음, 개구에 매립되도록 텅스텐막이 형성되는 방법을 이용할 수 있다. 여기서, PVD법에 의해 형성된 티타늄막은, 티타늄막이 형성된 면 위에 형성된 산화막(자연 산화막 등)을 환원시킴으로써, 하부 전극 등(여기서는, 금속 화합물 영역(124))과의 접촉 저항을 낮추는 기능을 가진다. 티타늄막의 형성 후에 형성되는 질화 티타늄막은, 도전성 재료의 확산을 방지하는 배리어(barrier) 기능을 가진다. 티타늄, 질화 티타늄 등으로 된 배리어막의 형성 후에, 도금법에 의해 구리막이 형성될 수도 있다.
도전층의 일부를 제거하여 형성된 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)이 형성되는 경우, 그 표면이 평탄하게 되도록 가공하는 것이 바람직하다는 점에 유의한다. 예를 들어, 개구를 포함한 영역에 얇은 티타늄막이나 얇은 질화 티타늄막이 형성된 다음, 개구에 매립되도록 텅스텐막이 형성되는 경우, 후속하는 CMP 처리에 의해, 과도한 텅스텐, 티타늄, 질화 티타늄 등이 제거될 수 있고, 그 표면의 평탄성이 향상될 수 있다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)을 포함하는 표면이 이와 같은 방식으로 평탄화되어, 이후의 단계에서 전극, 배선, 절연층, 반도체층 등이 양호하게 형성될 수 있다.
여기서는, 금속 화합물 영역(124)에 접하는 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b) 만이 도시되어 있다; 그러나, 이 단계에서, 게이트 전극(110)에 접하는 전극 등도 역시 형성될 수 있다는 점에 유의한다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)에 대해 이용되는 재료에 관해서는 특별히 제한은 없고, 다양한 도전 재료가 이용될 수 있다. 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 도전성 재료가 이용될 수 있다. 이후에 실시되는 열 처리를 고려하여, 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)은 열 처리를 견디기에 충분한 내열성을 갖는 재료를 이용하여 형성되는 것이 바람직하다.
상기 단계를 통해, 반도체 재료를 포함하는 기판(100)을 이용한 트랜지스터(160)가 형성된다(도 9의 (h) 참조). 산화물 반도체 이외의 재료를 포함하는 트랜지스터(160)는 고속으로 동작할 수 있다.
상기 단계 후에 전극, 배선, 절연층 등이 추가로 형성될 수도 있다는 점에 유의한다. 배선이, 층간 절연층 및 도전층의 적층 구조를 포함하는 다층 구조를 갖는 경우, 고도로 집적된 반도체 장치가 제공될 수 있다.
<상부의 트랜지스터 제조 방법>
그 다음, 도 10의 (a) 내지 (e)를 참조하여 층간 절연층(128) 위에 트랜지스터(162)를 제조하는 단계를 설명한다. 도 10의 (a) 내지 (e)는, 층간 절연층(128) 위에 전극, 트랜지스터(162) 등을 제조하는 단계를 나타낸다; 따라서, 트랜지스터(162) 아래에 위치한 트랜지스터(160) 등은 생략된다는 점에 유의한다.
우선, 층간 절연층(128) 위에 도전층이 형성되고 선택적으로 에칭되어, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)이 형성된다(도 10의 (a) 참조).
도전층은 스퍼터링법 등으로 대표되는 PVD법이나, 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 도전층에 대한 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택된 원소; 전술된 원소들 중 임의의 원소를 성분으로서 포함하는 합금 등이 이용될 수 있다. 망간, 마그네슘, 지르코늄, 및 베릴륨 중 임의의 것이나, 이들 중 2개 이상을 조합하여 포함하는 재료가 이용될 수도 있다. 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 원소와 조합된 알루미늄, 또는 이들 중 2개 이상을 조합하여 포함하는 재료가 이용될 수도 있다.
도전층은 단층 구조 또는 2층 이상을 포함하는 적층 구조를 가질 수도 있다. 예를 들어, 티타늄막이나 질화 티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화 티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 이 순서로 적층된 3층 구조 등을 들 수 있다. 도전층이 티타늄막이나 질화 티타늄막의 단층 구조를 갖는 경우, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)이 용이하게 가공되어 테이퍼링될 수 있다는 이점이 있다는 점에 유의한다.
대안으로서, 도전성 금속 산화물을 이용하여 도전층이 형성될 수도 있다. 도전성 금속 산화물로서, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 - 산화 주석 합금(일부 경우에는 ITO로 약기되는, In2O3-SnO2), 산화 인듐 - 산화 아연 합금(In2O3-ZnO), 또는 실리콘 또는 산화 실리콘을 포함하는 이들 금속 산화물 재료들 중 임의의 재료가 이용될 수 있다.
소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 단부가 테이퍼링되도록 도전층이 에칭되는 것이 바람직하다. 여기서, 테이퍼링 각도는, 예를 들어, 30°이상 60°이하인 것이 바람직하다. 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 단부가 테이퍼링됨으로써 이후에 형성되는 게이트 절연층(146)에 의한 피복성이 향상되고 절단이 방지될 수 있도록, 에칭이 실시된다.
트랜지스터의 채널 길이(L)는, 소스 또는 드레인 전극(142a)의 하단부와, 소스 또는 드레인 전극(142b)의 하단부 사이의 간격에 의해 결정된다. 25 nm 미만의 채널 길이(L)를 갖는 트랜지스터가 형성되는 경우에 이용되는 마스크 형성을 위한 노광에 대해, 수 나노미터 내지 수십 나노미터로 파장이 짧은 초자외선을 이용하는 것이 바람직하다는 점에 유의한다. 초자외선을 이용한 노광의 해상도는 높으며, 초점 심도가 크다. 이 때문에, 이후에 형성되는 트랜지스터의 채널 길이(L)가 10 nm 이상 1000 nm (1 ㎛) 이하가 될 수 있고, 회로가 고속으로 동작할 수 있다. 또한, 미세화에 의해 반도체 장치의 전력 소비가 저감될 수 있다.
층간 절연층(128) 위에는, 하지(base)로서 기능하는 절연층이 제공될 수도 있다는 점에 유의한다. 절연층은 PVD법, CVD법 등에 의해 형성될 수 있다.
또한, 절연층은, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b) 위에 형성될 수도 있다. 절연층을 제공함으로써, 이후에 형성되는 게이트 전극과 소스 및 드레인 전극(142a 및 142b) 사이에 형성된 기생 용량이 저감될 수 있다.
그 후, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 덮도록 산화물 반도체층(144)이 형성된다(도 10의 (b) 참조).
산화물 반도체층(144)으로서, In-Sn-Ga-Zn-O계 산화물 반도체 등의 4원계 금속 산화물; In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, 또는 Sn-Al-Zn-O계 산화물 반도체막 등의 3원계 금속 산화물; In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, 또는 In-Mg-O계 산화물 반도체 등의 2원계 금속 산화물; In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등이 이용될 수 있다.
특히, In-Ga-Zn-O계의 산화물 반도체 재료는 전계가 없을 때 충분히 높은 저항을 가지므로 오프 전류가 충분히 저감될 수 있다. 또한, In-Ga-Zn-O계의 산화물 반도체 재료는 높은 전계 효과 이동도를 가지므로, 반도체 장치에 이용되는 반도체 재료로서 적합하다.
In-Ga-Zn-O계의 산화물 반도체 재료의 대표적인 예로서, InGaO3(ZnO)m (m>0)로 표기되는 것을 들 수 있다. 또한, Ga 대신에 InMO3(ZnO)m (m>0)로 표기되는 M을 이용하는 산화물 반도체 재료가 있다. 여기서, M은, 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등일 수 있다. 상기 조성은 결정 구조로부터 얻어진 예에 불과하다는 점에 유의한다.
스퍼터링법에 의해 산화물 반도체층(144)을 형성하는 데 이용되는 타겟으로서 In：Ga：Zn=1：x：y(x는 0 이상, y는 0.5 이상 5 이하)의 조성비를 갖는 타겟이 이용되는 것이 바람직하다. 예를 들어, In2O3：Ga2O3：ZnO=1：1：2［몰비］(x = 1, y = 1)의 조성비를 갖는 타겟 등이 이용될 수 있다. 대안으로서, In2O3：Ga2O3：ZnO=1：1：1［몰비］(x = 1, y = 0.5)의 조성비를 갖는 타겟, In2O3：Ga2O3：ZnO=1：1：4［몰비］(x = 1, y = 2)의 조성비를 갖는 타겟, 또는 In2O3：Ga2O3：ZnO=1：0：2［몰비］(x = 0, y = 1)의 조성비를 갖는 타겟이 이용될 수 있다.
본 실시형태에서는, 아몰퍼스 구조를 갖는 산화물 반도체층(144)이 In-Ga-Zn-O계의 금속 산화물 타겟을 이용하여 스퍼터링법에 의해 형성된다.
금속 산화물 타겟 내의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상이다. 높은 상대 밀도를 갖는 금속 산화물 타겟을 이용하여, 산화물 반도체층(144)이 치밀한 구조를 갖도록 형성될 수 있다.
산화물 반도체층(144)이 형성되는 분위기는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기인 것이 바람직하다. 구체적으로는, 예를 들어, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거되어, 그 농도가 1 ppm 이하(바람직하게는 농도 10 ppb 이하)가 되는 고순도 가스 분위기를 이용하는 것이 바람직하다.
산화물 반도체층(144)의 형성시, 예를 들어, 감압 상태로 유지된 처리 챔버에 피처리물이 보관 유지되고, 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하가 되도록 피처리물이 가열된다. 대안으로서, 산화물 반도체층(144)의 형성시의 피처리물의 온도는 실온일 수도 있다. 처리 챔버 내의 수분이 제거되고, 수소, 물 등이 제거된 스퍼터링 가스가 도입되고, 상기 타겟이 이용되어, 산화물 반도체층(144)이 형성된다. 피처리물을 가열하면서 산화물 반도체층(144)을 형성함으로써, 산화물 반도체층(144)에 포함되는 불순물이 저감될 수 있다. 또한, 스퍼터링에 기인한 손상이 저감될 수 있다. 처리 챔버 내의 수분을 제거하기 위하여, 흡착형 진공 펌프(entrapment vacuum pump)가 이용되는 것이 바람직하다. 예를 들어, 크라이오펌프(cryopump), 이온 펌프, 또는 티타늄 승화 펌프(titanium sublimation pump) 등이 이용될 수 있다. 콜드 트랩(cold trap)을 갖춘 터보 펌프(turbo pump)가 이용될 수도 있다. 크라이오펌프 등을 이용하여 배기를 실시함으로써, 처리 챔버로부터 수소, 물 등이 제거될 수 있다; 따라서, 산화물 반도체층(144)의 불순물 농도가 저감될 수 있다.
산화물 반도체층(144)은 예를 들어 다음과 같은 조건 하에서 형성될 수 있다: 피처리물과 타겟의 사이의 거리가 170 mm, 압력이 0.4 Pa, 직류(DC) 전력이 0.5 kW, 분위기는 산소(산소 100%) 분위기, 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기. (성막시에 형성되는 분말 물질 등의) 먼지가 경감될 수 있고 막 두께가 균일해질 수 있기 때문에, 펄스 직류(DC) 전원이 바람직하다는 점에 유의한다. 산화물 반도체층(144)의 두께는, 1 nm 이상 50 nm 이하, 바람직하게는 1 nm 이상 30 nm 이하, 더욱 바람직하게는 1 nm 이상 10 nm 이하이다. 이러한 두께를 갖는 산화물 반도체층(144)에 의해, 미세화에 수반하여 발생하는 단채널 효과(short-channel effect)가 억제될 수 있다. 이용되는 산화물 반도체 재료, 반도체 장치의 의도된 용도 등에 따라 적절한 두께는 다르다; 따라서, 그 두께는 재료, 의도된 용도 등에 따라 결정될 수도 있다는 점에 유의한다.
산화물 반도체층(144)이 스퍼터링법에 의해 형성되기 전에, 아르곤 가스를 도입해 플라즈마를 발생시키는 역스퍼터링에 의해, 형성 표면(예를 들어, 층간 절연층(128)의 표면)에 부착된 물질을 제거하는 것이 바람직하다는 점에 유의한다. 여기서, 역스퍼터링이란, 스퍼터링 타겟에 이온을 충돌시키는 통상의 스퍼터링과는 대조적으로, 처리될 표면에 이온을 충돌시켜 표면을 개질하는 방법을 말한다. 처리될 표면에 이온을 충돌시키는 방법의 예로서, 아르곤 분위기하에서 처리될 표면에 고주파 전압을 인가하여 피처리물 부근에 플라즈마를 생성하는 방법이 있다. 아르곤 분위기에 대신에 질소 분위기, 헬륨 분위기, 산소 분위기 등이 이용될 수도 있다는 점에 유의한다.
그 후, 산화물 반도체층(144)에 열 처리(제1 열 처리)를 실시하는 것이 바람직하다. 제1 열 처리에 의해 산화물 반도체층(144) 내의 과잉 수소(물과 수산기 포함)가 제거되어, 산화물 반도체층의 구조가 변경되고, 에너지 갭 내의 결함 준위가 저감될 수 있다. 제1 열 처리의 온도는, 예를 들어, 300℃ 이상 550℃ 미만, 바람직하게는, 400℃ 이상 500℃ 이하이다.
열 처리는, 예를 들어, 저항 발열체 등을 이용하는 전기로 내에 피처리물을 도입하여, 질소 분위기하 450℃에서 1시간 동안 가열하는 방식으로 실시될 수 있다. 열 처리 동안에, 산화물 반도체층(144)은 물과 수소의 혼입을 방지하기 위해 대기에 노출되지 않는다.
열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열 전도나 열 복사에 의해 피처리물을 가열하는 장치일 수도 있다. 예를 들어, GRTA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치 등의 RTA(rapid thermal annealing) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프(halogen lamp), 메탈 핼라이드 램프(metal halide lamp), 크세논 아크 램프(xenon arc lamp), 카본 아크 램프(carbon arc lamp), 고압 나트륨 램프(high pressure sodium lamp), 또는 고압 수은 램프(high pressure mercury lamp) 등의 램프로부터 방출되는 광(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열 처리를 실시하기 위한 장치이다. 가스로서는, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스, 예를 들어, 아르곤 등의 희가스나 질소가 이용된다.
예를 들어, 제1 열 처리로서, GRTA 처리가 다음과 같은 방식으로 실시될 수도 있다. 가열된 불활성 가스 분위기에 피처리물을 두고, 수 분간 가열한 후, 불활성 가스 분위기로부터 피처리물을 꺼내고, GRTA 처리는 단시간 동안 고온의 열 처리를 가능케 한다. 또한, 온도가 피처리물의 온도 상한을 초과하지 않는 때에도 GRTA 처리가 이용될 수 있다. 처리시에 불활성 가스가, 산소를 포함한 가스로 전환될 수도 있다는 점에 유의한다. 이것은, 산소를 포함한 분위기에서 제1 열 처리를 실시함으로써 산소 결손에 기인하는 에너지 갭 내의 결함 준위가 저감될 수 있기 때문이다.
불활성 가스 분위기로서, 질소, 또는 희가스(헬륨, 네온, 또는 아르곤 등)를 주성분으로서 포함하고 물, 수소 등을 포함하지 않는 분위기를 이용하는 것이 바람직하다는 점에 유의한다. 예를 들어, 열 처리 장치 내에 도입되는 헬륨, 네온, 또는 아르곤 등의 희가스 또는 질소의 순도는, 6N(99.9999 %) 이상, 바람직하게는 7N(99.99999 %) 이상이다(즉, 불순물 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하이다).
어쨌든, 제1 열 처리에 의해 불순물이 저감되어 i형(진성) 또는 실질적으로 i형인 산화물 반도체층(144)이 얻어진다. 따라서, 극히 우수한 특성을 갖는 트랜지스터가 실현될 수 있다.
상기 열 처리(제1 열 처리)는 수소, 물 등을 제거하는 효과를 가지기 때문에, 탈수화 처리, 탈수소화 처리 등이라고 부를 수 있다. 탈수화 처리 또는 탈수소화 처리는 또한, 다음과 같은 타이밍에서 실시될 수 있다: 산화물 반도체층의 형성 후, 게이트 절연층의 형성 후, 게이트 전극의 형성 후 등. 이러한 탈수화 처리 또는 탈수소화 처리는, 한 번 또는 복수회 실시될 수도 있다.
그 다음, 산화물 반도체층(144)에 접하여 게이트 절연층(146)이 형성된다(도 10의 (c) 참조). 게이트 절연층(146)은 CVD법, 스퍼터링법 등에 의해 형성될 수 있다. 게이트 절연층(146)은, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하도록 형성되는 것이 바람직하다. 게이트 절연층(146)은 단층 구조 또는 적층 구조를 가질 수도 있다. 게이트 절연층(146)의 두께에는 특별한 제한이 없다; 반도체 장치의 크기를 줄이는 경우에는, 트랜지스터의 동작을 확보하기 위하여 게이트 절연층(146)이 얇은 것이 바람직하다. 예를 들어, 산화 실리콘을 이용하는 경우, 그 두께는, 1 nm 이상 100 nm 이하, 바람직하게는, 10 nm 이상 50 nm 이하가 될 수 있다.
상기 설명에서와 같이 게이트 절연층이 얇은 경우, 터널 효과 등에 기인한 게이트 리크의 문제가 야기된다. 게이트 리크의 문제를 해결하기 위해, 게이트 절연층(146)이, 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 또는 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등의 고유전율(high-k) 재료를 이용하여 형성되는 것이 바람직하다. 게이트 절연층(146)에 대해 하이-k(high-k) 재료를 이용함으로써, 전기적 특성을 양호한 상태로 유지하면서 게이트 리크를 억제하기 위해 그 두께를 증가시킬 수 있다. 하이-k(high-k) 재료를 포함하는 막과, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등 중에서 임의의 것을 포함하는 막의 적층 구조가 역시 이용될 수도 있다는 점에 유의한다.
게이트 절연층(146)이 형성된 후, 불활성 가스 분위기 또는 산소 분위기에서 제2 열 처리가 실시되는 것이 바람직하다. 열 처리 온도는 200℃이상 450℃이하, 바람직하게는, 250℃이상 350℃이하이다. 예를 들어, 열 처리는 질소 분위기하 250℃에서 1시간 동안 실시될 수도 있다. 제2 열 처리는 트랜지스터의 전기적 특성의 변동을 저감할 수 있다. 또한, 게이트 절연층(146)이 산소를 포함하는 경우, 산화물 반도체층(144)에 산소가 공급되어 산화물 반도체층(144)의 산소 결손을 보상함으로써, i형(진성) 또는 실질적으로 i형인 산화물 반도체층이 형성될 수 있다.
본 실시형태에서는 게이트 절연층(146)이 형성된 후 제2 열 처리가 실시된다; 그러나, 제2 열 처리의 타이밍은 특별히 이것으로 한정되지 않는다는 점에 유의한다. 예를 들어, 제2 열 처리는 게이트 전극이 형성된 후에 실시될 수도 있다. 또한, 제1 열 처리와 제2 열 처리가 연속적으로 실시되거나, 제1 열 처리가 제2 열 처리로서도 역할하거나, 제2 열 처리가 제1 열 처리로서도 역할할 수도 있다.
그 다음, 게이트 절연층(146) 위에, 산화물 반도체층(144)과 중첩하는 영역에 게이트 전극(148a)이 형성되고, 소스 또는 드레인 전극(142a)과 중첩하는 영역에 전극(148b)이 형성된다(도 10의 (d) 참조). 게이트 전극(148a)과 전극(148b)은, 게이트 절연층(146) 위에 도전층이 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다. 게이트 전극(148a)과 전극(148b)이 되는 도전층은, 스퍼터링법으로 대표되는 PVD법이나 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 상세한 내용은 소스 또는 드레인 전극(142a) 등의 경우와 유사하다; 따라서, 그 설명을 참조할 수 있다.
그 다음, 게이트 절연층(146), 게이트 전극(148a), 및 전극(148b) 위에, 층간 절연층(150) 및 층간 절연층(152)이 형성된다(도 10의 (e) 참조). 층간 절연층(150) 및 층간 절연층(152)은 PVD법, CVD법 등에 의해 형성될 수 있다. 층간 절연층(150) 및 층간 절연층(152)은, 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성될 수 있다. 본 실시형태에서는, 층간 절연층(150)과 층간 절연층(152)의 적층 구조가 이용되고 있다; 그러나, 개시된 발명의 한 실시형태는 이것으로 한정되지 않는다는 점에 유의한다. 단층 구조 또는 3층 이상을 포함하는 적층 구조도 역시 이용될 수 있다. 또한, 층간 절연층이 제공되지 않는 구조가 이용될 수도 있다.
층간 절연층(152)은 평탄화된 표면을 갖도록 형성되는 것이 바람직하다는 점에 유의한다. 평탄화된 표면을 갖도록 층간 절연층(152)을 형성함으로써, 예를 들어, 반도체 장치의 크기가 축소되는 경우에도, 층간 절연층(152) 위에 전극, 배선 등이 양호하게 형성될 수 있다. 층간 절연층(152)은, 화학적 기계적 연마(CMP) 처리 등의 방법에 의해 평탄화될 수 있다.
상기 단계를 통해, 고순도화된 산화물 반도체층(144)을 포함하는 트랜지스터(162)가 완성된다(도 10의 (e) 참조). 용량 소자(164)도 역시 완성된다.
도 10의 (e)에 나타낸 트랜지스터(162)는, 산화물 반도체층(144); 산화물 반도체층(144)에 전기적으로 접속된 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b); 산화물 반도체층(144), 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 덮는 게이트 절연층(146); 및 게이트 절연층(146) 위의 게이트 전극(148a)을 포함한다. 또한, 용량 소자(164)는, 소스 또는 드레인 전극(142a), 산화물 반도체층(144), 소스 또는 드레인 전극(142a)을 덮는 게이트 절연층(146), 및 게이트 절연층(146) 위의 전극(148b)을 포함한다.
본 실시형태에서 설명되는 트랜지스터(162)에서, 산화물 반도체층(144)은 고순도화되므로, 그 수소 농도는, 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 더욱 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(144)의 캐리어 밀도는, 일반적인 실리콘 웨이퍼의 캐리어 밀도(약 1×1014/cm3)에 비해 충분히 낮다(예를 들어, 1×1012/cm3 미만, 더욱 바람직하게는, 1.45×1010/cm3 미만). 따라서, 트랜지스터(162)의 오프 전류는 충분히 작다. 예를 들어, 실온에서의 트랜지스터(162)의 오프 전류(여기서는, 채널폭의 마이크로미터당 전류)는, 100 zA/㎛(1 zA(젭토암페어)는 1×10-21 A) 이하, 바람직하게는, 10 zA/㎛ 이하이다.
고순도화된 진성 산화물 반도체층(144)을 이용하여, 트랜지스터의 오프 전류가 충분히 저감될 수 있다. 또한, 이러한 트랜지스터를 이용하여, 저장된 데이터를 극히 장기간 유지할 수 있는 반도체 장치가 얻어질 수 있다.
전술된 바와 같이, 본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서는, 실시형태 4와는 상이한 개시된 발명의 한 실시형태에 따른 반도체 장치의 구조 및 제조 방법을, 도 11a 및 도 11b와 도 12의 (a) 내지 (d)를 참조하여 설명한다.
<반도체 장치의 단면 구조 및 평면 구조>
도 11a 및 도 11b는 반도체 장치의 구조예를 나타낸다. 도 11a는 반도체 장치의 단면도를 나타내고, 도 11b는 반도체 장치의 평면도를 나타낸다. 여기서, 도 11a는 도 11b의 라인 A1-A2 및 라인 B1-B2를 따른 단면에 대응한다. 도 11a 및 도 11b에 나타낸 반도체 장치는, 하부에는 산화물 반도체 이외의 재료를 포함하는 트랜지스터(160)와 상부에는 산화물 반도체를 포함하는 트랜지스터(162)를 포함한다. 산화물 반도체 이외의 재료를 포함하는 트랜지스터는 용이하게 고속으로 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터는 그 특성 때문에 전하를 장기간 유지할 수 있다.
여기서는 양쪽 모두의 트랜지스터가 n채널형 트랜지스터이지만, p채널형 트랜지스터를 이용할 수 있다는 것은 말할 필요도 없다. 개시된 발명의 기술적인 본질은, 데이터가 저장될 수 있도록 트랜지스터(162)에서 산화물 반도체를 이용한다는 것이므로, 반도체 장치의 구체적인 구조를 여기서 설명된 구조로 한정할 필요는 없다.
도 11a 및 도 11b의 트랜지스터(160)는, 반도체 재료(예를 들어, 실리콘)를 포함하는 기판(100)에 제공된 채널 형성 영역(116), 채널 형성 영역(116)을 사이에 개재시킨 불순물 영역(114) 및 고농도 불순물 영역(120)(이들 영역들을 집합적으로 단순히 불순물 영역이라고도 함), 채널 형성 영역(116) 위에 제공된 게이트 절연층(108), 게이트 절연층(108) 위에 제공된 게이트 전극(110), 불순물 영역에 전기적으로 접속된 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)을 포함한다. 또한, 소스 또는 드레인 전극(130a), 및 소스 또는 드레인 전극(130b) 위에는, 배선(142c) 및 배선(142d)가 제공된다. 반도체 재료로서, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소 등이 이용될 수 있고, 단결정 반도체가 이용되는 것이 바람직하다는 점에 유의한다.
게이트 전극(110)의 측면에는 측벽 절연층(118)이 제공된다. 기판(100)의 표면에 수직인 방향으로부터 보았을 때, 측벽 절연층(118)과 중첩하지 않는 기판(100)의 영역에 고농도 불순물 영역(120)이 제공된다. 금속 화합물 영역(124)은 고농도 불순물 영역(120)에 접하여 위치한다. 기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 제공된다. 게이트 전극(110) 위에는 개구가 제공되고, 트랜지스터(160)를 덮도록 층간 절연층(126) 및 층간 절연층(128)이 제공된다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b) 각각은, 층간 절연층(126) 및 층간 절연층(128)에 형성된 개구를 통해 금속 화합물 영역(124)에 전기적으로 접속된다. 즉, 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b) 각각은, 금속 화합물 영역(124)을 통해 고농도 불순물 영역(120) 및 불순물 영역(114)에 전기적으로 접속된다. 트랜지스터(160)의 집적화 등을 위해 일부 경우에는 측벽 절연층(118)이 형성되지 않는다는 점에 유의한다.
도 11a 및 도 11b의 트랜지스터(162)는, 층간 절연층(128) 위에 제공된 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b); 소스 또는 드레인 전극(142a), 및 소스 또는 드레인 전극(142b)에 전기적으로 접속된 섬-형상의 산화물 반도체층(144); 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 및 섬-형상의 산화물 반도체층(144)을 덮는 게이트 절연층(146); 및 섬-형상의 산화물 반도체층(144)과 중첩하도록 게이트 절연층(146) 위에 제공된 게이트 전극(148a)을 포함한다.
여기서, 게이트 전극(110) 위에 직접 소스 또는 드레인 전극(142a)이 형성됨으로써, 하부 트랜지스터(160)와 상부 트랜지스터(162)가 서로 전기적으로 접속된다. 즉, 본 실시형태에서 설명된 반도체 장치는, 실시형태 4에서 설명된 반도체 장치에서, 하부 트랜지스터(160) 위에 상부 트랜지스터(162)를 형성하고 게이트 전극(110)의 표면 위의 부분을 제거한 구조를 가진다.
산화물 반도체층(144)은 수소 등의 불순물의 충분한 제거와 충분한 산소의 공급에 의해 고순도화되는 것이 바람직하다는 점에 유의한다. 구체적으로는, 예를 들어, 산화물 반도체층(144)의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 더욱 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(144)의 수소 농도는 2차 이온 질량분석법(SIMS)에 의해 측정된다는 점에 유의한다. 따라서, 수소 농도가 충분히 저감되어 산화물 반도체가 고순도화되고 충분한 산소의 공급에 의해 산소 결손에 기인한 에너지 갭 내의 결함 준위가 저감된 산화물 반도체층(144)에서는, 캐리어 밀도가 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만이다. 예를 들어, 실온에서의 오프 전류(여기서는, 채널폭의 마이크로미터당 전류)는, 100 zA/㎛(1 zA(젭토암페어)는 1×10-21 A) 이하, 바람직하게는, 10 zA/㎛ 이하이다. 이러한 i형(진성) 또는 실질적으로 i형인 산화물 반도체의 이용에 의해, 극히 우수한 오프 전류 특성을 갖는 트랜지스터(162)가 얻어질 수 있다.
용량 소자(164)는, 소스 또는 드레인 전극(142a), 산화물 반도체층(144), 게이트 절연층(146), 및 전극(148b)을 포함한다. 즉, 소스 또는 드레인 전극(142a)은 용량 소자(164)의 한 전극으로서 기능하고, 전극(148b)은 용량 소자(164)의 다른 전극으로서 기능한다.
도 11a 및 도 11b의 용량 소자(164)에서는, 산화물 반도체층(144)과 게이트 절연층(146)이 적층됨으로써, 소스 또는 드레인 전극(142a)과 전극(148b) 사이의 절연성이 충분히 확보될 수 있다는 점에 유의한다.
트랜지스터(162) 및 용량 소자(164)에서, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 단부는 테이퍼링되는 것이 바람직하다. 여기서, 테이퍼링 각도는, 예를 들어, 30°이상 60°이하이다. 테이퍼링 각도란, 테이퍼링된 형상을 갖는 층을 그 단면(기판의 표면에 직교하는 면)에 수직인 방향으로부터 관찰한 경우, 테이퍼링된 형상을 갖는 층(예를 들어, 소스 또는 드레인 전극(142a))의 측면 및 하부면에 의해 형성된 경사각을 말한다는 점에 유의한다. 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 단부가 테이퍼링됨으로써, 산화물 반도체층(144)에 의한 피복성이 향상되고, 절단이 방지될 수 있다.
또한, 트랜지스터(162) 및 용량 소자(164) 위에는 층간 절연층(150)이 제공되고, 층간 절연층(150) 위에는 층간 절연층(152)이 제공된다.
<반도체 장치 제조 방법>
그 다음, 반도체 장치 제조 방법의 예를 설명한다. 이하에서는, 하부 트랜지스터(160)의 형성 후에 실시되는 단계들, 및 상부 트랜지스터(162)의 제조 방법을 도 12의 (a) 내지 (d)를 참조하여 설명한다. 하부 트랜지스터(160)는 실시형태 4에서 설명된 방법과 유사한 방법에 의해 제조될 수 있으며, 실시형태 4의 설명을 참조할 수 있다.
우선, 실시형태 4에서 설명된 방법에 의해 하부 트랜지스터(160)가 형성된 다음, 게이트 전극(110)의 상부면 위의 트랜지스터(160)의 일부가 제거된다(도 12의 (a) 참조). 게이트 전극(110)의 상부면 위의 트랜지스터(160)의 일부는, 게이트 전극(110)의 상부면이 노출될 때까지 하부 트랜지스터(160)에 연마 처리(예를 들어, CMP 처리)를 실시함으로써 제거된다. 따라서, 게이트 전극(110) 위의 층간 절연층(126 및 128)과 소스 및 드레인 전극(130a 및 130b)의 일부는 CMP 처리에 의해 제거된다. 이 때, 층간 절연층(126 및 128)과 소스 및 드레인 전극(130a 및 130b)을 포함하는 표면이 평탄화됨으로써, 이후의 단계에서 전극, 배선, 절연층, 반도체층 등이 양호하게 형성될 수 있다. 또한, 실시형태 4에서 설명된 전극(130c)은 CMP 처리에 의해 완전하게 제거되므로 형성될 필요가 없다.
이런 방식으로 CMP 처리에 의해 게이트 전극(110)의 상부면이 노출됨으로써, 게이트 전극(110)과 소스 또는 드레인 전극(142a)이 직접 서로 접할 수 있다; 따라서, 트랜지스터(160)와 트랜지스터(162)는 용이하게 서로 전기적으로 접속될 수 있다.
그 다음, 층간 절연층(126 및 128) 위에 도전층이 형성되고 선택적으로 에칭되어, 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 배선(142c), 및 배선(142d)이 형성된다(도 12의 (b) 참조). 여기서, 소스 또는 드레인 전극(142a), 배선(142c), 및 배선(142d)은, 각각, 게이트 전극(110), 소스 또는 드레인 전극(130a), 및 소스 또는 드레인 전극(130b)에 직접 접하도록 형성된다.
여기서, 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 배선(142c), 및 배선(142d)을 형성하는 데 이용되는 도전층에 대해, 실시형태 4에서 설명된 재료와 유사한 재료가 이용될 수 있으며, 실시형태 4의 설명을 참조할 수 있다. 도전층의 에칭도 역시, 실시형태 4에서 설명된 방법과 유사한 방식으로 실시될 수 있으며, 실시형태 4의 설명을 참조할 수 있다.
또한, 실시형태 4의 경우에서와 같이, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b) 위에는, 절연층이 형성될 수도 있다. 절연층을 제공함으로써, 이후에 형성되는 게이트 전극과 소스 및 드레인 전극(142a 및 142b) 사이에 형성된 기생 용량이 저감될 수 있다.
그 다음, 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 배선(142c), 및 배선(142d)을 덮도록 산화물 반도체층이 형성되고 산화물 반도체층이 선택적으로 에칭되어, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)에 접하도록 산화물 반도체층(144)이 형성된다(도 12의 (c) 참조).
산화물 반도체층은, 실시형태 4에서 설명된 것과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 따라서, 산화물 반도체층의 재료와 형성 방법에 대해 실시형태 4를 참조할 수 있다.
이런 방식으로 형성된 산화물 반도체층은, 마스크를 이용한 에칭 등의 방법에 의해 섬 형상으로 가공되어, 섬-형상의 산화물 반도체층(144)이 형성된다.
산화물 반도체층의 에칭으로서, 건식 에칭 또는 습식 에칭이 이용될 수도 있다. 물론, 건식 에칭 및 습식 에칭이 조합하여 이용될 수 있다. 산화물 반도체층이 원하는 형상으로 에칭될 수 있도록 재료에 따라 에칭 조건(에칭 가스, 에칭액, 에칭 시간, 및 온도 등)이 적절히 설정된다.
또한, 산화물 반도체층(144)에는, 실시형태 4에서 설명된 것과 유사한 방식으로 열 처리(제1 열 처리)가 실시되는 것이 바람직하다. 제1 열 처리는 실시형태 4에서 설명된 방법에 의해 실시될 수 있으며, 실시형태 4를 참조할 수 있다. 제1 열 처리에 의해 불순물이 저감되어 i형(진성) 또는 실질적으로 i형인 산화물 반도체층(144)이 얻어진다. 따라서, 극히 우수한 특성을 갖는 트랜지스터가 실현될 수 있다. 제1 열 처리는, 산화물 반도체층이 에칭되기 이전에, 또는 산화물 반도체층이 에칭되어 섬 형상으로 가공된 후에 실시될 수도 있다는 점에 유의한다.
그 다음, 산화물 반도체층(144)에 접하여 게이트 절연층(146)이 형성된다(도 12의 (c) 참조).
게이트 절연층(146)은, 실시형태 4에서 설명된 것과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 따라서, 게이트 절연층(146)의 재료와 형성 방법에 대해 실시형태 4를 참조할 수 있다.
게이트 절연층(146)이 형성된 후, 실시형태 4에서 설명된 것과 유사한 방식으로 불활성 가스 분위기 또는 산소 분위기에서 제2 열 처리가 실시되는 것이 바람직하다. 제2 열 처리는 실시형태 4에서 설명된 방법에 의해 실시될 수 있으며, 실시형태 4를 참조할 수 있다. 제2 열 처리는 트랜지스터의 전기적 특성의 변동을 저감할 수 있다. 또한, 게이트 절연층(146)이 산소를 포함하는 경우, 산화물 반도체층(144)에 산소가 공급되어 산화물 반도체층(144)의 산소 결손을 보상함으로써, i형(진성) 또는 실질적으로 i형인 산화물 반도체층이 형성될 수 있다.
본 실시형태에서는 게이트 절연층(146)이 형성된 후 제2 열 처리가 실시된다; 그러나, 제2 열 처리의 타이밍은 특별히 이것으로 한정되지 않는다는 점에 유의한다. 예를 들어, 제2 열 처리는 게이트 전극이 형성된 후에 실시될 수도 있다. 또한, 제1 열 처리와 제2 열 처리가 연속적으로 실시되거나, 제1 열 처리가 제2 열 처리로서도 역할하거나, 제2 열 처리가 제1 열 처리로서도 역할할 수도 있다.
그 다음, 게이트 절연층(146) 위에, 산화물 반도체층(144)과 중첩하는 영역에 게이트 전극(148a)이 형성되고, 소스 또는 드레인 전극(142a)과 중첩하는 영역에 전극(148b)이 형성된다(도 12의 (d) 참조). 게이트 전극(148a)과 전극(148b)은, 게이트 절연층(146) 위에 도전층이 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다. 게이트 전극(148a)과 전극(148b)이 되는 도전층은, 스퍼터링법으로 대표되는 PVD법이나 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 상세한 내용은 소스 또는 드레인 전극(142a) 등의 경우와 유사하다; 따라서, 그 설명을 참조할 수 있다.
그 다음, 실시형태 4에서 설명된 것과 유사한 방식으로, 게이트 절연층(146), 게이트 전극(148a), 및 전극(148b) 위에, 층간 절연층(150) 및 층간 절연층(152)이 형성된다. 층간 절연층(150) 및 층간 절연층(152)은, 실시형태 4에서 설명된 것과 유사한 재료와 방법을 이용하여 형성될 수 있다. 따라서, 층간 절연층(150) 및 층간 절연층(152)의 재료와 형성 방법에 대해, 실시형태 4를 참조할 수 있다.
층간 절연층(152)은 평탄화된 표면을 갖도록 형성되는 것이 바람직하다는 점에 유의한다. 평탄화된 표면을 갖도록 층간 절연층(152)을 형성함으로써, 예를 들어, 반도체 장치의 크기가 축소되는 경우에도, 층간 절연층(152) 위에 전극, 배선 등이 양호하게 형성될 수 있다. 층간 절연층(152)은, 화학적 기계적 연마(CMP) 처리 등의 방법에 의해 평탄화될 수 있다.
상기 단계를 통해, 고순도화된 산화물 반도체층(144)을 포함하는 트랜지스터(162)가 완성된다(도 12의 (a) 내지 (d) 참조). 용량 소자(164)도 역시 완성된다.
도 12의 (d)에 나타낸 트랜지스터(162)는, 산화물 반도체층(144); 산화물 반도체층(144)에 전기적으로 접속된 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b); 산화물 반도체층(144), 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b)을 덮는 게이트 절연층(146); 및 게이트 절연층(146) 위의 게이트 전극(148a)을 포함한다. 또한, 용량 소자(164)는, 소스 또는 드레인 전극(142a), 산화물 반도체층(144), 소스 또는 드레인 전극(142a)을 덮는 게이트 절연층(146), 및 게이트 절연층(146) 위의 전극(148b)을 포함한다.
<반도체 장치의 단면도 및 평면도>
그 다음, 도 11a 및 도 11b와는 상이한 개시된 발명의 한 실시형태에 따른 반도체 장치의 구조 및 그 제조 방법을 도 25a 및 도 25b와 도 26의 (a) 내지 (d)를 참조하여 설명한다.
도 25a 및 도 25b는 반도체 장치의 구조예를 나타낸다. 도 25a는 반도체 장치의 단면도를 나타내고, 도 25b는 반도체 장치의 평면도를 나타낸다. 여기서, 도 25a는 도 25b의 라인 E1-E2 및 라인 F1-F2를 따른 단면에 대응한다. 도 25a 및 도 25b에 나타낸 반도체 장치는, 하부에는 산화물 반도체 이외의 재료를 포함하는 트랜지스터(160)와 상부에는 산화물 반도체를 포함하는 트랜지스터(163)를 포함한다. 도 25a 및 도 25b의 하부 트랜지스터(160)의 구조는 도 11a 및 도 11b의 것과 유사하므로, 상세하게 설명하지 않는다.
도 25a 및 도 25b에 나타낸 트랜지스터(163)와 도 11a 및 도 11b에 나타낸 트랜지스터(162) 양쪽 모두에는, 산화물 반도체층(144), 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 게이트 절연층(146), 및 게이트 전극(148a)이 포함된다. 트랜지스터(163)와 트랜지스터(162) 사이의 차이는, 산화물 반도체층(144)이 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)에 접속되는 위치이다. 즉, 트랜지스터(163)에서, 산화물 반도체층(144)의 상부는, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)에 접하고 있다.
도 25a 및 도 25b에서, 산화물 반도체층(144)이 형성되는 절연층(128)의 평탄성을 향상시킴으로써 산화물 반도체층(144)은 균일한 두께를 가질 수 있다; 따라서, 트랜지스터(163)의 특성이 향상될 수 있다.
도 25a 및 도 25b에 나타낸 용량 소자(165)와 도 11a 및 도 11b에 나타낸 용량 소자(164) 양쪽 모두에는, 소스 또는 드레인 전극(142a), 게이트 절연층(146), 및 전극(148b)이 포함된다. 용량 소자(165)와 용량 소자(164) 사이의 차이는, 용량 소자(165)가 산화물 반도체층(144)을 포함하지 않는다는 점이다.
용량 소자(165)가 산화물 반도체층(144)을 포함하지 않음으로써, 트랜지스터(162)의 게이트 절연층(146)이 트랜지스터(163)의 게이트 절연층(146)과 동일한 재료로 형성되고 동일한 두께를 갖는 경우, 용량 소자(165)가 용량 소자(164)보다 큰 용량을 가질 수 있다.
또한, 트랜지스터(163) 및 용량 소자(165) 위에는 층간 절연층(150)이 제공되고, 층간 절연층(150) 위에는 층간 절연층(152)이 제공된다.
<반도체 장치 제조 방법>
그 다음, 반도체 장치 제조 방법의 예를 설명한다. 이하에서는, 하부 트랜지스터(160)의 형성 후 상부 트랜지스터(163)의 제조 방법을 도 26의 (a) 내지 (d)를 참조하여 설명한다. 하부 트랜지스터는 실시형태 4에서 설명된 방법과 유사한 방법에 의해 제조될 수 있으며, 실시형태 4의 설명을 참조할 수 있다.
우선, 실시형태 4에서 설명되는 방법에 의해 하부 트랜지스터(160)가 형성된 다음, 게이트 전극(110)의 상부면 위의 트랜지스터(160)의 일부가 제거된다(도 26의 (a) 참조). 게이트 전극(110)의 상부면 위의 트랜지스터(160)의 일부는, 게이트 전극(110)의 상부면이 노출될 때까지 하부 트랜지스터(160)에 CMP 처리를 실시함으로써 제거된다. 따라서, 게이트 전극(110) 위의 층간 절연층(126 및 128)과 소스 및 드레인 전극(130a 및 130b)의 일부는 CMP 처리에 의해 제거된다. 이 때, 이후에 산화물 반도체층이 형성되는 층간 절연층(126 및 128)과 소스 및 드레인 전극(130a 및 130b)의 표면을 평탄화함으로써, 산화물 반도체층(144)이 균일한 두께를 가질 수 있다.
그 다음, 평탄화된 층간 절연층(126 및 128)과 소스 및 드레인 전극(130a 및 130b) 위에 산화물 반도체층이 형성되고 그 산화물 반도체층이 선택적으로 에칭되어, 산화물 반도체층(144)이 형성된다(도 26의 (a) 참조).
산화물 반도체층은, 실시형태 4에서 설명된 것과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 따라서, 산화물 반도체층의 재료와 형성 방법에 대해 실시형태 4를 참조할 수도 있다.
이런 방식으로 형성된 산화물 반도체층은, 마스크를 이용한 에칭 등의 방법에 의해 섬 형상으로 가공되어, 섬-형상의 산화물 반도체층(144)이 형성된다. 산화물 반도체층의 가공 방법에 대해 실시형태 4를 참조할 수도 있다.
또한, 산화물 반도체층(144)에는, 실시형태 4에서 설명된 것과 유사한 방식으로 열 처리(제1 열 처리)가 실시되는 것이 바람직하다. 제1 열 처리는 실시형태 4에서 설명된 방법에 의해 실시될 수 있으며, 실시형태 4를 참조할 수 있다. 제1 열 처리에 의해 불순물이 저감되어 i형(진성) 또는 실질적으로 i형인 산화물 반도체층(144)이 얻어진다. 따라서, 극히 우수한 특성을 갖는 트랜지스터가 실현될 수 있다. 제1 열 처리는, 산화물 반도체층이 에칭되기 이전에, 또는 산화물 반도체층이 에칭되어 섬 형상으로 가공된 후에 실시될 수도 있다는 점에 유의한다.
그 다음, 산화물 반도체층(144) 등의 위에 도전층이 형성되고 선택적으로 에칭되어, 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 배선(142c), 및 배선(142d)이 형성된다(도 26의 (b) 참조). 여기서, 소스 또는 드레인 전극(142a), 배선(142c), 및 배선(142d)은, 각각, 게이트 전극(110), 소스 또는 드레인 전극(130a), 및 소스 또는 드레인 전극(130b)에 직접 접하도록 형성된다.
여기서, 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 배선(142c), 및 배선(142d)을 형성하는 데 이용되는 도전층에 대해, 실시형태 4에서 설명된 재료와 유사한 재료가 이용될 수 있으며, 실시형태 4의 설명을 참조할 수 있다. 도전층의 에칭도 역시, 실시형태 4에서 설명된 방법과 유사한 방식으로 실시될 수 있으며, 실시형태 4의 설명을 참조할 수 있다.
상기의 방식으로, 게이트 전극(110) 위의 층간 절연층(126 및 128)의 일부를 CMP 처리에 의해 제거하여 게이트 전극(110)의 상부면이 노출됨으로써, 게이트 전극(110)과 소스 또는 드레인 전극(142a)이 서로 직접 접할 수 있다; 따라서, 트랜지스터(160)와 트랜지스터(163)는 용이하게 서로 전기적으로 접속될 수 있다.
그 다음, 산화물 반도체층(144)에 접하여 게이트 절연층(146)이 형성된다(도 26의 (c) 참조).
게이트 절연층(146)은, 실시형태 4에서 설명된 것과 유사한 재료 및 방법을 이용하여 형성될 수 있다. 따라서, 게이트 절연층(146)의 재료와 형성 방법에 대해 실시형태 4를 참조할 수 있다.
게이트 절연층(146)이 형성된 후, 실시형태 4에서 설명된 것과 유사한 방식으로 불활성 가스 분위기 또는 산소 분위기에서 제2 열 처리가 실시되는 것이 바람직하다. 제2 열 처리는 실시형태 4에서 설명된 방법에 의해 실시될 수 있으며, 실시형태 4를 참조할 수 있다. 제2 열 처리는 트랜지스터의 전기적 특성의 변동을 저감할 수 있다. 또한, 게이트 절연층(146)이 산소를 포함하는 경우, 산화물 반도체층(144)에 산소가 공급되어 산화물 반도체층(144)의 산소 결손을 보상함으로써, i형(진성) 또는 실질적으로 i형인 산화물 반도체층이 형성될 수 있다.
본 실시형태에서는 게이트 절연층(146)이 형성된 후 제2 열 처리가 실시된다; 그러나, 제2 열 처리의 타이밍은 특별히 이것으로 한정되지 않는다는 점에 유의한다. 예를 들어, 제2 열 처리는 게이트 전극(148a)이 형성된 후에 실시될 수도 있다. 또한, 제1 열 처리와 제2 열 처리가 연속적으로 실시되거나, 제1 열 처리가 제2 열 처리로서도 역할하거나, 제2 열 처리가 제1 열 처리로서도 역할할 수도 있다.
그 다음, 게이트 절연층(146) 위에, 산화물 반도체층(144)과 중첩하는 영역에 게이트 전극(148a)이 형성되고, 소스 또는 드레인 전극(142a)과 중첩하는 영역에 전극(148b)이 형성된다(도 26의 (c) 참조). 게이트 전극(148a)과 전극(148b)은, 게이트 절연층(146) 위에 도전층이 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다. 게이트 전극(148a)과 전극(148b)이 되는 도전층은, 스퍼터링법으로 대표되는 PVD법이나 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 상세한 내용은 소스 또는 드레인 전극(142a) 등의 경우와 유사하다; 따라서, 그 설명을 참조할 수 있다.
그 다음, 실시형태 4에서 설명된 것과 유사한 방식으로, 게이트 절연층(146), 게이트 전극(148a), 및 전극(148b) 위에, 층간 절연층(150) 및 층간 절연층(152)이 형성된다. 층간 절연층(150) 및 층간 절연층(152)은, 실시형태 4에서 설명된 것과 유사한 재료와 방법을 이용하여 형성될 수 있다. 따라서, 층간 절연층(150) 및 층간 절연층(152)의 재료와 형성 방법에 대해, 실시형태 4를 참조할 수 있다.
층간 절연층(152)은 평탄화된 표면을 갖도록 형성되는 것이 바람직하다는 점에 유의한다. 평탄화된 표면을 갖도록 층간 절연층(152)을 형성함으로써, 예를 들어, 반도체 장치의 크기가 축소되는 경우에도, 층간 절연층(152) 위에 전극, 배선 등이 양호하게 형성될 수 있다. 층간 절연층(152)은, 화학적 기계적 연마(CMP) 처리 등의 방법에 의해 평탄화될 수 있다.
상기 단계를 통해, 고순도화된 산화물 반도체층(144)을 포함하는 트랜지스터(163)가 완성된다(도 26의 (d) 참조). 용량 소자(165)도 역시 완성된다.
도 26의 (d)에 나타낸 트랜지스터(163)는, 산화물 반도체층(144); 산화물 반도체층(144)에 전기적으로 접속된 소스 및 드레인 전극(142a 및 142b); 산화물 반도체층(144)과, 소스 및 드레인 전극(142a 및 142b)을 덮는 게이트 절연층(146); 및 게이트 절연층(146) 위의 게이트 전극(148a)을 포함한다. 또한, 도 26의 (d)에 나타낸 용량 소자(165)는, 소스 또는 드레인 전극(142a), 게이트 절연층(146), 및 게이트 절연층(146) 위의 전극(148b)을 포함한다.
본 실시형태에서 설명되는 트랜지스터(162) 및 트랜지스터(163)에서, 산화물 반도체층(144)은 고순도화되므로, 그 수소 농도는, 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(144)의 캐리어 밀도는, 일반적인 실리콘 웨이퍼의 캐리어 밀도(약 1×1014/cm3)에 비해 충분히 낮다(예를 들어, 1×1012/cm3 미만, 더 바람직하게는, 1.45×1010/cm3 미만). 따라서, 오프 전류가 충분히 작다. 예를 들어, 실온에서의 트랜지스터(162) 및 트랜지스터(163) 각각의 오프 전류(여기서는, 채널폭의 마이크로미터당 전류)는, 100 zA/㎛(1 zA(젭토암페어)는 1×10-21 A) 이하, 바람직하게는, 10 zA/㎛ 이하이다.
고순도화된 진성 산화물 반도체층(144)을 이용하여, 트랜지스터의 오프 전류가 충분히 저감될 수 있다. 또한, 이러한 트랜지스터를 이용하여, 저장된 데이터를 극히 장기간 유지할 수 있는 반도체 장치가 얻어질 수 있다.
전술된 바와 같이, 본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 6)
본 실시형태에서는, 실시형태 4 및 실시형태 5와는 상이한 개시된 발명의 한 실시형태에 따른 반도체 장치의 구조 및 제조 방법을 도 13a 및 도 13b와 도 14의 (a) 내지 (d)와 도 15의 (a) 내지 (c)를 참조하여 설명한다.
<반도체 장치의 단면 구조 및 평면 구조>
도 13a 및 도 13b는 반도체 장치의 구조예를 나타낸다. 도 13a는 반도체 장치의 단면도를 나타내고, 도 13b는 반도체 장치의 평면도를 나타낸다. 여기서, 도 13a는 도 13b의 라인 C1-C2 및 라인 D1-D2를 따른 단면에 대응한다. 도 13b의 평면도에서, 복잡성을 피하기 위해, 소스 또는 드레인 전극(154)과 배선(156) 등의 일부 구성요소는 생략한다. 도 13a 및 도 13b에 나타낸 반도체 장치는, 하부에는 산화물 반도체 이외의 반도체 재료를 포함하는 트랜지스터(160)와, 상부에는 산화물 반도체를 포함하는 트랜지스터(162)를 포함한다. 산화물 반도체 이외의 반도체 재료를 포함하는 트랜지스터는 용이하게 고속으로 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터는 그 특성 때문에 전하를 장기간 유지할 수 있다.
여기서는 양쪽 모두의 트랜지스터가 n채널형 트랜지스터이지만, p채널형 트랜지스터를 이용할 수 있다는 것은 말할 필요도 없다. 개시된 발명의 기술적인 본질은, 데이터가 저장될 수 있도록 트랜지스터(162)에서 산화물 반도체를 이용한다는 것이므로, 반도체 장치의 구체적인 구조를 여기서 설명된 구조로 한정할 필요는 없다.
도 13a 및 도 13b에 나타낸 반도체 장치는, 반도체 장치의 평면 레이아웃에서 상기 실시형태에서 설명된 반도체 장치와는 상이하다. 본 실시형태에서는, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)와 중첩하도록 제공된다. 이러한 평면 레이아웃을 이용함으로써, 고집적화가 가능하다. 예를 들어, 최소 가공 치수를 F라 하면, 메모리 셀에 의해 점유되는 면적은 15F 2 내지 25F 2가 될 수 있다.
도 13a 및 도 13b의 반도체 장치는, 트랜지스터(160)에 측벽 절연층(118)이 제공되지 않는다는 점에서도 상기 실시형태에서 설명된 반도체 장치와는 상이하다. 즉, 도 13a 및 도 13b에 나타낸 반도체 장치는 측벽 절연층을 포함하지 않는다. 측벽 절연층이 형성되지 않으므로, 불순물 영역(114)이 형성되지 않는다. 따라서, 측벽 절연층이 제공되지 않는 경우, 측벽 절연층(118)이 제공되는 경우에 비해 고집적화가 용이하다. 또한, 측벽 절연층(118)이 제공되는 경우에 비해 제조 공정이 간략화될 수 있다.
도 13a 및 도 13b에 나타낸 반도체 장치는, 트랜지스터(160)에 층간 절연층(125)이 제공된다는 점에서도 상기 실시형태에서 설명된 반도체 장치와는 상이하다. 즉, 도 13a 및 도 13b의 반도체 장치는 층간 절연층(125)을 포함한다. 층간 절연층(125)으로서 수소를 포함한 절연층을 이용함으로써, 트랜지스터(160)에 수소를 공급할 수 있고 트랜지스터(160)의 특성을 향상시킬 수 있다. 층간 절연층(125)으로서, 예를 들어, 플라즈마 CVD법에 의해 형성된 수소를 포함한 질화 실리콘층 등이 있다. 또한, 층간 절연층(126)으로서 수소가 충분히 저감된 절연층을 이용함으로써, 트랜지스터(162)의 특성에 악영향을 줄 수도 있을 수소가 트랜지스터(162)에 포함되는 것이 방지될 수 있다. 층간 절연층(126)으로서, 예를 들어, 스퍼터링법에 의해 형성된 질화 실리콘층이 있다. 이러한 구조를 이용하면, 트랜지스터(160)와 트랜지스터(162)의 특성이 충분히 향상될 수 있다.
도 13a 및 도 13b에 나타낸 반도체 장치는, 트랜지스터(162)에 절연층(143a) 및 절연층(143b)이 제공된다는 점에서도 상기 실시형태에서 설명된 반도체 장치와는 상이하다. 즉, 도 13a 및 도 13b의 반도체 장치는 절연층(143a) 및 절연층(143b)을 포함한다. 이와 같이 절연층(143a) 및 절연층(143b)을 제공함으로써, 게이트 전극(148a)과 소스 또는 드레인 전극(142a)(또는, 게이트 전극(148a)과 소스 또는 드레인 전극(142b))에 의해 형성되는 소위 게이트 용량이 저감될 수 있고, 트랜지스터(162)의 동작 속도가 증가될 수 있다.
또한, 도 13a 및 도 13b의 반도체 장치는, 트랜지스터(160)의 소스 또는 드레인 전극(154)이 배선(156)에 접하여 제공된다는 점에서도 상기 실시형태에서 설명된 반도체 장치와는 상이하다.
실시형태 5에서와 같이, 게이트 전극(110) 위에 직접 소스 또는 드레인 전극(142a)이 형성됨으로써, 하부 트랜지스터(160)와 상부 트랜지스터(162)가 서로 전기적으로 접속된다는 점에 유의한다. 이러한 구조에 의해, 전극 및 배선을 추가로 제공하는 경우에 비해 집적도가 증가된다. 또한, 제조 공정이 간략화된다.
본 실시형태에서는 상기 모든 차이점들을 포함하는 구조가 설명되었지만, 이들 차이점들 중 임의의 것을 포함하는 구조가 이용될 수도 있다.
<반도체 장치 제조 방법>
그 다음, 반도체 장치 제조 방법의 예를 설명한다. 이하에서부터, 하부 트랜지스터(160)의 형성 후에 실시되는 단계들, 및 상부 트랜지스터(162)의 제조 방법을 도 14의 (a) 내지 (d)와 도 15의 (a) 내지 (c)를 참조하여 설명한다. 하부 트랜지스터(160)는 실시형태 4에서 설명된 방법과 유사한 방법에 의해 제조될 수 있다. 세부사항은 실시형태 4를 참조할 수 있다. 본 실시형태에서는 트랜지스터(160)를 덮도록 3개의 층간 절연층(125, 126, 및 128)이 형성된다는 점에 유의한다(도 9의 (g) 참조). 또한, 본 실시형태에서는 트랜지스터(160)의 제조 공정에서 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)이 형성되지 않는다(도 9의 (h) 참조); 그러나, 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)이 형성되어 있지 않은 구조도 편의상 트랜지스터(160)라고 부른다.
우선, 실시형태 4에서 설명되는 방법에 의해 하부 트랜지스터(160)가 형성된 다음, 게이트 전극(110)의 상부면 위의 트랜지스터(160)의 일부가 제거된다. 제거 공정에 대해, 화학적 기계적 연마(CMP) 처리 등의 연마 처리가 이용될 수도 있다. 따라서, 게이트 전극(110) 상부면 위의, 층간 절연층(125), 층간 절연층(126), 및 층간 절연층(128)의 부분들이 제거된다. 연마 처리된 표면을 충분히 평탄화함으로써, 이후의 단계들에서 전극, 배선, 절연층, 및 반도체층 등이 양호하게 형성될 수 있다는 점에 유의한다.
그 다음, 게이트 전극(110), 층간 절연층(125), 층간 절연층(126), 및 층간 절연층(128) 위에 도전층이 형성되고, 그 도전층이 선택적으로 에칭되어, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)이 형성된다(도 14의 (a) 참조). 여기서, 소스 또는 드레인 전극(142a)은 게이트 전극(110)과 직접 접하도록 형성된다.
소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 형성하는 데 이용되는 도전층은, 실시형태 4에서 설명된 것과 유사한 재료를 이용하여 형성될 수 있다. 또한, 도전층은 실시형태 4에서 설명된 방법과 유사한 방법에 의해 에칭될 수 있다. 세부사항은 실시형태 4를 참조할 수 있다.
그 다음, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 덮도록 절연층이 형성되고 선택적으로 에칭되어, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b) 위에 각각 절연층(143a) 및 절연층(143b)이 형성된다(도 14의 (b) 참조).
절연층(143a) 및 절연층(143b)을 제공함으로써, 이후에 형성되는 게이트 전극과 소스 및 드레인 전극(142a 및 142b) 사이에 형성되는 기생 용량이 저감될 수 있다.
그 후, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 덮도록 산화물 반도체층(144)이 형성되고, 산화물 반도체층(144) 위에 게이트 절연층(146)이 형성된다(도 14의 (c) 참조).
산화물 반도체층(144)은 실시형태 4에서 설명된 재료 및 방법을 이용하여 형성될 수 있다. 또한, 산화물 반도체층(144)에 열 처리(제1 열 처리)를 실시하는 것이 바람직하다. 세부사항은 실시형태 4를 참조할 수 있다.
게이트 절연층(146)은 실시형태 4에서 설명된 재료 및 방법을 이용하여 형성될 수 있다. 게이트 절연층(146)이 형성된 후, 불활성 가스 분위기 또는 산소 분위기에서 열 처리(제2 열 처리)가 실시되는 것이 바람직하다. 세부사항은 실시형태 4를 참조할 수 있다.
그 다음, 게이트 절연층(146) 위에, 채널 형성 영역으로서 역할하는 트랜지스터(162)의 영역과 중첩하는 영역에 게이트 전극(148a)이 형성되고, 소스 또는 드레인 전극(142a)과 중첩하는 영역에 전극(148b)이 형성된다(도 14의 (d) 참조).
게이트 전극(148a)과 전극(148b)은, 게이트 절연층(146) 위에 도전층이 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다. 게이트 전극(148a)과 전극(148b)이 되는 도전층은, 스퍼터링법으로 대표되는 PVD법이나 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 상세한 내용은 소스 또는 드레인 전극(142a) 등의 경우와 유사하다; 따라서, 그 설명을 참조할 수 있다.
그 다음, 게이트 절연층(146), 게이트 전극(148a), 및 전극(148b) 위에, 층간 절연층(150) 및 층간 절연층(152)이 형성된다(도 15의 (a) 참조). 층간 절연층(150) 및 층간 절연층(152)은, 실시형태 4에서 설명된 재료와 방법을 이용하여 형성될 수 있다. 세부사항은 실시형태 4를 참조할 수 있다.
층간 절연층(152)은 평탄화된 표면을 갖도록 형성되는 것이 바람직하다는 점에 유의한다. 평탄화된 표면을 갖도록 층간 절연층(152)을 형성함으로써, 예를 들어, 반도체 장치의 크기가 축소되는 경우에도, 층간 절연층(152) 위에 전극, 배선 등이 양호하게 형성될 수 있다. 층간 절연층(152)은, 화학적 기계적 연마(CMP) 처리 등의 방법에 의해 평탄화될 수 있다.
그 후, 층간 절연층(125), 층간 절연층(126), 층간 절연층(128), 산화물 반도체층(144), 게이트 절연층(146), 층간 절연층(150), 및 층간 절연층(152)이 선택적으로 에칭되어, 트랜지스터(160)의 금속 화합물 영역(124)에 도달하는 개구가 형성된다(도 15의 (b) 참조). 에칭으로서, 건식 에칭 또는 습식 에칭이 이용될 수도 있다; 미세제조의 관점에서 건식 에칭을 이용하는 것이 바람직하다.
소스 또는 드레인 전극(154)은 개구에 매립되도록 형성된다. 그 다음, 배선(156)은 소스 또는 드레인 전극(154)에 접속되도록 형성된다(도 15의 (c) 참조).
소스 또는 드레인 전극(154)은, 예를 들어, PVD법, CVD법 등에 의해 개구를 포함하는 영역에 도전층이 형성된 다음, 그 도전층의 일부가 에칭 처리, CMP 처리 등에 의해 제거되는 방식으로 형성될 수 있다. 구체적으로는, 예를 들어, PVD법에 의해 개구를 포함한 영역에 얇은 티타늄막이 형성되고, CVD법에 의해 얇은 질화 티타늄막이 형성된 다음, 개구에 매립되도록 텅스텐막이 형성되는 방법을 이용할 수 있다. 여기서, PVD법에 의해 형성된 티타늄막은, 티타늄막이 형성된 면 위에 형성된 산화막(자연 산화막 등)을 환원시켜 하부 전극 등(여기서는, 금속 화합물 영역(124))과의 접촉 저항을 낮추는 기능을 가진다. 티타늄막의 형성 후에 형성되는 질화 티타늄막은, 도전성 재료의 확산을 방지하는 배리어(barrier) 기능을 가진다. 티타늄, 질화 티타늄 등으로 된 배리어막의 형성 후에, 도금법에 의해 구리막이 형성될 수도 있다.
배선(156)은, 소스 또는 드레인 전극(154)에 접하여 도전층이 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다. 도전층은 스퍼터링법 등으로 대표되는 PVD법이나, 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 상세한 내용은 소스 또는 드레인 전극(142a) 등의 경우와 유사하다.
상기 단계를 통해, 트랜지스터(160), 트랜지스터(162), 및 용량 소자(164)를 포함하는 반도체 장치가 완성된다.
도 16a 및 도 16b는, 실시형태 3에서 설명된 반도체 장치(도 13a 및 도 13b의 반도체 장치에 대응)의 단면도 및 평면도이다. 여기서, 도 16a는 도 16b의 라인 C1-C2 및 라인 D1-D2를 따른 단면에 대응한다. 도 16b의 평면도에서, 복잡성을 피하기 위해, 소스 또는 드레인 전극(154) 등의 일부 구성요소는 생략한다. 또한, 배선(156a)의 일부는 점선으로 표시된다. 또한, 도 16b에서는, 트랜지스터(160), 트랜지스터(162), 및 용량 소자(164)를 포함하는 메모리 셀(168) 뿐만 아니라, 메모리 셀(168)에 인접하는 메모리 셀도 나타낸다.
도 13a 및 도 13b에 나타낸 반도체 장치에서와 같이, 도 16a 및 도 16b에 나타낸 반도체 장치는, 하부에는 산화물 반도체 이외의 반도체 재료를 포함하는 트랜지스터(160)와, 상부에는 산화물 반도체를 포함하는 트랜지스터(162)를 포함한다. 산화물 반도체 이외의 반도체 재료를 포함하는 트랜지스터는 용이하게 고속으로 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터는 그 특성 때문에 전하를 장기간 유지할 수 있다.
여기서는 모든 트랜지스터가 n채널형 트랜지스터이지만, p채널형 트랜지스터가 이용될 수 있다는 것은 말할 필요도 없다. 개시된 발명의 기술적인 본질은, 데이터가 저장될 수 있도록 트랜지스터(162)에서 산화물 반도체를 이용한다는 것이므로, 반도체 장치의 구체적인 구조를 여기서 설명된 구조로 한정할 필요는 없다.
도 13a 및 도 13b에 나타낸 반도체 장치와 달리, 도 16a 및 도 16b에 나타낸 반도체 장치에서는, 층간 절연층(152) 위에 배선(156a) 및 배선(156b)이 형성된다. 배선(156a)은 전극(158b)을 통해 소스 또는 드레인 전극(142b)에 접속되고, 소스 또는 드레인 전극(158a)을 통해 금속 화합물 영역(124b)에 접속된다. 또한, 배선(156b)은 소스 또는 드레인 전극(154)을 통해 금속 화합물 영역(124a)에 접속된다.
여기서, 소스 또는 드레인 전극(158a)은, 층간 절연층(128)의 형성 후에, 소스 또는 드레인 전극(154)을 형성하는 방법과 유사한 방법으로, 층간 절연층(128), 층간 절연층(126), 및 층간 절연층(125)을 선택적으로 에칭하여 개구를 형성하고, 도전층을 형성하며, 그 도전층을 선택적으로 에칭하는 방식으로 형성될 수도 있다. 이와 같이 형성된 소스 또는 드레인 전극(158a)은 소스 또는 드레인 전극(142b)에 직접 접한다.
전극(158b)은, 층간 절연층(152)의 형성 후에, 소스 또는 드레인 전극(154)을 형성하는 방법과 유사한 방법으로, 층간 절연층(152), 층간 절연층(150), 게이트 절연층(146), 산화물 반도체층(144), 및 절연층(143b)을 선택적으로 에칭하여 개구를 형성하고, 도전층을 형성하며, 그 도전층을 선택적으로 에칭하는 방식으로 형성될 수 있다. 소스 또는 드레인 전극(154)과 전극(158b)은 동일한 단계에서 형성되거나 상이한 단계에서 형성될 수도 있다는 점에 유의한다. 또한, 소스 또는 드레인 전극(154)은, 소스 또는 드레인 전극(158a), 소스 또는 드레인 전극(142b), 또는 전극(158b)와 유사한 구조를 갖도록 형성될 수도 있다.
여기서, 도 16a 및 도 16b에 나타낸 반도체 장치의 메모리 셀(168)에 포함된 트랜지스터(160), 트랜지스터(162), 및 용량 소자(164)는, 각각, 실시형태 3에 나타낸 메모리 셀(1200)에 포함된 제1 트랜지스터, 제2 트랜지스터, 및 용량 소자에 대응한다. 또한, 도 16a 및 도 16b에 나타낸 배선(156a), 배선(156b), 게이트 전극(148a), 및 전극(148b)은, 각각, 실시형태 3에서 설명된 비트선(BL), 소스선(SL), 신호선(S), 및 워드선(WL)에 대응한다.
실시형태 3에서와 같이, 도 16a 및 도 16b에 나타낸 반도체 장치의 메모리 셀(168)에서, 비트선(BL)에 대응하는 배선(156a)은 메모리 셀(168)의 플로팅 게이트부에 전위를 공급하기 위한 배선으로서도 기능하므로, 메모리 셀당 배선수가 저감될 수 있다. 따라서, 메모리 셀의 면적이 저감될 수 있고 반도체 장치의 단위 면적당 메모리 용량이 증가될 수 있다.
또한, 도 16a 및 도 16b에 나타낸 바와 같이, 소스선(SL)에 대응하는 배선(156b)은 메모리 셀(168) 뿐만이 아니라, 메모리 셀(168)에 인접하는 메모리 셀에도 접속되고 있어서, 소스선(SL)의 개수가 약 절반으로 저감될 수 있다. 따라서, 메모리 셀의 면적이 저감될 수 있고 반도체 장치의 단위 면적당 메모리 용량이 증가될 수 있다.
반도체 장치의 평면 레이아웃에 관해서는, 도 16b에 나타내는 평면 레이아웃 뿐만 아니라, 예를 들어, 도 17에 나타낸 평면 레이아웃도 이용될 수 있다. 도 17에 나타낸 반도체 장치의 평면 레이아웃은, 반도체 재료를 포함하는 기판(100)으로서 SOI 기판을 이용하는 경우의 예이다.
도 17에 나타낸 반도체 장치에서 반도체 재료를 포함한 기판(100)으로서 SOI 기판이 이용되고 있으므로, 반도체층(166)은 섬 형상으로 패터닝된다. 또한, 산화물 반도체층(144)도 섬 형상으로 패터닝된다.
반도체층(166)은 배선(156a)의 일부 및 배선(156b)의 일부와 중첩하도록 형성되고, 소스 또는 드레인 전극(142a)은 산화물 반도체층(144)의 일부와 중첩하도록 형성되며, 소스 또는 드레인 전극(142b)은 배선(156a)의 일부와 중첩하도록 형성된다는 점에 유의한다.
이러한 평면 레이아웃에 의해, 반도체 장치의 메모리 셀의 면적이 저감되고, 반도체 장치의 단위 면적당 메모리 용량이 증가될 수 있다.
본 실시형태에서 설명된 반도체 장치에서는, 예를 들어, 트랜지스터(162) 및 용량 소자(164)는 트랜지스터(160)와 중첩하고, 트랜지스터(160)는 측벽 절연층을 포함하지 않으며, 게이트 전극(110) 위에 소스 또는 드레인 전극(142a)이 직접 형성된다; 따라서, 고집적화가 가능하다. 또한, 제조 공정이 간략화된다.
또한, 본 실시형태에서 설명되는 반도체 장치에서는, 층간 절연층(125) 및 층간 절연층(126)으로서, 각각, 수소를 포함하는 절연층과 저감된 수소 농도를 갖는 절연층이 이용된다; 따라서, 트랜지스터(160 및 162)의 특성이 향상된다. 절연층(143a 및 143b) 때문에, 소위 게이트 용량이 저감되므로, 트랜지스터(162)의 동작 속도가 증가된다.
본 실시형태에서 설명된 상기 특징은, 상당히 우수한 특성을 갖는 반도체 장치를 제공하는 것을 가능케한다.
전술된 바와 같이, 본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 7)
본 실시형태에서는, 상기 실시형태들에서 설명된 반도체 장치가 전자 장치에 적용되는 경우를 도 18a 내지 도 18f를 참조하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대 전화기(휴대 전화, 또는 휴대 전화 장치라고도 함), 휴대 정보 단말기(휴대형 게임기, 오디오 재생 장치 등을 포함), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 또는 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함) 등의 전자 장치에, 전술된 반도체 장치가 적용되는 경우를 설명한다.
도 18a는 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등을 포함하는 랩탑 컴퓨터이다. 하우징(701)과 하우징(702)에는, 상기 실시형태들에서 설명된 반도체 장치가 제공된다. 따라서, 랩탑 컴퓨터는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 데이터를 장기간 저장할 수 있으며, 충분히 낮은 전력 소비를 가질 수 있다.
도 18b는 휴대 정보 단말(PDA; personal digital assistance)이다. 본체(711)에는, 표시부(713), 외부 인터페이스(715), 및 조작 버튼(714) 등이 제공된다. 또한, 휴대 정보 단말기 등을 작동하기 위한 스타일러스(712)도 역시 제공된다. 본체(711)에는, 상기 실시형태들에서 설명된 반도체 장치가 제공된다. 따라서, 휴대 정보 단말기는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 데이터를 장기간 저장할 수 있으며, 충분히 낮은 전력 소비를 가질 수 있다.
도 18c는 전자 페이퍼를 탑재한 전자서적 리더(720)이다. 전자서적 리더(720)는, 2개의 하우징, 하우징(721) 및 하우징(723)을 가진다. 하우징(721) 및 하우징(723)에는, 각각 표시부(725) 및 표시부(727)가 제공된다. 하우징(721) 및 하우징(723)은 경첩(737)에 의해 접속되고, 경첩(737)을 축으로 하여 개방 및 폐쇄될 수 있다. 또한, 하우징(721)에는 전원 스위치(731), 조작 키(733), 스피커(735) 등이 제공된다. 하우징(721) 및 하우징(723) 중 적어도 하나에는, 상기 실시형태들에서 설명된 반도체 장치가 제공된다. 따라서, 전자서적 리더는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 데이터를 장기간 저장할 수 있으며, 충분히 낮은 전력 소비를 가질 수 있다.
도 18d는 하우징(740) 및 하우징(741)의 2개의 하우징을 포함하는 휴대 전화기이다. 또한, 도 18d에 나타낸 바와 같이 전개된 상태의 하우징(740 및 741)은, 하나가 다른 하나 위에 겹치도록 슬라이딩됨으로써 이동될 수 있다; 따라서, 휴대 전화기의 크기가 줄어들 수 있고, 이것은 휴대 전화기를 휴대에 적합하게 한다. 하우징(741)에는, 표시 패널(742), 스피커(743), 마이크로폰(744), 포인팅 장치(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등이 제공된다. 하우징(740)에는, 휴대 전화기를 충전하기 위한 태양전지(749), 외부 메모리 슬롯(750) 등이 제공된다. 표시 패널(742)은 터치 패널 기능을 가진다. 영상으로서 표시되는 복수의 조작 키(745)가 도 18d에서 점선으로 나타나 있다. 또한, 하우징(741)에 안테나가 병합된다. 하우징(740) 및 하우징(741) 중 적어도 하나에는, 상기 실시형태들에서 설명된 반도체 장치가 제공된다. 따라서, 휴대 전화기는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 데이터를 장기간 저장할 수 있으며, 충분히 낮은 전력 소비를 가질 수 있다.
도 18e는, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등을 포함하는 디지털 카메라이다. 본체(761)에는, 상기 실시형태들에서 설명된 반도체 장치가 제공된다. 따라서, 디지털 카메라는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 데이터를 장기간 저장할 수 있으며, 충분히 낮은 전력 소비를 가질 수 있다.
도 18f는 하우징(771), 표시부(773), 및 지지대(775) 등을 포함하는 텔레비전 장치(770)이다. 텔레비전 세트(770)는, 하우징(771)의 조작 스위치 또는 별도의 리모콘(780)에 의해 작동될 수 있다. 하우징(771)과 리모콘(780)에는, 상기 실시형태들에서 설명된 반도체 장치가 제공된다. 따라서, 텔레비전 장치는 데이터의 기입 및 판독을 고속으로 행할 수 있고, 데이터를 장기간 저장할 수 있으며, 충분히 낮은 전력 소비를 가질 수 있다.
따라서, 상기 실시형태들에 따른 반도체 장치가 본 실시형태에서 설명된 전자 장치들에 제공된다. 따라서, 낮은 전력 소비를 갖는 전자 장치가 실현될 수 있다.
[예 1]
개시된 발명의 한 실시형태에 따른 반도체 장치가 데이터를 재기입할 수 있는 횟수가 조사되었다. 이 예에서는, 도 19를 참조하여 조사 결과를 설명한다.
조사에 이용되는 반도체 장치는, 도 1의 (a-1)의 회로 구성을 갖는 반도체 장치이다. 여기서, 트랜지스터(162)에 대응하는 트랜지스터에 대해서는 산화물 반도체가 이용되었고, 용량 소자(164)에 대응하는 용량 소자로서는, 0.33 pF의 용량값이 이용되었다.
조사는, 초기의 메모리 윈도우폭과, 데이터의 저장 및 기입을 미리결정된 수만큼 반복한 후의 메모리 윈도우폭을 비교함으로써 실시되었다. 도 1의 (a-1)의 제3 선에 대응하는 배선에 0 V 또는 5 V를 인가하고 도 1의 (a-1)의 제4 선에 대응하는 배선에 0 V 또는 5 V를 인가함으로써, 데이터가 저장 및 기입되었다. 제4 선에 대응하는 배선의 전위가 0 V인 경우, 트랜지스터(162)에 대응하는 트랜지스터(기입용 트랜지스터)는 오프로 된다; 따라서, 플로팅 게이트부(FG)에 공급된 전위는 유지된다. 제4 선에 대응하는 배선의 전위가 5 V인 경우, 트랜지스터(162)에 대응하는 트랜지스터는 온으로 된다; 따라서, 제3 선에 대응하는 배선의 전위가 플로팅 게이트부(FG)에 공급된다.
메모리 윈도우폭은 메모리 장치의 특성 지표들 중 하나이다. 여기서는, 메모리 윈도우폭은, 제5 선에 대응하는 배선의 전위(Vcg)와 트랜지스터(160)에 대응하는 트랜지스터(판독용 트랜지스터)의 드레인 전류(Id) 사이의 관계를 나타내는, 상이한 메모리 상태들 사이의 곡선(Vcg-Id 곡선)의 쉬프트량(ΔVcg)를 나타낸다. 상이한 메모리 상태란, 플로팅 게이트부(FG)에 0 V가 인가된 상태(이하, 로우(Low) 상태라고 함)와 플로팅 게이트부(FG)에 5 V가 인가된 상태(이하, 하이(High) 상태라고 함)를 말한다. 즉, 메모리 윈도우폭은, 로우 상태와 하이 상태에서 전위(Vcg)를 스위핑(sweeping)함으로써 확인될 수 있다. 여기서, 로우 상태에서는 -2 V이상 5 V이하의 범위에서 전위 Vcg가 스위핑되었고, 하이 상태에서는 -7 V이상 0 V이하의 범위에서 전위 Vcg가 스위핑되었다. 양쪽 경우에서, 전위 Vds = 1 V를 만족하였다.
도 19는 초기 메모리 윈도우폭과 1×109회의 기입을 실시한 후의 메모리 윈도우폭의 조사 결과를 도시한다. 도 19에서, 횡축은 Vcg (V)를 나타내고, 종축은 Id (A)를 나타낸다는 점에 유의한다. 실선은 첫번째 기입 후의 특성 곡선을 나타내고, 점선은 1×109회의 기입을 실시한 후의 특성 곡선을 나타낸다. 실선 및 점선 양쪽 모두에서, 좌측 곡선은 하이 상태에서의 특성 곡선이고, 우측 곡선은 로우 상태에서의 특성 곡선이다. 도 19에 따르면, 1×109회의 데이터 기입 후에 메모리 윈도우폭은 변하지 않았고, 이것은 반도체 장치가 적어도 이 기간 동안에는 열화되지 않는다는 것을 의미한다.
전술된 바와 같이, 개시된 발명의 한 실시형태에 따른 반도체 장치에서는, 데이터가 1×109회 저장 및 기입된 후에도 특성이 변하지 않았고, 재기입 내성이 매우 높았다. 즉, 개시된 발명의 한 실시형태에 따르면, 상당히 신뢰성있는 반도체 장치가 실현될 수 있다고 말할 수 있다.
[예 2]
이 예에서는, 고순도화된 산화물 반도체를 포함하는 트랜지스터의 오프 전류를 측정함으로써 얻어진 결과를 설명한다.
본 예에서는, 실시형태 4에 따라 고순도화된 산화물 반도체를 포함하는 트랜지스터가 형성되었다. 우선, 고순도화된 산화물 반도체를 포함하는 트랜지스터의 매우 작은 오프 전류를 고려하여, 충분히 넓은 1m의 채널폭(W)을 갖는 트랜지스터가 준비되었고, 오프 전류가 측정되었다. 도 20은 1m의 채널폭(W)을 갖는 트랜지스터의 오프 전류의 측정에 의한 결과를 도시한다. 도 20에서, 횡축은 게이트 전압(VG)을 도시하고, 종축은 드레인 전류(ID)를 도시한다. 드레인 전압(VD)가 +1 V 또는 +10 V이고 게이트 전압(VG)이 -5 V 내지 -20 V의 범위에 있는 경우, 박막 트랜지스터의 오프 전류는, 검출 한계인 1×10-13 A 이하인 것을 알 수 있었다. 또한, 트랜지스터의 오프 전류 밀도는 1 aA/㎛ (1×10-18 A/㎛) 이하인 것을 알 수 있었다.
그 다음, 고순도화된 산화물 반도체를 포함하는 박막 트랜지스터의 오프 전류를 더욱 정확하게 측정함으로써 얻어진 결과를 설명한다. 전술된 바와 같이, 고순도화된 산화물 반도체를 포함하는 트랜지스터의 오프 전류는, 측정 장비의 검출 한계인 1×10-13 A 이하인 것을 알 수 있었다. 여기서, 특성 평가용 소자를 이용하여, 더욱 정확한 오프 전류(상기 측정에서 측정 장비의 검출 한계 이하의 값)를 측정함으로써 얻어진 결과를 설명한다.
우선, 전류 측정 방법에서 이용된 특성 평가용 소자를 도 21을 참조하여 설명한다.
도 21의 특성 평가용 소자에서, 3개의 측정 시스템(800)이 병렬로 접속된다. 측정 시스템(800)은, 용량 소자(802), 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 및 트랜지스터(808)를 포함한다. 트랜지스터(804 및 808) 각각으로서, 실시형태 4에 따라 제조된 트랜지스터가 이용되었다.
측정 시스템(800)에서, 트랜지스터(804)의 소스 단자 및 드레인 단자 중 하나, 용량 소자(802)의 단자들 중 하나, 및 트랜지스터(805)의 소스 단자 및 드레인 단자 중 하나는, (V2를 공급하는) 전원에 전기적으로 접속된다. 트랜지스터(804)의 소스 단자 및 드레인 단자 중 다른 하나, 트랜지스터(808)의 소스 단자 및 드레인 단자 중 하나, 용량 소자(802)의 단자들 중 다른 하나, 및 트랜지스터(805)의 게이트 단자는 서로 전기적으로 접속된다. 트랜지스터(808)의 소스 단자 및 드레인 단자 중 다른 하나, 트랜지스터(806)의 소스 단자 및 드레인 단자 중 하나, 및 트랜지스터(806)의 게이트 단자는, (V1을 공급하는) 전원에 전기적으로 접속된다. 트랜지스터(805)의 소스 단자 및 드레인 단자 중 다른 하나와, 트랜지스터(806)의 소스 단자 및 드레인 단자 중 다른 하나는 서로 전기적으로 접속되어 출력 전위(Vout)를 출력한다.
트랜지스터(804)의 게이트 단자에는, 트랜지스터(804)의 온 상태와 오프 상태를 제어하는 전위(Vext_b2)가 공급된다. 트랜지스터(808)의 게이트 단자에는, 트랜지스터(808)의 온 상태와 오프 상태를 제어하는 전위(Vext_b1)가 공급된다. 출력 단자로부터는 전위(Vout)가 출력된다.
그 다음, 측정 시스템을 이용한 전류 측정 방법을 설명한다.
우선, 오프 전류를 측정하기 위해서 전위차를 인가하는 초기화 기간을 간략하게 설명한다. 초기화 기간에서, 트랜지스터(808)의 게이트 단자에 트랜지스터(808)를 온으로 하는 전위(Vext_b1)가 입력되고, 트랜지스터(804)의 소스 단자 및 드레인 단자 중 다른 하나에 전기적으로 접속된 노드(즉, 트랜지스터(808)의 소스 단자 및 드레인 단자 중 하나, 용량 소자(802)의 단자들 중 다른 하나, 및 트랜지스터(805)의 게이트 단자에 접속된 노드)인 노드 A에는 전위(V1)이 공급된다. 여기서, 전위(V1)는, 예를 들어, 고전위이다. 트랜지스터(804)는 오프이다.
그 후, 트랜지스터(808)의 게이트 단자에 트랜지스터(808)를 오프로 하는 전위(Vext_b1)가 입력되어, 트랜지스터(808)가 오프로 된다. 트랜지스터(808)가 오프로 된 후, 전위(V1)는 로우로 설정된다. 트랜지스터(804)는 여전히 오프이다. 전위(V2)는 전위(V1)와 동일한 전위이다. 따라서, 초기화 기간이 종료된다. 초기화 기간이 종료된 상태에서는, 노드 A와 트랜지스터(804)의 소스 단자 및 드레인 단자 중 하나 사이에 전위차가 발생하고, 노드 A와 트랜지스터(808)의 소스 단자 및 드레인 단자 중 다른 하나 사이에도 전위차가 발생한다. 따라서, 트랜지스터(804) 및 트랜지스터(808)를 통해 전하가 조금 흐른다. 즉, 오프 전류가 발생된다.
그 다음, 오프 전류의 측정 기간을 간략하게 설명한다. 측정 기간에서, 트랜지스터(804)의 소스 단자 및 드레인 단자 중 하나의 전위(즉, V2), 및 트랜지스터(808)의 소스 단자 및 드레인 단자 중 다른 하나의 전위(즉, 전위 V1)는 저전위로 설정되어 고정된다. 한편, 측정 기간에서 노드 A의 전위는 고정되지 않는다(노드 A는 플로팅 상태에 있음). 따라서, 트랜지스터(804)를 통해 전하가 흐르고, 시간의 경과에 따라 노드 A에 유지된 전하량이 변한다. 또한, 노드 A에 유지된 전하량이 변함에 따라, 노드 A의 전위가 변동한다. 즉, 출력 단자의 출력 전위(Vout)도 변동한다.
도 22는, 전위차가 발생되는 초기화 기간, 및 그 후의 측정 기간에서 전위들 사이의 관계의 세부사항(타이밍도)을 도시한다.
초기화 기간에서, 우선, 전위(Vext_b2)는 트랜지스터(804)를 온으로 하는 전위(고전위)로 설정된다. 따라서, 노드 A의 전위는 V2, 즉, 저전위(VSS)가 된다. 그 후, 전위(Vext_b2)가 트랜지스터(804)를 오프로 하는 전위(저전위)에 설정됨으로써, 트랜지스터(804)가 오프로 된다. 그 다음, 전위(Vext_b1)가 트랜지스터(808)를 온으로 하는 전위(고전위)에 설정된다. 따라서, 노드 A의 전위는 V1, 즉, 고전위(VDD)가 된다. 그 후, 전위(Vext_b1)가 트랜지스터(808)를 오프로 하는 전위에 설정된다. 따라서, 노드 A는 플로팅 상태가 되고, 초기화 기간이 종료된다.
후속하는 측정 기간에서, 전위(V1) 및 전위(V2)는 개별적으로, 노드 A에 전하가 유입되는 전위 또는 노드 A로부터 전하가 유출되는 전위로 설정된다. 여기서, 전위(V1) 및 전위(V2)는 저전위(VSS)이다. 출력 전위(Vout)를 측정하는 타이밍에서, 출력 회로를 동작시킬 필요가 있다; 따라서, 일부 경우에는 일시적으로 V1이 고전위(VDD)에 설정된다는 점에 유의한다. V1이 고전위(VDD)인 기간은, 측정에 영향을 주지 않도록 단기간으로 설정된다.
전술된 방식으로 전위차가 발생되어 측정 기간을 개시하면, 시간의 경과에 따라 노드 A에 유지된 전하량이 변하고, 그에 따라 노드 A의 전위가 변동한다. 이것은 트랜지스터(805)의 게이트 단자의 전위가 변동하는 것을 의미하므로, 시간의 경과에 따라 출력 단자의 출력 전위(Vout)도 변동한다.
얻어진 출력 전위(Vout)에 기초하여 오프 전류를 계산하는 방법을 이하에 설명한다.
오프 전류가 계산되기 이전에 미리 노드 A의 전위(VA)와 출력 전위(Vout) 사이의 관계를 얻는다. 따라서, 출력 전위(Vout)에 기초하여 노드 A의 전위(VA)를 구할 수 있다. 전술된 관계로부터, 노드 A의 전위(VA)는 출력 전위(Vout)의 함수로서 이하의 수학식으로 표현될 수 있다.
Figure 112017069644236-pat00001
노드 A의 전하(QA)는, 노드 A의 전위(VA), 노드 A에 전기적으로 접속된 용량(CA), 및 상수(const)를 이용하여 다음과 같은 수학식으로 표현된다. 여기서, 노드 A에 전기적으로 접속된 용량(CA)은, 용량 소자(802)의 용량과 다른 용량의 합이다.
노드 A의 전류(IA)는, 노드 A로 흐르는 전하(또는 노드 A로부터 흘러나오는 전하)의 시간 미분이기 때문에, 노드 A의 전류(IA)는 다음과 같은 수학식으로 표현된다.
Figure 112017069644236-pat00003
따라서, 노드 A에 전기적으로 접속된 용량(CA)을 갖는 용량 소자와 출력 단자의 출력 전위(Vout)에 기초하여 노드 A의 전류(IA)를 구할 수 있다.
전술된 방법에 의해, 오프 상태인 트랜지스터의 소스와 드레인 사이의 리크 전류(오프 전류)를 계산할 수 있다.
본 예에서는, 고순도화된 산화물 반도체를 이용하여 트랜지스터(804) 및 트랜지스터(808)가 제조되었다. 트랜지스터의 채널 길이(L)와 채널폭(W)의 비는, L/W=1/5이었다. 병렬로 배치된 측정 시스템(800)에서, 용량 소자(802)의 용량값은, 각각, 100 fF, 1 pF, 3 pF이었다.
본 예에 따른 측정에서, VDD는 5 V였고, VSS는 0 V였다는 점에 유의한다. 측정 기간에서, 전위(V1)은 기본적으로 VSS로 설정되었고, 10초 내지 300초마다, 100 msec의 기간에서만 VDD로 설정되어, Vout을 측정했다. 또한, 소자를 통해 흐르는 전류 I의 계산에 이용된 Δt는 약 30000 sec였다.
도 23은 전류 측정시에 출력 전위(Vout)와 경과 시간(Time) 사이의 관계를 도시한다. 도 23에 따르면, 시간의 경과에 따라 전위가 변동한다.
도 24는 상기 전류 측정에 기초하여 계산된 오프 전류를 도시한다. 도 24는 소스-드레인 사이의 전압(V)과 오프 전류(I) 사이의 관계를 도시한다는 점에 유의한다. 도 24에 따르면, 소스-드레인 전압이 4 V인 조건 하에서, 오프 전류는 약 40 zA/㎛ 였다. 소스-드레인 전압이 3.1 V일 때, 오프 전류는 10 zA/㎛ 이하였다. 1 zA는 10-21 A와 같다는 점에 유의한다.
본 예에 따르면, 고순도화된 산화물 반도체를 포함하는 트랜지스터에서는 오프 전류가 충분히 작을 수 있다는 것을 확인하였다.
본 출원은, 2009년 12월 28일 일본 특허청에 출원된 일본 특허 출원번호 제2009-298891호와, 2010년 1월 15일 일본 특허청에 출원된 일본 특허 출원번호 제2010-007519호와, 2010년 7월 15일 일본 특허청에 출원된 일본 특허 출원번호 제2010-160946호에 기초하고 있으며, 이들 전체 내용을 본 명세서에서 참조용으로 원용한다.
100: 기판, 102: 보호층, 104: 반도체 영역, 106: 소자 분리 절연층, 108: 게이트 절연층, 110; 게이트 전극, 112: 절연층, 114: 불순물 영역, 116: 채널 형성 영역, 118: 측벽 절연층, 120: 고농도 불순물 영역, 122: 금속층, 124: 금속 화합물 영역, 124a: 금속 화합물 영역; 124b: 금속 화합물 영역; 125: 층간 절연층, 126: 층간 절연층, 128: 층간 절연층, 130a: 소스 또는 드레인 전극, 130b: 소스 또는 드레인 전극, 130c: 전극, 142a: 소스 또는 드레인 전극, 142b: 소스 또는 드레인 전극, 142c: 배선, 142d: 배선, 143a : 절연층, 143b: 절연층, 144: 산화물 반도체층, 146: 게이트 절연층, 148a: 게이트 전극, 148b: 전극, 150: 층간 절연층, 152: 층간 절연층, 154: 소스 또는 드레인 전극, 156: 배선, 156a: 배선, 156b: 배선, 158a: 소스 또는 드레인 전극, 158b: 전극; 160: 트랜지스터, 162: 트랜지스터, 163: 트랜지스터, 164: 용량 소자, 165: 용량 소자, 166: 반도체층, 168: 메모리 셀, 701: 하우징, 702: 하우징, 703: 표시부, 704: 키보드, 711: 본체, 712: 스타일러스, 713: 표시부, 714: 조작 버튼, 715: 외부 인터페이스, 720: 전자서적 리더, 721: 하우징, 723: 하우징, 725: 표시부, 727: 표시부, 731: 전원 스위치, 733: 조작 키, 735: 스피커, 737: 경첩, 740: 하우징, 741: 하우징, 742: 표시 패널, 743: 스피커, 745: 조작 키, 744: 마이크로폰, 746: 포인팅 장치, 747: 카메라 렌즈, 748: 외부 접속 단자, 749: 태양 전지, 750: 외부 메모리 슬롯, 761: 본체, 763: 접안부, 764: 조작 스위치, 765: 표시부, 766: 배터리, 767: 표시부, 770: 텔레비전 장치, 771: 하우징, 773: 표시부, 775: 스탠드, 780: 리모콘, 800: 측정 시스템, 802: 용량 소자, 804: 트랜지스터, 805: 트랜지스터, 806: 트랜지스터, 808: 트랜지스터, 1100: 메모리 셀, 1111: 구동 회로, 1112: 구동 회로, 1113: 구동 회로, 1114: 구동 회로, 1200: 메모리 셀, 1211: 구동 회로, 1212: 구동 회로, 1213: 구동 회로, 및 1214: 구동 회로.

Claims (15)

  1. 반도체 장치로서,
    제1 트랜지스터, 제2 트랜지스터, 및 용량 소자
    를 포함하고,
    층간 절연층이 상기 제1 트랜지스터 위에 있고,
    상기 제2 트랜지스터는 상기 층간 절연층 위에 있고,
    상기 제2 트랜지스터의 제1 전극은 상기 제1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제2 트랜지스터의 제2 전극은, 상기 층간 절연층의 개구 내에 있는 도전막을 통해 상기 제1 트랜지스터의 제1 전극에 전기적으로 접속되고,
    상기 도전막은 금속막을 포함하고,
    상기 용량 소자는 상기 제1 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제1 트랜지스터는 결정질 실리콘(crystalline silicon)을 포함하는 제1 채널 형성 영역을 포함하고,
    상기 제2 트랜지스터는, 인듐 및 아연을 포함하는 산화물 반도체층, 상기 산화물 반도체층 위의 게이트 절연층, 및 상기 게이트 절연층 위의 게이트 전극을 포함하는, 반도체 장치.
  2. 반도체 장치로서,
    제1 트랜지스터, 제2 트랜지스터, 및 용량 소자
    를 포함하고,
    층간 절연층이 상기 제1 트랜지스터 위에 있고,
    상기 제2 트랜지스터는 상기 층간 절연층 위에 있고,
    상기 제2 트랜지스터의 제1 전극은 상기 제1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제2 트랜지스터의 제2 전극은, 상기 층간 절연층의 개구 내에 있는 도전막을 통해 상기 제1 트랜지스터의 제1 전극에 전기적으로 접속되고,
    상기 도전막은 금속막을 포함하고,
    상기 용량 소자는 상기 제1 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제1 트랜지스터의 채널 형성 영역은 실리콘 기판 내에 있고,
    상기 제2 트랜지스터는, 인듐 및 아연을 포함하는 산화물 반도체층, 상기 산화물 반도체층 위의 게이트 절연층, 및 상기 게이트 절연층 위의 게이트 전극을 포함하는, 반도체 장치.
  3. 삭제
  4. 반도체 장치로서,
    서로 인접한 제1 메모리 셀 및 제2 메모리 셀을 포함하고, 상기 제1 메모리 셀 및 상기 제2 메모리 셀 각각은,
    제1 트랜지스터, 제2 트랜지스터, 및 용량 소자
    를 포함하고,
    층간 절연층이 상기 제1 트랜지스터 위에 있고,
    상기 제2 트랜지스터는 상기 층간 절연층 위에 있고,
    상기 제2 트랜지스터의 제1 전극은 상기 제1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제2 트랜지스터의 제2 전극은, 상기 층간 절연층의 개구 내에 있는 도전막을 통해 상기 제1 트랜지스터의 제1 전극에 전기적으로 접속되고,
    상기 도전막은 금속막을 포함하고,
    상기 제1 트랜지스터의 채널 형성 영역은 결정질 실리콘을 포함하고,
    상기 용량 소자는 상기 제1 트랜지스터의 상기 게이트에 전기적으로 접속되고,
    상기 제2 트랜지스터는, 인듐 및 아연을 포함하는 산화물 반도체층, 상기 산화물 반도체층 위의 게이트 절연층, 및 상기 게이트 절연층 위의 게이트 전극을 포함하고,
    상기 제1 트랜지스터의 제2 전극은 상기 제1 메모리 셀 및 상기 제2 메모리 셀 사이에 공유되는, 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 트랜지스터의 상기 채널 형성 영역은 반도체 기판 내에 있는, 반도체 장치.
  6. 삭제
  7. 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터의 상기 산화물 반도체층은 상기 제2 트랜지스터의 상기 제1 전극 및 상기 제2 트랜지스터의 상기 제2 전극 위에 있는, 반도체 장치.
  8. 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터의 상기 제1 전극은 상기 제1 트랜지스터의 상기 게이트 위에서 직접 접촉하는, 반도체 장치.
  9. 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 갈륨을 포함하는, 반도체 장치.
  10. 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
    상기 용량 소자는, 제1 전극, 상기 제1 전극 위의 절연층, 및 상기 게이트 절연층 위의 제2 전극을 포함하고,
    상기 용량 소자의 상기 제1 전극은 상기 제2 트랜지스터의 상기 제1 전극이고,
    상기 용량 소자의 상기 절연층은 상기 제2 트랜지스터의 상기 게이트 절연층인, 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 트랜지스터의 상기 게이트와 상기 용량 소자의 상기 제2 전극은 서로 중첩하는, 반도체 장치.
  12. 제10항에 있어서,
    상기 용량 소자는 상기 용량 소자의 상기 제1 전극과 상기 용량 소자의 상기 절연층 사이에 상기 제2 트랜지스터의 상기 산화물 반도체층을 포함하는, 반도체 장치.
  13. 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터의 상기 게이트 전극은 상기 제2 트랜지스터의 상기 제1 전극 및 상기 제2 트랜지스터의 상기 제2 전극과 중첩하는, 반도체 장치.
  14. 제1항, 제2항, 및 제4항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터의 상기 제2 전극과 전기적으로 접속되는 스위칭 소자를 더 포함하는, 반도체 장치.
  15. 제14항에 있어서,
    상기 스위칭 소자를 통해 상기 제2 트랜지스터의 상기 제2 전극과 전기적으로 접속되는 구동 회로를 더 포함하는, 반도체 장치.
KR1020177020331A 2009-12-28 2010-12-02 반도체 장치 Expired - Fee Related KR101842413B1 (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2009298891 2009-12-28
JPJP-P-2009-298891 2009-12-28
JP2010007519 2010-01-15
JPJP-P-2010-007519 2010-01-15
JP2010160946 2010-07-15
JPJP-P-2010-160946 2010-07-15
PCT/JP2010/072064 WO2011080998A1 (en) 2009-12-28 2010-12-02 Semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020127016918A Division KR101762316B1 (ko) 2009-12-28 2010-12-02 반도체 장치

Publications (2)

Publication Number Publication Date
KR20170087536A KR20170087536A (ko) 2017-07-28
KR101842413B1 true KR101842413B1 (ko) 2018-03-26

Family

ID=44186325

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020177020331A Expired - Fee Related KR101842413B1 (ko) 2009-12-28 2010-12-02 반도체 장치
KR1020127016918A Expired - Fee Related KR101762316B1 (ko) 2009-12-28 2010-12-02 반도체 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020127016918A Expired - Fee Related KR101762316B1 (ko) 2009-12-28 2010-12-02 반도체 장치

Country Status (5)

Country Link
US (3) US8450783B2 (ko)
JP (2) JP5604291B2 (ko)
KR (2) KR101842413B1 (ko)
TW (2) TWI501227B (ko)
WO (1) WO2011080998A1 (ko)

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240042556A (ko) * 2009-10-29 2024-04-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101866734B1 (ko) 2009-12-25 2018-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101760537B1 (ko) 2009-12-28 2017-07-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2011086847A1 (en) * 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011086846A1 (en) 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
KR20180043383A (ko) 2010-01-22 2018-04-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
CN106847816A (zh) 2010-02-05 2017-06-13 株式会社半导体能源研究所 半导体装置
WO2011096270A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101862823B1 (ko) 2010-02-05 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011102233A1 (en) * 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101932909B1 (ko) * 2010-03-04 2018-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치 및 반도체 장치
KR101929190B1 (ko) 2010-03-05 2018-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN110718557B (zh) 2010-03-08 2023-12-26 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
WO2011111505A1 (en) * 2010-03-08 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2011114867A1 (en) 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
KR101884031B1 (ko) * 2010-04-07 2018-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
US8207025B2 (en) 2010-04-09 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2011135999A1 (en) 2010-04-27 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
KR101894897B1 (ko) 2010-06-04 2018-09-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5739257B2 (ja) 2010-08-05 2015-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP5671418B2 (ja) 2010-08-06 2015-02-18 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US8467231B2 (en) 2010-08-06 2013-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
US8339837B2 (en) 2010-08-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
JP5702689B2 (ja) 2010-08-31 2015-04-15 株式会社半導体エネルギー研究所 半導体装置の駆動方法、及び半導体装置
US8634228B2 (en) 2010-09-02 2014-01-21 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
TWI608486B (zh) 2010-09-13 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
JP2012256821A (ja) * 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
JP5973165B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US9048142B2 (en) * 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI657565B (zh) 2011-01-14 2019-04-21 日商半導體能源研究所股份有限公司 半導體記憶裝置
KR102026718B1 (ko) * 2011-01-14 2019-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치, 반도체 장치, 검출 방법
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
JP6014362B2 (ja) 2011-05-19 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6091083B2 (ja) 2011-05-20 2017-03-08 株式会社半導体エネルギー研究所 記憶装置
WO2013042562A1 (en) * 2011-09-22 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
CN116207143A (zh) * 2012-11-30 2023-06-02 株式会社半导体能源研究所 半导体装置
US9318484B2 (en) * 2013-02-20 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
JP6108898B2 (ja) * 2013-03-19 2017-04-05 株式会社東芝 表示装置、薄膜トランジスタ、表示装置の製造方法及び薄膜トランジスタの製造方法
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
CN103700629B (zh) * 2013-12-30 2016-10-12 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
US9887212B2 (en) * 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6538426B2 (ja) * 2014-05-30 2019-07-03 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
JP6676354B2 (ja) 2014-12-16 2020-04-08 株式会社半導体エネルギー研究所 半導体装置
JP2016116220A (ja) 2014-12-16 2016-06-23 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
WO2018130930A1 (en) 2017-01-16 2018-07-19 Semiconductor Energy Laboratory Co., Ltd. Display device
CN107818991B (zh) * 2017-10-23 2020-06-05 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板
JP2020072191A (ja) 2018-10-31 2020-05-07 キオクシア株式会社 半導体記憶装置
US10872666B2 (en) * 2019-02-22 2020-12-22 Micron Technology, Inc. Source line management for memory cells with floating gates
EP3853898B1 (en) * 2019-02-27 2023-08-02 Yangtze Memory Technologies Co., Ltd. Bit line driver device
JP7638768B2 (ja) 2021-04-05 2025-03-04 キオクシア株式会社 半導体記憶装置
TWI831343B (zh) 2022-08-25 2024-02-01 聚積科技股份有限公司 發光二極體顯示裝置
US12148364B2 (en) 2022-08-25 2024-11-19 Macroblock, Inc. Light emitting display device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2009277702A (ja) * 2008-05-12 2009-11-26 Canon Inc 半導体素子の閾値電圧の制御方法

Family Cites Families (170)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS6260191A (ja) 1985-09-11 1987-03-16 Nec Corp 半導体メモリセル
JPS62230043A (ja) 1986-03-31 1987-10-08 Seiko Epson Corp 半導体装置
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63268184A (ja) * 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
JPH0713872B2 (ja) 1987-11-24 1995-02-15 三菱電機株式会社 半導体記憶装置
KR950000501Y1 (ko) 1989-01-31 1995-01-28 주식회사 금성사 칼라수상관용 편향요크
JP2662822B2 (ja) 1990-03-20 1997-10-15 三菱電機株式会社 半導体記憶装置
JPH06260498A (ja) 1991-03-25 1994-09-16 Fuji Xerox Co Ltd 薄膜トランジスタ及びその製造方法
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06251588A (ja) 1993-03-02 1994-09-09 Toshiba Corp センスアンプ回路
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US5770483A (en) 1996-10-08 1998-06-23 Advanced Micro Devices, Inc. Multi-level transistor fabrication method with high performance drain-to-gate connection
US6271542B1 (en) * 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6762951B2 (en) 2001-11-13 2004-07-13 Hitachi, Ltd. Semiconductor integrated circuit device
US6515892B1 (en) 1999-05-14 2003-02-04 Hitachi, Ltd. Semiconductor integrated circuit device
JP2001093988A (ja) * 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
JP4654471B2 (ja) * 1999-07-29 2011-03-23 ソニー株式会社 半導体装置
JP2001053164A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
JP2001053167A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001093989A (ja) * 1999-09-22 2001-04-06 Sony Corp 半導体装置
JP2001168198A (ja) * 1999-12-09 2001-06-22 Sony Corp メモリ混載半導体集積回路およびその設計方法
JP2001230329A (ja) * 2000-02-16 2001-08-24 Sony Corp 半導体記憶装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) * 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
JP2002093924A (ja) 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368141A (ja) * 2001-06-06 2002-12-20 Sony Corp 不揮発性半導体メモリ装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US6512687B1 (en) * 2002-01-07 2003-01-28 Macronix International Co., Ltd. Non-volatile ferroelectric capacitor memory circuit
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7184301B2 (en) * 2002-11-27 2007-02-27 Nec Corporation Magnetic memory cell and magnetic random access memory using the same
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100930916B1 (ko) * 2003-03-20 2009-12-10 엘지디스플레이 주식회사 횡전계형 액정표시장치 및 그 제조방법
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
ITMI20031356A1 (it) * 2003-07-02 2005-01-03 Danieli Off Mecc Dispositivo di alimentazione di metallo fuso in cristallizzatore.
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR100578793B1 (ko) 2003-11-26 2006-05-11 삼성에스디아이 주식회사 발광 표시 장치 및 그 구동 방법
US8445946B2 (en) 2003-12-11 2013-05-21 International Business Machines Corporation Gated diode memory cells
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
US7250627B2 (en) * 2004-03-12 2007-07-31 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP2455975B1 (en) 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP4375560B2 (ja) * 2004-12-07 2009-12-02 セイコーエプソン株式会社 トランジスタ型強誘電体メモリの製造方法
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) * 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4958253B2 (ja) * 2005-09-02 2012-06-20 財団法人高知県産業振興センター 薄膜トランジスタ
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
CN101258607B (zh) 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007122758A (ja) * 2005-10-24 2007-05-17 Sony Corp 半導体メモリ装置およびその読み出し方法
CN101577256B (zh) 2005-11-15 2011-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
JP5049491B2 (ja) 2005-12-22 2012-10-17 パナソニック株式会社 電気素子，メモリ装置，および半導体集積回路
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US8008137B2 (en) * 2006-03-15 2011-08-30 Marvell World Trade Ltd. Method for fabricating 1T-DRAM on bulk silicon
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR100743651B1 (ko) * 2006-05-24 2007-07-27 주식회사 하이닉스반도체 반도체 소자의 콘택 형성방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7663165B2 (en) 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8058675B2 (en) 2006-12-27 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device using the same
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101402189B1 (ko) 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
US8566502B2 (en) 2008-05-29 2013-10-22 Vmware, Inc. Offloading storage operations to storage hardware using a switch
JP2009016368A (ja) * 2007-06-29 2009-01-22 Ricoh Co Ltd メモリーデバイス
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8232598B2 (en) 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5291928B2 (ja) * 2007-12-26 2013-09-18 株式会社日立製作所 酸化物半導体装置およびその製造方法
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5150932B2 (ja) 2008-04-04 2013-02-27 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5202094B2 (ja) 2008-05-12 2013-06-05 キヤノン株式会社 半導体装置
KR100958006B1 (ko) * 2008-06-18 2010-05-17 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR20100067612A (ko) 2008-12-11 2010-06-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터 및 표시 장치
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR20240042556A (ko) 2009-10-29 2024-04-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
MY163862A (en) 2009-10-30 2017-10-31 Semiconductor Energy Lab Logic circuit and semiconductor device
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
WO2011065258A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
IN2012DN04871A (ko) 2009-12-11 2015-09-25 Semiconductor Energy Laoboratory Co Ltd
CN102652356B (zh) 2009-12-18 2016-02-17 株式会社半导体能源研究所 半导体装置
KR101866734B1 (ko) 2009-12-25 2018-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101781336B1 (ko) 2009-12-25 2017-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101760537B1 (ko) * 2009-12-28 2017-07-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011086846A1 (en) 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2009277702A (ja) * 2008-05-12 2009-11-26 Canon Inc 半導体素子の閾値電圧の制御方法

Also Published As

Publication number Publication date
US9153589B2 (en) 2015-10-06
KR20120114281A (ko) 2012-10-16
TWI501227B (zh) 2015-09-21
JP2015029111A (ja) 2015-02-12
TW201140583A (en) 2011-11-16
TW201537570A (zh) 2015-10-01
WO2011080998A1 (en) 2011-07-07
US8450783B2 (en) 2013-05-28
TWI575520B (zh) 2017-03-21
KR20170087536A (ko) 2017-07-28
JP2012039059A (ja) 2012-02-23
US20110156028A1 (en) 2011-06-30
US20160027784A1 (en) 2016-01-28
JP5840267B2 (ja) 2016-01-06
US20130256771A1 (en) 2013-10-03
US9490370B2 (en) 2016-11-08
KR101762316B1 (ko) 2017-07-27
JP5604291B2 (ja) 2014-10-08

Similar Documents

Publication Publication Date Title
JP7637291B2 (ja) 半導体装置
KR101842413B1 (ko) 반도체 장치
KR101760537B1 (ko) 반도체 장치
KR101943807B1 (ko) 반도체 장치
KR101791279B1 (ko) 반도체 장치
KR101798367B1 (ko) 반도체 장치
TWI506622B (zh) 半導體裝置及驅動半導體裝置之方法
KR101775180B1 (ko) 반도체 장치 및 그 구동 방법
TWI496142B (zh) 半導體裝置及驅動半導體裝置之方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
PA0104 Divisional application for international application

St.27 status event code: A-0-1-A10-A16-div-PA0104

St.27 status event code: A-0-1-A10-A18-div-PA0104

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

AMND Amendment
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E601 Decision to refuse application
PE0601 Decision on rejection of patent

St.27 status event code: N-2-6-B10-B15-exm-PE0601

AMND Amendment
E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PX0901 Re-examination

St.27 status event code: A-2-3-E10-E12-rex-PX0901

PX0701 Decision of registration after re-examination

St.27 status event code: A-3-4-F10-F13-rex-PX0701

X701 Decision to grant (after re-examination)
GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

Fee payment year number: 1

St.27 status event code: A-2-2-U10-U12-oth-PR1002

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PC1903 Unpaid annual fee

Not in force date: 20210321

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

St.27 status event code: A-4-4-U10-U13-oth-PC1903

PC1903 Unpaid annual fee

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20210321

St.27 status event code: N-4-6-H10-H13-oth-PC1903

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000