JP5973165B2

JP5973165B2 - 半導体装置

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Publication number: JP5973165B2
Application number: JP2011282459A
Authority: JP
Inventors: 山崎　舜平; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2010-12-28
Filing date: 2011-12-23
Publication date: 2016-08-23
Anticipated expiration: 2031-12-23
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Description

開示する発明は、半導体素子を利用した半導体装置に関するものである。

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。

揮発性記憶装置の代表的な例としては、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。

上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。

揮発性記憶装置の別の例としてはＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。

特開昭５７−１０５８８９号公報

上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、半導体装置を提供することを目的の一とする。

開示する発明では、支持基板上に絶縁層を形成し、当該絶縁層上に高純度化された酸化物半導体と、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板である単結晶シリコンを用いて半導体装置を構成する。高純度化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。また、ＳＯＩ基板を用いることにより、絶縁層上に形成された薄い単結晶シリコンの特長を生かすことで、トランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。より詳細には以下の通りである。

開示する発明の一態様では、支持基板と、支持基板上に設けられた絶縁層と、絶縁層上に設けられた駆動回路と、記憶素子と、を有し、駆動回路は、単結晶シリコンを用いて形成された第１のトランジスタを有し、記憶素子は、絶縁層上に接して形成されたチャネル形成領域と不純物領域を含む酸化物半導体と、酸化物半導体上に設けられたソース電極及びドレイン電極と、酸化物半導体、及びソース電極及びドレイン電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられたゲート電極と、により構成された第２のトランジスタと、を有し、第１のトランジスタと、第２のトランジスタと、が電気的に接続された半導体装置である。

また、開示する発明の他の一態様では、支持基板と、支持基板上に設けられた絶縁層と、絶縁層上に設けられた駆動回路と、記憶素子と、を有し、駆動回路は、単結晶シリコンを用いて形成された第１のトランジスタを有し、記憶素子は、絶縁層上に接して形成されたゲート電極と、ゲート電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられたチャネル形成領域と不純物領域を含む酸化物半導体と、酸化物半導体上に設けられたソース電極及びドレイン電極と、チャネル形成領域に重畳して設けられた保護絶縁層と、により構成された第２のトランジスタと、を有し、第１のトランジスタと、第２のトランジスタと、が電気的に接続された半導体装置である。

また、開示する発明の他の一態様では、支持基板と、支持基板上に設けられた絶縁層と、絶縁層上に設けられた駆動回路と、記憶素子と、容量素子と、を有し、駆動回路は、単結晶シリコンを用いて形成された第１のトランジスタを有し、記憶素子は、絶縁層上に接して形成されたチャネル形成領域と不純物領域を含む酸化物半導体と、酸化物半導体上に設けられたソース電極及びドレイン電極と、酸化物半導体、及びソース電極及びドレイン電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられたゲート電極と、により構成された第２のトランジスタと、を有し、容量素子は、不純物領域と、絶縁層と、支持基板と、により構成され、第１のトランジスタと、第２のトランジスタと、が電気的に接続された半導体装置である。

また、開示する発明の他の一態様では、支持基板と、支持基板上に設けられた絶縁層と、絶縁層上に設けられた駆動回路と、記憶素子と、容量素子と、を有し、駆動回路は、単結晶シリコンを用いて形成された第１のトランジスタを有し、記憶素子は、絶縁層上に接して形成されたゲート電極と、ゲート電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられたチャネル形成領域と不純物領域を含む酸化物半導体と、酸化物半導体上に設けられたソース電極及びドレイン電極と、チャネル形成領域に重畳して設けられた保護絶縁層と、により構成された第２のトランジスタと、を有し、容量素子は、ゲート電極と、前記絶縁層と、前記支持基板と、により構成され、第１のトランジスタと、第２のトランジスタと、が電気的に接続された半導体装置である。

また、上記構成において、第１のトランジスタは、単結晶シリコンからなるチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上のゲート絶縁層と、ゲート絶縁層上のゲート電極と、不純物領域と電気的に接続されたソース電極及びドレイン電極と、を有する構成とすることができる。

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

本発明の一態様では、支持基板上に、ＳＯＩ基板である単結晶シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタに係る半導体装置が提供される。酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。したがって、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。また、ＳＯＩ基板を用いたトランジスタは、絶縁層上に形成された薄い単結晶シリコンの特長を生かすことで、トランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。

また、支持基板上に酸化物半導体を用いたトランジスタを形成することにより、支持基板と、トランジスタと、の間で容量を形成することもできる。したがって、平面方向に容量を形成する必要がなく、回路規模の縮小も可能である。

また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。

また、ＳＯＩ基板である単結晶シリコンを用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、ＳＯＩ基板を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。

このように、ＳＯＩ基板である単結晶シリコンにより形成したトランジスタを駆動回路などに用いた周辺回路と、酸化物半導体により形成したトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶素子とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。

半導体装置の平面図、及び断面図。半導体装置の回路図。半導体装置の作製工程に係る断面図。半導体装置の作製工程に係る断面図。半導体装置の作製工程に係る断面図。半導体装置の作製工程に係る断面図。半導体装置の作製工程に係る断面図。半導体装置の回路図。半導体装置を用いた電子機器を説明するための図。半導体装置を用いた携帯機器の回路図。半導体装置を用いた携帯機器を説明するための図。半導体装置を用いた携帯機器を説明するための図。半導体装置を用いた携帯機器を説明するための図。

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図１及び図２を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。

〈半導体装置の平面、及び断面構成〉
図１（Ａ）は、半導体装置の平面図を示し、図１（Ｂ）は、図１（Ａ）の破線Ａ１−Ａ４の断面図である。なお、破線Ａ１−Ａ４の断面は位置関係を明確にするため、Ａ２、及びＡ３を付記してある。図１に示す半導体装置は、周辺回路１７０と記憶素子１８０（メモリセルアレイともいう）を有する。また、周辺回路１７０では、ＳＯＩ基板である単結晶シリコンを用いたトランジスタ１５０を有し、記憶素子１８０では、酸化物半導体を用いたトランジスタ１６０を有する。単結晶半導体を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。

また、記憶素子１８０では、トランジスタ１６０を含むメモリセルがマトリクス状に複数設けられメモリセルアレイを形成している。

なお、上記トランジスタは、ｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するための記憶素子に、酸化物半導体を用いたトランジスタ１６０を用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない。

ここで、図１（Ｂ）における周辺回路１７０のトランジスタ１５０、及び記憶素子１８０のトランジスタ１６０の構成について以下説明を行う。

〈周辺回路のトランジスタの構成〉
トランジスタ１５０は、支持基板１０２上に設けられたＢＯＸ層１０４と、ＢＯＸ層１０４上に設けられたチャネル形成領域１０８を含む基板１００と、チャネル形成領域１０８と、チャネル形成領域１０８を挟むように設けられた不純物領域１１０、及び高濃度不純物領域１１１（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１０８上に設けられたゲート絶縁層１１４と、ゲート絶縁層１１４に設けられたゲート電極１１８と、不純物領域と電気的に接続するソース電極及びドレイン電極１２４を有する。

ここで、ゲート電極１１８の側面にはサイドウォール絶縁層１１６が設けられている。また、支持基板１０２の、表面に垂直な方向から見てサイドウォール絶縁層１１６と重ならない領域には、高濃度不純物領域１１１を有し、高濃度不純物領域１１１に接する金属化合物領域１１２が存在する。また、チャネル形成領域１０８を含む基板１００にはトランジスタ１５０を囲むように素子分離絶縁層１０６が設けられている。また、トランジスタ１５０を覆うように第１の絶縁層１２０、及び第２の絶縁層１２２が設けられている。ソース電極及びドレイン電極１２４は、第１の絶縁層１２０、及び第２の絶縁層１２２に形成された開口を通じて、金属化合物領域１１２と電気的に接続されている。つまり、ソース電極及びドレイン電極１２４は、金属化合物領域１１２を介して、高濃度不純物領域１１１、及び不純物領域１１０と電気的に接続されている。また、接続電極２１６は、第１の絶縁層１２０、及び第２の絶縁層１２２に形成された開口を通じて、ゲート電極１１８と電気的に接続されている。なお、トランジスタ１５０の集積化などのため、サイドウォール絶縁層１１６が形成されない場合もある。

〈記憶素子のトランジスタの構成〉
トランジスタ１６０は、支持基板１０２上に設けられたＢＯＸ層１０４と、ＢＯＸ層１０４上に設けられた酸化物半導体２０２と、酸化物半導体２０２上に設けられたソース電極及びドレイン電極２０４と、酸化物半導体２０２、及び、ソース電極及びドレイン電極２０４に接して設けられたゲート絶縁層２０６と、ゲート絶縁層２０６上に設けられたゲート電極２０８と、を有する。

このような構造のトランジスタ１６０は、ゲート電極の位置、及びコンタクト（酸化物半導体とソース電極及びドレイン電極のコンタクト）の位置から、所謂トップゲートトップコンタクト（ＴＧＴＣ）と呼ぶことができる。

また、酸化物半導体２０２は、不純物領域２０２ａ、不純物領域２０２ｂ、チャネル形成領域２０２ｃを有する。不純物領域２０２ａ、及び不純物領域２０２ｂは、ソース電極及びドレイン電極２０４と、ゲート電極２０８をマスクにして不純物注入処理により酸化物半導体２０２に不純物を注入することで形成することができる。また、トランジスタ１６０を覆うように第３の絶縁層２１０、及び第４の絶縁層２１２が設けられている。ソース電極及びドレイン電極２０４は、ゲート絶縁層２０６、第３の絶縁層２１０、及び第４の絶縁層２１２に形成された開口を通じて、電極２１４と電気的に接続されている。

また、不純物領域２０２ａ、及び不純物領域２０２ｂは、不純物を注入することで酸化物半導体２０２の抵抗が低くなるため、低抵抗領域（ｎ型領域とも呼ぶ）と呼ぶこともできる。これにより、支持基板１０２上のＢＯＸ層１０４を誘電体として、支持基板と、ＢＯＸ層と、当該低抵抗領域で容量素子１９０を形成している。

なお、トランジスタ１５０と、トランジスタ１６０は、接続電極２１６により電気的に接続されている。また、第２の絶縁層１２２と、第４の絶縁層２１２と、接続電極２１６上には、第５の絶縁層２１８、及び第６の絶縁層２２０を有している。

ここで、酸化物半導体２０２は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体２０２の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体２０２中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体２０２では、キャリア濃度が１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。例えば、室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６０を得ることができる。

なお、図１（Ｂ）に示すトランジスタ１６０では、酸化物半導体２０２が島状に加工されないため、加工の際のエッチングによる酸化物半導体２０２の汚染を防止できる。ただし、酸化物半導体２０２の形状は、これに限定されず、島状に加工してもよい。

また、酸化物半導体２０２に設けられる不純物領域２０２ａ、及び不純物領域２０２ｂは意図的に不純物を注入するため、高純度化されていなくても良い。しかし、不純物領域２０２ａ、及び不純物領域２０２ｂからチャネル形成領域２０２ｃに不純物元素が拡散する可能性を排除する上では、水素濃度を上記の条件とする方がよい。特にチャネル長が２００ｎｍ以下の場合には、信頼性を高める上でも、不純物領域２０２ａ、及び不純物領域２０２ｂも水素濃度を上記の条件とする方が望ましい。

なお、トランジスタ１６０において、ソース電極及びドレイン電極２０４の端部は、テーパー形状であることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極及びドレイン電極２０４）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。

次に、図１に示した記憶素子１８０の半導体装置の回路構成を図２に示す。

〈記憶素子の回路構成〉
図２に示す半導体装置の回路構成は、第１の配線（１ｓｔＬｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１６０のソース電極またはドレイン電極の一方とは、電気的に接続され、第２の配線（２ｎｄＬｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６０のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のソース電極またはドレイン電極の他方と、容量素子１９０の電極の一方とは、電気的に接続され、支持基板（Ｓｉｂｏｄｙ：第３の信号線とも呼ぶ）と、容量素子１９０の電極の他方とは、電気的に接続されている。

なお、容量素子１９０は、トランジスタ１６０の不純物領域２０２ａ、及び不純物領域２０２ｂと支持基板１０２との間のＢＯＸ層１０４を誘電体とすることで形成している。このように形成された容量素子１９０は、極めて容量が小さく形成できることから、図２において、容量素子１９０は破線で示している。

ここで、トランジスタ１６０には、上述の酸化物半導体を用いたトランジスタが適用される。上述の酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６０をオフ状態とすることで、容量素子１９０に与えられた電位を、極めて長時間にわたって保持することが可能である。なお、酸化物半導体を用いたトランジスタ１６０は、チャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下としているため、消費電力が小さく、動作速度もきわめて高いという特徴を有する。

図２に示す半導体装置の回路構成では、容量素子１９０に与えられた電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

はじめに、情報の書き込みおよび保持について説明する。まず、第２の配線の電位を、トランジスタ１６０がオン状態となる電位にして、トランジスタ１６０をオン状態とする。これにより、第１の配線の電位が、容量素子１９０の電極の一方に与えられる。すなわち、容量素子１９０には、所定の電荷が与えられる（書き込み）。その後、第２の配線の電位を、トランジスタ１６０がオフ状態となる電位にして、トランジスタ１６０をオフ状態とすることにより、容量素子１９０に与えられた電荷が保持される（保持）。トランジスタ１６０は上述のとおり、極めてオフ電流が小さいので、長時間にわたって電荷を保持できる。

次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第２の配線の電位をトランジスタ１６０がオン状態となる電位にすると、容量素子１９０に保持されている電荷量に応じて、第１の配線は異なる電位をとる。このため、第１の配線の電位を見ることで、保持されている情報を読み出すことができる。

なお、情報が読み出された場合、容量素子１９０の電荷は失われるため、再度の書き込みを行う点に留意が必要である。

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第２の配線の電位を、トランジスタ１６０がオン状態となる電位にして、トランジスタ１６０をオン状態とする。これにより、第１の配線の電位（新たな情報に係る電位）が、容量素子１９０の電極の一方に与えられる。その後、第２の配線の電位を、トランジスタ１６０がオフ状態となる電位にして、トランジスタ１６０をオフ状態とすることにより、容量素子１９０は、新たな情報に係る電荷が与えられた状態となる。

このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このため、半導体装置の高速動作が実現される。

なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。

以上のように、支持基板１０２上に形成されたＢＯＸ層１０４上に、周辺回路１７０にＳＯＩ基板である単結晶シリコンを用いたトランジスタ１５０と、記憶素子１８０に酸化物半導体を用いたトランジスタ１６０が設けられている。

このように、周辺回路にＳＯＩ基板である単結晶シリコンを用いたトランジスタと、記憶素子に酸化物半導体を用いたトランジスタを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。

酸化物半導体を用いたトランジスタ１６０はオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。したがって、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

また、ＳＯＩ基板である単結晶シリコンを用いることにより、絶縁層上に形成された薄い単結晶シリコン層の特長を生かすことで、高集積、高速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。

また、支持基板と、支持基板上に設けられた絶縁層と、絶縁層上に形成された酸化物半導体を用いたトランジスタと、により容量素子を形成することもできる。したがって、平面方向に容量を形成する必要がなく、回路規模の縮小も可能である。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）

本実施の形態では、実施の形態１に示した半導体装置の作製方法の一例について、図３乃至図６を用いて説明する。以下では、はじめに周辺回路１７０が有するトランジスタ１５０の作製方法について図３及び、図４を参照して説明し、その後、記憶素子１８０が有するトランジスタ１６０の作製方法について図５を参照して説明する。また、周辺回路１７０のトランジスタ１５０と、記憶素子１８０のトランジスタ１６０の接続方法について、図６を用いて説明を行う。

〈周辺回路のトランジスタの作製方法〉
まず、支持基板１０２の上面を酸化させて、上面に１０〜１０００ｎｍの膜厚の絶縁層である酸化シリコン膜からなるＢＯＸ層１０４を形成する（図３（Ａ））。なお、ＢＯＸ層とは、所謂基板内に埋め込まれる酸化膜層のことであり、ＢＯＸ（ＢｕｒｉｅｄＯＸｉｄｅ）層、または埋め込み酸化膜層、または埋め込み絶縁膜等とも言う。

ＢＯＸ層１０４は、支持基板１０２を酸化雰囲気中において熱処理すること（以下、「熱酸化処理」という。）により形成することができる。熱酸化処理は、通常のドライ酸化で行っても良いが、酸化雰囲気中にハロゲンを添加した酸化を行うことが好ましい。酸化雰囲気中にハロゲンを添加した酸化を行うことにより、ＢＯＸ層１０４にハロゲンを含ませることができる。酸化雰囲気中にハロゲンを添加するためのガスとして、ＨＣｌを用いることができる。このような熱酸化処理の一例としては、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、９００℃〜１１５０℃の温度（代表的には１０００℃）で熱酸化を行うと良い。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすれば良い。

支持基板１０２は、例えば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、ガリウムヒ素、インジウムリン、シリコンゲルマニウムなどの化合物半導体基板を用いることができる。

次に、支持基板１０２と異なる半導体材料を含む基板１００を用意する。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。

次に、支持基板１０２上に形成されたＢＯＸ層１０４と基板１００を貼り合わせる。この貼り合わせは、公知のＳＯＩ基板の貼り合わせ技術を用いて行うことができる。

また、支持基板１０２、ＢＯＸ層１０４、及び基板１００としては、公知の技術であるＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩＭｐｌａｎｔｅｄＯＸｙｇｅｎ）基板、または、ＳＩＭＯＸ基板に加工処理（研削、研磨など）が施された基板を用いても良い。

次に、基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層３００を形成する（図３（Ａ）参照）。保護層３００としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。

次に、上記の保護層３００をマスクとしてエッチングを行い、保護層３００に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域３０２が形成される（図３（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。

次に、半導体領域３０２を覆うように絶縁層を形成し、半導体領域３０２に重畳する領域の絶縁層、及び記憶素子１８０上の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図３（Ｂ）参照）。素子分離絶縁層１０６は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域３０２の形成後、または、素子分離絶縁層１０６の形成後には、保護層３００を除去する。

次に、半導体領域３０２上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。

絶縁層は、後のゲート絶縁層１１４となるものであり、プラズマＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域３０２の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

導電材料を含む層は、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、プラズマＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１１４、ゲート電極１１８を形成する（図３（Ｃ）参照）。

次に、ゲート電極１１８を覆う絶縁層３０４を形成する。そして、半導体領域３０２にリン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの不純物領域１１０を形成する。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。上記の不純物領域１１０の形成により、半導体領域３０２のゲート絶縁層１１４下部には、チャネル形成領域１０８が形成される（図３（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層３０４を形成した後に不純物領域１１０を形成する工程を採用しているが、不純物領域１１０を形成した後に絶縁層３０４を形成する工程としても良い。

次に、サイドウォール絶縁層１１６を形成する（図３（Ｄ）参照）。サイドウォール絶縁層１１６は、絶縁層３０４を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチング処理を行うことで、自己整合的に形成することができる。また、この際に、絶縁層３０４を部分的にエッチングして、ゲート電極１１８の上面と、不純物領域１１０の上面を露出させると良い。なお、サイドウォール絶縁層１１６は、高集積化などの目的のために形成されない場合もある。

次に、ゲート電極１１８、不純物領域１１０、サイドウォール絶縁層１１６等を覆うように、絶縁層を形成する。そして、不純物領域１１０と接する領域に、リン（Ｐ）やヒ素（Ａｓ）などを添加して、高濃度不純物領域１１１を形成する。その後、上記絶縁層を除去し、ゲート電極１１８、サイドウォール絶縁層１１６、高濃度不純物領域１１１等を覆うように金属層３０６を形成する（図４（Ａ）参照）。当該金属層３０６は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層３０６は、半導体領域３０２を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。

次に、熱処理を施して、金属層３０６と半導体材料とを反応させる。これにより、高濃度不純物領域１１１に接する金属化合物領域１１２が形成される（図４（Ｂ）参照）。なお、ゲート電極１１８として多結晶シリコンなどを用いる場合には、ゲート電極１１８と金属層３０６と接触する部分にも、金属化合物領域が形成されることになる。

上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１１２を形成した後には、金属層３０６は除去する。

次に、上述の工程により形成された各構成を覆うように、第１の絶縁層１２０、第２の絶縁層１２２を形成する（図４（Ｃ）参照）。第１の絶縁層１２０や第２の絶縁層１２２は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは第１の絶縁層１２０と第２の絶縁層１２２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。

その後、第１の絶縁層１２０、及び第２の絶縁層１２２に金属化合物領域１１２にまで達する開口を形成し、当該開口に、ソース電極及びドレイン電極１２４を形成する（図４（Ｄ）参照）。ソース電極及びドレイン電極１２４は、例えば、開口を含む領域にプラズマＣＶＤ法やスパッタリング法などを用いて導電層を形成した後、エッチング処理方法などを用いて、上記導電層の一部を除去することにより形成することができる。

より具体的には、例えば、開口を含む領域にスパッタリング法によりチタン膜を薄く形成し、プラズマＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、スパッタリング法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１１２）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

なお、ここでは、金属化合物領域１１２と接触するソース電極及びドレイン電極１２４のみを示しているが、この工程において、ゲート電極１１８と接触する電極などをあわせて形成することができる。ソース電極及びドレイン電極１２４として用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。また、後に行われる熱処理を考慮して、ソース電極及びドレイン電極１２４は、熱処理に耐えうる程度の耐熱性を有する材料を用いて形成することが望ましい。

以上により、支持基板１０２上に形成されたＢＯＸ層１０４上に、基板１００を用いたトランジスタ１５０が形成される（図４（Ｄ）参照）。基板１００を用いたトランジスタ１５０は、ＳＯＩ基板である単結晶シリコンにより構成されているため高速動作が可能である。

なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装置を提供することができる。

〈記憶素子のトランジスタの作製方法〉
次に、図５を用いて、支持基板１０２上にトランジスタ１６０を作製する工程について説明する。

まず、図４（Ｄ）に示したＢＯＸ層１０４上に作製されたトランジスタ１５０を含む支持基板１０２を用意し、記憶素子１８０内のＢＯＸ層１０４上の不要な部分を除去し、ＢＯＸ層１０４を露出させる。除去方法としては、周辺回路１７０にレジストマスク３０８を形成し、レジストマスク３０８が覆われていない部分をエッチングにより除去することで作製できる。なお、エッチング方法としては、乾式のエッチング、湿式のエッチングなど適宜選択することができる。

次に、ＢＯＸ層１０４上に酸化物半導体２０２を形成する（図５（Ａ）参照）。

酸化物半導体２０２は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができる。

中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つｍは整数では無い）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つｍは整数では無い）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。

酸化物半導体２０２をスパッタリング法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ［ａｔｏｍ比］（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ比］）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもできる。

本実施の形態では、酸化物半導体２０２を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタリング法により形成することとする。

金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体２０２を形成することが可能である。

酸化物半導体２０２の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。

酸化物半導体２０２の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体２０２の形成の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体２０２を形成する。被処理物を熱しながら酸化物半導体２０２を形成することにより、酸化物半導体２０２に含まれる不純物を低減することができる。また、スパッタリングによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体２０２中の不純物濃度を低減できる。

酸化物半導体２０２の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体２０２の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体２０２を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。

なお、酸化物半導体２０２をスパッタリング法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、形成表面（例えばＢＯＸ層１０４の表面）の付着物を除去するのが好適である。ここで、逆スパッタリングとは、通常のスパッタリングにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。

その後、酸化物半導体２０２に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体２０２中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。

熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体２０２は大気に触れさせず、水や水素の混入が生じないようにする。

熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。

例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。

なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体２０２を形成することで、極めて優れた特性のトランジスタを実現することができる。

ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。

次に、酸化物半導体２０２上に、導電層を形成し、該導電層を選択的にエッチングして、ソース電極及びドレイン電極２０４を形成する（図５（Ａ）参照）。

導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。

導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極及びドレイン電極２０４への加工が容易であるというメリットがある。

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。

導電層のエッチングは、形成されるソース電極及びドレイン電極２０４の端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極及びドレイン電極２０４の端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層２０６の被覆性を向上し、段切れを防止することができる。

次に、酸化物半導体２０２、及びソース電極及びドレイン電極２０４上にゲート絶縁層２０６を形成する（図５（Ｂ）参照）。ゲート絶縁層２０６は、プラズマＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層２０６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層２０６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

上述のように、ゲート絶縁層２０６を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層２０６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。

ゲート絶縁層２０６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層２０６が酸素を含む場合、酸化物半導体２０２に酸素を供給し、該酸化物半導体２０２の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体を形成することもできる。

なお、本実施の形態では、ゲート絶縁層２０６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。

次に、ゲート絶縁層２０６上において、ソース電極及びドレイン電極２０４の間の領域にゲート電極２０８を形成する（図５（Ｂ）参照）。ゲート電極２０８は、ゲート絶縁層２０６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極２０８となる導電層は、スパッタリング法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極及びドレイン電極２０４などの場合と同様であり、これらの記載を参酌できる。

次に、酸化物半導体２０２に不純物領域２０２ａ、及び不純物領域２０２ｂを形成する（図５（Ｂ）参照）。

不純物領域２０２ａ、及び不純物領域２０２ｂは、ソース電極及びドレイン電極２０４、及びゲート電極２０８をマスクとして、ゲート絶縁層２０６を介して不純物の注入を行うことで、自己整合的に形成することができる。

不純物としては、Ｖ族（第１５族）元素である窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いることができる。本実施の形態においては、窒素を注入する例について示す。

不純物の注入方法としては、イオン注入法またはイオンドーピング法などを用いることができる。イオン注入法は、ソースガスをプラズマ化し、このプラズマに含まれるイオン種を引き出し、質量分離して、所定の質量を有するイオン種を加速して、イオンビームとして、被処理物に注入する方法である。また、イオンドーピング法は、ソースガスをプラズマ化し、所定の電界の作用によりプラズマからイオン種を引き出し、引き出したイオン種を質量分離せずに加速して、イオンビームとして被処理物に注入する方法である。質量分離を伴うイオン注入法を用いて窒素の注入を行うことで、所望の不純物（ここでは窒素）以外の元素（例えば、金属元素等の）が酸化物半導体２０２に添加されてしまうのを防ぐことができる。また、イオンドーピング法はイオン注入法に比べてイオンビームの照射される面積を大きくすることができるので、イオンドーピング法を用いて不純物の添加を行うことで、タクトタイムを短縮することができる。

不純物領域２０２ａ、及び不純物領域２０２ｂの窒素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以上であると好適である。なお、不純物領域２０２ａ、及び不純物領域２０２ｂの窒素濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。

また、上記、不純物領域２０２ａ、及び不純物領域２０２ｂの窒素濃度が、１×１０^２０ａｔｏｍｓ／ｃｍ^３以上７ａｔｏｍｓ％未満であると、不純物領域２０２ａ、及び不純物領域２０２ｂ形成後に加熱処理を行うことで、結晶構造がウルツ鉱型構造になることがある。加熱処理の温度は、３００℃以上６００℃以下、好ましくは３５０℃以上５００℃以下であると良い。

また、本実施の形態に示したように、ゲート絶縁層２０６を介して、不純物注入処理を行うことで、酸化物半導体２０２への過剰なダメージを軽減することができる。

なお、本実施の形態においては、ゲート電極２０８形成後にゲート絶縁層２０６を介して、不純物注入処理を行う例について示したが、これに限定されない。後に形成される第３の絶縁層２１０形成後に、ゲート絶縁層２０６と第３の絶縁層２１０を介して不純物注入処理を行ってもよい。

このように、酸化物半導体において、チャネル形成領域を挟むように不純物領域を設けることにより、不純物領域は、チャネル形成領域に比べてエネルギーギャップが小さく、キャリアを流しやすい。したがって、このような構成のトランジスタとすることで、情報の書き込みを高速で行うことができる。

また、チャネル形成領域を挟むように不純物領域を設けることにより、ドレイン端への電界集中を緩和する構造となる。

また、不純物領域２０２ａ、及び不純物領域２０２ｂは、不純物を注入することで酸化物半導体２０２の抵抗が低くなるため、低抵抗領域（ｎ型領域とも呼ぶ）と呼ぶこともできる。これにより、支持基板１０２上のＢＯＸ層１０４を誘電体として、支持基板１０２と、ＢＯＸ層１０４と、低抵抗領域（不純物領域２０２ａ、及び不純物領域２０２ｂ）を用いて、容量素子１９０を形成している（図５（Ｃ）参照）。

次に、ゲート絶縁層２０６、及びゲート電極２０８上に第３の絶縁層２１０を形成する（図５（Ｂ）参照）。第３の絶縁層２１０は、スパッタリング法やプラズマＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、第３の絶縁層２１０の１層構造としているが、開示する発明の一態様はこれに限定されない。２層以上の積層構造としても良い。また、第３の絶縁層２１０を設けない構成とすることも可能である。

次に、第３の絶縁層２１０上に第４の絶縁層２１２を形成する（図５（Ｃ）参照）。第４の絶縁層２１２は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することができる。なお、第４の絶縁層２１２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように第４の絶縁層２１２を形成することで、半導体装置を微細化した場合などにおいても、第４の絶縁層２１２上に、電極や配線などを好適に形成することができるためである。

次に、第４の絶縁層２１２、第３の絶縁層２１０、及びゲート絶縁層２０６にソース電極及びドレイン電極２０４にまで達する開口を形成し、当該開口に、電極２１４を形成する（図５（Ｃ）参照）。電極２１４は、例えば、開口を含む領域にプラズマＣＶＤ法やスパッタリング法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。また、電極２１４となる導電層を除去する際に、周辺回路１７０が有するトランジスタ１５０上部の平坦化も合わせて実施することが好適である。

以上により、支持基板１０２上に形成されたＢＯＸ層１０４上に、酸化物半導体２０２を用いたトランジスタ１６０が形成される（図５（Ｃ））。なお、トランジスタ１６０は、トップゲートトップコンタクト（ＴＧＴＣ）構造となる。

なお、本実施の形態では、酸化物半導体に低抵抗領域（不純物領域２０２ａ、及び不純物領域２０２ｂ）を形成する方法について例示したが、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する不純物領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体膜の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体膜のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ．Ｊｅｏｎｅｔａｌ． ”１８０ｎｍＧａｔｅＬｅｎｇｔｈＡｍｏｒｐｈｏｕｓＩｎＧａＺｎＯＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒｆｏｒＨｉｇｈＤｅｎｓｉｔｙＩｍａｇｅＳｅｎｓｏｒＡｐｐｌｉｃａｔｉｏｎ”，ＩＥＤＭＴｅｃｈ．Ｄｉｇ．，ｐ．５０４，２０１０．）。

しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体膜も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。

トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体膜とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。

例えば、酸化物半導体膜が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体膜の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体膜を扱う場合には、酸化物半導体膜のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。

しかし、本実施の形態のように、酸化物半導体への不純物の注入を、酸化物半導体を露出させず、ゲート絶縁層を残したまま行うことで、酸化物半導体膜のオーバーエッチングを防ぎ、酸化物半導体膜への過剰なダメージを軽減することができる。従って、トランジスタの特性及び信頼性を高めることができる。

〈周辺回路と記憶素子の接続方法〉
次に、図６を用いて、周辺回路１７０と記憶素子１８０の接続方法について説明を行う。

まず、図５（Ｃ）に示したＳＯＩ基板である単結晶シリコンを用いたトランジスタ１５０と、酸化物半導体により構成されたトランジスタ１６０と、が形成された支持基板１０２を用意する。

次に、第２の絶縁層１２２、ソース電極及びドレイン電極１２４、第４の絶縁層２１２、及び電極２１４上に導電層を形成し、当該導電層の不要な部分を除去して接続電極２１６を形成する。接続電極２１６は、例えば、スパッタリング法などを用いて導電層を形成した後、エッチング処理を行うことで形成することができる。

電極２１４に用いることができる材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。

次に、第２の絶縁層１２２、第４の絶縁層２１２、及び接続電極２１６上に第５の絶縁層２１８、及び第６の絶縁層２２０を形成する。

第５の絶縁層２１８、および第６の絶縁層２２０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。

本実施の形態においては、第５の絶縁層２１８、及び第６の絶縁層２２０を積層する構成について例示したが、これに限定されず、単層の構成、または３層以上の構成としてもよい。

以上の工程により、支持基板１０２上に形成されたＢＯＸ層１０４上に、周辺回路１７０にＳＯＩ基板である単結晶シリコンを用いたトランジスタ１５０と、記憶素子１８０に酸化物半導体を用いたトランジスタ１６０を形成することができる。

酸化物半導体を用いたトランジスタ１６０はオフ電流が極めて小さいため、これを記憶素子として用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。したがって、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、実施の形態１、及び実施の形態２に示した記憶素子に形成する酸化物半導体を用いたトランジスタと異なる構成、及び作製方法について、図７を用いて説明する。なお、本実施の形態に係るトランジスタは、一部の構成が先の実施の形態に係るトランジスタ１６０と共通している。このため、以下では、主として相違点について述べる。

実施の形態１、及び実施の形態２に示したトランジスタ１６０は、トップゲートトップコンタクト（ＴＧＴＣ）構造について例示したが、本実施の形態では、ボトムゲートトップコンタクト（ＢＧＴＣ）構造について例示する。また、酸化物半導体の作製方法が大きく異なる。

まず、図４（Ｄ）に示した支持基板１０２上のＢＯＸ層１０４上に作製されたトランジスタ１５０を含む基板を用意し、記憶素子１８０内のＢＯＸ層１０４上の不要な部分を除去し、ＢＯＸ層１０４を露出させる。除去方法としては、周辺回路１７０にレジストマスク３０８を形成し、レジストマスク３０８の露出部分をエッチングにより除去することで作製できる。なお、エッチング方法としては、乾式のエッチング、湿式のエッチングなど適宜選択することができる。また、ＢＯＸ層１０４を露出した後に、不要になったレジストマスク３０８は除去する。

次に、ＢＯＸ層１０４上にゲート電極４０２を形成する（図７（Ａ）参照）。ゲート電極４０２は、ＢＯＸ層１０４上に導電層を形成した後、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極４０２に用いることのできる材料、及び形成方法については、実施の形態２に示したゲート電極２０８と同様であり、これらの記載を参酌できる。

次に、ゲート電極４０２、及びＢＯＸ層１０４上にゲート絶縁層４０４を形成する（図７（Ａ）参照）。ゲート絶縁層４０４に用いることのできる材料、及び形成方法については、実施の形態２に示したゲート絶縁層２０６と同様であり、これらの記載を参酌できる。

次に、ゲート絶縁層４０４上に酸化物半導体４０６を形成する（図７（Ａ）参照）。

本実施の形態の酸化物半導体４０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。好ましくは、酸化物半導体膜４０６は、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。

また、酸化物半導体４０６は、スパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法によって成膜する。なお、成膜時に基板を加熱することで、非晶質部に対して結晶部の占める割合の多い酸化物半導体とすることができる。例えば、基板温度が１５０℃以上４５０℃以下とすればよい。好ましくは、基板温度が２００℃以上３５０℃以下とする。

基板温度を高めることによって、ＣＡＡＣ−ＯＳ膜の酸化物半導体をより結晶化させることができる。

次に、酸化物半導体４０６に第１の熱処理を行ってもよい。第１の熱処理を行うことによって、より非晶質部に対して結晶部の割合の多い酸化物半導体４０６とすることができる。第１の熱処理は、例えば２００℃以上基板の歪み点未満で行えばよい。好ましくは、２５０℃以上４５０℃以下とする。雰囲気は限定されないが、酸化性雰囲気、不活性雰囲気または減圧雰囲気で行う。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質部に対して結晶部の割合の多い酸化物膜を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。

酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは二酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、二酸化窒素の純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（即ち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ未満）とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。

ここで、不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満とする。

第１の熱処理はＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質部に対して結晶部の割合の多い酸化物膜を形成するための時間を短縮することができる。

酸化物半導体４０６として、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つｍは整数ではない）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。

次に、第１の酸化物半導体４０６上に第２の酸化物半導体（図示してない）を形成し、酸化物半導体の積層体を形成してもよい。第１の酸化物半導体４０６と第２の酸化物半導体は、同様の方法で成膜することができる。

第２の酸化物半導体を成膜する際、基板加熱しながら成膜することで、第１の酸化物半導体４０６を種結晶に、第２の酸化物半導体を結晶化させることができる。このとき、第１の酸化物半導体４０６と第２の酸化物半導体が同一の元素から構成されることをホモ成長という。または、第１の酸化物半導体４０６と第２の酸化物半導体とが、少なくとも一種以上異なる元素から構成されることをヘテロ成長という。

なお、第２の酸化物半導体を成膜した後、第２の熱処理を行ってもよい。第２の熱処理は、第１の熱処理と同様の方法で行えばよい。第２の熱処理を行うことによって、非晶質部に対して結晶部の割合の多い酸化物半導体の積層体とすることができる。または、第２の熱処理を行うことによって、第１の酸化物半導体４０６を種結晶に、第２の酸化物半導体を結晶化させることができる。このとき、第１の酸化物半導体４０６と第２の酸化物半導体が同一の元素から構成されるホモ成長としても構わない。または、第１の酸化物半導体４０６と第２の酸化物半導体とが、少なくとも一種以上異なる元素から構成されるヘテロ成長としても構わない。

以上によりＣＡＡＣ−ＯＳ膜の酸化物半導体４０６を形成することができる。また、先の実施の形態に示したトランジスタ１６０の酸化物半導体２０２にＣＡＡＣ−ＯＳ膜の酸化物半導体を用いることもできる。

次に、酸化物半導体４０６上に、ソース電極及びドレイン電極４０８を形成する（図７（Ｂ）参照）。ソース電極及びドレイン電極４０８に用いることのできる材料、及び形成方法については、実施の形態２に示したソース電極及びドレイン電極２０４と同様であり、これらの記載を参酌できる。

次に、酸化物半導体４０６、及びソース電極及びドレイン電極４０８上に絶縁膜を形成し、不要な部分を除去してソース電極及びドレイン電極４０８の間に保護絶縁層４１０（チャネル保護層、チャネル保護膜ともいう）を形成する。保護絶縁層４１０は、スパッタリング法やプラズマＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。

次に、酸化物半導体４０６、ソース電極及びドレイン電極４０８、及び保護絶縁層４１０上に第３の絶縁層４１２を形成する（図７（Ｂ）参照）。第３の絶縁層４１２に用いることのできる材料、及び形成方法については、実施の形態２に示した第３の絶縁層２１０と同様であり、これらの記載を参酌できる。

次に、酸化物半導体４０６に不純物領域４０６ａ、及び不純物領域４０６ｂを形成する（図７（Ｂ）参照）。

不純物領域４０６ａ、及び不純物領域４０６ｂは、ソース電極及びドレイン電極４０８、及び、保護絶縁層４１０をマスクとして、第３の絶縁層４１２を介して不純物の注入を行うことで、自己整合的に形成することができる。

なお、保護絶縁層４１０の下に位置する酸化物半導体４０６は、不純物が注入されないため、チャネル形成領域４０６ｃとなる。

不純物の注入方法としては、イオン注入法またはイオンドーピング法などを用いることができる。イオン注入法は、ソースガスをプラズマ化し、このプラズマに含まれるイオン種を引き出し、質量分離して、所定の質量を有するイオン種を加速して、イオンビームとして、被処理物に注入する方法である。また、イオンドーピング法は、ソースガスをプラズマ化し、所定の電界の作用によりプラズマからイオン種を引き出し、引き出したイオン種を質量分離せずに加速して、イオンビームとして被処理物に注入する方法である。質量分離を伴うイオン注入法を用いて窒素の注入を行うことで、所望の不純物（ここでは窒素）以外の元素（例えば、金属元素等の）が酸化物半導体４０６に添加されてしまうのを防ぐことができる。また、イオンドーピング法はイオン注入法に比べてイオンビームの照射される面積を大きくすることができるので、イオンドーピング法を用いて不純物の添加を行うことで、タクトタイムを短縮することができる。

また、上記、不純物領域４０６ａ、及び不純物領域４０６ｂの窒素濃度が、１×１０^２０ａｔｏｍｓ／ｃｍ^３以上７ａｔｏｍｓ％未満であると、不純物領域４０６ａ、及び不純物領域４０６ｂ形成後に加熱処理を行うことで、結晶構造がウルツ鉱型構造になることがある。加熱処理の温度は、３００℃以上６００℃以下、好ましくは３５０℃以上５００℃以下であると良い。

なお、本実施の形態においては、不純物領域４０６ａ、及び不純物領域４０６ｂは、第３の絶縁層４１２を介して不純物を注入する方法について例示したが、これに限定されない。例えば、保護絶縁層４１０を形成後に、酸化物半導体４０６が露出した部分に直接不純物を注入することもできる。ただし、本実施の形態に示したように、絶縁層４１２を介して、不純物注入処理を行うことで、酸化物半導体４０６への過剰なダメージを軽減することができるため、好適である。

また、不純物領域４０６ａ、及び不純物領域４０６ｂは、不純物を注入することで酸化物半導体４０６の抵抗が低くなるため、低抵抗領域（ｎ型領域とも呼ぶ）と呼ぶこともできる。

次に、第３の絶縁層４１２上に第４の絶縁層４１４を形成する（図７（Ｃ）参照）。第４の絶縁層４１４に用いることのできる材料、及び形成方法については、実施の形態２に示した第４の絶縁層２１２と同様であり、これらの記載を参酌できる。

以上の工程により、支持基板１０２上に形成されたＢＯＸ層１０４上に、周辺回路１７０にＳＯＩ基板である単結晶シリコンを用いたトランジスタ１５０と、記憶素子１８０に実施の形態２に示したトランジスタ１６０と異なる構成の酸化物半導体を用いたトランジスタ４６０を形成することができる。なお、電極層４１６、及びトランジスタ１５０とトランジスタ４６０の接続方法等については、実施の形態２に示した構成と同様であり、これらの記載を参酌できる。

また、本実施の形態に示したトランジスタ４６０は、支持基板上１０２上のＢＯＸ層１０４を誘電体として、支持基板１０２と、ＢＯＸ層１０４と、ゲート電極４０２を用いて容量素子４９０を形成している。

酸化物半導体を用いたトランジスタ４６０はオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。したがって、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

（実施の形態４）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図８を参照して説明する。

図８には、いわゆるＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図８に示す記憶素子であるメモリセルアレイ５００は、複数のメモリセル５０２がマトリクス状に配列された構成を有している。また、メモリセルアレイ５００は、複数本の第１の配線、および複数本の第２の配線を有する。なお、メモリセル５０２は、図２に示す半導体装置に相当するものである。また、メモリセルアレイ５００は、第１の駆動回路５１０、第２の駆動回路５２０、第３の駆動回路５３０、及び第４の駆動回路５４０、といった周辺回路と電気的に接続されている。

メモリセル５０２は、トランジスタ５０４と、容量素子５０６と、から構成されている。トランジスタ５０４のゲート電極は、第１の配線と接続されている。また、トランジスタ５０４のソース電極またはドレイン電極の一方は、第２の配線と接続されており、トランジスタ５０４のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方には、一定の電位（例えばＧＮＤ電位）が与えられている。トランジスタ５０４には、先の実施の形態に示す高純度化された酸化物半導体を用いたトランジスタが適用される。また、容量素子５０６には、先の実施の形態に示す支持基板と、支持基板上の絶縁層と、酸化物半導体を用いたトランジスタにより構成されている。なお、容量素子５０６は、極めて容量が小さく形成できることから、図８において、容量素子５０６は破線で示している。

周辺回路である第１の駆動回路５１０、第２の駆動回路５２０、第３の駆動回路５３０、及び第４の駆動回路５４０は、先の実施の形態に示すＳＯＩ基板からなる単結晶シリコンを用いたトランジスタが適用される。

酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図８に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。また、ＳＯＩ基板である単結晶シリコンを用いたトランジスタは、高速動作が可能である。

このように、ＳＯＩ基板である単結晶シリコンを用いたトランジスタを駆動回路などの周辺回路と、酸化物半導体を用いたトランジスタを用いた記憶素子とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図９を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。

図９（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。

図９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。

図９（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。

図９（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図９（Ｄ）に示すように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。

図９（Ｅ）は、デジタルビデオカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルビデオカメラが実現される。

図９（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した電子機器が実現される。

（実施の形態６）
本実施の形態では、先の実施の形態で説明した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１０乃至図１３を用いて説明する。

携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合以下の特徴がある。

通常のＳＲＡＭは、図１０（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ^２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。

それに対して、ＤＲＡＭはメモリセルが図１０（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ^２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。

しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ^２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。

次に、図１１は携帯機器のブロック図である。図１１に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

次に、図１２はディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例である。図１２に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。

まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。

入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。

次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）を記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。

このようにメモリ９５２、及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２、及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２、及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

次に、図１３は電子書籍のブロック図である。図１３はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。

ここでは、図１３のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。

１００基板
１０２支持基板
１０４ＢＯＸ層
１０６素子分離絶縁層
１０８チャネル形成領域
１１０不純物領域
１１１高濃度不純物領域
１１２金属化合物領域
１１４ゲート絶縁層
１１６サイドウォール絶縁層
１１８ゲート電極
１２０絶縁層
１２２絶縁層
１２４ソース電極及びドレイン電極
１４６ゲート絶縁層
１５０トランジスタ
１６０トランジスタ
１７０周辺回路
１８０記憶素子
１９０容量素子
２０２酸化物半導体
２０２ａ不純物領域
２０２ｂ不純物領域
２０２ｃチャネル形成領域
２０４ソース電極及びドレイン電極
２０６ゲート絶縁層
２０８ゲート電極
２１０絶縁層
２１２絶縁層
２１４電極
２１６接続電極
２１８絶縁層
２２０絶縁層
３００保護層
３０２半導体領域
３０４絶縁層
３０６金属層
３０８レジストマスク
４０２ゲート電極
４０４ゲート絶縁層
４０６酸化物半導体
４０６ａ不純物領域
４０６ｂ不純物領域
４０６ｃチャネル形成領域
４０８ソース電極及びドレイン電極
４１０保護絶縁層
４１２絶縁層
４１４絶縁層
４１６電極層
４６０トランジスタ
４９０容量素子
５００メモリセルアレイ
５０２メモリセル
５０４トランジスタ
５０６容量素子
５１０駆動回路
５２０駆動回路
５３０駆動回路
５４０駆動回路
７０１筐体
７０２筐体
７０３表示部
７０４キーボード
７１１本体
７１２スタイラス
７１３表示部
７１４操作ボタン
７１５外部インターフェイス
７２０電子書籍
７２１筐体
７２３筐体
７２５表示部
７２７表示部
７３１電源
７３３操作キー
７３５スピーカー
７３７軸部
７４０筐体
７４１筐体
７４２表示パネル
７４３スピーカー
７４４マイクロフォン
７４６ポインティングデバイス
７４７カメラ用レンズ
７４８外部接続端子
７４９太陽電池セル
７５０外部メモリスロット
７６１本体
７６３接眼部
７６４操作スイッチ
７６５表示部
７６６バッテリー
７６７表示部
７７０テレビジョン装置
７７１筐体
７７３表示部
７７５スタンド
７８０リモコン操作機
８０１トランジスタ
８０３トランジスタ
８０４トランジスタ
８０５トランジスタ
８０６トランジスタ
８０７Ｘデコーダー
８０８Ｙデコーダー
８１１トランジスタ
８１２保持容量
８１３Ｘデコーダー
８１４Ｙデコーダー
９０１ＲＦ回路
９０２アナログベースバンド回路
９０３デジタルベースバンド回路
９０４バッテリー
９０５電源回路
９０６アプリケーションプロセッサ
９０７ＣＰＵ
９０８ＤＳＰ
９０９インターフェイス
９１０フラッシュメモリ
９１１ディスプレイコントローラ
９１２メモリ回路
９１３ディスプレイ
９１４表示部
９１５ソースドライバ
９１６ゲートドライバ
９１７音声回路
９１８キーボード
９１９タッチセンサ
９５０メモリ回路
９５１メモリコントローラ
９５２メモリ
９５３メモリ
９５４スイッチ
９５５スイッチ
９５６ディスプレイコントローラ
９５７ディスプレイ
１００１バッテリー
１００２電源回路
１００３マイクロプロセッサ
１００４フラッシュメモリ
１００５音声回路
１００６キーボード
１００７メモリ回路
１００８タッチパネル
１００９ディスプレイ
１０１０ディスプレイコントローラ

Claims

基板と、
前記基板上の絶縁層と、
前記絶縁層上の、第１のチャネル形成領域が単結晶シリコンである第１のトランジスタと、
前記絶縁層上の、第２のチャネル形成領域が酸化物半導体である第２のトランジスタと、を有し、
前記第１のトランジスタは、駆動回路に含まれ、
前記第２のトランジスタは、記憶素子に含まれ、
前記第２のトランジスタは、
前記絶縁層上の前記酸化物半導体と、
前記酸化物半導体上のソース電極及びドレイン電極と、
前記酸化物半導体上、並びに前記ソース電極上及び前記ドレイン電極上のゲート絶縁層と、
前記ゲート絶縁層上のゲート電極と、を有し、
前記第１のトランジスタは、前記第２のトランジスタと電気的に接続され、
前記酸化物半導体層は前記絶縁層の上面と接し、
前記単結晶シリコンは前記絶縁層の上面と接する半導体装置。
基板と、
前記基板上の絶縁層と、
前記絶縁層上の、第１のチャネル形成領域が単結晶シリコンである第１のトランジスタと、
前記絶縁層上の、第２のチャネル形成領域が酸化物半導体である第２のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタは、駆動回路に含まれ、
前記第２のトランジスタ及び前記容量素子は、記憶素子に含まれ、
前記第２のトランジスタは、
前記絶縁層上の、前記第２のチャネル形成領域と不純物領域とを含む前記酸化物半導体と、
前記酸化物半導体上のソース電極及びドレイン電極と、
前記酸化物半導体上、並びに前記ソース電極上及び前記ドレイン電極上のゲート絶縁層と、
前記ゲート絶縁層上のゲート電極と、を有し、
前記容量素子は、前記不純物領域と、前記絶縁層と、前記基板と、を有し、
前記第１のトランジスタは、前記第２のトランジスタと電気的に接続される半導体装置。
基板と、
前記基板上の絶縁層と、
前記絶縁層上の、第１のチャネル形成領域が単結晶シリコンである第１のトランジスタと、
前記絶縁層上の、第２のチャネル形成領域が酸化物半導体である第２のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタは、駆動回路に含まれ、
前記第２のトランジスタ及び前記容量素子は、記憶素子に含まれ、
前記第２のトランジスタは、
前記絶縁層上のゲート電極と、
前記ゲート電極上のゲート絶縁層と、
前記ゲート絶縁層上の、前記第２のチャネル形成領域と不純物領域とを含む前記酸化物半導体と、
前記酸化物半導体上のソース電極及びドレイン電極と、を有し、
前記容量素子は、前記ゲート電極と、前記絶縁層と、前記基板と、を有し、
前記第１のトランジスタは、前記第２のトランジスタと電気的に接続される半導体装置。