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KR101675626B1 - 오버랩 도핑 영역을 갖는 쇼트키 다이오드를 포함하는 반도체 디바이스 및 그 제조 방법 - Google Patents

오버랩 도핑 영역을 갖는 쇼트키 다이오드를 포함하는 반도체 디바이스 및 그 제조 방법 Download PDF

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KR101675626B1
KR101675626B1 KR1020137025482A KR20137025482A KR101675626B1 KR 101675626 B1 KR101675626 B1 KR 101675626B1 KR 1020137025482 A KR1020137025482 A KR 1020137025482A KR 20137025482 A KR20137025482 A KR 20137025482A KR 101675626 B1 KR101675626 B1 KR 101675626B1
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region
extending segments
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칭춘 장
제이슨 헤닝
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크리, 인코포레이티드
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Abstract

반도체 디바이스는 제1 도전형을 갖고 상기 반도체의 활성 영역이 정의되는 표면을 갖는 반도체 층 및 활성 영역 내에 이격된 복수의 도핑 영역을 포함한다. 복수의 도핑 영역은 제1 도전형의 반대인 제2 도전형을 갖고 상기 활성 영역 내의 반도체 층의 복수의 노출 부분을 정의한다. 복수의 도핑 영역은 세로 방향으로 연장되는 복수의 행을 포함한다. 각각의 행은 복수의 세로 연장 세그먼트를 포함하며, 제1 행의 세로 연장 세그먼트는 세로 방향에 수직인 가로 방향으로 인접 행의 세로 연장 세그먼트들과 적어도 부분적으로 오버랩한다.

Description

오버랩 도핑 영역을 갖는 쇼트키 다이오드를 포함하는 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICES INCLUDING SCHOTTKY DIODES HAVING OVERLAPPING DOPED REGIONS AND METHODS OF FABRICATING SAME}
관련 출원에 대한 상호 참조
본 출원은 2006년 8월 1일에 출원되고 발명의 명칭이 "Semiconductor Devices Including Schottky Diodes With Controlled Breakdown And Methods Of Fabricating Same"인 출원 제11/496,842호의 계속 출원으로서 2009년 6월 26일에 출원되고 발명의 명칭이 "Semiconductor Devices Including Schottky Diodes Having Doped Regions Arranged As Islands And Methods Of Fabricating Same"인 제12/492,670호의 부분 계속 출원이며, 이 출원들은 본 출원의 양수인에게 양도되어 있고, 그 개시 내용은 여기에 완전히 기재된 것처럼 전체가 참조로서 통합된다.
발명의 분야
본 발명은 반도체 디바이스 및 반도체 디바이스의 제조 방법에 관한 것으로, 더 구체적으로는 접합 장벽 쇼트키(Junction Barrier Schottky, JBS) 다이오드 및 그 제조 방법에 관한 것이다.
예를 들어, 약 600 V와 약 2.5 kV 사이의 전압 차단 정격(voltage blocking rating)을 가질 수 있는 고전압 실리콘 카바이드(SiC) 쇼트키 다이오드들은 유사한 전압 정격을 갖는 실리콘 PIN 다이오드와 경쟁할 것으로 예상된다. 이 다이오드들은 이들의 활성 영역 설계에 따라 약 100 암페어 정도 또는 그 이상의 순방향 전류를 취급할 수 있다. 고전압 쇼트키 다이오드들은 특히 전력 조절(conditioning), 분배, 및 제어 분야에서 여러 중요한 응용 예를 갖는다.
이러한 응용 예에서 SiC 쇼트키 다이오드의 중요한 특성은 스위칭 속도이다. 통상적으로 실리콘 기반 PIN 디바이스들은 상대적으로 좋지 못한 스위칭 속도를 보인다. 실리콘 PIN 다이오드는 전압 정격에 따라 대략 20 kHz의 최대 스위칭 속도를 가질 수 있다. 반대로, 실리콘 카바이드 기반 쇼트키 디바이스들은 이론적으로 훨씬 더 높은 스위칭 속도, 예를 들어 실리콘보다 약 100배 이상의 스위칭 속도를 가질 수 있다. 또한, 실리콘 카바이드 디바이스들은 실리콘 디바이스들보다 더 높은 전류 밀도를 취급할 수 있다.
종래의 SiC 쇼트키 다이오드 구조는 드리프트 영역(drift region)으로서 기능하는 n-에피택셜 층(epitaxial layer)이 형성된 n-타입의 SiC 기판을 갖는다. 통상적으로 이 디바이스는 n층에 직접 형성된 쇼트키 컨택(schottky contact)을 포함한다. 가드 링(guard ring) 및/또는 p-타입 접합 종단 연장(junction termination extension, JTE) 영역과 같은 접합 종단 영역이 통상적으로 쇼트키 접합 활성 영역을 둘러싸도록 형성된다. 접합 종단 영역의 목적은 쇼트키 접합의 에지에 밀집된 전기장을 감소시키거나 방지하는 것이고, 공핍 영역(depletion region)이 디바이스의 표면과 상호 작용하는 것을 감소시키거나 방지하는 것이다. 표면 효과(surface effect)로 인해 공핍 영역이 고르지 않게 확산될 수 있으며, 이는 디바이스의 항복 전압에 악영향을 줄 수 있다. 다른 종단 기법들은 표면 효과에 의해 더 강하게 영향을 받을 수 있는 필드 플레이트(field plate)들 및 플로팅 필드 링(floating field ring)들을 포함한다. 공핍 영역이 디바이스의 에지까지 확장하는 것을 방지하기 위해 n-타입 도펀트들의 주입에 의해 채널 중단(channel stop) 영역이 형성될 수도 있다.
사용된 종단 타입과 무관하게, 충분히 큰 역방향 전압이 접합에 인가되면 쇼트키 다이오드는 고장날 것이다. 이러한 고장들은 일반적으로 파국적이고, 디바이스를 손상시키거나 파괴할 수 있다. 또한, 접합이 고장 나기 전에도, 쇼트키 다이오드는 다량의 역방향 누설 전류를 경험할 수 있다. 이러한 누설 전류들을 감소시키기 위해, 접합 장벽 쇼트키(JBS) 다이오드가 개발되었다. JBS 다이오드들은 때로는 통합(Merged) PIN - 쇼트키(MPS) 다이오드라고도 지칭된다. 종래의 JBS 다이오드(10)가 도 1에 예시되어 있다. 여기에 예시된 바와 같이, 종래의 JBS 다이오드는 n-드리프트 층(14)이 형성된 n-타입 기판(12)을 포함한다. 통상적으로 이온 주입에 의해, n-드리프트 층(14)의 표면에 복수의 p+ 영역(16)이 형성된다. 금속 애노드 컨택(18)이 n-드리프트 층(14)과 p+ 영역(16) 모두와 접촉하여 n-드리프트 층(14)의 표면에 형성된다. 애노드 컨택(18)은 드리프트 층(14)의 노출 부분과 쇼트키 접합을 형성하며, p+ 영역(16)과 오믹 컨택(ohmic contact)을 형성할 수 있다. 캐소드 컨택(20)이 기판(12)에 형성된다. 예를 들어, 미국 특허 제6,104,043호 및 제6,524,900호에 실리콘 카바이드 기반 JBS 다이오드들이 설명되어 있다.
순방향 동작에서, 애노드 컨택(18)과 드리프트 층(14) 사이의 접합(J1)은 p+ 영역(16)과 드리프트 층(14) 사이의 접합(J2) 전에 턴온된다. 이에 따라, 낮은 순방향 전압에서, 디바이스는 쇼트키 다이오드 거동을 보인다. 즉, 낮은 순방향 전압에서는 디바이스에서의 전류 전송이 쇼트키 접합(J1)에 주입된 다수 캐리어(전자)에 의해 좌우된다. 정상 동작 전압에서는 디바이스 내에 소수 캐리어 주입이 없을 수 있기 때문에(이로 인해 소수 전하 저장이 없음), JBS 다이오드들은 쇼트키 다이오드들의 고속 스위칭 특성을 갖는다.
그러나, 역방향 바이어스 조건에서, p+ 영역(16)과 드리프트 층(14) 사이의 PN 접합(J2)에 의해 형성된 공핍 층들은 디바이스(10)를 통한 역방향 전류를 차단하도록 확장되어, 쇼트키 접합(J1)을 보호하고, 디바이스(10)에서의 역방향 누설 전류를 제한할 수 있다. 이로 인해, 역방향 바이어스에서 JBS 다이오드(10)는 PIN 다이오드처럼 거동한다. 디바이스(10)의 전압 차단 능력은 통상적으로 드리프트 층(14)의 두께와 도핑 및 에지 종단의 설계에 의해 결정된다.
순방향 바이어스 동작 하에서 실리콘 카바이드 기반 쇼트키 다이오드들과 관련된 하나의 문제점은 쇼트키 접합(J1)의 본질로 인해 일어난다. 즉, 실리콘 카바이드 기반 디바이스의 쇼트키 접합은 예를 들어 PIN 접합에 비해 상대적으로 높은 저항을 가질 수 있다. 일부 전력 스위칭 응용 예에서, 전류 서지(current surge)(예를 들어, 과도 전류 스파이크(transient current spike))를 이따금 겪을 수 있다. 쇼트키 디바이스에서, 이러한 전류 서지들은 접합에서의 다량의 전력 소실을 초래할 수 있으며, 결과적으로 접합을 가열시킬 수 있다. 쇼트키 접합의 가열은 접합의 장벽을 낮출 수 있으며, 결과적으로 디바이스를 통해 훨씬 더 많은 전류가 흐르게 한다. 열 폭주(thermal runaway)라고 알려진 이러한 현상은 디바이스를 손상시키거나 파괴할 수 있다.
열 폭주는 역방향 바이어스 조건 하의 디바이스에서 일어날 수 있는데, 이는 열 폭주의 결과로서 온도에 따라 역방향 누설 전류가 증가하기 때문이다. 또한, 역방향 바이어스 조건들에서 그 밖의 다른 문제점들이 일어날 수 있다. 예를 들어, 전술한 바와 같이, 디바이스의 차단 전압이 초과되면, 디바이스는 제어 불가 방식으로 항복(break down)될 수 있으며, 이는 디바이스를 손상시키거나 파괴할 수 있다.
몇몇 실시예에 따른 반도체 디바이스는 제1 도전형을 갖고 반도체의 활성 영역이 정의되는 표면을 갖는 반도체 층, 및 활성 영역 내에 이격된 복수의 도핑 영역을 포함한다. 복수의 도핑 영역은 제1 도전형의 반대인 제2 도전형을 갖고 활성 영역 내의 반도체 층의 복수의 노출 부분을 정의한다. 복수의 도핑 영역은 세로 방향으로 연장되는 복수의 행을 포함한다. 각각의 행은 복수의 세로 연장 세그먼트를 포함하며, 제1 행의 세로 연장 세그먼트들은 세로 방향에 수직인 가로 방향으로 인접 행의 세로 연장 세그먼트들과 적어도 부분적으로 오버랩한다.
제1 행의 제1 세로 연장 세그먼트는 가로 방향으로 인접 행의 2개의 세로 연장 세그먼트들과 적어도 부분적으로 오버랩할 수 있다.
제1 행의 세로 연장 세그먼트들 중 세로로 인접한 세로 연장 세그먼트들은 거리 L만큼 이격되어 있을 수 있고, 인접 행들의 세로 연장 세그먼트들 중 가로로 인접한 세로 연장 세그먼트들은 거리 W만큼 이격되어 있을 수 있으며, L은 W와 거의 같다.
반도체 디바이스의 활성 영역 내의 임의의 지점은 적어도 인접 행들의 세로 연장 세그먼트들 중 가로로 인접한 세로 연장 세그먼트들의 오버랩 부분들 사이의 간격의 절반만큼 세로 연장 세그먼트들 중 적어도 하나에 가까울 수 있다.
반도체 디바이스의 활성 영역 내의 임의의 지점은 적어도 하나의 행의 세로 연장 세그먼트들 중 세로로 인접한 세로 연장 세그먼트들 사이의 간격의 절반만큼 세로 연장 세그먼트들 중 적어도 하나에 가까울 수 있다.
디바이스는 도핑 영역 및 반도체 층의 노출 부분과 접촉하는 금속 영역을 더 포함할 수 있다.
반도체 층은 실리콘 카바이드 반도체 층을 포함할 수 있다. p-타입 실리콘 카바이드를 포함하는 도핑 영역은 도펀트 농도가 약 1×1017 내지 약 1×1018 cm-3일 수 있다.
디바이스는 도핑 영역들의 도핑 농도보다 큰 도핑 농도를 갖는 제2 도핑 영역을 반도체 층에 더 포함할 수 있다. 복수의 도핑 영역 및 제2 도핑 영역은 반도체 층의 표면에 위치할 수 있고, 다이오드의 활성 영역의 총 표면적에 대한 복수의 도핑 영역과 제2 도핑 영역에 의해 점유되는 표면적의 비가 약 0.4 미만이다.
디바이스는 반도체 층의 노출 부분과 쇼트키 접합을 형성하는 금속층을 반도체 층 위에 더 포함할 수 있다. 제2 도핑 영역과 반도체 층 사이의 p-n 접합의 턴온 전압은 반도체 층의 노출 부분과 금속층 사이의 쇼트키 접합의 턴온 전압보다 높다.
도핑 영역들은 도핑 영역들과 반도체 층 사이의 p-n 접합들의 펀치스루(punch-through)가 반도체 층의 노출 부분과 금속층 사이의 쇼트키 접합의 항복(breakdown)보다 더 낮은 전압에서 일어나도록 하는 두께 및 도펀트 농도를 가질 수 있다.
디바이스는 에지 종단 영역을 더 포함할 수 있고, 도핑 영역들은 도핑 영역들과 반도체 층 사이의 p-n 접합의 펀치스루가 에지 종단 영역의 항복 전압보다 더 낮은 전압에서 일어나도록 하는 두께 및 도펀트 농도를 가질 수 있다.
몇몇 실시예에 따른 반도체 디바이스를 형성하는 방법은 반도체 층에 복수의 도핑 영역을 제공하는 단계를 포함하며, 반도체 층과 제1 도핑 영역들이 각각의 p-n 접합을 형성하도록 반도체 층은 제1 도전형을 가지고, 도핑 영역들은 제1 도전형과 반대인 제2 도전형을 갖는다. 복수의 도핑 영역은 세로 방향으로 연장되는 복수의 행을 포함하며, 이 행들 각각은 복수의 세로 연장 세그먼트를 포함하며, 제1 행의 세로 연장 세그먼트들은 세로 방향에 수직인 가로 방향으로 인접 행의 세로 연장 세그먼트들과 적어도 부분적으로 오버랩할 수 있다. 이 방법은 반도체 층 위에 금속층을 제공하는 단계를 더 포함한다. 금속층은 반도체 층과 쇼트키 접합을 형성하며, 도핑 영역과 접촉한다.
이 방법은 반도체 층에 제2 도핑 영역을 제공하는 단계를 더 포함할 수 있다. 제2 도핑 영역은 반도체 층의 도전형의 반대인 도전형을 가질 수 있으며, 도핑 영역들의 도펀트 농도보다 높은 도펀트 농도를 가질 수 있다. 제2 도핑 영역과 반도체 층 사이의 제2 p-n 접합은 금속층과 반도체 층 사이의 쇼트키 접합의 턴온 전압보다 높은 전압을 턴온하도록 구성된다.
제1 행의 제1 세로 연장 세그먼트는 가로 방향으로 인접 행의 2개의 세로 연장 세그먼트들과 적어도 부분적으로 오버랩할 수 있다.
제1 행의 세로 연장 세그먼트들 중 세로로 인접한 세로 연장 세그먼트들은 거리 L만큼 이격되어 있을 수 있고, 인접 행들의 세로 연장 세그먼트들 중 가로로 인접한 세로 연장 세그먼트들은 거리 W만큼 이격되어 있을 수 있으며, L은 W와 거의 같다.
방법은 도핑 영역들의 도핑 농도보다 큰 도핑 농도를 갖는 제2 도핑 영역을 반도체 층에 제공하는 단계를 더 포함할 수 있다. 복수의 도핑 영역 및 제2 도핑 영역은 반도체 층의 표면에 위치할 수 있고, 다이오드의 활성 영역의 총 표면적에 대한 복수의 도핑 영역과 제2 도핑 영역에 의해 점유되는 표면적의 비가 약 0.4 미만일 수 있다.
반도체 층은 실리콘 카바이드 반도체 층을 포함할 수 있다. p-타입 실리콘 카바이드를 포함하는 도핑 영역은 도펀트 농도가 약 1×1017 내지 약 1×1018 cm-3일 수 있다.
본 발명의 더 나은 이해를 제공하기 위해 포함되어 있으며, 본 출원에 통합되거나 본 출원의 일부를 구성하는 첨부 도면들은 본 발명의 특정 실시예(들)를 예시한다.
도 1은 종래의 JBS 다이오드의 단면도이다.
도 2는 본 발명의 몇몇 실시예에 따른 JBS 다이오드의 평면도이다.
도 3은 본 발명의 몇몇 실시예에 따른 JBS 다이오드의 단면도이다.
도 4a 및 도 4b는 본 발명의 몇몇 실시예에 따른 JBS 다이오드에서의 전기장 대 깊이의 그래프이다.
도 5a 및 도 5b는 본 발명의 몇몇 실시예에 따른 JBS 다이오드에 대한 역방향 전류 대 역방향 바이어스의 그래프이다.
도 6은 본 발명의 몇몇 실시예에 따른 JBS 다이오드에 대한 차단 전압 대 도핑의 그래프이다.
도 7은 본 발명의 추가 실시예들에 따른 JBS 다이오드의 단면도이다.
도 8은 본 발명의 추가 실시예들에 따른 JBS 다이오드의 평면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 동작을 예시한 흐름도이다.
도 10a 및 도 10b는 몇몇 실시예에 따른 JBS 다이오드에서의 아일랜드 모양의 JBS 영역들 주변의 공핍 영역들의 확장을 예시한다.
도 11a 및 도 11b는 본 발명의 추가 실시예에 따른 JBS 다이오드에서의 아일랜드 모양의 JBS 영역들 주변의 공핍 영역들의 확장을 예시한다.
도 12는 본 발명의 추가 실시예들에 따른 JBS 다이오드의 평면도이다.
도 13은 JBS 영역들 사이의 다이 면적 대 간격의 그래프이다.
이하 본 발명의 실시예들이 도시되어 있는 첨부 도면을 참조하여 본 발명의 실시예들이 더 상세히 설명될 것이다. 그러나, 본 발명은 여러 상이한 형태로 구현될 수 있으며, 여기에 개시된 실시예들로 제한되는 것으로 간주되지 않아야 한다. 오히려, 이들 실시예는 이 개시가 철저하고 완전하도록 제공되며, 당업자에게 본 발명의 범위를 충분히 전달할 것이다. 전체적으로 동일한 도면 부호는 동일한 구성요소를 참조한다.
제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해 여기에 사용될 수 있지만, 이들 구성요소는 이들 용어에 의해 제한되지 않아야 한다는 점이 이해될 것이다. 이러한 용어들은 하나의 구성요소를 다른 구성요소와 구별하기 위해서만 사용된다. 예를 들어, 본 발명의 범위를 벗어나지 않고, 제1 구성요소는 제2 구성요소를 지칭할 수도 있고, 유사하게 제2 구성요소는 제1 구성요소를 지칭할 수도 있다. 여기에 사용된 바와 같이, "및/또는"이라는 용어는 관련된 열거 항목들 중 하나 이상의 임의의 모든 조합들을 포함한다.
여기에 사용된 전문 용어는 특정 실시예를 설명하기 위한 것일 뿐이고 본 발명을 제한하려는 것이 아니다. 여기에 사용된 바와 같이, 단수 형태는 문맥이 명확히 다르게 지시하지 않는 한, 복수의 형태도 포함하려는 것이다. 본 명세서에서 사용되는 경우 "포함하다/포함하는"이라는 용어는 언급된 특징, 수치, 단계, 동작, 구성요소, 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 특징, 수치, 단계, 동작, 구성요소, 컴포넌트, 또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다는 점이 더 이해될 것이다.
다르게 정의되지 않으면, 여기에 사용되는 모든 용어들(기술 용어 또는 과학 용어들을 포함함)은 본 발명이 속한 기술 분야의 당업자에 의해 흔히 이해되는 것과 동일한 의미를 갖는다. 여기에 사용된 용어들이 본 명세서 및 관련 기술의 문맥에서의 의미와 부합하는 의미를 갖는 것으로 해석되어야 하고, 여기에 명백히 정의되지 않는 한 이상적이거나 극히 형식적인 의미로 해석되지 않을 것이라는 점이 더 이해될 것이다.
층, 영역, 또는 기판과 같은 구성요소가 다른 구성요소 "위에" 존재하거나, 다른 구성요소 "위로" 연장된다고 언급되는 경우, 다른 구성요소 위에 직접 존재하거나 다른 구성요소 위로 직접 연장될 수 있거나, 또는 개입 구성요소(intervening element)들이 존재할 수도 있다는 점이 이해될 것이다. 반대로, 구성요소가 다른 구성요소 "위에 직접" 존재하거나, 다른 구성요소 "위로 직접" 연장된다고 언급되는 경우, 개입 요소들이 존재하지 않는다. 구성요소가 다른 구성요소에 "연결" 또는 "결합"된다고 언급되는 경우, 다른 구성요소에 직접 연결 또는 결합될 수 있거나, 개입 구성요소들이 존재할 수 있다는 점 또한 이해될 것이다. 반대로, 구성요소가 다른 구성요소에 "직접 연결" 또는 "직접 결합"된다고 언급되는 경우, 개입 요소들이 존재하지 않는다.
"아래" 또는 "위", "상부" 또는 "하부", "수평", "횡방향", 또는 "수직"과 같은 상대적 용어들은 도면에 예시된 하나의 요소, 층, 또는 영역과 다른 요소, 층, 또는 영역의 관계를 기술하기 위해 사용된다. 이들 용어는 도면들에 도시된 배향뿐 아니라 디바이스의 상이한 배향들을 포괄하기 위한 것이라는 점이 이해될 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조물들)의 개략적인 예시들인 단면 예시들을 참조하여 여기에 설명된다. 도면에서의 층들 및 영역들의 두께는 명확성을 위해 과장되어 있을 수 있다. 추가적으로, 예를 들어, 제조 기법 및/또는 허용오차의 결과로서 예시들의 형상으로부터의 변화가 예상될 수 있다. 이로 인해, 본 발명의 실시예들은 여기에 예시된 영역들의 특정 형상으로 제한되는 것으로 간주되지 않아야 하고, 예를 들어, 제조로부터 초래되는 형상의 편차를 포함할 것이다. 예를 들어, 통상적으로 직사각형으로 예시된 주입된 영역은 주입 영역으로부터 비주입 영역으로의 이산적 변화보다 그의 에지에서 원형 또는 곡선형의 특징 및/또는 주입 농도의 경사도(gradient)를 가질 것이다. 마찬가지로, 주입에 의해 형성된 매입 영역(buried region)은 주입이 일어나는 표면과 매입 영역 사이의 영역에서의 일부 주입을 초래할 수 있다. 이로 인해, 도면에 예시된 영역들은 사실상 개략적인 것으로서, 이들의 형상은 디바이스의 영역의 실제 형상을 예시하려는 것이 아니고, 본 발명의 범위를 제한하려는 것이 아니다.
본 발명의 몇몇 실시예는 반도체 층들 및/또는 영역들을 참조하여 설명되며, 이 반도체 층들 및/또는 영역들은 층 및/또는 영역에서의 다수 캐리어 농도를 나타내는 n 타입 또는 p 타입과 같은 도전형을 갖는 것을 특징으로 한다. 이에 따라, n 타입 물질은 음전하 전자의 다수 평형 농도를 갖는 반면, p 타입 물질은 양전하 정공의 다수 평형 농도를 갖는다. 일부 물질이 (n+, n-, p+, p-, n++, n--, p++, p-, 등과 같이) "+" 또는 "-"로 지정되어, 다른 층 또는 영역에 비해 다수 캐리어의 상대적으로 더 큰 ("+") 농도 또는 더 작은 ("-") 농도를 표시할 수 있다. 그러한 이러한 표기법은 층 또는 영역에서 특정 농도의 다수 캐리어 또는 소수 캐리어의 존재를 암시하지는 않는다.
도 2는 본 발명의 몇몇 실시예에 따른 다이오드(100)의 평면도이다. 다이오드(100)는 상부 표면을 갖는 드리프트 층(114)을 포함하고 이 안에는 드리프트 층(114)과 상반된 도전형의 복수의 저농도 도핑 영역들(130)이 형성되어 있다. 도 2의 실시예들에서, 저농도 도핑 영역(130)은 드리프트 층(114)에 줄무늬 모양의 영역으로서 형성되어 있다. 그러나, 저농도 도핑 영역(130)은 다른 형상으로 형성될 수 있다.
예를 들어, 드리프트 층(114)은 전압 차단을 위한 설계 필요조건 및 다이오드(100)를 위한 온-저항(on-resistance)에 따라, 도펀트 농도가 약 2×1014 내지 약 1×1017 cm-3인 2H, 4H, 6H, 3C, 및/또는 15R 폴리타입의 n-타입 실리콘 카바이드로 형성될 수 있다. GaN, GaAs, 실리콘 또는 게르마늄과 같은 다른 타입의 반도체 물질들이 사용될 수 있다. 특정 실시예들에서, 드리프트 층(114)은 약 5×1015 cm-3의 농도로 n-타입 도펀트로 도핑된 4H-SiC를 포함한다. 저농도 도핑 영역(130)은, 예를 들어, 약 1×1017 내지 약 1×1018 cm-3의 농도로 드리프트 층(114) 안으로 붕소 및/또는 알루미늄과 같은 p-타입의 도펀트들의 이온 주입에 의해 형성될 수 있으며, 드리프트 층(114)의 표면 아래 약 0.3 μm 내지 약 0.5 μm의 깊이까지 확장될 수 있다. 특정 실시예들에서, 저농도 도핑 영역들(130)은 약 5×1017 cm-3의 도펀트 농도로 도핑될 수 있으며, 드리프트 층(114)의 표면 아래 약 0.3 μm의 깊이까지 확장될 수 있다.
복수의 고농도 도핑 영역(116) 또한 드리프트 층(114)에 제공된다. 고농도 도핑 영역(116)은, 예를 들어, 약 1×1018 내지 1×1019 cm-3의 농도로 드리프트 층(114) 안으로 붕소 및/또는 알루미늄과 같은 p-타입의 도펀트들의 이온 주입에 의해 형성될 수 있으며, 드리프트 층(114)의 표면 아래 약 0.3 μm 내지 약 0.5 μm의 깊이까지 확장될 수 있다. 특정 실시예들에서, 고농도 도핑 영역들(116)은 약 5×1018 cm-3의 도펀트 농도로 도핑될 수 있으며, 드리프트 층(114)의 표면 아래 약 0.3 μm의 깊이까지 확장될 수 있다. 영역들(116)은, 예를 들어, 에피택셜 성장에 의해 형성될 수 있다.
도 2의 실시예들에 도시된 저농도 도핑 영역들(130)은 드리프트 영역(114)의 표면의 부분들(114A)을 노출시키고 (고농도 도핑 영역(116)과 드리프트 층의 노출 부분들(114A)을 제외하고) 드리프트 층(114)의 활성 영역(110)을 가로질러 연장되는 이격된 줄무늬 영역들로서 제공된다. 금속 쇼트키 컨택(미도시)이 드리프트 층(114)을 커버하고, 저농도 도핑 영역들(130) 및 고농도 도핑 영역들(116)뿐 아니라 드리프트 층(114)의 노출 부분들(114A)과 접촉한다. 여기에 사용된 바와 같이, "활성 영역"이라는 용어는 쇼트키 금속이 드리프트 층과 접촉하는 디바이스의 2차원 영역을 지칭하며, 드리프트 층(114)의 노출 부분들(114A), 저농도 도핑 영역들(130), 및 고농도 도핑 영역들(116)을 포함한다. 따라서, 활성 영역은 쇼트키 접합 영역을 포함하지만, 예를 들어, 후술되는 에지 종단 영역은 포함하지 않는다.
다이오드(100)는 다이오드(100)의 활성 영역(110) 주변의 에지 종단 영역(115)을 포함할 수 있다. 에지 종단 영역(115)은 접합 종단 연장(JTE) 영역, 필드 링, 필드 플레이트, 가드 링, 및/또는 전술한 또는 다른 종단들의 조합을 포함할 수 있다.
SiC 쇼트키 다이오드들의 추가적인 종래의 종단들이 Singh 등에 의한 ISPSD '97, 157 페이지 내지 160 페이지에 수록된 "Planar Terminations in 4H-SiC Schottky Diodes With Low Leakage And High Yields"에 설명되어 있다. SiC 쇼트키 장벽 다이오드를 위한 p-타입 에피택시 가드 링 종단이 Ueno 등에 의한 IEEE Electron Device Letters, Vol. 16, No. 7, July, 1995, 331 페이지 내지 332 페이지에 수록된 "The Guard-Ring Termination for High-Voltage SiC Schottky Barrier Diodes"에 설명되어 있다. 추가적으로, 다른 종단 기법들이 발명의 명칭이 "SiC Semiconductor Device Comprising A PN Junction With A Voltage Absorbing Edge"인 공개된 PCT 출원 번호 WO 97/08754에 설명되어 있다.
다른 타입의 접합 종단은 본 발명의 양수인에게 양도되고 그 내용이 충분히 개시된 것처럼 참조로서 여기에 통합되어 있는 미국 특허 제7,026,650호에 개시되어 있다.
도 3은 도 2의 라인 A-A를 따라 일반적으로 취해지는 다이오드(100)의 단면도이다. 다이오드(100)의 몇몇 특징들의 치수는 명확성을 위해 과장되어 있다. 도 3에 도시된 바와 같이, 다이오드(100)는 드리프트 층(114)이 형성된 기판(112)을 포함한다. 고농도 도핑 영역(116)은 드리프트 층(114) 내에 주입 영역으로서 형성될 수 있다. 유사하게, 저농도 도핑 영역(130)이 드리프트 층(114)에 주입 영역으로서 형성될 수 있다. 고농도 도핑 영역(116) 및 저농도 도핑 영역(130)이 드리프트 층(114)과 반대 도전형을 갖기 때문에, 저농도 도핑 영역(130)은 드리프트 층(114)과 p-n 접합(J3)을 형성하고, 고농도 도핑 영역(116)은 드리프트 층(114)과 p-n 접합(J5)을 형성한다.
활성 영역(110)의 총 표면적에 대한 저농도 도핑 영역(130)과 고농도 도핑 영역(116)에 의해 점유되는 디바이스(100)의 활성 영역(110)의 표면적의 비는 디바이스(100)의 역방향 누설 전류와 디바이스(100)의 순방향 전압 강하 모두에 영향을 미칠 수 있다. 예를 들어, 저농도 도핑 영역(130)과 고농도 도핑 영역(116)에 의해 점유되는 면적이 활성 영역(110)의 전체 면적에 비례하여 증가되면, 역방향 누설 전류가 줄어들 수 있지만, 디바이스(100)의 순방향 전압 강하가 증가할 수 있다. 이로 인해, 활성 영역(110)의 총 표면적에 대한 저농도 도핑 영역(130)과 고농도 도핑 영역(116)에 의해 점유되는 디바이스(100)의 활성 영역(110)의 표면적의 비의 선택은 역방향 누설 전류와 순방향 전압 강하 사이의 트레이드오프를 수반할 수 있다. 몇몇 실시예에서, 활성 영역(110)의 총 표면적에 대한 저농도 도핑 영역(130)과 고농도 도핑 영역(116)에 의해 점유되는 디바이스(100)의 활성 영역(110)의 표면적의 비는 약 2%와 40% 사이에 있을 수 있다.
드리프트 층(114)의 표면 위의 애노드 컨택(118)은 인접한 고농도 도핑 영역들(130) 사이 및/또는 저농도 도핑 영역(130)과 고농도 도핑 영역(116) 사이에 드리프트 영역(114)의 노출 부분들(114A)과 쇼트키 접합(J4)을 형성한다. 애노드 컨택(118)은 드리프트 층(114)과 쇼트키 컨택을 형성하면서, 고농도 도핑 영역(116)과 오믹 컨택을 형성할 수 있는 알루미늄, 티타늄, 및/또는 니켈과 같은 금속을 포함할 수 있다.
캐소드 컨택(120)이 드리프트 층(114)의 맞은편의 기판(112)의 일측에 형성된다. 캐소드 컨택(120)은 n-타입 실리콘 카바이드에 대한 오믹 컨택을 형성할 수 있는 니켈과 같은 금속을 포함할 수 있다.
순방향 동작에서, 애노드 컨택(118)과 드리프트 층(114)의 노출 부분들(114A) 사이의 접합(J4)은 고농도 도핑 영역(116)과 드리프트 층(114) 사이의 접합(J5) 전에 턴온된다. 이에 따라, 낮은 순방향 전압에서, 디바이스는 쇼트키 다이오드 거동을 보인다. 즉, 낮은 순방향 전압에서는 다이오드(100)의 동작이 쇼트키 접합(J4)을 가로지르는 다수 캐리어 주입에 의해 좌우된다. 정상 동작 조건 하에서 소수 캐리어 주입의 부재로 인해, 다이오드(100)는 일반적으로 쇼트키 다이오드의 특징인 초고속 스위칭 능력을 가질 수 있다.
고농도 도핑 영역(116)은 쇼트키 접합(J4)의 턴온 전압보다 더 높은 순방향 전압에서 전도되기 시작하도록 설계될 수 있다. 이에 따라, 다이오드(100)의 순방향 전압이 증가하게 하는 전류 서지의 이벤트에서, p-n 접합(J5)은 전도되기 시작할 것이다. 일단 p-n 접합(J5)이 전도되기 시작하면, 다이오드(100)의 작동은 p-n 접합(J5)을 가로지르는 소수 캐리어들의 주입 및 재조합에 의해 좌우된다. 이 경우, 다이오드의 온-저항이 감소할 것이며, 이는 소정의 전류 레벨에 대해 다이오드(100)에 의해 소산되는 전력량을 감소시킬 수 있다. 이에 따라, 다이오드(100)의 순방향 전압이 증가하는 경우의 p-n 접합(J5)의 턴온은 다이오드(100)에서의 순방향 전류 폭주를 줄이고/줄이거나 방지할 수 있다.
그러나, 역방향 바이어스 조건에서, p-n 접합(J5)의 공핍 영역뿐 아니라 저농도 도핑 영역(130)과 드리프트 층(114) 사이의 p-n 접합(J3)에 의해 형성된 공핍 영역들은 확장하여 디바이스(100)를 통한 역방향 전류를 차단할 수 있으며, 쇼트키 접합(J4)을 보호하고 디바이스(100)에서의 역방향 누설 전류를 제한할 수 있다. 이로 인해, 역방향 바이어스에서 다이오드(100)는 실질적으로 PIN 다이오드와 같은 기능을 할 수 있다.
종래의 JBS 쇼트키 다이오드와 달리, 본 발명의 몇몇 실시예들에 따른 다이오드(100)의 전압 차단 능력은 저농도 도핑 영역(130)의 두께 및 도핑에 의해 결정된다. 즉, 충분히 큰 역방향 전압이 다이오드(100)에 인가되는 경우, 저농도 도핑 영역(130)의 공핍 영역은 애노드 컨택(118)과 관련된 공핍 영역으로 펀치스루할 것이고, 이로써 큰 역방향 전류가 디바이스(100)를 통해 흐를 수 있다. 저농도 도핑 영역(130)이 다이오드(100)의 활성 영역에 걸쳐 분포되어 있기 때문에, 이러한 역방향 항복은 다이오드(100)를 손상시킬 수 없도록 균일하게 분포 및 제어될 수 있다. 즉, 디바이스(100)의 항복은 저농도 도핑 영역(130)의 펀치스루로 국한될 수 있으며, 그 결과 항복 전류가 다이오드(100)의 활성 영역(110)에 걸쳐 균등하게 분포될 수 있다. 결과적으로, 다이오드(100)의 항복 특성은 제어될 수 있고, 다이오드(100)는 다이오드(100)를 손상 및/또는 파괴하지 않고 큰 역방향 전류를 지속시킬 수 있다.
몇몇 실시예에서, 저농도 도핑 영역(130)의 도핑은 펀치스루 전압이 다이오드(100)의 에지 종단에 의해 지지될 수 있는 최대 역방향 전압보다 약간 낮도록 선택될 수 있다.
도 4a는 본 발명의 몇몇 실시예에 따라 디바이스들에서의 시뮬레이션된 수직 전기장 분포의 그래프로서, 저농도 도핑 영역(130)이 없는 종래의 JBS 쇼트키 다이오드 디바이스의 경우뿐 아니라 저농도 도핑 영역(130)에서 다양한 도핑 레벨을 갖는 디바이스의 경우, 도 3의 라인 B-B를 따라 도시된다. 종래의 JBS 쇼트키 다이오드의 경우, p+ 영역(16)과 드리프트 층(14)(도 1) 중 하나를 통한 수직 필드 분포가 도시된다. 특히, 도 4a는 하나의 종래의 JBS 쇼트키 다이오드(곡선 160)의 경우뿐 아니라, 도펀트 농도가 2.5×1017 cm-3(곡선 152), 5×1017 cm-3(곡선 154), 7.5×1017 cm-3(곡선 156) 및 1×1018 cm-3(곡선 158)인 저농도 도핑 영역(130)을 포함하는 4개의 디바이스에 대한 항복 전압에서의 수직 필드들을 예시한다.
저농도 도핑 영역(130)에서의 도펀트 농도가 2.5×1017 cm-3인 디바이스의 경우, 저농도 도핑 영역(130)에서의 공핍 영역은 쇼트키 컨택(118)으로 펀치스루되며, 그 결과 곡선 152에 도시된 바와 같이 디바이스에서의 필드가 감소된다. 저농도 도핑 영역(130)에서의 도펀트 농도가 1×1018 cm-3인 디바이스의 경우, 디바이스는 공핍 영역이 저농도 도핑 영역(130)까지 멀리 확장되지 않는다는 점에서 종래의 JBS 쇼트키 다이오드처럼 더 거동한다. 나머지 디바이스들에서, 저농도 도핑 영역(130)에서의 공핍 영역은 쇼트키 컨택(118) 아래의 공핍 영역에 접근하기 시작한다. 저농도 도핑 영역(130)의 공핍 영역이 쇼트키 컨택(118)과 관련된 공핍 영역과 접촉할 때, 펀치스루가 일어나기 시작하고, 이는 드리프트 층(114)으로부터 쇼트키 컨택(118)으로의 역방향 전류 흐름이 역방향 전압에 따라 급속히 증가하게 한다.
저농도 도핑 영역(130)에서의 공핍 영역의 형상은 도 4a의 곡선 154 및 곡선 160의 재스케일링된 그래프인 도 4b에서 더 상세히 예시된다. 도 4b에 도시된 바와 같이, 저농도 도핑 영역(130)에서의 도펀트 농도가 5×1017 cm-3인 디바이스의 경우, 저농도 도핑 영역(130)과 드리프트 층(114) 사이의 p-n 접합과 관련된 저농도 도핑 영역(130)에서의 공핍 영역은 쇼트키 컨택(118)에 의해 형성된 공핍 영역과 접촉하는 지점까지 저농도 도핑 영역(130)으로 확장된다.
도 5a는 저농도 도핑 영역(130)이 없는 디바이스의 경우뿐 아니라 저농도 도핑 영역(130)에서 다양한 도핑 레벨을 갖는 600V 정격의 JBS 쇼트키 디바이스들에 대한 시뮬레이션된 역방향 전류 대 역방향 바이어스의 그래프이다. 특히, 도 5a는 하나의 종래의 JBS 쇼트키 다이오드(곡선 180)의 경우뿐 아니라, 저농도 도핑 영역(130)에서의 도펀트 농도가 2.5×1017 cm-3(곡선 172), 5×1017 cm-3(곡선 174), 7.5×1017 cm-3(곡선 176) 및 1×1018 cm-3(곡선 178)인 저농도 도핑 영역(130)을 포함하는 4개의 디바이스에 관한 역방향 전류들을 예시한다. 저농도 도핑 영역(130)에서의 도펀트 농도가 2.5×1017 cm-3인 디바이스(곡선 172)는 조기 항복을 보이는 반면, 곡선 178 및 곡선 180은 거의 일치하는데, 이는 도펀트 농도가 1×1018 cm-3인 디바이스가 저농도 도핑 영역(130)의 펀치스루로 인해 항복되지 않을 수 있다는 것을 나타낸다.
도 5b는 곡선 174와 곡선 180의 재스캐일링된 그래프이다. 도 5b에 도시된 바와 같이, 도핑 농도가 5×1017 cm-3인 저농도 도핑 영역(130)을 포함하는 쇼트키 다이오드는 비록 더 균일한 역방향 전류 누설 분포를 가짐에도 불구하고 표준 JBS 쇼트키 다이오드와 유사한 항복 거동을 보일 수 있다.
도 6은 본 발명의 몇몇 실시예에 따른 JBS 다이오드에 대한 차단 전압 대 도핑의 그래프이다. 도 6에 도시된 바와 같이, 5×1017 cm-3 정도의 저농도 도핑 영역(130)에 대한 도펀트 농도는 원하는 차단 전압을 갖는 다이오드를 초래할 수 있다. 그러나, 도펀트 농도가 약 7.5×1017 cm-3를 초과하여 증가함에 따라, 차단 전압은 거의 증가하지 않는다. 그러나 전술한 바와 같이, 항복 메커니즘은 저농도 도핑 영역(130)에서 높은 도펀트 농도를 갖는 디바이스들에 대한 펀치스루가 아닐 수 있다.
본 발명에 따라 제조되는 디바이스에서의 원하는 펀치스루를 획득하는데 필요한 도핑 농도 및 치수들이 예를 들어, 제조 기법에서의 차이로 인해 전술한 농도 및/또는 치수들로부터 달라질 수 있다는 점이 당업자에 의해 이해될 것이다.
본 발명의 추가 실시예들에 따른 다이오드(200)가 도 7에 예시되어 있다. 다이오드(200)는 기판(112) 및 드리프트 층(114)을 포함한다. 고농도 도핑 영역(116)은 복수의 저농도 도핑 영역들(130)과 함께 드리프트 층(114)에 형성된다. 다이오드(200)는 고농도 도핑 영역(116) 위에 오믹 컨택을 형성하는 제1 부분(228) 및 드리프트 층(114)과 쇼트키 컨택을 형성하는 제2 부분(238)을 포함하는 애노드 컨택(218)을 더 포함한다. 도 7에 도시된 바와 같이, 제2 부분(238)은 애노드 컨택(218)의 제1 부분(228)을 커버하도록 형성될 수 있다. 제1 부분(228)은 예를 들어, 알루미늄, 티타늄, 및/또는 니켈을 포함할 수 있으며, 제2 부분(238)은 예를 들어, 알루미늄, 티타늄, 및/또는 니켈을 포함할 수 있다. 실리콘 카바이드와 오믹 및/또는 쇼트키 컨택을 형성하는 그 밖의 다른 적절한 물질들이 이 기술에 공지되어 있으며, 본 발명의 몇몇 실시예들과 함께 사용될 수 있다.
도 8은 본 발명의 추가 실시예들에 따른 다이오드(300)를 예시한다. 도 8에 예시된 바와 같이, 다이오드(300)는 도 2의 디바이스(100)의 줄무늬 모양의 영역들과 대조적으로, 드리프트 층(114)에서 원형 아일랜드(circular island)(330)들로서 배열되는 복수의 저농도 도핑 영역들(330)을 포함한다. 몇몇 실시예에서, 저농도 도핑 영역들(330)은 일반적으로 직사각형 형상 및/또는 불규칙적인 형상을 가질 수 있다.
본 발명의 몇몇 실시예들에 따른 방법들은 도 9의 흐름도에 예시된다. 여기에 도시된 바와 같이, 이 방법들은 반도체 층(114)에 저농도 도핑 영역(130)을 형성하는 단계를 포함한다(블록 410). 전술한 바와 같이, 저농도 도핑 영역들(130)은 반도체 층(114)의 도전형과 반대인 도전형을 갖는다.
이 방법들은 반도체 층(114)에 고농도 도핑 영역(116)을 형성하는 단계를 더 포함한다(블록 420). 고농도 도핑 영역들(116)은 저농도 도핑 영역들(130)과 동일한 도전형을 갖지만, 저농도 도핑 영역들(130)보다 더 높은 농도로 도핑된다. 저농도 도핑 영역들(130) 및 고농도 도핑 영역들(116)은 이온 주입을 통해 형성될 수 있다.
제1 금속층(228)이 고농도 도핑 영역들(116) 위에 오믹 컨택으로서 형성되며(블록(430)), 및 제2 금속층(238)이 반도체 층(114) 및 저농도 도핑 영역(130) 위에 형성된다(블록(440)). 제2 금속층(238)은 반도체 층(114)의 노출 부분들(114A)과 쇼트키 컨택을 형성할 수 있다. 제2 금속층(238)은 또한 저농도 도핑 영역들(130)과 쇼트키 컨택을 형성할 수도 있다.
도 10a 및 도 10b는 본 발명의 몇몇 실시예에 따른 JBS 다이오드에서의 아일랜드 모양의 저농도 도핑 영역들(또는 아일랜드들)(330) 주변의 공핍 영역들의 확장을 예시한다. 증가된 역방향 전압이 디바이스에 인가됨에 따라, 공핍 영역(340)이 저농도 도핑 영역들(330) 주변에 형성되기 시작한다. 본질적으로, 공핍 영역은 드리프트 층(114)에 있는 자유 캐리어들을 밀어내어 인가된 역방향 전압의 전하와 균형을 맞춘다. 2개의 인접 공핍 영역들(340)이 만나면, 이들은 함께 통합되어 자유 전하 캐리어가 공핍된 영역을 형성한다.
오버랩 공핍 영역을 갖도록 JBS 영역을 설계함으로써, JBS 영역은 전도 경로를 더 효과적으로 핀치오프할 수 있고, 드리프트 층(114)의 표면(114A)을 전기장의 증가로부터 보호할 수 있다.
공핍 영역이 저농도 도핑 영역(330) 주변에 모든 방향으로 확장되기 때문에, 이러한 대칭적 공핍을 이용함으로써 도핑 영역의 사이즈가 감소될 수 있다. 빽빽이 패킹된 도트 또는 아일랜드의 어레이는 디바이스의 활성 영역의 사이즈에 비해 가장 작은 도핑 영역을 제공한다. 그러나, 도 10b에 도시된 바와 같이, 임의의 아일랜드(330)로부터 가장 멀리 떨어져 있는 영역(350)은 공핍될 표면(114A)의 마지막 부분이며, 이에 따라 가장 적게 보호될 수 있다.
일부 실시예에 따르면, 원형 또는 6각형의 아일랜드보다 더 균일하게 공핍될 수 있고, 이에 따라 드리프트 영역(114)의 표면(114A)을 더 효과적으로 보호할 수 있는 중간 구성(intermediate configuration)의 아일랜드들이 제공된다.
특히, 몇몇 실시예에 따르면, 도 11a 및 도 11b에 도시된 바와 같이, 다이오드의 JBS 영역은 오버랩 세로 세그먼트들로서 배열된 복수의 저농도 도핑 영역들(430)을 포함할 수 있으며, 해당 도면들은 JBS 다이오드에서의 세로 JBS 세그먼트들(430) 주변의 공핍 영역들(440)의 확장을 예시한다. 도 12는 복수의 오버랩 세로 JBS 세그먼트들(430)을 포함하는 JBS 다이오드의 평면도이다.
도 11a, 도 11b, 및 도 12를 참조하면, 세로 JBS 세그먼트들(430)은 JBS 다이오드(400)의 드리프트 층(114)에 저농도 도핑 영역들로서 형성된다. 세로 JBS 세그먼트들(430)은 서로 맞은편에 있는 세로 측벽들(longitudinal sidewalls)(430A) 및 서로 맞은편에 있는 단부 벽들(end walls)(430B)을 포함한다. 세로 측벽들(430A)은 단부 벽들(430B)보다 길고, 이로써 세로 JBS 세그먼트(430)는, 세로 측벽들(430A)의 길이를 단부 벽들(430B)의 길이로 나눈 것으로 정의되는, 1보다 큰 종횡비를 갖는다. 몇몇 실시예에서, 세로 JBS 세그먼트들(430)의 종횡비는 약 2와 100 사이에 있을 수 있다.
특히, 세로 측벽들(430A)은 약 1 내지 100 마이크로미터의 길이를 가질 수 있으며, 단부 벽들(430B)은 약 0.1 내지 10 마이크로미터의 길이를 가질 수 있다.
세로 JBS 세그먼트들(430)은 약 0.1 내지 20 마이크로미터의 거리 L만큼 세로 방향으로 이격되어 있을 수 있으며, 약 0.1 내지 20 마이크로미터의 거리 W만큼 가로 방향으로 이격되어 있을 수 있다. 몇몇 실시예에서, 세로 거리 L은 가로 거리 W와 같을 수 있으며, 이로써 도 11b에 도시된 바와 같이 가로 오프셋 JBS 세그먼트들(430)로부터 확장된 공핍 영역들은 세로 오프셋 JBS 세그먼트들(430)로부터의 공핍 영역들이 통합되는 것과 거의 동일한 역방향 전압에서 통합될 수 있다.
도 12를 참조하면, 다른 측면에서, 저농도 도핑 영역들(430)은 세로 방향(예를 들어, 도 12에 표시된 x 방향)으로 연장된 복수의 행(432)을 포함한다. 각각의 행(432)은 복수의 세로 연장 JBS 세그먼트(430)를 포함하며, 각 행의 세로 연장 JBS 세그먼트들(432)은 도 12의 라인(434a)에 의해 표시된 바와 같이 세로 방향에 수직인 가로 방향(예를 들어, 도 12에 표시된 Y 방향)으로 인접 행의 세로 연장 세그먼트들과 적어도 부분적으로 오버랩할 수 있다.
또한, 도 12에 도시된 바와 같이, 제1 행(432)의 제1 세로 연장 JBS 세그먼트(430)가 도 12에서의 라인(434a 및 434b)에 의해 표시된 바와 같이 가로 방향으로 인접 행의 2개의 세로 연장 JBS 세그먼트(430)와 적어도 부분적으로 오버랩할 수 있다.
따라서, 반도체 디바이스(400)의 활성 영역(110)에서의 드리프트 층(114)의 표면(114A)의 임의의 지점은 적어도 인접 행들(432)의 세로 연장 JBS 세그먼트들(430) 중 가로로 인접한 세로 연장 JBS 세그먼트들의 오버랩 부분들 사이의 간격 W의 절반만큼 세로 연장 JBS 세그먼트들(430) 중 적어도 하나에 가까울 수 있다. 또한, 반도체 디바이스(400)의 활성 영역(110)에서의 드리프트 층(114)의 표면(114A)의 임의의 지점은 적어도 행(432)의 세로 연장 JBS 세그먼트들(430) 중 가로로 인접한 세로 연장 JBS 세그먼트들 사이의 간격의 절반만큼 세로 연장 JBS 세그먼트들(430) 중 적어도 하나에 가까울 수 있다. 이로써 디바이스(400)는 그의 활성 영역(110)에 걸쳐 더 균일한 공핍 특징들을 가질 수 있다.
도 12에 도시되지 않았지만, JBS 다이오드(400)는 도 8에 도시된 바와 같이 하나 이상의 고농도 도핑 영역(116)을 포함할 수 있다.
도 13은 도 2에 도시된 라인들(곡선 502), 도 8에 도시된 도트들 또는 원형 아일랜드들(곡선 504), 및 도 12에 도시된 세로 세그먼트들(곡선 506)을 포함하는 JBS 영역들의 다양한 구성들에 관한 JBS 영역들 사이의 간격 대 정규화된 다이 면적의 그래프이다. 도 13은 세로 세그먼트들 사이의 특정 간격에 필요한 다이 면적이 원형 아일랜드들에 필요한 다이 면적보다 크지만, 라인들에 필요한 다이 면적보다는 작은 것을 나타내고 있다. 따라서, JBS 영역들로서 세로 세그먼트들을 사용하는 것은 공핍 영역들의 훨씬 더 균일한 통합을 제공하면서 소정의 차단 능력에 필요한 다이 면적의 양을 감소시킬 수 있다.
본 발명의 실시예들이 동작들의 특정 시퀀스를 참조하여 설명되어 있지만, 당업자에 의해 이해될 수 있는 바와 같이, 본 발명의 교시로부터 이익을 얻으면서 시퀀스 내의 특정 동작들은 순서가 재정렬될 수 있다. 따라서, 본 발명은 여기에 설명된 동작들의 정확한 시퀀스로 제한되는 것으로 해석되지 않아야 한다.
도면 및 명세서에는 본 발명의 통상적인 실시예들이 개시되어 있으며, 비록 특정 용어들이 이용되고 있으나, 이 용어들은 제한하려는 목적이 아니라 포괄적이고 설명적인 의미로 사용되며, 본 발명의 범위는 다음의 청구항에서 제시된다.

Claims (20)

  1. 반도체 디바이스로서,
    제1 도전형을 갖고 상기 반도체 디바이스의 활성 영역이 정의되는 표면을 갖는 반도체 층; 및
    상기 활성 영역 내에 이격되어 있는 복수의 도핑 영역 - 상기 복수의 도핑 영역은 제1 도전형과 반대인 제2 도전형을 갖고 상기 활성 영역 내의 상기 반도체 층의 복수의 노출 부분을 정의함 - 을 포함하며,
    상기 복수의 도핑 영역은 세로 방향으로 연장되는 복수의 행을 포함하고, 상기 행들 각각은 복수의 세로 연장 세그먼트를 포함하고,
    제1 행의 세로 연장 세그먼트들은 상기 세로 방향에 수직인 가로 방향으로 인접 행의 세로 연장 세그먼트들과 부분적으로 오버랩하고,
    상기 세로 연장 세그먼트들 각각은 상기 세로 방향의 도핑 영역들의 길이를 상기 가로 방향의 도핑 영역들의 길이로 나눈 것으로 정의되는, 1보다 큰 종횡비를 갖고,
    상기 세로 연장 세그먼트들은 상기 가로 방향으로 인접 행의 2개의 세로 연장 세그먼트들과 적어도 부분적으로 오버랩하는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 세로 연장 세그먼트들은 상기 가로 방향으로 상기 인접 행의 상기 2개의 세로 연장 세그먼트들 사이의 갭과 적어도 부분적으로 오버랩하는 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 행의 세로 연장 세그먼트들 중 세로로 인접한 세로 연장 세그먼트들은 거리 L만큼 이격되어 있고, 인접 행들의 세로 연장 세그먼트들 중 가로로 인접한 세로 연장 세그먼트들은 거리 W만큼 이격되어 있으며, 여기서 L은 W와 같은 반도체 디바이스.
  4. 제1항에 있어서, 상기 반도체 디바이스의 활성 영역 내의 임의의 지점은 적어도 인접 행들의 세로 연장 세그먼트들 중 가로로 인접한 세로 연장 세그먼트들의 오버랩 부분들 사이의 간격의 절반만큼 세로 연장 세그먼트들 중 적어도 하나에 가까운 반도체 디바이스.
  5. 제1항에 있어서, 상기 반도체 디바이스의 활성 영역 내의 임의의 지점은 적어도 하나의 행의 세로 연장 세그먼트들 중 세로로 인접한 세로 연장 세그먼트들 사이의 간격의 절반만큼 세로 연장 세그먼트들 중 적어도 하나에 가까운 반도체 디바이스.
  6. 제1항에 있어서, 상기 도핑 영역들 및 상기 반도체 층의 노출 부분들과 접촉하는 금속 영역을 더 포함하는 반도체 디바이스.
  7. 제6항에 있어서, 상기 반도체 층은 실리콘 카바이드 반도체 층을 포함하는, 반도체 디바이스.
  8. 제7항에 있어서, 상기 도핑 영역들은 도펀트 농도가 1×1017 내지 1×1018 cm-3인 p-타입 실리콘 카바이드를 포함하는 반도체 디바이스.
  9. 제1항에 있어서, 상기 반도체 층에 제2 도전형을 갖는 제2 도핑 영역 - 상기 제2 도핑 영역은 상기 도핑 영역들의 도핑 농도보다 더 큰 도핑 농도를 가짐 - 을 더 포함하며, 상기 복수의 도핑 영역들 및 상기 제2 도핑 영역은 상기 반도체 층의 표면에 위치하고, 상기 반도체 디바이스의 활성 영역의 총 표면적에 대한 상기 복수의 도핑 영역들과 상기 제2 도핑 영역에 의해 점유되는 표면적의 비는 0.4 미만인 반도체 디바이스.
  10. 제9항에 있어서, 상기 반도체 층 위에 있고 상기 반도체 층의 노출 부분들과 쇼트키 접합을 형성하는 금속층을 더 포함하며, 상기 제2 도핑 영역과 상기 반도체 층 사이의 p-n 접합의 턴온 전압이 상기 반도체 층의 노출 부분들과 상기 금속층 사이의 쇼트키 접합의 턴온 전압보다 더 높은 반도체 디바이스.
  11. 제10항에 있어서, 상기 도핑 영역들은 상기 도핑 영역들과 상기 반도체 층 사이의 p-n 접합들의 펀치스루(punch-through)가 상기 반도체 층의 노출 부분들과 상기 금속층 사이의 쇼트키 접합의 항복(breakdown)보다 더 낮은 전압에서 일어나도록 하는 두께 및 도펀트 농도를 갖는 반도체 디바이스.
  12. 제1항에 있어서, 에지 종단 영역을 더 포함하며, 상기 도핑 영역들은 상기 도핑 영역들과 상기 반도체 층 사이의 p-n 접합들의 펀치스루가 상기 에지 종단 영역의 항복 전압보다 더 낮은 전압에서 일어나도록 하는 두께 및 도펀트 농도를 갖는 반도체 디바이스.
  13. 반도체 디바이스를 형성하는 방법으로서,
    반도체 층에 복수의 도핑 영역을 제공하는 단계 - 상기 반도체 층과 제1 도핑 영역들이 각각의 p-n 접합들을 형성하도록 상기 반도체 층은 제1 도전형을 가지며, 상기 도핑 영역들은 상기 제1 도전형의 반대인 제2 도전형을 가짐 -; 및
    상기 반도체 층 위에, 상기 반도체 층과 쇼트키 접합을 형성하고 상기 도핑 영역들과 접촉하는 금속층을 제공하는 단계를 포함하며,
    상기 복수의 도핑 영역은 세로 방향으로 연장되는 복수의 행을 포함하고, 상기 행들 각각은 복수의 세로 연장 세그먼트를 포함하며,
    제1 행의 세로 연장 세그먼트들은 상기 세로 방향에 수직인 가로 방향으로 인접 행의 세로 연장 세그먼트들과 적어도 부분적으로 오버랩하고, 상기 세로 연장 세그먼트들 각각은 상기 세로 방향의 도핑 영역들의 길이를 상기 가로 방향의 도핑 영역들의 길이로 나눈 것으로 정의되는, 1보다 큰 종횡비를 갖고,
    상기 세로 연장 세그먼트들은 상기 가로 방향으로 인접 행의 2개의 세로 연장 세그먼트들과 적어도 부분적으로 오버랩하는, 방법.
  14. 제13항에 있어서, 상기 반도체 층에 제2 도핑 영역을 제공하는 단계 - 상기 제2 도핑 영역은 상기 반도체 층의 도전형의 반대인 도전형을 갖고 상기 도핑 영역들의 도펀트 농도보다 더 높은 도펀트 농도를 가짐 - 를 더 포함하며, 상기 제2 도핑 영역과 상기 반도체 층 사이의 제2 p-n 접합은 상기 금속층과 상기 반도체 층 사이의 쇼트키 접합의 턴온 전압보다 더 높은 전압에서 턴온되도록 구성되는 방법.
  15. 제13항에 있어서, 상기 제1 행의 제1 세로 연장 세그먼트는 가로 방향으로 인접 행의 2개의 세로 연장 세그먼트들과 적어도 부분적으로 오버랩하는 방법.
  16. 제13항에 있어서, 상기 제1 행의 세로 연장 세그먼트들 중 세로로 인접한 세로 연장 세그먼트들은 거리 L만큼 이격되어 있고, 인접 행들의 세로 연장 세그먼트들 중 가로로 인접한 세로 연장 세그먼트들은 거리 W만큼 이격되어 있으며, 여기서 L은 W와 같은 방법.
  17. 제13항에 있어서, 상기 반도체 층에 제2 도핑 영역을 제공하는 단계 - 상기 제2 도핑 영역은 상기 도핑 영역들의 도핑 농도보다 더 큰 도핑 농도를 가짐 - 를 더 포함하는 방법.
  18. 제17항에 있어서, 상기 복수의 도핑 영역 및 상기 제2 도핑 영역은 상기 반도체 층의 표면에 위치하고, 상기 반도체 디바이스의 활성 영역의 총 표면적에 대한 상기 복수의 도핑 영역과 상기 제2 도핑 영역에 의해 점유되는 표면적의 비가 0.4 미만인 방법.
  19. 제13항에 있어서, 상기 반도체 층은 실리콘 카바이드 반도체 층을 포함하는 방법.
  20. 제13항에 있어서, 상기 도핑 영역들은 도펀트 농도가 1×1017 내지 1×1018 cm-3인 p-타입 실리콘 카바이드를 포함하는 방법.
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