JP2005303027A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2005303027A JP2005303027A JP2004117567A JP2004117567A JP2005303027A JP 2005303027 A JP2005303027 A JP 2005303027A JP 2004117567 A JP2004117567 A JP 2004117567A JP 2004117567 A JP2004117567 A JP 2004117567A JP 2005303027 A JP2005303027 A JP 2005303027A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- silicon carbide
- region
- hetero
- heterojunction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 235
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 122
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 112
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 125000005842 heteroatom Chemical group 0.000 claims abstract description 73
- 239000013078 crystal Substances 0.000 claims abstract description 57
- 239000000463 material Substances 0.000 claims abstract description 55
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 34
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 59
- 239000012535 impurity Substances 0.000 description 26
- 230000004888 barrier function Effects 0.000 description 14
- 238000000034 method Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 239000000969 carrier Substances 0.000 description 5
- 238000001451 molecular beam epitaxy Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910021431 alpha silicon carbide Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000005224 laser annealing Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
- H10D62/8325—Silicon carbide
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
【課題】製造コストが安く、且つ粒径の大きな結晶粒からなるヘテロ半導体領域を有する半導体装置を提供する。
【解決手段】第一導電型の第一の半導体材料からなる炭化珪素半導体基体１００と、該半導体基体１００上にヘテロ接合３００を形成する前記第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなるヘテロ半導体領域３と、半導体基体１００に接触するカソード電極５と、ヘテロ半導体領域３に接触するアノード電極４とを有し、前記第一の半導体材料が、単結晶の炭化珪素からなり、且つヘテロ接合３００が前記炭化珪素の｛０００１−｝結晶面に形成されている。
【選択図】 図１
【解決手段】第一導電型の第一の半導体材料からなる炭化珪素半導体基体１００と、該半導体基体１００上にヘテロ接合３００を形成する前記第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなるヘテロ半導体領域３と、半導体基体１００に接触するカソード電極５と、ヘテロ半導体領域３に接触するアノード電極４とを有し、前記第一の半導体材料が、単結晶の炭化珪素からなり、且つヘテロ接合３００が前記炭化珪素の｛０００１−｝結晶面に形成されている。
【選択図】 図１
Description
本発明は、半導体装置に関する。
本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。
以下、下記特許文献１にて開示されている半導体装置について説明する。該半導体装置は、Ｎ型の炭化珪素基板と該炭化珪素基板より不純物濃度が低いＮ型の炭化珪素エピタキシャル層とからなる炭化珪素半導体基体上に、ヘテロ半導体領域が形成されている。このヘテロ半導体領域は、炭化珪素とヘテロ接合を形成する炭化珪素とはバンドギャップの異なる第２の半導体材料であるＮ型の多結晶シリコンからなる。また、炭化珪素基板に接するようにカソード電極が形成され、ヘテロ半導体領域に接するようにアノード電極が形成されている。
以下、下記特許文献１にて開示されている半導体装置について説明する。該半導体装置は、Ｎ型の炭化珪素基板と該炭化珪素基板より不純物濃度が低いＮ型の炭化珪素エピタキシャル層とからなる炭化珪素半導体基体上に、ヘテロ半導体領域が形成されている。このヘテロ半導体領域は、炭化珪素とヘテロ接合を形成する炭化珪素とはバンドギャップの異なる第２の半導体材料であるＮ型の多結晶シリコンからなる。また、炭化珪素基板に接するようにカソード電極が形成され、ヘテロ半導体領域に接するようにアノード電極が形成されている。
上記のような構成の従来技術は、アノード電極、カソード電極の両方の間に電圧を印加すると、ヘテロ半導体領域と炭化珪素エピタキシャル層との接合界面において整流作用が生じ、ダイオード特性が得られる。
例えば、カソード電極を接地してアノード電極に正電位を印加した場合、ダイオードの順方向特性に相当する導通特性が得られる。また、アノード電極に負電位を印加した場合、ダイオードの逆方向特性に相当する素子特性が得られ、順方向特性並びに逆方向特性ともに金属電極と半導体材料から構成されるショットキー接合の如き特性を示す。
従来技術においては、ヘテロ半導体領域の不純物濃度や導電型を変えることで、例えば所定の逆方向特性（それに応じた順方向特性）を有するダイオードを任意に調整できるため、ショットキー接合によるダイオードに比べて、必要に応じて最適な耐圧系に調整できるという利点を持つ。
従来技術におけるヘテロ接合は、ヘテロ半導体領域の結晶性が単結晶に近いほど、良好な特性、即ち所定のヘテロ半導体領域の不純物濃度や導電型に応じた逆方向特性や順方向特性を示す。しかしながら、炭化珪素半導体基体上に単結晶シリコン、或いは粒径の大きい結晶粒を有する多結晶シリコンを形成するためには、レーザーアニール装置やＭＢＥ（分子線エピタキシー）装置などの特殊且つ高価な装置が必要になり、製造コストの高騰を招くという問題があった。一方、特殊な装置や工程を用いずにヘテロ半導体領域を形成した場合、従来一般的に用いられていた｛０００１｝結晶面の基板には、微小な結晶粒が集合した多結晶シリコンしか形成されず、その多結晶シリコンで形成したヘテロ接合の特性には限界があった。
本発明は、上記の如き問題を解決するためになされたものであり、製造コストが安く、且つ粒径の大きな結晶粒からなるヘテロ半導体領域を有する半導体装置を提供するものである。
本発明は、上記の如き問題を解決するためになされたものであり、製造コストが安く、且つ粒径の大きな結晶粒からなるヘテロ半導体領域を有する半導体装置を提供するものである。
上記課題を解決するために、本発明は、第一導電型の第一の半導体材料からなる半導体基体上にヘテロ接合を形成する前記第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなるヘテロ半導体領域と、前記半導体基体に接触するカソード電極と、前記ヘテロ半導体領域に接触するアノード電極とを有し、前記第一の半導体材料が、単結晶の炭化珪素からなり、且つ前記ヘテロ接合が前記炭化珪素の｛０００１−｝結晶面に形成されているという構成になっている。
本発明によれば、製造コストが安く、且つ粒径の大きな結晶粒からなるヘテロ半導体領域を有する半導体装置を提供することができる。
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施の形態で用いている炭化珪素基板１、及び炭化珪素エピタキシャル層２は、全て単結晶であり、ポリタイプは例えば、４Ｈ、６Ｈ、１５Ｒなどの所謂α−ＳｉＣと呼ばれるポリタイプのものが使用できる。また、結晶面は図中にも示したように図面上方向が｛０００１−｝結晶面２００である。なお、｛０００１−｝における「１−」は最右端の面指数が−１であることを意味している。
（第１の実施の形態）
図１は本発明の第１の実施の形態による半導体装置の断面図を示している。
第一導電型であるＮ型の炭化珪素基板１と炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２とによって炭化珪素半導体基体１００が構成されている。ここで炭化珪素基板１としては、例えば、比抵抗が数〜数百ｍΩｃｍ、厚さが数十〜数百μｍのものを用いることができる。炭化珪素エピタキシャル層２としては、例えば不純物濃度が１×１０１５〜１×１０１９ｃｍ−３、厚みが数〜数１０μｍのものを用いることができる。炭化珪素エピタキシャル層２上に、炭化珪素とヘテロ接合３００を形成する炭化珪素とはバンドギャップの異なる第２の半導体材料であるＮ型の多結晶シリコン膜３０からなるヘテロ半導体領域３が形成され、炭化珪素半導体基体１００の｛０００１−｝結晶面２００にヘテロ接合３００が形成されている。このヘテロ接合３００界面にはエネルギー障壁が存在している。炭化珪素半導体基体１００に接するようにカソード電極５が形成され、ヘテロ半導体領域３に接するようにアノード電極４が形成されている。
図１は本発明の第１の実施の形態による半導体装置の断面図を示している。
第一導電型であるＮ型の炭化珪素基板１と炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２とによって炭化珪素半導体基体１００が構成されている。ここで炭化珪素基板１としては、例えば、比抵抗が数〜数百ｍΩｃｍ、厚さが数十〜数百μｍのものを用いることができる。炭化珪素エピタキシャル層２としては、例えば不純物濃度が１×１０１５〜１×１０１９ｃｍ−３、厚みが数〜数１０μｍのものを用いることができる。炭化珪素エピタキシャル層２上に、炭化珪素とヘテロ接合３００を形成する炭化珪素とはバンドギャップの異なる第２の半導体材料であるＮ型の多結晶シリコン膜３０からなるヘテロ半導体領域３が形成され、炭化珪素半導体基体１００の｛０００１−｝結晶面２００にヘテロ接合３００が形成されている。このヘテロ接合３００界面にはエネルギー障壁が存在している。炭化珪素半導体基体１００に接するようにカソード電極５が形成され、ヘテロ半導体領域３に接するようにアノード電極４が形成されている。
以下に第１の実施の形態による半導体装置の具体的な動作について、図中のａ点からｂ点における伝導帯のエネルギーバンド構造を用いて説明する。なお、便宜上、単結晶シリコンと単結晶炭化珪素とのヘテロ接合３００の伝導帯のエネルギーバンド構造を模式したものになっている。
図２（ａ）は熱平衡状態、すなわちアノード電極４、カソード電極５のいずれも接地とした状態における伝導帯のエネルギーバンド構造を示している。ここで、アノード電極４に然るべき正電位を印加し、カソード電極５を接地電位にすると、伝導帯のエネルギーバンド構造は図２（ｂ）のように変化し、電子６０が炭化珪素エピタキシャル層２側から多結晶シリコンからなるヘテロ半導体領域３へと流れ、電流がアノード電極４からカソード電極５へと流れる。
次に、アノード電極４を接地、カソード電極５に高電圧を印加した状態、すなわち逆方向電圧印加時の場合、伝導帯のエネルギーバンド構造は図２(ｃ)のように変化する。この際、ヘテロ接合３００界面に生じた障壁６１により電子６０は遮られ、遮断状態を保持する。
このように、本発明の第１の実施の形態による半導体装置は、ダイオードの順方向特性、及び逆方向特性を示す。
図２（ａ）は熱平衡状態、すなわちアノード電極４、カソード電極５のいずれも接地とした状態における伝導帯のエネルギーバンド構造を示している。ここで、アノード電極４に然るべき正電位を印加し、カソード電極５を接地電位にすると、伝導帯のエネルギーバンド構造は図２（ｂ）のように変化し、電子６０が炭化珪素エピタキシャル層２側から多結晶シリコンからなるヘテロ半導体領域３へと流れ、電流がアノード電極４からカソード電極５へと流れる。
次に、アノード電極４を接地、カソード電極５に高電圧を印加した状態、すなわち逆方向電圧印加時の場合、伝導帯のエネルギーバンド構造は図２(ｃ)のように変化する。この際、ヘテロ接合３００界面に生じた障壁６１により電子６０は遮られ、遮断状態を保持する。
このように、本発明の第１の実施の形態による半導体装置は、ダイオードの順方向特性、及び逆方向特性を示す。
従来構造の半導体装置においても上述の説明と同様にダイオードの順方向特性と逆方向特性を示すが、従来一般的に用いられていた｛０００１｝結晶面に形成したヘテロ半導体領域３は、レーザーアニールやＭＢＥ装置などの特殊な装置を使用した特殊な行程を経ていない場合、結晶粒径の小さい多結晶シリコンで構成されていたため、図２（ａ）〜（ｃ）に示したようなヘテロ接合３００の伝導帯のエネルギーバンド構造を得ることが難しく、そのヘテロ接合３００の特性には逆方向、順方向ともに限界があった。
本発明の第１の実施の形態による半導体装置は、α−ＳｉＣと呼ばれる炭化珪素単結晶の結晶面の中で、最も表面エネルギーが低い｛０００１−｝結晶面を用いているため、従来構造の場合と比較して、結晶粒径の大きい多結晶シリコンからなるヘテロ半導体領域３を形成することができる。従って、形成されるヘテロ接合３００の伝導帯のエネルギーバンド構造は、図２（ａ）〜（ｃ）に示した構造に限りなく近くなり、レーザーアニールやＭＢＥ装置などの特殊な装置を使用した特殊な行程を経ずに、所定のヘテロ半導体領域３の不純物濃度や導電型に応じた逆方向特性や順方向特性を実現できる。
次に、｛０００１−｝結晶面におけるヘテロ半導体領域３の形成について詳細を説明する。
一般的に、ヘテロエピタキシャル成長においては、ヘテロ接合３００界面における表面エネルギーσのバランスによって成長モードが変化する。
一般的に、ヘテロエピタキシャル成長においては、ヘテロ接合３００界面における表面エネルギーσのバランスによって成長モードが変化する。
即ち、
σＳ ＞ σＭ ＋ σＩ …（１）
が満たされる場合、三次元成長モードになり、膜は島状に成長する。成長した個々の島は結晶粒となる。なお、Ｓは基板、Ｍは膜、Ｉは界面を示し、σＳは基板における表面エネルギー、σＭは多結晶シリコン膜３０における表面エネルギー、σＩはヘテロ接合３００界面における表面エネルギーを示す。
一方、
σＳ ＜ σＭ ＋ σＩ …（２）
が満たされる場合は、二次元成長モードになり、膜は層毎に成長をする。
σＳ ＞ σＭ ＋ σＩ …（１）
が満たされる場合、三次元成長モードになり、膜は島状に成長する。成長した個々の島は結晶粒となる。なお、Ｓは基板、Ｍは膜、Ｉは界面を示し、σＳは基板における表面エネルギー、σＭは多結晶シリコン膜３０における表面エネルギー、σＩはヘテロ接合３００界面における表面エネルギーを示す。
一方、
σＳ ＜ σＭ ＋ σＩ …（２）
が満たされる場合は、二次元成長モードになり、膜は層毎に成長をする。
炭化珪素上でのシリコン成長は、基板の温度や膜を構成する材料原子の供給条件にもよるが、（１）式の関係下にある場合が多い。
そこで、（１）式の関係下における結晶粒の成長に着目すると、基板の温度や膜を構成する材料原子の供給が同一条件である場合、結晶粒の基板水平方向への成長は、基板の表面エネルギーの大きさに依存する。即ち、基板の表面エネルギーが大きいほど、基板水平方向への成長は遅くなり、逆に小さいほど、基板水平方向への成長は速くなる。
そこで、（１）式の関係下における結晶粒の成長に着目すると、基板の温度や膜を構成する材料原子の供給が同一条件である場合、結晶粒の基板水平方向への成長は、基板の表面エネルギーの大きさに依存する。即ち、基板の表面エネルギーが大きいほど、基板水平方向への成長は遅くなり、逆に小さいほど、基板水平方向への成長は速くなる。
α−ＳｉＣと呼ばれる炭化珪素の結晶面の中で、｛０００１−｝結晶面２００は、最も表面エネルギーが低く、その値は、従来一般的に用いられている｛０００１｝結晶面の約１/７（参考：E. Pearson, T. Takai, T. Halicioglu, W. A. Tiller, J. Cryst. Growth, 70, 33(1984)）である。
従って、（２）式の関係下において、α−ＳｉＣと呼ばれる炭化珪素上に形成した多結晶シリコンの結晶粒の基板水平方向の大きさは、基板の温度や膜を構成する材料原子の供給が同一条件である場合、｛０００１−｝結晶面２００上で最大となる。
これにより、｛０００１−｝結晶面２００上に形成されるヘテロ接合３００の伝導帯のエネルギーバンド構造は、図２（ａ）〜（ｃ）に示した構造に限りなく近くなり、レーザーアニールやＭＢＥ装置などの特殊な装置を使用した特殊な行程を経ずに、所定のヘテロ半導体領域３の不純物濃度や導電型に応じた逆方向特性や順方向特性を実現できる。
従って、（２）式の関係下において、α−ＳｉＣと呼ばれる炭化珪素上に形成した多結晶シリコンの結晶粒の基板水平方向の大きさは、基板の温度や膜を構成する材料原子の供給が同一条件である場合、｛０００１−｝結晶面２００上で最大となる。
これにより、｛０００１−｝結晶面２００上に形成されるヘテロ接合３００の伝導帯のエネルギーバンド構造は、図２（ａ）〜（ｃ）に示した構造に限りなく近くなり、レーザーアニールやＭＢＥ装置などの特殊な装置を使用した特殊な行程を経ずに、所定のヘテロ半導体領域３の不純物濃度や導電型に応じた逆方向特性や順方向特性を実現できる。
図１においては、ヘテロ半導体領域３を構成する多結晶シリコン膜３０をＮ型として説明しているが、図３に示すようにＰ型の多結晶シリコン膜３１を用いてヘテロ半導体領域３を形成しても良いし、図４、及び図５に示すように異なる導電型、不純物濃度を有する多結晶シリコンを用いてヘテロ半導体領域３を形成しても良い。図５において、３２は高濃度Ｎ型の多結晶シリコン膜である。
また、図６に示すように炭化珪素エピタキシャル層２側に第二導電型であるＰ型の炭化珪素層４０からなる不純物導入領域１０を設けても良いし、図７に示すようにメサ構造にしても良い。なお、ここでは、不純物導入領域１０を第二導電型であるＰ型の炭化珪素層４０にて形成しているが、高抵抗の誘電体で形成しても構わない。
また、図６に示すように炭化珪素エピタキシャル層２側に第二導電型であるＰ型の炭化珪素層４０からなる不純物導入領域１０を設けても良いし、図７に示すようにメサ構造にしても良い。なお、ここでは、不純物導入領域１０を第二導電型であるＰ型の炭化珪素層４０にて形成しているが、高抵抗の誘電体で形成しても構わない。
以上のように本実施の形態では、第一導電型の第一の半導体材料からなる炭化珪素半導体基体１００と、該半導体基体１００上にヘテロ接合３００を形成する前記第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなるヘテロ半導体領域３と、半導体基体１００に接触するカソード電極５と、ヘテロ半導体領域３に接触するアノード電極４とを有し、前記第一の半導体材料が、単結晶の炭化珪素からなり、且つヘテロ接合３００が前記炭化珪素の｛０００１−｝結晶面に形成されている。このような構成によると、｛０００１−｝結晶面２００の表面エネルギーは、炭化珪素の結晶面の中で最も低く、従来一般的に用いられている｛０００１｝結晶面の表面エネルギーの約１／７であるため、特殊な装置や行程を用いることなく、｛０００１−｝結晶面２００上には、粒径の大きな結晶粒からなるヘテロ半導体領域３を形成できる。従って、所定のヘテロ半導体領域３の不純物濃度や導電型に応じた逆方向特性や順方向特性を実現できる。
（第２の実施の形態）
図８は本発明の第２の実施の形態による半導体装置の断面図を示している。
第一導電型であるＮ型の炭化珪素基板１と炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２とによって炭化珪素半導体基体１００が構成されている。ここで炭化珪素基板１としては、例えば、比抵抗が数〜数百ｍΩｃｍ、厚さが数十〜数百μｍのものを用いることができる。炭化珪素エピタキシャル層２としては、例えば不純物濃度が１×１０１５〜１×１０１９ｃｍ−３、厚みが数〜数１０μｍのものを用いることができる。炭化珪素エピタキシャル層２上の所定の位置には、Ｐ型の炭化珪素層４０からなるベース領域１２が形成されている。また、炭化珪素エピタキシャル層２上の所定の位置には、Ｎ型の炭化珪素層４１からなるソース領域１１が形成されている。炭化珪素エピタキシャル層２とベース領域１２とソース領域１１に隣接してゲート絶縁膜６を介してゲート電極７が形成されている。結晶面が｛０００１−｝結晶面２００である炭化珪素エピタキシャル層２に接してＮ型の多結晶シリコン膜３０からなるヘテロ半導体領域３が形成され、｛０００１−｝結晶面２００にヘテロ接合３００が形成されている。このヘテロ接合３００にはエネルギー障壁が形成されている。ソース領域１１とヘテロ半導体領域３に接触するようにソース電極８が形成され、炭化珪素基板１に接触するようにドレイン電極９が形成されている。なお、図８には示していないが、ベース領域１２は図面奥行き方向でソース電極８と接触している。
図８は本発明の第２の実施の形態による半導体装置の断面図を示している。
第一導電型であるＮ型の炭化珪素基板１と炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２とによって炭化珪素半導体基体１００が構成されている。ここで炭化珪素基板１としては、例えば、比抵抗が数〜数百ｍΩｃｍ、厚さが数十〜数百μｍのものを用いることができる。炭化珪素エピタキシャル層２としては、例えば不純物濃度が１×１０１５〜１×１０１９ｃｍ−３、厚みが数〜数１０μｍのものを用いることができる。炭化珪素エピタキシャル層２上の所定の位置には、Ｐ型の炭化珪素層４０からなるベース領域１２が形成されている。また、炭化珪素エピタキシャル層２上の所定の位置には、Ｎ型の炭化珪素層４１からなるソース領域１１が形成されている。炭化珪素エピタキシャル層２とベース領域１２とソース領域１１に隣接してゲート絶縁膜６を介してゲート電極７が形成されている。結晶面が｛０００１−｝結晶面２００である炭化珪素エピタキシャル層２に接してＮ型の多結晶シリコン膜３０からなるヘテロ半導体領域３が形成され、｛０００１−｝結晶面２００にヘテロ接合３００が形成されている。このヘテロ接合３００にはエネルギー障壁が形成されている。ソース領域１１とヘテロ半導体領域３に接触するようにソース電極８が形成され、炭化珪素基板１に接触するようにドレイン電極９が形成されている。なお、図８には示していないが、ベース領域１２は図面奥行き方向でソース電極８と接触している。
図８のように第２の実施の形態による半導体装置は、三端子の半導体装置であるパワーＭＯＳＦＥＴの一部に第１の実施の形態における半導体装置が組み込まれた構造になっている。
第２の実施の形態による半導体装置に組み込まれた第１の実施の形態による半導体装置は、第２の実施の形態による半導体装置を逆方向導通状態で使用する際の還流ダイオードとして使用することができる。従来のパワーＭＯＳＦＥＴにはベース領域１２と炭化珪素エピタキシャル層２との間に形成されるＰＮ接合ダイオード（ボディダイオード）を還流ダイオードとして使用するが、このＰＮ接合ダイオードはバイポーラ素子であるため、還流ダイオードとして使用した際に炭化珪素エピタキシャル層２への小数キャリアの注入が生じ、逆回復電流が大きくなり、スイッチング損失の増大を招く。一方、第１の実施の形態による半導体装置は、ショットキーダイオードと同じユニポーラ素子であり、炭化珪素エピタキシャル層２への小数キャリアの注入が生じないため、逆回復電流を小さくすることができ、スイッチング損失を低減することができる。
また、使用する金属で一義的に特性が決まるショットキーダイオードと異なり、ヘテロ半導体領域３の導電型や不純物濃度によって任意の特性を設定することができ、金属ではなく半導体材料を用いていることから、プロセスの応用範囲も広い。
さらに、ヘテロ接合３００を｛０００１−｝結晶面２００に形成しているので、所定のヘテロ接合３００界面の障壁高さに応じた順方向特性、及び逆方向特性が得られ、遮断性の高い半導体装置を実現できる。
なお、ここでは三端子の半導体装置としてプレーナ型のパワーＭＯＳＦＥＴを例に用いているが、三端子の半導体装置であれば何れでも良く、例えばトレンチ型のパワーＭＯＳＦＥＴやＪＦＥＴなどの少なくとも一部に第１の実施の形態による半導体装置を組み込んだ場合において、遮断性が高く、スイッチング損失の少ない半導体装置を実現できる。
第２の実施の形態による半導体装置に組み込まれた第１の実施の形態による半導体装置は、第２の実施の形態による半導体装置を逆方向導通状態で使用する際の還流ダイオードとして使用することができる。従来のパワーＭＯＳＦＥＴにはベース領域１２と炭化珪素エピタキシャル層２との間に形成されるＰＮ接合ダイオード（ボディダイオード）を還流ダイオードとして使用するが、このＰＮ接合ダイオードはバイポーラ素子であるため、還流ダイオードとして使用した際に炭化珪素エピタキシャル層２への小数キャリアの注入が生じ、逆回復電流が大きくなり、スイッチング損失の増大を招く。一方、第１の実施の形態による半導体装置は、ショットキーダイオードと同じユニポーラ素子であり、炭化珪素エピタキシャル層２への小数キャリアの注入が生じないため、逆回復電流を小さくすることができ、スイッチング損失を低減することができる。
また、使用する金属で一義的に特性が決まるショットキーダイオードと異なり、ヘテロ半導体領域３の導電型や不純物濃度によって任意の特性を設定することができ、金属ではなく半導体材料を用いていることから、プロセスの応用範囲も広い。
さらに、ヘテロ接合３００を｛０００１−｝結晶面２００に形成しているので、所定のヘテロ接合３００界面の障壁高さに応じた順方向特性、及び逆方向特性が得られ、遮断性の高い半導体装置を実現できる。
なお、ここでは三端子の半導体装置としてプレーナ型のパワーＭＯＳＦＥＴを例に用いているが、三端子の半導体装置であれば何れでも良く、例えばトレンチ型のパワーＭＯＳＦＥＴやＪＦＥＴなどの少なくとも一部に第１の実施の形態による半導体装置を組み込んだ場合において、遮断性が高く、スイッチング損失の少ない半導体装置を実現できる。
以上のように本実施の形態では、第一導電型の第一の半導体材料からなる半導体基体１００に形成されたドレイン領域と、第二導電型のベース領域１２と、第一導電型のソース領域１１とを有し、ソース領域１１に接触するソース電極８と、前記ドレイン領域に接触するドレイン電極９と、前記ドレイン領域とヘテロ接合を形成し、且つソース電極８に接触する前記第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなるヘテロ半導体領域３とを有する三端子の半導体装置において、前記第一の半導体材料が、単結晶の炭化珪素からなり、且つヘテロ接合３００が前記炭化珪素の｛０００１−｝結晶面に形成されている。このように第１の実施の形態の構成を、所定の三端子以上を有する半導体装置の少なくとも一部に形成することにより、第１の実施の形態の構成を有した領域が、所定のヘテロ半導体領域３の不純物濃度や導電型に応じた逆方向特性を有しているため、高い遮断性を有する半導体装置が実現可能となる。さらに、第１の実施の形態の構成を有する領域は、本実施の形態の半導体装置を逆導通状態で使用する際の還流ダイオードとしても使用することができる。この還流ダイオードは、ユニポーラ素子であるため、パワーＭＯＳＦＥＴなどに内蔵されているＰＮ接合ダイオードのようにドレイン領域への小数キャリアの注入が生じない。従って、スイッチング時の電力損失を低減することができる。
（第３の実施の形態）
図９は本発明による第３の実施の形態による半導体装置の断面図を示している。
Ｎ型の炭化珪素基板１と炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２とによって炭化珪素半導体基体１００が構成されている。ここで炭化珪素基板１としては、例えば、比抵抗が数〜数百ｍΩｃｍ、厚さが数十〜数百μｍのものを用いることができる。炭化珪素エピタキシャル層２としては、例えば不純物濃度が１×１０１５〜１×１０１９ｃｍ−３、厚みが数〜数１０μｍのものを用いることができる。炭化珪素エピタキシャル層２上に、炭化珪素とヘテロ接合３００を形成する炭化珪素とはバンドギャップの異なる第２の半導体材料であるＮ型の多結晶シリコン膜３０からなるヘテロ半導体領域３が形成され、炭化珪素半導体基体１００の｛０００１−｝結晶面２００にヘテロ接合３００が形成されている。このヘテロ接合３００界面にはエネルギー障壁が存在している。このヘテロ接合３００に隣接してゲート絶縁膜６を介してゲート電極７が配設されている。ヘテロ半導体領域３に接触するようにソース電極８が、炭化珪素半導体基体１００に接触するようにドレイン電極９が形成されている。
図９は本発明による第３の実施の形態による半導体装置の断面図を示している。
Ｎ型の炭化珪素基板１と炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２とによって炭化珪素半導体基体１００が構成されている。ここで炭化珪素基板１としては、例えば、比抵抗が数〜数百ｍΩｃｍ、厚さが数十〜数百μｍのものを用いることができる。炭化珪素エピタキシャル層２としては、例えば不純物濃度が１×１０１５〜１×１０１９ｃｍ−３、厚みが数〜数１０μｍのものを用いることができる。炭化珪素エピタキシャル層２上に、炭化珪素とヘテロ接合３００を形成する炭化珪素とはバンドギャップの異なる第２の半導体材料であるＮ型の多結晶シリコン膜３０からなるヘテロ半導体領域３が形成され、炭化珪素半導体基体１００の｛０００１−｝結晶面２００にヘテロ接合３００が形成されている。このヘテロ接合３００界面にはエネルギー障壁が存在している。このヘテロ接合３００に隣接してゲート絶縁膜６を介してゲート電極７が配設されている。ヘテロ半導体領域３に接触するようにソース電極８が、炭化珪素半導体基体１００に接触するようにドレイン電極９が形成されている。
次に、第３の実施の形態による半導体装置の動作について説明する。
第３の実施の形態による半導体装置は、例えばソース電極８を接地し、ドレイン電極９に正電位を印加して使用する。
その状態で、ゲート電極７を例えば接地電位或いは負電位とした場合、｛０００１−｝結晶面２００上に形成された多結晶シリコンからなるヘテロ半導体領域３と炭化珪素エピタキシャル層２が接するヘテロ接合３００のエネルギー障壁によって、電子の移動が阻止されるため、ソース電極８とドレイン電極９の間には電流が流れず、遮断状態となる。
次に、遮断状態から導通状態へと転じるべくゲート電極７に正電位を印加した場合、ゲート絶縁膜６を介して、｛０００１−｝結晶面２００上に形成された多結晶シリコンからなるヘテロ半導体領域３と炭化珪素エピタキシャル層２とが接するヘテロ接合３００界面までゲート電界が及ぶため、ゲート電極７近傍の多結晶シリコンからなるヘテロ半導体領域３と炭化珪素エピタキシャル層２とには電子の蓄積層が形成される。即ち、ゲート電極７近傍の｛０００１−｝結晶面２００上に形成された多結晶シリコンからなるヘテロ半導体領域３と炭化珪素エピタキシャル層２とが接するヘテロ接合３００界面における多結晶シリコンからなるヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、炭化珪素エピタキシャル層２側のエネルギー障壁が急峻になることからエネルギー障壁中を電子がトンネリングすることが可能となる。
次に、導通状態から遮断状態に移行すべく、再びゲート電極７を接地電位或いは負電位とすると、｛０００１−｝結晶面２００上に形成された多結晶シリコンからなるヘテロ半導体領域３と炭化珪素エピタキシャル層２とが接するヘテロ接合３００界面に形成されていた電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、多結晶シリコンからなるヘテロ半導体領域３から炭化珪素エピタキシャル層２への電子の流れが止まり、さらに炭化珪素エピタキシャル層２中にあった電子は炭化珪素基板１に流れ枯渇すると、炭化珪素エピタキシャル層２側にはヘテロ接合３００部から空乏層が広がり遮断状態となる。 このように第３の実施の形態による半導体装置は、スイッチ動作をする。
第３の実施の形態による半導体装置は、例えばソース電極８を接地し、ドレイン電極９に正電位を印加して使用する。
その状態で、ゲート電極７を例えば接地電位或いは負電位とした場合、｛０００１−｝結晶面２００上に形成された多結晶シリコンからなるヘテロ半導体領域３と炭化珪素エピタキシャル層２が接するヘテロ接合３００のエネルギー障壁によって、電子の移動が阻止されるため、ソース電極８とドレイン電極９の間には電流が流れず、遮断状態となる。
次に、遮断状態から導通状態へと転じるべくゲート電極７に正電位を印加した場合、ゲート絶縁膜６を介して、｛０００１−｝結晶面２００上に形成された多結晶シリコンからなるヘテロ半導体領域３と炭化珪素エピタキシャル層２とが接するヘテロ接合３００界面までゲート電界が及ぶため、ゲート電極７近傍の多結晶シリコンからなるヘテロ半導体領域３と炭化珪素エピタキシャル層２とには電子の蓄積層が形成される。即ち、ゲート電極７近傍の｛０００１−｝結晶面２００上に形成された多結晶シリコンからなるヘテロ半導体領域３と炭化珪素エピタキシャル層２とが接するヘテロ接合３００界面における多結晶シリコンからなるヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、炭化珪素エピタキシャル層２側のエネルギー障壁が急峻になることからエネルギー障壁中を電子がトンネリングすることが可能となる。
次に、導通状態から遮断状態に移行すべく、再びゲート電極７を接地電位或いは負電位とすると、｛０００１−｝結晶面２００上に形成された多結晶シリコンからなるヘテロ半導体領域３と炭化珪素エピタキシャル層２とが接するヘテロ接合３００界面に形成されていた電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、多結晶シリコンからなるヘテロ半導体領域３から炭化珪素エピタキシャル層２への電子の流れが止まり、さらに炭化珪素エピタキシャル層２中にあった電子は炭化珪素基板１に流れ枯渇すると、炭化珪素エピタキシャル層２側にはヘテロ接合３００部から空乏層が広がり遮断状態となる。 このように第３の実施の形態による半導体装置は、スイッチ動作をする。
また、ヘテロ半導体領域３と炭化珪素エピタキシャル層２とによって形成されるヘテロ接合３００の障壁の高さを、ゲート電極７からの電界によって変化させることでスイッチ動作を行うため、ＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタなどにおけるチャネル領域が存在せず、チャネル領域における電圧降下がない分、オン抵抗の低減が可能である。
さらに、ヘテロ半導体領域３を｛０００１−｝結晶面２００上に形成してヘテロ接合３００を形成しているため、所定のヘテロ接合３００界面の障壁高さに応じた駆動力、及び逆方向特性を容易に実現できる。
加えて、従来一般的に用いられていた｛０００１｝結晶面と異なり、｛０００１−｝結晶面２００上の酸化速度は、シリコンの酸化速度と、ほぼ同じなので、ゲート絶縁膜６を、ヘテロ半導体領域３と炭化珪素エピタキシャル層２とを同時に熱酸化することで形成できるため、従来の構造と比較してゲート絶縁膜６の信頼性が向上するという効果も持ち合わせている。
さらに、ヘテロ半導体領域３を｛０００１−｝結晶面２００上に形成してヘテロ接合３００を形成しているため、所定のヘテロ接合３００界面の障壁高さに応じた駆動力、及び逆方向特性を容易に実現できる。
加えて、従来一般的に用いられていた｛０００１｝結晶面と異なり、｛０００１−｝結晶面２００上の酸化速度は、シリコンの酸化速度と、ほぼ同じなので、ゲート絶縁膜６を、ヘテロ半導体領域３と炭化珪素エピタキシャル層２とを同時に熱酸化することで形成できるため、従来の構造と比較してゲート絶縁膜６の信頼性が向上するという効果も持ち合わせている。
なお、ゲート電極７、第３の実施の形態による半導体装置は、第１の実施の形態の半導体装置と同様に、ソース電極８をアノード電極４、ドレイン電極９をカソード電極５とするダイオードとして機能するため、逆導通時の還流ダイオードが不要になり、その分、チップ面積を小さくすることができる。従って、オン抵抗をさらに低減することができる。
また、このダイオードは前述のようにユニポーラ素子であるため、ＰＮ接合ダイオードを用いた際のように炭化珪素エピタキシャル層２への小数キャリアの注入が生じない。従って、逆回復電流が小さく、スイッチング時の電力損失を低減することができる。
また、このダイオードは前述のようにユニポーラ素子であるため、ＰＮ接合ダイオードを用いた際のように炭化珪素エピタキシャル層２への小数キャリアの注入が生じない。従って、逆回復電流が小さく、スイッチング時の電力損失を低減することができる。
図９においては、ヘテロ半導体領域３を構成する多結晶シリコンにＮ型の多結晶シリコン膜３０を用いた蓄積型のトランジスタとして説明しているが、第３の実施の形態による半導体装置は、異なる導電型、不純物濃度を有する多結晶シリコンを用いてヘテロ半導体領域３を形成しても良い。例えば、図１０に示すようにＰ型の多結晶シリコン膜３１とＮ型の多結晶シリコン膜３０を層状にすることで、反転型のトランジスタにしても良いし、図１１に示すように面内で導電型、及び不純物濃度を変えても良い。また、図１２に示すように、炭化珪素エピタキシャル層２側に第二導電型であるＰ型の炭化珪素層４０からなる不純物導入領域１０を設けても良い。
また、図１２に示すように、図９の構造に加えて、炭化珪素エピタキシャル層２側に第二導電型であるＰ型の炭化珪素層４０からなる不純物導入領域１０を設けても良いし、図１３に示すように、炭化珪素エピタキシャル層２の表面｛０００１−｝結晶面２００とヘテロ半導体領域３との間に、炭化珪素エピタキシャル層２より不純物濃度が高く、且つ炭化珪素エピタキシャル層２と同じ導電型である第一導電型、即ちＮ型の炭化珪素バッファ層４２を設けても構わない。なお、ここでは、不純物導入領域１０を第二導電型であるＰ型の炭化珪素層４０にて形成しているが、高抵抗の誘電体で形成しても構わない。
また、図１２に示すように、図９の構造に加えて、炭化珪素エピタキシャル層２側に第二導電型であるＰ型の炭化珪素層４０からなる不純物導入領域１０を設けても良いし、図１３に示すように、炭化珪素エピタキシャル層２の表面｛０００１−｝結晶面２００とヘテロ半導体領域３との間に、炭化珪素エピタキシャル層２より不純物濃度が高く、且つ炭化珪素エピタキシャル層２と同じ導電型である第一導電型、即ちＮ型の炭化珪素バッファ層４２を設けても構わない。なお、ここでは、不純物導入領域１０を第二導電型であるＰ型の炭化珪素層４０にて形成しているが、高抵抗の誘電体で形成しても構わない。
また、本実施の形態では第一導電型の第一の半導体材料からなる半導体基体１００と、該半導体基体１００上にヘテロ接合を形成する前記第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなるヘテロ半導体領域３と、半導体基体１００とヘテロ半導体領域３との接合部に隣接してゲート絶縁膜６を介して配設されたゲート電極７と、ヘテロ半導体領域３に接触するソース電極８と、半導体基体１００に接触するドレイン電極９とを有し、前記第一の半導体材料が、単結晶の炭化珪素からなり、且つヘテロ接合３００が前記炭化珪素の｛０００１−｝結晶面に形成されている。このようにヘテロ半導体領域３と炭化珪素エピタキシャル層２とからなるヘテロ接合３００界面の障壁高さを、絶縁型ゲートからのゲート電界で変調し、スイッチ動作を行う半導体装置において、ヘテロ半導体領域３を｛０００１−｝面上に形成してヘテロ接合３００を形成すると、粒径の大きな結晶粒からなるヘテロ半導体領域３によって、良好なヘテロ接合３００が形成できるため、所定のヘテロ接合３００界面の障壁高さに応じた駆動力、及び逆方向特性を容易に実現できる。また、｛０００１−｝面上の酸化速度とシリコンの酸化速度は、ほぼ同じなので、ゲート絶縁膜６に熱酸化膜が使用できるという効果もある。また、ゲート電界を印加しない場合、本実施の形態の半導体装置は、第１の実施の形態の半導体装置と同様に、ソース電極８をアノード電極４、ドレイン電極９をカソード電極５とするダイオードとして機能するため、逆導通時の還流ダイオードが不要になり、その分、チップ面積を小さくすることができる。従って、オン抵抗の低減をさらに図ることができる。さらに、このダイオードは前述のようにユニポーラ素子であるため、ＰＮ接合ダイオードを用いた際のように炭化珪素エピタキシャル層２への小数キャリアの注入が生じない。従って、スイッチング時の電力損失も低減することができる。
（第４の実施の形態）
図１４は本発明による第３の実施の形態による半導体装置の断面図を示している。
Ｎ型の炭化珪素基板１と炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２とによって炭化珪素半導体基体１００が構成されている。ここで炭化珪素基板１としては、例えば、比抵抗が数〜数百ｍΩｃｍ、厚さが数十〜数百μｍのものを用いることができる。炭化珪素エピタキシャル層２としては、例えば不純物濃度が１×１０１５〜１×１０１９ｃｍ−３、厚みが数〜数１０μｍのものを用いることができる。炭化珪素エピタキシャル層２上に、炭化珪素とヘテロ接合３００を形成する炭化珪素とはバンドギャップの異なる第２の半導体材料であるＮ型の多結晶シリコン膜３０からなるヘテロ半導体領域３が形成され、炭化珪素半導体基体１００の｛０００１−｝結晶面２００にヘテロ接合３００が形成されている。このヘテロ接合３００界面にはエネルギー障壁が存在している。
ヘテロ半導体領域３を深さ方向に貫通して炭化珪素エピタキシャル層２に達するように溝５１（トレンチ）が形成されている。この溝５１（トレンチ）の側壁とヘテロ接合３００に隣接してゲート絶縁膜６を介してゲート電極７が配設されている。ヘテロ半導体領域３に接触するようにソース電極８が、炭化珪素半導体基体１００に接触するようにドレイン電極９が形成されている。
第一導電型の第一の半導体材料からなる半導体基体１００と、該半導体基体１００上にヘテロ接合を形成する前記第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなるヘテロ半導体領域３と、該ヘテロ半導体領域３を深さ方向に貫通して半導体基体１００に達するように形成された溝５１と、該溝５１内にゲート絶縁膜６を介して配設されたゲート電極７と、ヘテロ半導体領域３に接触するソース電極８と、半導体基体１００に接触するドレイン電極９とを有し、前記第一の半導体材料が、単結晶の炭化珪素からなり、且つ前記ヘテロ接合が前記炭化珪素の｛０００１−｝結晶面に形成されている。
図１４は本発明による第３の実施の形態による半導体装置の断面図を示している。
Ｎ型の炭化珪素基板１と炭化珪素基板１より不純物濃度が低いＮ型の炭化珪素エピタキシャル層２とによって炭化珪素半導体基体１００が構成されている。ここで炭化珪素基板１としては、例えば、比抵抗が数〜数百ｍΩｃｍ、厚さが数十〜数百μｍのものを用いることができる。炭化珪素エピタキシャル層２としては、例えば不純物濃度が１×１０１５〜１×１０１９ｃｍ−３、厚みが数〜数１０μｍのものを用いることができる。炭化珪素エピタキシャル層２上に、炭化珪素とヘテロ接合３００を形成する炭化珪素とはバンドギャップの異なる第２の半導体材料であるＮ型の多結晶シリコン膜３０からなるヘテロ半導体領域３が形成され、炭化珪素半導体基体１００の｛０００１−｝結晶面２００にヘテロ接合３００が形成されている。このヘテロ接合３００界面にはエネルギー障壁が存在している。
ヘテロ半導体領域３を深さ方向に貫通して炭化珪素エピタキシャル層２に達するように溝５１（トレンチ）が形成されている。この溝５１（トレンチ）の側壁とヘテロ接合３００に隣接してゲート絶縁膜６を介してゲート電極７が配設されている。ヘテロ半導体領域３に接触するようにソース電極８が、炭化珪素半導体基体１００に接触するようにドレイン電極９が形成されている。
第一導電型の第一の半導体材料からなる半導体基体１００と、該半導体基体１００上にヘテロ接合を形成する前記第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなるヘテロ半導体領域３と、該ヘテロ半導体領域３を深さ方向に貫通して半導体基体１００に達するように形成された溝５１と、該溝５１内にゲート絶縁膜６を介して配設されたゲート電極７と、ヘテロ半導体領域３に接触するソース電極８と、半導体基体１００に接触するドレイン電極９とを有し、前記第一の半導体材料が、単結晶の炭化珪素からなり、且つ前記ヘテロ接合が前記炭化珪素の｛０００１−｝結晶面に形成されている。
本発明の第４の実施の形態による半導体装置は、本発明の第３の実施の形態による半導体装置の効果に加えて、トレンチ構造にすることで、単位セルあたり面積が小さくできるため、セルの集積化を図ることができるので、素子のオン抵抗をさらに低減することが可能になる。
なお、上記第１〜第４の実施の形態は、全て縦方向へと電流を流す縦型の半導体装置を例にしているが、横方向へと電流を流す横型の半導体装置に適用しても同様の効果を得ることができる。
また、上記第１〜第４の実施の形態は、全てヘテロ半導体領域３を構成する半導体材料に、多結晶シリコンを用いて説明しているが、炭化珪素とバンドギャップが異なる半導体材料には他の材料を用いても良い、例えばシリコンゲルマニウムやゲルマニウムなどを使用することができる。なお、第二の半導体材料が、単結晶シリコン、多結晶シリコンのいずれかとすることにより、一般的な半導体材料で容易に実現することができるとともに、一般的な製造工程で作製することができる。
また、上記第１〜第４の実施の形態は、全てヘテロ半導体領域３を構成する半導体材料に、多結晶シリコンを用いて説明しているが、炭化珪素とバンドギャップが異なる半導体材料には他の材料を用いても良い、例えばシリコンゲルマニウムやゲルマニウムなどを使用することができる。なお、第二の半導体材料が、単結晶シリコン、多結晶シリコンのいずれかとすることにより、一般的な半導体材料で容易に実現することができるとともに、一般的な製造工程で作製することができる。
さらに、上記第１〜第４の実施の形態は、全て第一導電型をＮ型、第二導電型をＰ型としているが、第一導電型をＰ型、第二導電型をＮ型とした場合においても同様の効果を得ることができる。
むろん、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
むろん、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
１…炭化珪素基板 ２…炭化珪素エピタキシャル層
３…ヘテロ半導体領域 ４…アノード電極
５…カソード電極 ６…ゲート絶縁膜
７…ゲート電極 ８…ソース電極
９…ドレイン電極 １０…不純物導入領域
１１…ソース領域 １２…ベース領域
３０…Ｎ型の多結晶シリコン膜 ３１…Ｐ型の多結晶シリコン膜
３２…高濃度Ｎ型の多結晶シリコン膜 ４０…Ｐ型の炭化珪素層
４１…Ｎ型の炭化珪素層 ４２…炭化珪素バッファ層
５０…層間絶縁膜 ５１…溝（トレンチ）
６０…電子 ６１…障壁
１００…炭化珪素半導体基体 ２００…｛０００１−｝結晶面
３００…ヘテロ接合
３…ヘテロ半導体領域 ４…アノード電極
５…カソード電極 ６…ゲート絶縁膜
７…ゲート電極 ８…ソース電極
９…ドレイン電極 １０…不純物導入領域
１１…ソース領域 １２…ベース領域
３０…Ｎ型の多結晶シリコン膜 ３１…Ｐ型の多結晶シリコン膜
３２…高濃度Ｎ型の多結晶シリコン膜 ４０…Ｐ型の炭化珪素層
４１…Ｎ型の炭化珪素層 ４２…炭化珪素バッファ層
５０…層間絶縁膜 ５１…溝（トレンチ）
６０…電子 ６１…障壁
１００…炭化珪素半導体基体 ２００…｛０００１−｝結晶面
３００…ヘテロ接合
Claims (5)
- 第一導電型の第一の半導体材料からなる半導体基体と、該半導体基体上にヘテロ接合を形成する前記第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなるヘテロ半導体領域と、前記半導体基体に接触するカソード電極と、前記ヘテロ半導体領域に接触するアノード電極とを有する半導体装置において、
前記第一の半導体材料が、単結晶の炭化珪素からなり、且つ前記ヘテロ接合が前記炭化珪素の｛０００１−｝結晶面に形成されていることを特徴とする半導体装置。 - 第一導電型の第一の半導体材料からなる半導体基体に形成されたドレイン領域と、第二導電型のベース領域と、第一導電型のソース領域とを有し、前記ソース領域に接触するソース電極と、前記ドレイン領域に接触するドレイン電極と、前記ドレイン領域とヘテロ接合を形成し、且つ前記ソース電極に接触する前記第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなるヘテロ半導体領域とを有する三端子の半導体装置において、
前記第一の半導体材料が、単結晶の炭化珪素からなり、且つ前記ヘテロ接合が前記炭化珪素の｛０００１−｝結晶面に形成されていることを特徴とする半導体装置。 - 第一導電型の第一の半導体材料からなる半導体基体と、該半導体基体上にヘテロ接合を形成する前記第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなるヘテロ半導体領域と、前記半導体基体と前記ヘテロ半導体領域との接合部に隣接してゲート絶縁膜を介して配設されたゲート電極と、前記ヘテロ半導体領域に接触するソース電極と、前記半導体基体に接触するドレイン電極とを有する半導体装置において、
前記第一の半導体材料が、単結晶の炭化珪素からなり、且つ前記ヘテロ接合が前記炭化珪素の｛０００１−｝結晶面に形成されていることを特徴とする半導体装置。 - 第一導電型の第一の半導体材料からなる半導体基体と、該半導体基体上にヘテロ接合を形成する前記第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなるヘテロ半導体領域と、該ヘテロ半導体領域を深さ方向に貫通して前記半導体基体に達するように形成された溝と、該溝内にゲート絶縁膜を介して配設されたゲート電極と、前記ヘテロ半導体領域に接触するソース電極と、前記半導体基体に接触するドレイン電極とを有する半導体装置において、
前記第一の半導体材料が、単結晶の炭化珪素からなり、且つ前記ヘテロ接合が前記炭化珪素の｛０００１−｝結晶面に形成されていることを特徴とする半導体装置。 - 前記第二の半導体材料が、単結晶シリコン、多結晶シリコンのいずれかであることを特徴とする請求項１乃至４の何れかに記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004117567A JP2005303027A (ja) | 2004-04-13 | 2004-04-13 | 半導体装置 |
| US11/095,528 US20050224838A1 (en) | 2004-04-13 | 2005-04-01 | Semiconductor device with heterojunction |
| EP05007568A EP1587147A2 (en) | 2004-04-13 | 2005-04-06 | Semiconductor device with heterojunction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004117567A JP2005303027A (ja) | 2004-04-13 | 2004-04-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005303027A true JP2005303027A (ja) | 2005-10-27 |
Family
ID=34934825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004117567A Abandoned JP2005303027A (ja) | 2004-04-13 | 2004-04-13 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20050224838A1 (ja) |
| EP (1) | EP1587147A2 (ja) |
| JP (1) | JP2005303027A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007214303A (ja) * | 2006-02-09 | 2007-08-23 | Nissan Motor Co Ltd | 半導体装置 |
| JP2008016650A (ja) * | 2006-07-06 | 2008-01-24 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| WO2008018432A1 (en) * | 2006-08-08 | 2008-02-14 | Toyota Jidosha Kabushiki Kaisha | Silicon carbide semiconductor device and method for manufacturing the same |
| KR100861472B1 (ko) | 2007-04-12 | 2008-10-07 | 한국전기연구원 | 고전압 반도체 소자 및 그 제조방법 |
| JP2009246049A (ja) * | 2008-03-28 | 2009-10-22 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| JP2009246048A (ja) * | 2008-03-28 | 2009-10-22 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| JP2010539720A (ja) * | 2007-09-21 | 2010-12-16 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体装置および同半導体装置の製造方法 |
| JP2014500395A (ja) * | 2010-10-13 | 2014-01-09 | ザ リージェンツ オブ ザ ユニバーシティ オブ ミシガン | 秩序化された多層結晶有機薄膜構造を形成するための方法、多層結晶有機薄膜構造、それを用いた有機感光装置及び有機発光装置 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006024850A1 (de) * | 2006-05-24 | 2007-11-29 | Robert Bosch Gmbh | Halbleiterbauelement und Gleichrichteranordnung |
| EP1870927A1 (en) * | 2006-06-21 | 2007-12-26 | Nissan Motor Co., Ltd. | Method of manufacturing a semiconductor device |
| US7728402B2 (en) | 2006-08-01 | 2010-06-01 | Cree, Inc. | Semiconductor devices including schottky diodes with controlled breakdown |
| US8432012B2 (en) | 2006-08-01 | 2013-04-30 | Cree, Inc. | Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same |
| US20090039456A1 (en) * | 2007-08-08 | 2009-02-12 | Alpha & Omega Semiconductor, Ltd | Structures and methods for forming Schottky diodes on a P-substrate or a bottom anode Schottky diode |
| US8232558B2 (en) | 2008-05-21 | 2012-07-31 | Cree, Inc. | Junction barrier Schottky diodes with current surge capability |
| JP2010157583A (ja) * | 2008-12-26 | 2010-07-15 | Toshiba Corp | 縦型ダイオード及びその製造方法並びに半導体記憶装置 |
| US8193848B2 (en) | 2009-06-02 | 2012-06-05 | Cree, Inc. | Power switching devices having controllable surge current capabilities |
| JP5598015B2 (ja) * | 2010-02-23 | 2014-10-01 | 株式会社デンソー | ショットキーバリアダイオードを備えた炭化珪素半導体装置およびその製造方法 |
| US9117739B2 (en) * | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US8415671B2 (en) * | 2010-04-16 | 2013-04-09 | Cree, Inc. | Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices |
| IT1401755B1 (it) | 2010-08-30 | 2013-08-02 | St Microelectronics Srl | Dispositivo elettronico integrato a conduzione verticale e relativo metodo di fabbricazione. |
| IT1401756B1 (it) | 2010-08-30 | 2013-08-02 | St Microelectronics Srl | Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione. |
| IT1401754B1 (it) | 2010-08-30 | 2013-08-02 | St Microelectronics Srl | Dispositivo elettronico integrato e relativo metodo di fabbricazione. |
| JP6072799B2 (ja) * | 2011-09-09 | 2017-02-01 | クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． | 非注入障壁領域を含む半導体デバイス及びその製造方法 |
| US8664665B2 (en) | 2011-09-11 | 2014-03-04 | Cree, Inc. | Schottky diode employing recesses for elements of junction barrier array |
| US8618582B2 (en) | 2011-09-11 | 2013-12-31 | Cree, Inc. | Edge termination structure employing recesses for edge termination elements |
| US8680587B2 (en) | 2011-09-11 | 2014-03-25 | Cree, Inc. | Schottky diode |
| DE102011053641A1 (de) * | 2011-09-15 | 2013-03-21 | Infineon Technologies Ag | SiC-MOSFET mit hoher Kanalbeweglichkeit |
| US9064887B2 (en) * | 2012-09-04 | 2015-06-23 | Infineon Technologies Austria Ag | Field-effect semiconductor device and manufacturing method therefor |
| JP6543814B2 (ja) * | 2014-09-08 | 2019-07-17 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその製造方法 |
| CN107256884B (zh) * | 2017-06-09 | 2019-11-01 | 电子科技大学 | 一种碳化硅功率二极管器件及其制作方法 |
| CN108695396B (zh) * | 2018-06-01 | 2020-06-30 | 电子科技大学 | 一种二极管及其制作方法 |
| CN109087850A (zh) * | 2018-06-20 | 2018-12-25 | 中国电子科技集团公司第五十五研究所 | SiC表面欧姆接触优化方法 |
| CN112151600B (zh) * | 2020-10-29 | 2023-04-28 | 湖南国芯半导体科技有限公司 | 一种功率半导体器件的元胞结构及其制造方法 |
| FR3121280B1 (fr) * | 2021-03-29 | 2023-12-22 | Commissariat Energie Atomique | Transistor à effet de champ à structure verticale |
-
2004
- 2004-04-13 JP JP2004117567A patent/JP2005303027A/ja not_active Abandoned
-
2005
- 2005-04-01 US US11/095,528 patent/US20050224838A1/en not_active Abandoned
- 2005-04-06 EP EP05007568A patent/EP1587147A2/en not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007214303A (ja) * | 2006-02-09 | 2007-08-23 | Nissan Motor Co Ltd | 半導体装置 |
| JP2008016650A (ja) * | 2006-07-06 | 2008-01-24 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| WO2008018432A1 (en) * | 2006-08-08 | 2008-02-14 | Toyota Jidosha Kabushiki Kaisha | Silicon carbide semiconductor device and method for manufacturing the same |
| JP2008042018A (ja) * | 2006-08-08 | 2008-02-21 | Toyota Motor Corp | 炭化珪素半導体装置及びその製造方法 |
| US8053784B2 (en) | 2006-08-08 | 2011-11-08 | Toyota Jidosha Kabushiki Kaisha | Silicon carbide semiconductor device and method for manufacturing the same |
| KR100861472B1 (ko) | 2007-04-12 | 2008-10-07 | 한국전기연구원 | 고전압 반도체 소자 및 그 제조방법 |
| JP2010539720A (ja) * | 2007-09-21 | 2010-12-16 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体装置および同半導体装置の製造方法 |
| US8334179B2 (en) | 2007-09-21 | 2012-12-18 | Robert Bosch Gmbh | Semiconductor device and method for its production |
| JP2009246049A (ja) * | 2008-03-28 | 2009-10-22 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| JP2009246048A (ja) * | 2008-03-28 | 2009-10-22 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| JP2014500395A (ja) * | 2010-10-13 | 2014-01-09 | ザ リージェンツ オブ ザ ユニバーシティ オブ ミシガン | 秩序化された多層結晶有機薄膜構造を形成するための方法、多層結晶有機薄膜構造、それを用いた有機感光装置及び有機発光装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1587147A2 (en) | 2005-10-19 |
| US20050224838A1 (en) | 2005-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2005303027A (ja) | 半導体装置 | |
| CN101055894B (zh) | 半导体装置及其制造方法 | |
| US20210183995A1 (en) | Superjunction silicon carbide semiconductor device and method of manufacturing superjunction silicon carbide semiconductor device | |
| JP5140347B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
| CN100385676C (zh) | 碳化硅水平沟道缓冲栅极半导体器件 | |
| JP5172916B2 (ja) | 半導体整流装置 | |
| JP6888956B2 (ja) | ワイドバンドギャップ半導体材料用ｉｇｂｔ構造 | |
| JP2005183563A (ja) | 半導体装置 | |
| US10062750B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| CN103383957B (zh) | 一种逆导型igbt器件 | |
| JP2005011846A (ja) | 半導体装置 | |
| KR100514398B1 (ko) | 실리콘 카바이드 전계제어 바이폴라 스위치 | |
| JP7582733B2 (ja) | 炭化珪素からなるトレンチゲート構造の縦型ｍｏｓｆｅｔ | |
| CN109166917B (zh) | 一种平面型绝缘栅双极晶体管及其制备方法 | |
| CN112201690A (zh) | Mosfet晶体管 | |
| JP5092244B2 (ja) | 半導体装置 | |
| JP4211642B2 (ja) | 半導体装置 | |
| JP5621198B2 (ja) | 半導体装置 | |
| JP5377548B2 (ja) | 半導体整流装置 | |
| JP6799515B2 (ja) | 半導体装置 | |
| JP2006165013A (ja) | 半導体装置及びその製造方法 | |
| JP6930113B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| CN213459746U (zh) | Mosfet晶体管 | |
| JP5028749B2 (ja) | 半導体装置の製造方法 | |
| JP5114832B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060628 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20080515 |