JP6799515B2

JP6799515B2 - 半導体装置

Info

Publication number: JP6799515B2
Application number: JP2017180357A
Authority: JP
Inventors: 水上　誠; 誠水上
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2017-09-20
Filing date: 2017-09-20
Publication date: 2020-12-16
Anticipated expiration: 2037-09-20
Also published as: CN109524458A; US20190088774A1; CN109524458B; JP2019057573A; US10297685B2

Description

実施形態は、半導体装置に関する。

電力制御などの用途に用いられる半導体装置として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。このようなＭＯＳＦＥＴにはダイオードを内蔵する構造が提案されている。ＭＯＳＦＥＴの動作においては、ドレイン電極がソース電極に対して正にバイアスされることでドレイン電極からソース電極に電流が流れる。一方、ダイオードの動作においては、ドレイン電極がソース電極に対して負にバイアスされることで、内蔵ダイオードがオン状態となってソース電極からドレイン電極に電流が流れる。

電力制御などの用途に用いられる一般的なＭＯＳＦＥＴにおいては、ソース電極とコンタクトしたｐベース領域がｐｎダイオードのｐ領域（アノード）の役割を果たし、ドレイン電極とコンタクトしたｎ領域がｐｎダイオードのｎ領域（カソード）の役割を果たし、ＭＯＳＦＥＴ内部にｐｎダイオードを有する事により、ゲートオフ時にドレインに負バイアスが印加された際、ソース電極にコンタクトしたｐベース領域から正孔が、ドレイン電極にコンタクトしたｎ領域から電子が流れ、内蔵ダイオードがオンする。
しかし、注入された正孔はＭＯＳＦＥＴのゲート酸化膜や半導体材料そのものの信頼性を損なう事があり、例えば半導体材料にＳｉＣを用いた際、ＳｉＣ半導体層に内在する基底面転位部に、注入された正孔と電子が再結合する事で発生したエネルギーが供給され積層欠陥に変換されることで高抵抗層になってしまう問題がある。
そこで、電力制御などの用途に用いられるＭＯＳＦＥＴにおいて、内蔵ダイオード動作時の正孔注入が抑制され、信頼性を向上させる構造が望まれている。

特開２０１５−０２３１１５号公報

実施形態の目的は、信頼性が向上した半導体装置を提供することである。

実施形態に係る半導体装置は、第１電極と、第２電極と、第１半導体領域と、複数の第２半導体領域と、複数の第３半導体領域と、複数の第３電極と、複数のゲート電極と、を備える。前記第１半導体領域は、前記第１電極及び前記第２電極の間に設けられ、その導電型は、第１導電型である。前記複数の第２半導体領域は、前記第１半導体領域及び前記第２電極の間に設けられ、前記第１電極から前記第２電極に向かう方向に垂直な平面内で第１方向に延伸して前記第１方向に交差する第２方向に配置され、その導電型は、第２導電型である。前記複数の第３半導体領域は、前記複数の第２半導体領域及び前記第２電極の間に設けられ、前記第２電極に電気的に接続され、その導電型は、第１導電型である。前記複数の第３電極は、前記第２方向において前記第２半導体領域間に位置する前記第１半導体領域との間でショットキー接続し、前記第１方向に延伸し、前記第２方向に配置され、前記第２電極に電気的に接続する。前記複数のゲート電極は、前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域上にゲート絶縁膜を介して設けられ、前記第１方向にそれぞれ延伸し、前記第２方向において前記複数の第３電極に並行に配置される。前記ゲート電極及び前記第３電極は、前記ゲート電極の数及び前記第３電極の数の比がｍ１対１（ｍ１は正の整数）となる前記第２方向の配置周期を持つ第１領域と、前記ゲート電極の数及び前記第３電極の数の比がｍ２対１（ｍ２はｍ１とは異なる正の整数）となる前記第２方向の配置周期を持つ第２領域とが組み合わされることで、前記第１領域及び前記第２領域を含む混合領域において、前記ゲート電極の数及び前記第３電極の数の比が１対ｎ（ｎは正の数）となるように前記第２方向に並行に配置される。

第１実施形態に係る半導体装置を示す断面図である。第１実施形態に係る半導体装置の一部を示す平面図である。参考例に係る半導体装置の電気特性を説明する図である。参考例に係る半導体装置の電気特性を説明する図である。参考例に係る半導体装置の電気特性を説明する図である。第１実施形態に係る半導体装置の電気特性を説明する図である。参考例及び第１実施形態に係る半導体装置の電気特性を説明する図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、半導体装置１を示す断面図である。
図１に示すように、半導体装置１には、第１導電型の半導体領域１０と、第１導電型の半導体領域２０と、第２導電型の半導体領域３０と、第１導電型の半導体領域４０と、第２導電型の半導体領域５０と、ゲート絶縁膜６０と、層間絶縁膜６１と、絶縁膜６２と、層間絶縁膜６３と、ゲート電極７０と、アノード電極７１と、ソース電極８０と、ソース電極８０と半導体領域４０、５０とを電気的にオーミック接続させるソースコンタクト電極８１と、ドレイン電極８２と、が設けられている。半導体装置１は、例えば、炭化ケイ素（ＳｉＣ）を用いた電子をキャリアとするｎ形のＭＯＳＦＥＴである。

以下、本明細書においては、ＸＹＺ直交座標系を採用する。ドレイン電極８２からソース電極８０に向かう方向を「Ｚ方向」とする。Ｚ方向に対して垂直な方向であって相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とする。なお、図１は、半導体装置１のＹ−Ｚ断面を示している。
第１導電型がｎ型であって、第２導電型がｐ型である場合を例に説明する。

半導体領域１０は、例えば、炭化ケイ素を含む。例えば、半導体領域１０の導電型は、ｎ^＋型である。半導体領域１０は、例えば、ドレイン領域として機能する。半導体領域１０は、第１面１０ａ及び第２面１０ｂを有する。第２面１０ｂは、第１面１０ａの反対側の面である。

「ｎ^＋型」とは、ｎ型であって実効的な不純物濃度が「ｎ⁻型」よりも高いことを示す。「ｐ^＋型」及び「ｐ⁻型」についても同様である。「実効的な不純物濃度」とは、半導体材料の導電性に寄与する不純物の濃度をいい、ドナーとなる不純物とアクセプタとなる不純物の双方が含まれている場合は、その相殺分を除いた濃度をいう。なお、ｎ型不純物は、例えば、窒素（Ｎ）、または、リン（Ｐ）であり、ｐ形不純物は、例えば、アルミニウム（Ａｌ）、または、ホウ素（Ｂ）である。

半導体領域２０は、半導体領域１０の第１面１０ａ上に設けられ、例えば、炭化ケイ素を含む。半導体領域２０の導電型は、例えばｎ⁻型である。半導体領域２０は、例えば、ドリフト領域である。

半導体領域３０は、半導体領域２０上に複数設けられ、例えば、炭化ケイ素を含む。半導体領域３０の導電型は、例えばｐ型である。半導体領域３０は、例えば、ベース領域である。半導体領域３０は、Ｘ方向に延びている。

半導体領域４０は、半導体領域３０上に複数設けられ、例えば、炭化ケイ素を含む。半導体領域４０の導電型は、例えばｎ^＋型である。半導体領域４０は、例えば、ソース領域である。半導体領域４０は、Ｘ方向に延びており、Ｙ方向に互いに離間して配置されている。

半導体領域５０は、半導体領域３０上に設けられ、例えば、炭化ケイ素を含む。半導体領域５０の導電型は、例えばｐ^＋型である。半導体領域５０は、例えば、コンタクト領域である。半導体領域５０は、Ｘ方向に延びている。半導体領域５０は、Ｙ方向で隣り合う半導体領域４０間に位置している。半導体領域５０によって、ゲートオフ時、ＭＯＳＦＥＴの半導体領域２０が半導体領域３０との界面から空乏化する際、半導体領域３０にある正孔は同じｐ型である半導体領域５０を介してソース電極８０側に吐き出され（放電）、ゲートオン時に空乏層が縮む際は逆にソース電極８０から半導体領域５０を介し半導体領域３０に正孔が流れ込む（充電）。また、空乏化する際には、電子がドレイン電極８２側から半導体領域２０を介して吐き出される。

ゲート絶縁膜６０は、半導体領域２０、３０、４０上に複数設けられている。ゲート絶縁膜６０は、例えば、シリコン酸化物（ＳｉＯ）を含む。ゲート絶縁膜６０には、例えば、Ｈｉｇｈ−ｋ絶縁膜（高誘電率絶縁膜）が用いられても良い。
層間絶縁膜６１は、ゲート絶縁膜６０及びゲート電極７０上に設けられている。層間絶縁膜６１は、例えば、シリコン酸化物を含む。

絶縁膜６２は、半導体領域３０、４０上に複数設けられている。絶縁膜６２は、例えば、ゲート絶縁膜６０と同じ材料を含む。
層間絶縁膜６３は、絶縁膜６２及びアノード電極７１上に設けられている。層間絶縁膜６３は、例えば、層間絶縁膜６１と同じ材料を含む。

ゲート電極７０は、ゲート絶縁膜６０上に設けられている。ゲート電極７０は、ゲート絶縁膜６０及び層間絶縁膜６１によって囲まれている。ゲート電極７０は、Ｘ方向に延びており、Ｙ方向に互いに離間して配置されている。ゲート電極７０は、例えば、ｐ型の不純物を含有する多結晶シリコンを含む。また、動作の安定性を図る為にゲート電極７０はゲート絶縁膜６０を介し、その一部が半導体領域４０の上まで張り出されても良い。

アノード電極７１は、半導体領域２０及び絶縁膜６２上に設けられている。アノード電極７１は、Ｙ方向で隣り合う絶縁膜６２間に位置する半導体領域２０に接する。つまり、アノード電極７１と半導体領域２０とが接する部分がショットキーバリアダイオード（以下、ＳＢＤと呼ぶ場合がある）領域２５である。アノード電極７１は、半導体領域２０との間にショットキー接続をし、ショットキー障壁の設計により決められる材料が用いられ、例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の金属、ポリシリコン（Ｓｉ）、シリコンと金属の化合物等が用いられる。
ここで、絶縁膜６２及び層間絶縁膜６３は、アノード電極７１と半導体領域２０の位置関係を明確にするために設けられているが、アノード電極７１とソース電極８０は同電位であることから必ずしも設ける必要はない。この場合、動作の安定性を図る為に、アノード電極７１は少なくとも半導体領域３０の一部を覆う事が好ましい。

アノード電極７１と半導体領域２０との間の接合は、ショットキー接合である。また、アノード電極７１は、ソース電極８０に電気的に接続される。例えば、アノード電極７１は、層間絶縁膜６３に設けられた開口を介してソース電極８０と接する。

ソース電極８０は、半導体領域４０、５０、層間絶縁膜６１、６３、アノード電極７１及びソースコンタクト電極８１上に設けられている。ソース電極８０は、例えば、金属材料を含む。ソース電極８０は、例えば、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、チタン、タングステン（Ｗ）、モリブデン、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）等の金属である。

ソースコンタクト電極８１は、ソース電極８０と、半導体領域４０、５０の間に設けられ、半導体領域４０、５０とオーミック接合させることで電気抵抗を下げる目的がある。ソースコンタクト電極８１は、例えばニッケル、チタン、タングステン、モリブデン等の金属、または、シリコンと金属の化合物からなる。

ドレイン電極８２は、半導体領域１０の第２面１０ｂ上に設けられている。ドレイン電極８２は、例えば、ニッケル、アルミニウム、チタン、タングステン、モリブデン、銅、金、白金等の金属である。

半導体装置１内には、ＭＯＳＦＥＴとＳＢＤが設けられている。半導体装置１は、Ｙ方向に一定の周期で規則的に配置されるＭＯＳＦＥＴセル（ＭＣ）と、ＳＢＤセル（ＳＣ）とを有する。

図２は、半導体装置１の一部を示す平面図である。図２において、ゲート電極７０及びアノード電極７１の配置が示されている。
図２に示すように、ゲート電極７０及びアノード電極７１は、Ｘ方向に延びている。また、ゲート電極７０の端部は、Ｙ方向に延びているゲートコンタクト７３に接続される。ゲートコンタクト７３は、アノード電極７１と電気的に分離されているので、ゲート電極７０には、アノード電極７１と独立に電位が印加される。

次に、ＭＯＳＦＥＴセル及びＳＢＤセルの配置周期について説明する。
半導体装置１では、ＭＯＳＦＥＴセルと、ＳＢＤセルとは、Ｙ方向に周期Ｃ１で配置される。ＭＯＳＦＥＴセルにはゲート電極７０が設けられ、ＳＢＤセルにはアノード電極７１が設けられている。

周期Ｃ１では、ＳＢＤセル、ＭＯＳＦＥＴセル、ＳＢＤセル、ＭＯＳＦＥＴセル、ＭＯＳＦＥＴセル及びＳＢＤセルがＹ方向にこの順で配置されている。例えば、周期Ｃ１をＹ方向に繰り返すように、ＭＯＳＦＥＴセル及びＳＢＤセルがチップに複数配置されている。

次に、半導体装置１の動作について説明する。
まず、ＭＯＳＦＥＴの動作では、ドレイン電極８２がソース電極８０に対して正にバイアスされ、ゲート電極７０に閾値以上の電圧を印加する。これにより、半導体領域２０及び半導体領域４０の間に位置する半導体領域３０（ベース領域）にチャネルが形成され、ドレイン電極８２からソース電極８０に電流が流れる。つまり、ＭＯＳＦＥＴは、オン状態となる。

ＭＯＳＦＥＴがオン状態である場合、ソース電極８０側から電子が注入されることでソース電極８０からドレイン電極８２に電子電流が流れる。

ゲート電極７０に印加される電圧を下げると、半導体領域３０及びゲート絶縁膜６０の界面に誘起される電子の濃度が減少し、半導体領域２０及び半導体領域４０の間の導通は遮断される。つまり、ＭＯＳＦＥＴは、オフ状態となる。

ＳＢＤの動作では、ドレイン電極８２がソース電極８０に対して負にバイアスされる。これにより、アノード電極７１及び半導体領域２０の間のショットキー接合によるダイオードの立ち上がり電圧を超えると、ソース電極８０からドレイン電極８２に電流が流れる。つまり、ＳＢＤは、オン状態となる。

なお、半導体領域３０及び半導体領域２０の間のｐｎ接合によるダイオードにおいても、その立ち上がり電圧を超えると、ｐｎ接合によるダイオードを介してソース電極８０からドレイン電極８２に電流が流れる。

次に、本実施形態の効果について説明する。
図３〜図５は、参考例に係る半導体装置の電気特性を説明する図である。図６は、本実施形態に係る半導体装置の電気特性を説明する図である。図７は、参考例及び本実施形態に係る半導体装置の電気特性を説明する図である。
図３〜図６に示された領域は、図１に示された領域の一部に相当する。また、図３〜図６は、図１に示された領域の一部を簡略化して示しており、構成要素の一部を省略して示している。

図７は、参考例及び本実施形態に係る半導体装置において、ドレイン電極及びソース電極間の電圧（Ｖ）と、ドレイン電流（Ａ）との関係を示すグラフである。図７において、線Ｌ１は、参考例の半導体装置１１０において、ドレイン電極及びソース電極間の電圧と、ドレイン電流との関係を示している。また、線Ｌ２は、参考例の半導体装置１２０において、ドレイン電極及びソース電極間の電圧と、ドレイン電流との関係を示している。また、線Ｌ３は、本実施形態の半導体装置１において、ドレイン電極及びソース電極間の電圧と、ドレイン電流との関係を示している。
なお、図７の縦軸は、ドレイン電流Ｉｓｄ（Ａ）を示しており、図７の横軸は、ドレイン電極及びソース電極間の電圧Ｖｓｄ（Ｖ）を示している。なお、ドレイン電極及びソース電極間の電圧Ｖｓｄにおいては、ドレイン電極に負電圧を印加しており、相対的にプラスになるソース電位をグラフの正としている。

図３に示すように、半導体装置１００においては、ＭＯＳＦＥＴセル（ＭＣ）がＹ方向に配置されており、ＳＢＤセル（ＳＣ）が設けられていない。つまり、ＳＢＤセルを内蔵していない半導体装置１００は、ゲートオフ時に逆バイアスがかかり、ダイオードに電流が流れる際、ＳＢＤセルが設けられていない事から電子電流が流れず、全て正孔注入を伴うｐｎダイオードの電流となってしまう。

図４に示すように、半導体装置１１０では、内蔵ダイオードに流れる正孔の注入を抑制するために、ＳＢＤセル（ＳＣ）が設けられている。このようなＭＯＳＦＥＴセル（ＭＣ）及びＳＢＤセル（ＳＣ）がＹ方向に交互に配置されている半導体装置１１０の構造では、ＭＯＳＦＥＴのゲートオフ時に逆方向電圧が印加され、ＳＢＤに電流が流れている際、ｐｎ接合の閾値を超えると半導体領域３０から正孔ｈが注入されるが、その現象は半導体領域３０内においてＳＢＤセルから一番遠い場所を起点にしておこる。つまり、正孔ｈはＭＯＳＦＥＴセルの直下の半導体領域３０内であって、ＳＢＤセルからＹ方向に最も離れた位置に注入される。例えば、図４の領域Ａに示すように、ＭＯＳＦＥＴセル及びＳＢＤセルは、任意断面でのＭＯＳＦＥＴセル及びＳＢＤセルの個数の比が１対１になるようにＹ方向に交互に配置されている。このような配置がＹ方向に繰り返されると、正孔ｈは、２つのＳＢＤセル間のＭＯＳＦＥＴセルの直下の半導体領域３０内であって、２つのＳＢＤセルからＹ方向に最も離れた位置であるｈ部（黒点）から注入される。例えば、図４の領域Ａにおいて、正孔ｈは、Ｙ方向で互いに対向する半導体領域３０の端部に注入される。

図５に示すように、半導体装置１２０では、ＭＯＳＦＥＴセル（ＭＣ）及びＳＢＤセル（ＳＣ）がＹ方向に所定の周期で配置されている。図５の領域Ｂに示すように、ＳＢＤセル、ＭＯＳＦＥＴセル、ＭＯＳＦＥＴセル及びＳＢＤセルがＹ方向にこの順で配置され、ＭＯＳＦＥＴセル及びＳＢＤセルは、任意断面でのＭＯＳＦＥＴセル及びＳＢＤセルの個数の比が２対１になるようにＹ方向に配置されている。

このようなＭＯＳＦＥＴセル（ＭＣ）及びＳＢＤセル（ＳＣ）がＹ方向に配置されている半導体装置１２０の構造では、ＭＯＳＦＥＴのゲートオフ時に逆方向電圧が印加され、ＳＢＤに電流が流れている際、ｐｎ接合の閾値を超えると半導体領域３０から正孔ｈが注入されるが、その現象は半導体領域３０内においてＳＢＤセルから一番遠い場所を起点にしておこる。つまり、正孔ｈは、２つのＳＢＤセル間の半導体領域３０内であって、２つのＳＢＤセルからＹ方向に最も離れた位置であるｈ部（黒点）から注入される。

また、図４の半導体装置１１０と、図５の半導体装置１２０とを比較すると、半導体装置１２０は、半導体装置１１０に比べてＳＢＤセル（ＳＣ）が少ないため、ＳＢＤの電子電流が多く流れない代わりに、ＭＯＳＦＥＴセルが多いため、ゲートオン時にＭＯＳＦＥＴに流れる電流が多くなる。しかしながら、半導体装置１２０では、ｐｎダイオードの立ち上がり電圧は低くなるので、正孔注入が発生し易くなる。

また、図４の半導体装置１１０や図５の半導体装置１２０のような、ＳＢＤセル（ＳＣ）１つに対して、ＭＯＳＦＥＴセル（ＭＣ）がｍ個（ｍは１以上の整数）となる繰り返し構造では、トレードオフ関係にあるゲートオン時のＭＯＳＦＥＴセルの電流と、ゲートオフ時の同期整流モードでのダイオードの電流の最適化を図る設計が困難である。また、ＳＢＤに所望の電流を流す設計において、ＭＯＳＦＥＴセルの面積が過剰に広くなったり、ＭＯＳＦＥＴに所望の電流を流す設計において、ＳＢＤセルの面積が過剰に広くなり、素子面積が大きくなって不良率が上がり歩留りが下がることになる。

一方、図６に示すように、本実施形態に係る半導体装置１では、ＭＯＳＦＥＴセル（ＭＣ）及びＳＢＤセル（ＳＣ）がＹ方向に周期Ｃ１で配置されている。図６の領域Ｃに示すように、周期Ｃ１では、ＳＢＤセル、ＭＯＳＦＥＴセル、ＳＢＤセル、ＭＯＳＦＥＴセル、ＭＯＳＦＥＴセル及びＳＢＤセルがＹ方向にこの順で配置されている。周期Ｃ１は、周期Ｃ２と周期Ｃ３によって構成されている。図６の領域Ｃに示すように、周期Ｃ２では、ＭＯＳＦＥＴセル及びＳＢＤセルは、任意断面でのＭＯＳＦＥＴセル及びＳＢＤセルの個数の比が１対１になるようにＹ方向に配置され、周期Ｃ３では、ＭＯＳＦＥＴセル及びＳＢＤセルは、任意断面でのＭＯＳＦＥＴセル及びＳＢＤセルの個数の比が２対１になるようにＹ方向に配置されている。つまり、周期Ｃ１では、ＭＯＳＦＥＴセル及びＳＢＤセルは、任意断面でのＭＯＳＦＥＴセル及びＳＢＤセルの個数の比が３対２になるようにＹ方向に配置されている。

周期Ｃ１で配置されている半導体装置１の構造では、ＭＯＳＦＥＴのゲートオフ時に逆方向電圧が印加され、ＳＢＤに電流が流れている際、ｐｎ接合の閾値を超えると半導体領域３０から正孔ｈが注入されるが、その現象において、正孔ｈが、周期Ｃ３内のＭＯＳＦＥＴセル間に位置する半導体領域３０内であって、周期Ｃ３内のＳＢＤセルからＹ方向に最も離れた位置に注入される。このような半導体装置１の構造では、周期Ｃ２内の半導体領域３０より先に、周期Ｃ３内の半導体領域３０のｈ部（黒点）から正孔ｈが注入される。これは、ソース及びドレイン間の電流経路のうち、横方向に広がった部分において、ＳＢＤセルからの距離が遠くなる程、ソース電極８０との電位差が大きくなるためである。

ここで、図７に示すように、領域Ｄ内において線Ｌ１、線Ｌ２及び線Ｌ３を比較すると、線Ｌ１の傾きは線Ｌ３の傾きより大きく、線Ｌ３の傾きは線Ｌ２より大きい。領域Ｄ内において、線Ｌ１、線Ｌ２及び線Ｌ３の傾きの大きさは、ＳＢＤの電子電流の大きさを表している。また、ＳＢＤの電子電流の大きさは、半導体装置内に占めるＳＢＤセルの割合に比例する。つまり、図４の領域Ａに示すように、半導体装置１１０内では、ＭＯＳＦＥＴセル及びＳＢＤセルが１対１になるようにＹ方向に交互に配置されている。また、図５の領域Ｂに示すように、半導体装置１２０内では、ＭＯＳＦＥＴセル及びＳＢＤセルが２対１になるようにＹ方向に配置されている。一方、図６の領域Ｃに示すように、半導体装置１内では、ＭＯＳＦＥＴセル及びＳＢＤセルが３対２になるようにＹ方向に配置されている。したがって、線Ｌ１の傾きは線Ｌ３の傾きより大きく、線Ｌ３の傾きは線Ｌ２の傾きより大きくなる。
一方で、半導体装置１において、ＳＢＤセルの割合の増加は、ＭＯＳＦＥＴセルの割合の減少を意味しており、ゲートオン時にＭＯＳＦＥＴに流れる電流は小さくなりトレードオフの関係にある。

また、図７に示すように、位置点Ｐ１、位置点Ｐ２及び位置点Ｐ３において、線Ｌ１、線Ｌ２及び線Ｌ３の傾きがそれぞれ大きくなっている。線Ｌ１の位置点Ｐ１と、線Ｌ２の位置点Ｐ２とを比較すると、ドレイン電極及びソース電極間の電圧Ｖｓｄにおいて位置点Ｐ２は位置点Ｐ１より小さい。また、線Ｌ２の位置点Ｐ２と、線Ｌ３の位置点Ｐ３とを比較すると、ドレイン電極及びソース電極間の電圧Ｖｓｄにおいて位置点Ｐ２と位置点Ｐ３は概ね同じである。線Ｌ１、線Ｌ２及び線Ｌ３の傾きが変わる位置点Ｐ１、位置点Ｐ２及び位置点Ｐ３は、ｐｎダイオードの立ち上がり電圧を表している。したがって、正孔ｈが注入される電圧においては、半導体装置１は半導体装置１１０より低くなる。

したがって、本実施形態の半導体装置１のように、ＭＯＳＦＥＴセル（ＭＣ）及びＳＢＤセル（ＳＣ）は、任意断面でのＭＯＳＦＥＴセル及びＳＢＤセルの個数の比が３対２になるようにＹ方向に配置することで、ＭＯＳＦＥＴセルの面積とＳＢＤセルの面積との最適化が図れる。また、ＳＢＤセルにより内蔵ダイオードに流れる正孔電流を抑制し、信頼性を高めると共に、ＭＯＳＦＥＴとＳＢＤの割合の自由度を高めることができる。さらに、歩留りが向上し、半導体装置内のスイッチングロスを低減できる。
本実施形態によれば、信頼性が向上した半導体装置を提供することができる。

なお、本実施形態では、ＭＯＳＦＥＴセル（ＭＣ）及びＳＢＤセル（ＳＣ）が３対２になるようにＹ方向に配置されているが、これに限定するものではない。例えば、ＭＯＳＦＥＴセル及びＳＢＤセルが１対ｎ（ｎは、任意の正の数）となる任意の構造を採用することができる。この場合、例えば、図６の領域Ｃにおいて、周期Ｃ２や周期Ｃ３のＭＯＳＦＥＴセル及びＳＢＤセルは、任意断面でのＭＯＳＦＥＴセル及びＳＢＤセルの個数の比が任意の比率になるようにＹ方向に配置される。これにより、前述したように、ＭＯＳＦＥＴセルとＳＢＤセルとの面積の最適化が図れ、内蔵ダイオードに流れる正孔電流を抑制し、信頼性を高めたうえで、ＭＯＳＦＥＴとＳＢＤの割合の自由度を高める事が出来、歩留り向上、スイッチングロス低減を果たす事ができる。

また、前述したように、一例として、各実施形態に係る半導体装置において、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明したが、第１導電型がｐ型、第２導電型がｎ型であっても良い。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

１、１００、１１０、１２０：半導体装置、１０、２０、３０、４０：半導体領域、１０ａ：第１面、１０ｂ：第２面、６０：ゲート絶縁膜、６１、６３：層間絶縁膜、６２：絶縁膜、７０：ゲート電極、７１：アノード電極、７３：ゲートコンタクト、８０：ソース電極、８１：ソースコンタクト電極、８２：ドレイン電極、Ａ〜Ｄ：領域、Ｃ１〜Ｃ３：周期、Ｌ１〜Ｌ３：線、Ｐ１〜Ｐ３：位置点

Claims

第１電極と、
第２電極と、
前記第１電極及び前記第２電極の間に設けられた第１導電型の第１半導体領域と、
前記第１半導体領域及び前記第２電極の間に設けられ、前記第１電極から前記第２電極に向かう方向に垂直な平面内で、第１方向に延伸して前記第１方向に交差する第２方向に配置される複数の第２導電型の第２半導体領域と、
前記複数の第２半導体領域及び前記第２電極の間に設けられ、前記第２電極に電気的に接続する複数の第１導電型の第３半導体領域と、
前記第２方向において前記第２半導体領域間に位置する前記第１半導体領域との間でショットキー接続し、前記第１方向に延伸し、前記第２方向に配置され、前記第２電極に電気的に接続する複数の第３電極と、
前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域上にゲート絶縁膜を介して設けられ、前記第１方向にそれぞれ延伸し、前記第２方向において前記複数の第３電極に並行に配置される複数のゲート電極と、
を備え、
前記ゲート電極及び前記第３電極は、前記ゲート電極の数及び前記第３電極の数の比がｍ１対１（ｍ１は正の整数）となる前記第２方向の配置周期を持つ第１領域と、前記ゲート電極の数及び前記第３電極の数の比がｍ２対１（ｍ２はｍ１とは異なる正の整数）となる前記第２方向の配置周期を持つ第２領域とが組み合わされることで、前記第１領域及び前記第２領域を含む混合領域において、前記ゲート電極の数及び前記第３電極の数の比が１対ｎ（ｎは正の数）となるように前記第２方向に並行に配置される半導体装置。
前記第１領域と前記第２領域は前記第２方向に沿って交互に配列されている請求項１記載の半導体装置。
ｍ２は、ｍ１＋１と等しい請求項１または２に記載の半導体装置。
ｍ１は１であって、ｍ２は２である請求項１から３のいずれか１つに記載の半導体装置。