[go: up one dir, main page]

JP5306392B2 - 半導体整流装置 - Google Patents

半導体整流装置 Download PDF

Info

Publication number
JP5306392B2
JP5306392B2 JP2011045935A JP2011045935A JP5306392B2 JP 5306392 B2 JP5306392 B2 JP 5306392B2 JP 2011045935 A JP2011045935 A JP 2011045935A JP 2011045935 A JP2011045935 A JP 2011045935A JP 5306392 B2 JP5306392 B2 JP 5306392B2
Authority
JP
Japan
Prior art keywords
semiconductor
region
type impurity
electrode
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011045935A
Other languages
English (en)
Other versions
JP2012182404A (ja
Inventor
誠 水上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011045935A priority Critical patent/JP5306392B2/ja
Priority to US13/220,107 priority patent/US8841683B2/en
Publication of JP2012182404A publication Critical patent/JP2012182404A/ja
Application granted granted Critical
Publication of JP5306392B2 publication Critical patent/JP5306392B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/051—Manufacture or treatment of Schottky diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/8303—Diamond
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials

Landscapes

  • Electrodes Of Semiconductors (AREA)

Description

本発明の実施形態は、半導体整流装置に関する。
入力される電流を整流して出力する半導体整流装置には、ｐｎ接合を有するＰｉＮダイオードと、半導体層と金属との仕事関数の差によるキャリアのポテンシャル障壁を有するショットキーバリアダイオード（ＳＢＤ）がある。そして、ショットキーバリアダイオードにおいて、半導体層（例えばｎ型）／金属界面にかかる電界を緩和することを目的に、半導体層表面に半導体層とは異なる導電型の不純物領域（例えばｐ型）を配置したＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｏｃｈｙ ｂａｒｒｉｅｒ ｄｉｏｄｅ）がある。さらに、ＪＢＳの不純物領域（例えばｐ型）と金属とのコンタクトをオーミック接続またはオーミック接続に近付け、不純物領域と半導体層とのビルトインポテンシャル（Ｖｂｉ）を超える電圧がかかった際に小数キャリア注入を起こし、伝導度変調により抵抗を下げる機能を持たせたＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ−ｄｉｏｄｅ Ｓｃｈｏｔｔｋｙ−ｄｉｏｄｅ）がある。
一方、次世代のパワー半導体デバイス材料として例えば炭化珪素（以下、ＳｉＣとも記述する）を代表とするワイドバンドギャップ半導体が期待されている。ワイドバンドギャップ半導体はＳｉに対して広いバンドギャップを有し、Ｓｉよりも高い破壊電界強度及び高い熱伝導率を備える。この特性を活用すれば、低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
ＭＰＳでは、伝導度変調を起こす電圧を下げることにより、順方向特性の低抵抗化が実現されるとともに、順方向のサージ電流が流れ込んだ際に、低い順方向電圧で大量の電流を吐き出すことが可能になる。定常状態よりも大きな電流が流れ込んだ際に、その電流は電流×電圧＝エネルギーの式のもと、発熱による結晶破壊、電極などの接合破壊の原因となる。しかし、低い順方向電圧で大電流を流すことが可能になれば、発熱エネルギーが抑えられ素子の破壊率を下げることができる。
米国特許公開公報２００７／０２７８６０９
もっとも、要求される耐圧が１２００Ｖ（以下、１２００Ｖ級とも称する）以上のワイドバンドギャップ半導体を用いたＭＰＳでは、従来の構造を用いても、小数キャリアが注入され伝導度変調を起こす電圧（以下、小数キャリアがホールの場合はホール注入電圧と称する）が、十分に下げられないことが、発明者らによって明らかになった。
例えば、従来のＳｉのＭＰＳでは、ＳｉのＶｂｉ＝０．８〜１．０Ｖに対し、伝導度変調を起こす電圧が１〜１．５Ｖ、ＳｉＣのＭＰＳでは、ＳｉＣのＶｂｉ＝２．５〜３．０Ｖに対し伝導度変調を起こす電圧が、６００Ｖ級耐圧の素子で３．２Ｖと、Ｖｂｉに対して＋１Ｖ以下の電圧を印加することで少数キャリアが注入されていた（ＳｉＣのＭＰＳ：ｐ＋型不純物領域幅２ｕｍ、ｎ型ショットキー領域幅０．８ｕｍ、１２５℃の場合）。
ＭＰＳにおいて、ｐ＋型不純物領域は電子電流（多数キャリア）を流す際にデッドスペースとなるので、ｐ＋型不純物領域幅を狭めるのが一般的である。そこで、例えばｐ＋型不純物領域幅を１ｕｍ、ｎ型不純物領域幅（ｎ型ショットキー領域幅）を１ｕｍとし、１２５℃でのＭＰＳのホール注入電圧を計算すると６００Ｖ級で４．４Ｖ、１２００Ｖ級で６．９Ｖ、３３００Ｖ級では１０．８５Ｖ、４５００Ｖ級では１３．５３Ｖとなる。したがって、１２００Ｖ級以上の中耐圧素子、３３００Ｖ級以上の高耐圧素子では、ホール注入電圧が極めて大きくなり、伝導度変調による低抵抗化が期待できない。
本発明が解決しようとする課題は、小数キャリアが注入される電圧を低下させ、十分なサージ電流耐性を有するワイドバンドギャップ半導体を用いた半導体整流装置を提供することにある。
実施の形態の半導体整流装置は、ワイドギャップ半導体の第１導電型の半導体基板と、半導体基板の上面に形成され、不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ３以下、厚さが８μｍ以上のワイドギャップ半導体の第１導電型の半導体層と、半導体層表面に形成されるワイドギャップ半導体の第１導電型の第１の半導体領域と、第１の半導体領域に挟まれて形成され、直線状部分を有し、幅が１５μｍ以上であるワイドギャップ半導体の第２導電型の第２の半導体領域と、第１および第２の半導体領域上に形成される第１の電極と、半導体基板の下面に形成される第２の電極と、を備え、前記直線状部分の伸長方向に略垂直に伸長し、２つの直線状部分に端部が接続され、幅が略一定で１５μｍ未満の複数の第２導電型の第３の半導体領域を有することを特徴とする半導体整流装置。
第１の実施の形態の半導体整流装置の断面図である。 第１の実施の形態の半導体整流装置の上面図である。 各種の半導体整流装置の順方向電圧とオン電流密度の関係の説明図である。 シミュレーションに用いる半導体整流装置の構造断面図である。 第１の実施の形態の半導体整流装置のオン電流密度のｐ＋型不純物領域幅依存性のシミュレーション結果を示す図である。 第１の実施の形態の半導体整流装置のオン電流密度のｐ＋型不純物領域幅依存性のシミュレーション結果を示す図である。 第１の実施の形態の半導体整流装置のオン電流密度のｐ＋型不純物領域幅依存性のシミュレーション結果を示す図である。 第１の実施の形態の半導体整流装置のｐ＋型不純物領域幅とホール注入電圧との関係を示す図である。 第１の実施の形態の半導体整流装置のｐ＋型不純物領域幅とホール注入電圧との関係を示す図である。 第１の実施の形態の半導体整流装置のｐ＋型不純物領域幅とホール注入電圧の各成分との関係を示す図である。 第１の実施の形態の半導体整流装置のオン電流密度のｎ型不純物領域幅依存性のシミュレーション結果を示す図である。 第１の実施の形態の変形例の半導体整流装置の断面図である。 第２の実施の形態の半導体整流装置の上面図である。 第２の実施の形態の半導体整流装置の断面図である。 第２の実施の形態の半導体整流装置の作用の説明図である。 第２の実施の形態の半導体整流装置のオン電流密度の伝播領域間隔依存性のシミュレーション結果を示す図である。 第３の実施の形態の半導体整流装置の上面図である。 第４の実施の形態の半導体整流装置の上面図である。 第５の実施の形態の半導体整流装置の上面図である。 第５の実施の形態の半導体整流装置の断面図である。 第５の実施の形態の半導体整流装置の作用の説明図である。 第５の実施の形態の変形例の半導体整流装置の上面図である。 第５の実施の形態の変形例の半導体整流装置の上面図である。 第６の実施の形態の半導体整流装置の断面図である。 第８の実施の形態の半導体整流装置の断面図である。 第９の実施の形態の半導体整流装置の断面図である。 第１０の実施の形態の半導体整流装置の断面図である。
以下、図面を参照しつつ本発明の実施の形態を説明する。
なお、本明細書中、半導体領域の幅とは、半導体領域を規定する図形の端部の一点からその半導体領域を挟んで存在する別の端部までの最短距離を意味するものとする。そしてある半導体領域の幅が、例えば１５μｍ以上であるという場合、その半導体領域を規定する図形の５０％以上の端部において幅が１５μｍ以上であることを意味するものとする。
（第１の実施の形態）
本実施の形態の半導体整流装置は、ワイドギャップ半導体の第１導電型の半導体基板と、半導体基板の上面に形成され、不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ３以下、厚さが８μｍ以上のワイドギャップ半導体の第１導電型の半導体層と、半導体層表面に形成されるワイドギャップ半導体の第１導電型の第１の半導体領域と、第１の半導体領域に挟まれて形成され、幅が１５μｍ以上であるワイドギャップ半導体の第２導電型の第２の半導体領域と、第１および第２の半導体領域上に形成される第１の電極と、半導体基板の下面に形成される第２の電極と、を備える。
上記構成を備えることにより、本実施の形態の半導体整流装置では、ホール注入電圧が十分に低減されるため、順方向のサージ電流に対する耐性を向上させることが可能となる。または、オン電流を増大させることが可能となる。
以下、ワイドバンドギャップ半導体が炭化珪素（以下、ＳｉＣとも記述）であり、第１導電型がｎ型、第２導電型がｐ型であるＭＰＳを例に説明する。
図１および図２は、それぞれ本実施の形態の半導体整流装置であるＭＰＳの模式的な断面図および上面図である。図１は図２のＡＡ断面図である。
図１に示すように、本実施の形態のＭＰＳ１０は、例えばｎ＋型の４Ｈ−ＳｉＣ基板（半導体基板）１２の上面に、ドリフト層（半導体層）としてｎ−型ＳｉＣ層１４が形成されている。４Ｈ−ＳｉＣ基板１２およびｎ−型ＳｉＣ層１４は、例えばＮ（窒素）を不純物として含有している。
ｎ＋型の４Ｈ−ＳｉＣ基板１２は、不純物濃度が、例えば、５Ｅ＋１８〜１Ｅ＋１９ａｔｏｍｓ／ｃｍ３の低抵抗基板である。そして、ｎ−型ＳｉＣ層１４は、不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ３以下、厚さ（図１中のｄ）が８μｍ以上である。
ＭＰＳ１０は、要求される耐圧が１２００Ｖ〜７０００ＶのＭＰＳ、いわゆる１２００Ｖ級〜７０００Ｖ級の中耐圧〜高耐圧ＭＰＳである。このように、高い耐圧および十分なオン電流密度を実現するためには、ｎ−型ＳｉＣ層１４は上記不純物濃度と厚さを備えることが必要条件となる。
そして、ｎ−型ＳｉＣ層１４の表面に、ｎ型不純物領域（ｎ型ショットキー領域：第１の半導体領域）１６が存在する。ｎ型不純物領域１６はｎ−型ＳｉＣ層１４の上部に相当する。
そして、ｎ型不純物領域１６に挟まれて、例えばＡｌ（アルミニウム）またはＢ（ボロン）を、例えば１Ｅ＋１８ａｔｏｍｓ／ｃｍ３程度不純物として含有するｐ＋型不純物領域（第２の半導体領域）１８が形成されている。このｐ＋型不純物領域１８の深さは、例えば０．３〜１．０μｍ程度である。ｐ＋型不純物領域１８の幅（図中Ｗ１）は、１５μｍ以上である。ｐ＋型不純物領域１８の濃度は、第１の電極との接合の特性をオーミックにする、またはオーミックに近付ける観点からできるだけ高濃度であることが望ましい。
ｐ＋型不純物領域１８の幅（図中Ｗ１）が、１５μｍ未満であると、ホール注入電圧を十分に低減されず、順方向のサージ電流に対する耐性を向上させることができない。
ｐ＋型不純物領域１８の外側には、ｐ＋型不純物領域１８よりも幅広で、例えば同程度の不純物濃度および深さを有するリサーフ（ＲＥＳＵＲＦ）領域２０が形成されている。ＲＥＳＵＲＦ領域はＭＰＳの耐圧を安定化させるために設けられる。
そして、ｎ−型ＳｉＣ層１４の表面は、例えばシリコン酸化膜かるなる絶縁膜２２で覆われる。絶縁膜２２の開口部に、ｎ型不純物領域１６とｐ＋型不純物領域１８とに接合するように、例えば、Ｎｉの第１の電極（アノード電極）２４が形成されている。第１の電極（アノード電極）２４はリサーフ領域２０の一部表面にも接するよう形成されている。また、ｎ＋型の４Ｈ−ＳｉＣ基板１２下面には、例えば、Ｎｉの第２の電極（カソード電極）２６が形成されている。
平面的には、図２に示すように、最内周部にｎ型不純物領域１６があり、外周側に向かって、幅Ｗ１のｐ＋型不純物領域１８、幅Ｗ２のｎ型不純物領域１６が交互に形成されている。ここでは中心が同一であり、略一定の幅Ｗ１を有し、正方形を基本とするｐ＋型不純物領域１８が２個形成されている。
さらに、最外周のｎ型不純物領域１６の外側に、最外周のｎ型不純物領域１６を囲むようにリサーフ領域２０が形成されている。このリサーフ領域２０に囲まれるｎ型不純物領域１６とｐ＋型不純物領域１８がＭＰＳの活性領域である。
次に、図１、図２に示す本実施の形態の半導体整流装置の製造方法を説明する。まず、ｎ＋型の４Ｈ−ＳｉＣ基板１２上面に、エピタキシャル成長により、厚さ（図１中のｄ）が８μｍ以上のｎ−型ＳｉＣ層１４を形成する。
次に、ｎ−型ＳｉＣ層１４表面に、リソグラフィー法によりマスク材をパターニングする。このレジストをマスクに、ＡｌまたはＢをイオン注入する。その後、マスク材を除去し、基板を洗浄した後、１５００℃〜２０００℃の活性化アニールを行う。このようにして、ｐ＋型不純物領域１８およびリサーフ領域２０を形成する。
その後、例えばシリコン酸化膜からなる絶縁膜２２を形成し、ｎ型不純物領域１６、ｐ＋型不純物領域１８およびサーフ領域２０の一部が露出するようにリソグラフィー法およびＲＩＥ法を用いてパターニングする。そして、例えば、スパッタ法でＮｉを堆積した後、パターニングして第１の電極（アノード電極）２４を形成する。また、４Ｈ−ＳｉＣ基板１２下面は、例えば、スパッタ法でＮｉを堆積した後、パターニングして第２の電極（カソード電極）２６が形成される。
以上の製造方法により、図１および図２に示すＭＰＳ１０が製造可能である。
図３は、各種の半導体整流装置の順方向電圧とオン電流密度の関係の説明図である。一点鎖線で示されるＳＢＤのオン電流密度は、矢印ａで示される電圧で立ち上がる。この立ち上がり電圧は、アノード電極とｎ型不純物領域との間のショットキー接合のショットキー障壁高さ（φＢ）で決定される。
一方、点線で示されるＰｉＮダイオードのオン電流密度は、矢印ｂで示される電圧で立ち上がる。この立ち上がり電圧は、ｐｎ接合のビルトインポテンシャル（Ｖｂｉ）で決定される。
ショットキー接合とｐｎ接合の両方を備えるＭＰＳの場合、実線で示されるオン電流密度は、矢印ａで示される電圧で立ち上がり、矢印ｃで示されるホール注入が生ずる電圧、すなわちホール注入電圧に達した時に、伝導度変調が生じ急峻な増加を示す。このホール注入電圧を下げることによって、発熱エネルギーが抑えられ、順方向のサージ電流が生じたときの素子の破壊率が低減できる。
また、両矢印ｅで示されるＭＰＳとＳＢＤのオン電流密度の差は、ＭＰＳに設けられるｐ＋型不純物領域の面積の割合が大きくなるほど大きくなる。また、両矢印ｆで示されるＭＰＳとＰｉＮダイオードのオン電流密度の差は、ｐ＋型不純物領域の面積の割合が大きくなるほど小さくなる。
図４は、電流−電圧特性のシミュレーションに用いる半導体整流装置の構造断面図である。ＭＰＳの活性領域のｎ型不純物領域１６とｐ＋型不純物領域１８の繰り返しのハーフピッチ分を単位構造とする。
ｐ＋型不純物領域１８の幅の半分がＷ１／２、ｎ型不純物領域１６の幅の半分がＷ２／２である。また、ドリフト層であるｎ−型ＳｉＣ層１４の厚さがｄである。そして、シミュレーションから、第１の電極（アノード電極）２４と第２の電極（カソード電極）２６間に電圧が印加され、ｐ＋型不純物領域１８からｎ−型ＳｉＣ層１４に小数キャリアが注入される直前の電位分布を求める。
シミュレーション結果から得られるＳｉＣ基板１２下面からｐ＋型不純物領域１８底面まで（図中両矢印）の電圧降下をＶｄｒｉｆｔとする。また、ｐ＋型不純物領域１８の端部からｐ＋型不純物領域１８底面の幅方向の中心部まで（図中両矢印）の電圧降下をＶｌａｔとする。
図５は、本実施の形態の半導体整流装置のオン電流密度のｐ＋型不純物領域幅依存性のシミュレーション結果を示す図である。耐圧が１２００Ｖ級のＭＰＳの順方向電圧とオン電流密度との関係のシミュレーション結果を示している。比較として、耐圧が１２００Ｖ級のＳＢＤとＰｉＮダイオードの特性も示す。測定温度は１５０℃である。
ＭＰＳのｎ−型ＳｉＣ層１４の厚さｄは８μｍ、不純物濃度は６Ｅ＋１５ａｔｏｍｓ／ｃｍ３である。ＳｉＣ基板１２の厚さは１．０μｍ、ｐ＋型不純物領域１８の深さは０．６μｍである。ｎ型不純物領域１６の幅の半分Ｗ２／２は１０μｍに固定している。
ＭＰＳのオン電流密度が急峻に立ち上がるホール注入電圧は、ｐ＋型不純物領域１８の幅の半分Ｗ１／２に依存し、Ｗ１／２＝９μｍでほぼＰｉＮダイオードと同程度の電圧となる。
図６は、本実施の形態の半導体整流装置のオン電流密度のｐ＋型不純物領域幅依存性のシミュレーション結果を示す図である。耐圧が３３００Ｖ級のＭＰＳの順方向電圧とオン電流密度との関係のシミュレーション結果を示している。比較として、耐圧が３３００Ｖ級のＳＢＤとＰｉＮダイオードの特性も示す。測定温度は１５０℃である。
ＭＰＳのｎ−型ＳｉＣ層１４の厚さｄは２５μｍ、不純物濃度は４Ｅ＋１５ａｔｏｍｓ／ｃｍ３である。ＳｉＣ基板１２の厚さは１．０μｍ、ｐ＋型不純物領域１８の深さは０．６μｍである。ｎ型不純物領域１６の幅の半分Ｗ２／２は１０μｍに固定している。
ＭＰＳのオン電流密度が急峻に立ち上がるホール注入電圧は、ｐ＋型不純物領域１８の幅の半分Ｗ１／２に依存し、Ｗ１／２＝３６μｍでほぼＰｉＮダイオードと同程度の電圧となる。
図７は、本実施の形態の半導体整流装置のオン電流密度のｐ＋型不純物領域幅依存性のシミュレーション結果を示す図である。耐圧が４５００Ｖ級のＭＰＳの順方向電圧とオン電流密度との関係のシミュレーション結果を示している。比較として、耐圧が３３００Ｖ級のＳＢＤとＰｉＮダイオードの特性も示す。測定温度は１５０℃である。
ＭＰＳのｎ−型ＳｉＣ層１４の厚さｄは３５μｍ、不純物濃度は３Ｅ＋１５ａｔｏｍｓ／ｃｍ３である。ＳｉＣ基板１２の厚さは１．０μｍ、ｐ＋型不純物領域１８の深さは０．６μｍである。ｎ型不純物領域１６の幅の半分Ｗ２／２は１０μｍに固定している。
ＭＰＳのオン電流密度が急峻に立ち上がるホール注入電圧は、ｐ＋型不純物領域１８の幅の半分Ｗ１／２に依存し、Ｗ１／２＝３６μｍでほぼＰｉＮダイオードと同程度の電圧となる。
このように、上記シミュレーションにより、１２００Ｖ級の中耐圧のＭＰＳでは、ｐ＋型不純物領域の幅の半分で９μｍ（全幅１８μｍ）程度にまで広げないと、ホール注入電圧がＰｉＮダイオードと同程度にならない。また、３３００Ｖ級以上の高耐圧のＭＰＳでは、ｐ＋型不純物領域の幅の半分で３６μｍ（全幅７２μｍ）程度にまで広げないと、ホール注入電圧がＰｉＮダイオードと同程度にならない。
図８は、本実施の形態の半導体整流装置のｐ＋型不純物領域幅とホール注入電圧との関係を示す図である。図５〜図７の結果をまとめた図である。
１２００Ｖ級の中耐圧ＭＰＳと比較して、３３００Ｖ級および４５００Ｖ級の高耐圧ＭＰＳではホール注入電圧のｐ＋型不純物領域幅依存性が大きい。そして、中耐圧ＭＰＳでは、ｐ＋型不純物領域の幅の半分が９μｍ（全幅１８μｍ）程度で上記依存性が飽和される。高耐圧ＭＰＳではｐ＋型不純物領域の幅の半分が１８μｍ（全幅３６μｍ）程度で上記依存性が飽和される。このため、本実施の形態は、より高い耐圧のＭＰＳに有効である。すなわち、ｄ＝８μｍ程度の１２００Ｖ級よりｄ＝２０μｍ程度の３０００Ｖ級、３０００Ｖ級よりｄ＝２５μｍ程度の３３００Ｖ級、３３００Ｖ級よりｄ＝３５μｍ程度の４５００Ｖ級でより効果的である。
図９は、本実施の形態の半導体整流装置のｐ＋型不純物領域幅とホール注入電圧との関係を示す図である。図９（ａ）が３３００Ｖ級のＭＰＳ、図９（ｂ）が４５００Ｖ級のＭＰＳの場合である。
図５〜図７の結果に、測定温度２５℃での結果も加えている。白四角が２５℃、白丸が１５０℃の結果である。また、横軸はリニアスケールでプロットし、フィッティングした線を点線で示している。
図から明らかなように、３３００Ｖ級、４５００Ｖ級いずれの場合も、温度に依存せずｐ＋型不純物領域の半分の幅が７．５μｍ（全幅１５μｍ）付近でホール注入電圧のｐ＋型不純物領域幅依存性が緩和される。そして、ｐ＋型不純物領域の半分の幅が１８μｍ（全幅３６μｍ）以上の領域で依存性がほぼ飽和する。この傾向は、ｄ＝８μｍの１２００Ｖ級の中耐圧ＭＰＳでも同様である。
したがって、ｄ＝８μｍ以上の１２００Ｖ級以上の中・高耐圧のＭＰＳにおいては、順方向のサージ電流が生じたときの素子の破壊率を低減させる観点および素子の破壊率ばらつきを抑制する観点から、ｐ＋型不純物領域幅が全幅で１５μｍ以上であることが必要である。そして、ｄ＝８μｍ程度の中耐圧のＭＰＳにおいては１８μｍ以上であることが望ましく、ｄ＝２５μｍ以上の３３００Ｖ級の高耐圧ＭＰＳにおいては、３６μｍ以上であることが望ましい。
図１０は、本実施の形態の半導体整流装置のｐ＋型不純物領域幅とホール注入電圧およびその各成分との関係を示す図である。ホール注入電圧を、ショットキーダイオードの立ち上がり電圧Ｖｔｈ、ｐ＋型不純物領域の端部からｐ＋型不純物領域底面の幅方向の中心部までの電圧降下であるＶｌａｔ、ＳｉＣ基板下面からｐ＋型不純物領域底面までの電圧降下であるＶｄｒｉｆｔに成分分解して表示する。なお、各成分は、ホール注入直前の電位分布、より具体的には、ｐ＋型不純物領域底面の幅方向の中心部においてホール注入濃度が１Ｅ１４ａｔｏｍｓ／ｃｍ３になるときの電位分布から求めている。
１２００Ｖ級以上、特に３３００Ｖ級以上の高耐圧のＭＰＳにおいてホール注入電圧が高くなるのは、厚膜かつ低濃度になるドリフト層に起因する電圧降下が大きくなることが主因と考えられる。上述のようにｐ＋型不純物領域の半分の幅が７．５μｍ（全幅１５μｍ）付近でホール注入電圧のｐ＋型不純物領域幅依存性が緩和される。このとき、
Ｖｌａｔ＝０．３×Ｖｄｒｉｆｔ
の関係が成立する。
また、上述のように、ｐ＋型不純物領域の半分の幅が１８μｍ（全幅３６μｍ）以上の領域で依存性がほぼ飽和する。このとき、
Ｖｌａｔ＝０．８９×Ｖｄｒｉｆｔ
の関係が成立する。
したがって、３３００Ｖ級以上の高耐圧のＭＰＳにおいては、順方向のサージ電流が生じたときの素子の破壊率を低減させる観点および素子の破壊率ばらつきを抑制する観点から、
Ｖｌａｔ≧０．３×Ｖｄｒｉｆｔ
の関係を充足することが必要であり、
Ｖｌａｔ≧０．８９×Ｖｄｒｉｆｔ
の関係を充足することが望ましい。
上記の関係が充足されるか否かは、半導体整流装置の構造が決まれば、上述のような電位分布のシミュレーションを実行することで確認することが可能である。
図１１は、本実施の形態の半導体整流装置のオン電流密度のｎ型不純物領域幅依存性のシミュレーション結果を示す図である。３３００級ＭＰＳの１５０℃における測定結果である。ｐ＋型不純物領域の半分の幅Ｗ１／２は３６μｍに固定している。
ＭＰＳの実使用電圧である２〜３Ｖ近傍では、ｎ型不純物領域幅が大きくなるとオン電流密度がＳＢＤに近づき、ｐ＋型不純物領域幅と同程度の３６μｍ（全幅７２μｍ）でＳＢＤの半分以上が確保でき、１４４μｍ（全幅２８８μｍ）以上でほぼ同等となる。したがって、オン電流密度を確保する観点からは、ｎ型不純物領域幅が７２μｍ以上であることが望ましく、２８８μｍであることがより望ましい。
本実施の形態において、半導体整流装置がＭＰＳとして動作し、かつ、サージ電流を効果的にｐ＋型不純物領域とｎ型不純物領域間に流すために、第１の電極２４とｎ型不純物領域１６とはショットキー接続しており、第１の電極２４とｐ＋型不純物領域１８とはオーミック接続していることが望ましい。
以上のように、本実施の形態の半導体整流装置によれば、低い順方向電圧で大電流を流すことが可能になり、発熱エネルギーが抑えられ、素子の破壊率を下げることができる。したがって、十分なサージ電流耐性または高いオン電流を有するワイドバンドギャップ半導体を用いた半導体整流装置を提供することができる。
（第１の実施の形態の変形例）
図１２は、第１の実施の形態の変形例の半導体整流装置の模式的な断面図である。このＭＰＳは、第１の電極２４が、異なる材料で形成されるオーミック電極２４ａとショットキー電極２４ｂで構成されること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
オーミック電極２４ａは、少なくともｐ＋型不純物領域１８の一部に接触し、ｐ＋型不純物領域１８とオーミック接続している。オーミック電極２４ａは、例えば、Ｔｉ／Ａｌで形成される。また、ショットキー電極２４ｂは、ｎ型不純物領域１６に接触し、ｎ型不純物領域１６とショットキー接続している。ショットキー電極２４ｂは、例えば、Ｔｉ／Ａｌで形成される。
このように、第１の電極２４を２つの電極で構成することにより、ｐ＋型不純物領域１８に対する第１の電極のオーミック特性を向上させることが可能となり、さらに特性の向上した高耐圧半導体整流装置を提供することができる。
図１２の半導体整流装置は、第１の実施の形態の製造方法の第１の電極２４ｄの形成に相当する工程で、スパッタ法で、例えば、Ｔｉ／Ａｌを堆積しｐ＋型不純物領域１８に選択的に残るようパターニングしてオーミック電極２４ａを形成した後、スパッタ法で、例えば、Ｎｉを堆積してパターニングしてショットキー電極２４ｂを形成することで製造可能である。
なお、オーミック電極２４ａのオーミック性をさらに向上させるために、ｐ＋型不純物領域１８の表面濃度を、１Ｅ＋１９〜１Ｅ＋２１ａｔｏｍｓ／ｃｍ３と高濃度にすることが望ましい。表面の高濃度化はｐ＋型不純物領域１８の表面に局所的にｐ型不純物をイオン注入することで実現が可能である。
（第２の実施の形態）
本実施の形態の半導体整流装置は、第１の実施の形態の半導体整流装置の構成に加え、少なくとも一部が第２のワイドバンドギャップ半導体領域に接続され、第２のワイドバンドギャップ半導体領域より幅の狭い第２導電型の第３のワイドバンドギャップ半導体領域を有する。この第３のワイドバンドギャップ半導体領域を備えること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
上記構成を備えることにより、本実施の形態の半導体整流装置では、順方向のサージ電流が生じたときに、電流を流す領域を拡大かつ分散させることができる。したがって、順方向のサージ電流に対する耐性をさらに向上させることが可能となる。
図１３および図１４は、それぞれ本実施の形態の半導体整流装置であるＭＰＳの模式的な上面図および断面図である。図１４（ａ）は図１２のＢＢ断面図、図１４（ｂ）は図１２のＣＣ断面図である。
図に示すように、本実施の形態のＭＰＳ３０は、第１の実施の形態のＭＰＳに加えて、両端がｐ＋型不純物領域１８に接続され、ｐ＋型不純物領域１８より幅の狭いｐ＋型の伝播領域３２を備えている。伝播領域３２は、ｎ型不純物領域１６に挟まれている。
伝播領域３２は、ｐ＋型不純物領域１８と同様にＡｌまたはＢをイオン注入を用いて形成される。伝播領域３２の不純物濃度は例えば１Ｅ＋１８ａｔｏｍｓ／ｃｍ３程度であり、深さは、例えば０．３〜１．０μｍ程度である。
図１５は、本実施の形態の半導体整流装置の作用の説明図である。図は第１の実施の形態のＭＰＳにおいて、ｐ＋型不純物領域の半分の幅を３６μｍ（全幅７２μｍ）、ｎ型不純物領域の半分の幅を１４４μｍ（全幅２８８μｍ）とした場合の、ホール注入濃度の分布図である。
図からあきらかなように、ｐ＋型不純物領域下部では選択的にホールが注入されているが、ｎ型不純物領域にはホールが到達していない。したがって、順方向のサージ電流が生じた場合、熱の発生する領域がｐ＋型不純物領域の存在する部分に偏ってしまうことが分かる。これは、局所的な電極剥離や、結晶破壊の要因となり、不良率が上がってしまう恐れがある。
本実施の形態によれば、伝播領域３２を設けることで、素子の活性化領域の広い範囲にわたってホール注入を分散させる。したがって、発熱領域を分散でき順方向のサージ電流による不良率を一層低減することが可能である。
また、ｐ＋型不純物領域１８より伝播領域３２の幅を狭くすることで、伝播領域３２を設けることによるオン電流密度の低下も抑制することができる。伝播領域３２の幅が、例えば、ｐ＋型不純物領域１８に要求される１５μｍよりも小さくなったとしても、ｐ＋型不純物領域１８からのプラズマスプレッディングの効果により、ホールが伝播され伝播領域３２下部でもホールが注入されることが確認されている。
さらに、本実施の形態によれば、ダイオード動作の高周波化が可能になる。順方向にバイアスをかけて順方向電流を流す場合、ホール注入が起き、ドリフト層内にホールが蓄積される。この後、逆方向にバイアスをかけてドリフト層内に空乏層を広げ耐圧を持たせる動作をするときは、順方向バイアス時に蓄積されたホールをドリフト層から吐き出すことが必要となる。この時、ホールの吐き出し口はｐ＋型不純物領域を介したアノード電極となるが、ｎ型不純物領域に挟まれる伝播領域が存在することで、実効的なホールの吐き出し口が増える。したがって、ホールが吐き出しやすくなり、ダイオード動作の高周波化が可能になる。
図１６は、第２の実施の形態の半導体整流装置のオン電流密度の伝播領域間隔依存性のシミュレーション結果を示す図である。シミュレーションは、伝播領域とｎ型不純物領域のみの単純化した構造で実行している。伝播領域３２の幅の半分（Ｗ３／２）は１．０μｍに固定している。そして、伝播領域間隔の半分（Ｓ／２：図１２参照）を変数としている。比較のために伝播領域のないＳＢＤの場合も示す。
図から明らかなように、伝播領域間隔の半分が４．０μｍ以上になれば、オン電流密度が伝播領域のないＳＢＤと同等になる。したがって、オン電流密度を確保する観点から伝播領域間隔は全幅で８．０μｍ以上であることが望ましい。
また、伝播領域幅は、０．５μｍ以上であることが望ましい。０．５μｍ未満では安定した不純物領域の形成が困難になるおそれがあるからである。
また、伝播領域の両端がｐ＋型不純物領域に接続される場合を例に説明したが、伝播領域の一部がｐ＋型不純物領域に接続されていればホールは伝播される。したがって、例えば伝播領域の片端がｐ＋型不純物領域に接続される構造であっても構わない。
また、本実施の形態において、ＭＰＳとして動作し、かつ、サージ電流を効果的にｐ＋型不純物領域とｎ型不純物領域間に流すために、第１の電極２４とｎ型不純物領域１６とはショットキー接続しており、第１の電極２４とｐ＋型不純物領域１８、および、第１の電極２４と伝播領域３２とはオーミック接続していることが望ましい
以上のように、本実施の形態の半導体整流装置によれば、第１実施の形態の効果に加え、順方向のサージ電流が生じた時の発熱領域を分散させることが可能となる。したがって、よりサージ電流耐性またはオン電流特性が向上するワイドバンドギャップ半導体を用いた半導体整流装置を提供することができる。
また、従来、ＰｉＮダイオードを低電流で使うモードでは、ホール注入密度が低いことにより、逆バイアスから順バイアスにスイッチングが起きた時に急激にホールが消滅し、大きな振動波形を生む問題があった。このため、振動波形が収まる時間を考慮する必要があったためにインバータなどの高速化の足かせとなっていた。しかし、第１および第２の実施の形態によれば、高い電流密度ではホール注入が起こるバイポーラモードで動作し、低い電流密度では電子電流によるユニポーラモードで動作させることができる。したがって、従来ＰｉＮダイオードで問題となっていた低電流密度動作での振動を抑えることが可能となり半導体整流装置を高速に動作させることが可能となる。
（第３の実施の形態）
本実施の形態の半導体整流装置は、第２の半導体領域の表面形状が円形であること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
図１７は、本実施の形態の半導体整流装置であるＭＰＳの模式的な上面図である。
図１７に示すように、ｎ型不純物領域１６の中に、表面形状が円形であり、規則的に配列される複数の幅（直径）のｐ＋型不純物領域１８形成されている。ここでは、縦横等間隔に、円径のｐ＋型不純物領域１８が９個形成されている。
さらに、ｎ型不純物領域１６の外側に、ｎ型不純物領域１６を囲むようにリサーフ領域２０が形成されている。このリサーフ領域２０に囲まれる領域がＭＰＳの活性領域である。
このｐ＋型不純物領域１８の深さは、例えば０．３〜１．０μｍ程度である。ｐ＋型不純物領域１８の幅あるいは円の直径は、１５μｍ以上である。ｐ＋型不純物領域１８の濃度は、第１の電極との接合の特性をオーミックにするまたはオーミックに近付ける観点からできるだけ高濃度であることが望ましい。
ｐ＋型不純物領域１８の幅が１５μｍ未満であると、ホール注入電圧が十分に低減されず、順方向のサージ電流に対する耐性が劣化するおそれがある。
本実施の形態のＭＰＳ４０では、ｐ＋型不純物領域１８の表面形状を円形にすることにより、順方向のサージ電流耐性を保持しつつ、活性領域におけるｐ＋型不純物領域１８の占有面積を低減させ、オン電流の向上を図ることが可能となる。順方向のサージ電流耐性は、ｐ＋型不純物領域１８の幅に依存するため、ｐ＋型不純物領域１８の形状を円形とすることで、少ないｐ＋型不純物領域１８の占有面積で、同一の幅を有する矩形・ストライプ形状と同程度の効果を実現できる。
（第４の実施の形態）
本実施の形態の半導体整流装置は、少なくとも一部が前記第２の半導体領域に接続され、第２の半導体領域より幅の狭いワイドギャップ半導体の第２導電型の第３の半導体領域を、さらに有すること以外は、第３の実施の形態と同様である。したがって、第３の実施の形態と重複する内容については記載を省略する。
図１８は、本実施の形態の半導体整流装置であるＭＰＳの模式的な上面図である。
本実施の形態のＭＰＳ５０は、両端がｐ＋型不純物領域１８に接続され、ｐ＋型不純物領域１８より幅の狭い複数のｐ＋型の伝播領域３２を備えている。伝播領域３２は、ｎ型不純物領域１６に挟まれている。なお、一部の伝播領域３２は一端がｐ＋型不純物領域１８、他端がリサーフ領域２０に接続されている。
伝播領域３２は、ｐ＋型不純物領域１８と同様にＡｌまたはＢを、イオン注入を用いて形成される。伝播領域３２の不純物濃度は例えば１Ｅ＋１８ａｔｏｍｓ／ｃｍ３程度であり、深さは、例えば０．３〜１．０μｍ程度である。
本実施の形態によれば、伝播領域３２を設けることで、素子の活性化領域の広い範囲にわたってホール注入を分散させる。したがって、発熱領域を分散でき順方向のサージ電流による不良率を一層低減することが可能である。
また、ｐ＋型不純物領域１８より伝播領域３２の幅を狭くすることで、伝播領域３２を設けることによるオン電流密度の低下も抑制することができる。さらに、本実施の形態によれば、ダイオード動作の高周波化が可能になる。
（第５の実施の形態）
本実施の形態の半導体整流装置は、第２の半導体領域と第３の半導体領域に囲まれ、第２の半導体領域および第３の半導体領域と第１の半導体領域を介して形成されるワイドギャップ半導体の第２導電型の第４の半導体領域を、さらに有すること以外は、第４の実施の形態と同様である。したがって、第４の実施の形態と重複する内容については記載を省略する。
上記構成を備えることにより、本実施の形態の半導体整流装置では、第３のワイドバンドギャップ半導体領域が、第２のワイドバンドギャップ半導体領域で発生したホールの伝播領域として機能する。したがって、素子の活性化領域の広い範囲にわたってホール注入を分散させることが可能になる。よって、素子の発熱領域を分散でき順方向のサージ電流による不良率を低減することが可能となる。さらに、第４のワイドバンドギャップ半導体領域を設けることにより、順方向バイアス時に、第２および第３のワイドバンドギャップ半導体領域で発生する小数キャリアを、ターンオフ時に短時間で吐き出すことが可能となる。したがって、ターンオフ特性に優れた半導体整流装置が実現される。また、第２のワイドバンドギャップ半導体領域の表面形状を円形にすることにより、順方向電流に対するデッドスペースを削減し、オン電流の高い半導体整流装置が実現される。
なお、さらに、ターンオフ特性を向上させる観点から、上記第４のワイドバンドギャップ半導体領域の接合深さが、上記第２のワイドバンドギャップ半導体領域および上記第３のワイドバンドギャップ半導体領域の接合深さよりも深いことが望ましい。
図１９および図２０は、それぞれ本実施の形態の半導体整流装置であるＭＰＳの模式的な上面図および断面図である。図２０（ａ）は図１９のＣＣ断面図、図２０（ｂ）は図１９のＤＤ断面図である。
図２０に示すように、本実施の形態のＭＰＳ６０は、例えばｎ＋型で六方晶の４Ｈ−ＳｉＣ基板１２上面に、ドリフト層としてｎ−型ＳｉＣ層１４が形成されている。４Ｈ−ＳｉＣ基板１２およびｎ−型ＳｉＣ層１４は、例えばＮ（窒素）を不純物として含有している。
ｎ＋型の４Ｈ−ＳｉＣ基板１２は、不純物濃度が、例えば、５Ｅ＋１８〜１Ｅ＋１９ａｔｏｍｓ／ｃｍ３の低抵抗基板である。そして、ｎ−型ＳｉＣ層１４は、例えば、不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ３以下、厚さ（図２０中のｄ）が８μｍ以上である。
ｎ＋型の４Ｈ−ＳｉＣ基板１２、ｎ−型ＳｉＣ層１４は、例えば、ＳｉＣの＜１１−２０＞方向に対して、４〜８度のオフ角を有している。
そして、ｎ−型ＳｉＣ層１４の表面に、ｎ型不純物領域（ｎ型ショットキー領域）１６が存在する。ｎ型不純物領域１６はｎ−型ＳｉＣ層１４の上部に相当する。
そして、ｎ型不純物領域１６に挟まれて、例えばＡｌ（アルミニウム）またはＢ（ボロン）を、例えば１Ｅ＋１８ａｔｏｍｓ／ｃｍ３程度不純物として含有する、表面形状が円形のｐ＋型不純物領域１８が形成されている。以下、このｐ＋型不純物領域１８をホール発生領域とも称する。
このｐ＋型不純物領域１８の深さは、例えば０．３〜１．０μｍ程度である。ｐ＋型不純物領域１８の幅あるいは円の直径（図中Ｗ１）は、例えば、１５μｍ以上である。ｐ＋型不純物領域１８の濃度は、第１の電極との接合の特性をオーミックにするまたはオーミックに近付ける観点からできるだけ高濃度であることが望ましい。
ｐ＋型不純物領域１８の幅（図中Ｗ１）が１５μｍ未満であると、ホール注入電圧が十分に低減されず、順方向のサージ電流に対する耐性が劣化するおそれがある。
ｐ＋型不純物領域１８の外側には、例えば同程度の不純物濃度および深さを有するリサーフ（ＲＥＳＵＲＦ）領域２０が形成されている。ＲＥＳＵＲＦ領域はＭＰＳの耐圧を安定化させるために設けられる。
そして、ｎ−型ＳｉＣ層１４の表面は、例えばシリコン酸化膜かるなる絶縁膜２２で覆われる。絶縁膜２２の開口部に、ｎ型不純物領域１６とｐ＋型不純物領域１８とに接合するように、例えば、Ｎｉの第１の電極（アノード電極）２４が形成されている。第１の電極（アノード電極）２４はリサーフ領域２０の一部表面にも接するよう形成されている。また、ｎ＋型の４Ｈ−ＳｉＣ基板１２下面には、例えば、Ｎｉの第２の電極（カソード電極）２６が形成されている。
平面的には、図１９に示すように、ｎ型不純物領域１６の中に、表面形状が円形であり、規則的に配列される複数の幅（直径）Ｗ１のｐ＋型不純物領域１８形成されている。ここでは、縦横等間隔に、円径のｐ＋型不純物領域１８が９個形成されている。
さらに、ｎ型不純物領域１６の外側に、ｎ型不純物領域１６を囲むようにリサーフ領域２０が形成されている。このリサーフ領域２０に囲まれる領域がＭＰＳの活性領域である。
そして、本実施の形態のＭＰＳ６００は、両端がｐ＋型不純物領域１８に接続され、ｐ＋型不純物領域１８より幅の狭い複数のｐ＋型の伝播領域３２を備えている。伝播領域３２は、ｎ型不純物領域１６に挟まれている。なお、一部の伝播領域３２は一端がｐ＋型不純物領域１８、他端がリサーフ領域２０に接続されている。
伝播領域３２は、ｐ＋型不純物領域１８と同様にＡｌまたはＢを、イオン注入を用いて形成される。伝播領域３２の不純物濃度は例えば１Ｅ＋１８ａｔｏｍｓ／ｃｍ３程度であり、深さは、例えば０．３〜１．０μｍ程度である。
さらに、ＭＰＳ６００は、ｐ＋型不純物領域１８とｐ＋型の伝播領域３２に囲まれ、ｐ＋型不純物領域１８およびｐ＋型の伝播領域３２と、ｎ型不純物領域１６を介して形成される島状のｐ＋型のホール吐き出し領域３６を備えている。
ホール吐き出し領域３６は、ｐ＋型不純物領域１８および伝播領域３２と同様にＡｌまたはＢを、イオン注入を用いて形成される。ホール吐き出し領域３６の不純物濃度は例えば１Ｅ＋１８ａｔｏｍｓ／ｃｍ３程度であり、深さは、ｐ＋型不純物領域１８および伝播領域３２よりも深いことが望ましい。例えば０．５〜２．０μｍ程度である。
図２１は、本実施の形態のＭＰＳの作用を説明する図である。図２１（ａ）は、図２３に示した本実施の形態のＭＰＳ６０に対し、ホール吐き出し領域３６を削除したパターンの装置である。図２１（ｂ）は、図２１（ａ）のパターンを有するＭＰＳに５．０Ｖの順方向バイアスを印加した場合の領域Ａのホール密度のシミュレーション結果である。
まず、ＭＰＳ６０は、ｐ＋型不純物領域１８を有することにより、ホール注入電圧が低減され、順方向のサージ電流耐性が向上する。サージ電流向上の観点からｐ＋型不純物領域１８の幅または直径（図中Ｗ１）は、１５μｍ以上であることが望ましい。また、ｐ＋型不純物領域１８の濃度は、第１の電極との接合の特性をオーミックにするまたはオーミックに近付ける観点からできるだけ高濃度であることが望ましい。
そして、ＭＰＳ６０では、ｐ＋型不純物領域１８の表面形状を円形にすることにより、順方向のサージ電流耐性を保持しつつ、活性領域におけるｐ＋型不純物領域１８の占有面積を低減させ、オン電流の向上を図ることが可能となる。順方向のサージ電流耐性は、ｐ＋型不純物領域１８の幅に依存するため、ｐ＋型不純物領域１８の形状を円形とすることで、少ないｐ＋型不純物領域１８の占有面積で、同一の幅を有する矩形・ストライプ形状と同程度の効果を実現できる。
さらに、ＭＰＳ６０ではｐ＋型不純物領域１８をつなぐ、伝播領域３２を設けることで、素子の発熱領域を分散でき順方向のサージ電流による不良率を低減することが可能となる。
もっとも、この構造、すなわち図２１（ａ）の構造では、図２１（ａ）の破線で示す領域Ａにおいて、図２１（ｂ）に示すように高密度のホールが溜まる。このため、素子のターンオフ時に、この領域に溜まったホールを吐き出すために時間がかかりＭＰＳのターンオフ特性が劣化するという問題が生じる。
本実施の形態では、ｐ＋型のホール吐き出し領域３６をそなえている。このｐ＋型のホール吐き出し領域３６を備えることで、領域Ａに溜まったホールを吐き出すための時間が短縮され、ターンオフ特性が向上する。
よって、本実施の形態によれば、サージ電流耐性にすぐれ、オン電流が向上し、ターンオフ特性に優れた半導体整流装置が実現される。
なお、上述のようにホール吐き出し領域３６の深さが、ｐ＋型不純物領域１８および伝播領域３２よりも深いことが望ましい。図２１（ｂ）に示す様に、高濃度のホールはアノードのｐ型領域（ｐ＋型不純物領域、伝播領域）からカソード領域に広がりをもって流れる。その際、例えば、図２１（ａ）の領域Ａのように、ｐ型領域から遠い領域は、深さ方向においてアノード下部よりも低い部分にホールが蓄積する。このため、ホール吐き出し領域が、アノードのｐ型領域と同じ深さに設けられると、吐き出し効率が悪くなる。したがって、ホール吐き出し領域３６の深さを、ｐ＋型不純物領域１８および伝播領域３２よりも深くすることで、ホールの吐き出し効率を向上させることが可能となる。
図２２は、本実施の形態の半導体装置の第１の変形例を示す図である。図２１のＭＰＳに対し、ｐ＋型不純物領域１８を斜めに接続する伝播領域３２がさらに設けられている。本変形例によれば、素子の発熱領域の分散がさらにすすみ、順方向のサージ電流による不良率をより低減することが可能となる。
図２３は、本実施の形態の半導体装置の第２の変形例を示す図である。図２２のＭＰＳに対し、ｐ＋型不純物領域１８の配列を変化させている。本変形例によっても、図２２のＭＰＳと同様の効果が期待される。
（第６の実施の形態）
本実施の形態の半導体整流装置は、第１の半導体領域と第１の電極との間に、第２の半導体領域より浅く、かつ、不純物濃度が低い第２導電型の第５の半導体領域を有すること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。なお、第１の電極と第５の半導体領域はショットキー接続している。
上記構成を備えることにより、本実施の形態の半導体整流装置では、順方向の立ち上がり電圧（図３における矢印ａで示される電圧）を所望の値に調整することが可能となる。
以下、ワイドバンドギャップ半導体が炭化珪素（以下、ＳｉＣとも記述）であり、第１導電型がｎ型、第２導電型がｐ型であるＭＰＳを例に説明する。
図２４は、本実施の形態の半導体整流装置であるＭＰＳの模式的な断面図である。
図２４に示すように、ｎ−型ＳｉＣ層１４の表面に、ｎ型不純物領域（ｎ型ショットキー領域：第１の半導体領域）１６が存在する。ｎ型不純物領域１６はｎ−型ＳｉＣ層１４の上部に相当する。
そして、ｎ型不純物領域（ｎ型ショットキー領域：第１の半導体領域）１６と、第１の電極（アノード電極）２４との間に、ｐ型不純物領域（第５の半導体領域）４０が形成されている。このｐ型不純物領域（第５の半導体領域）４０は、ｐ＋型不純物領域（第２の半導体領域）１８よりも接合深さが浅い。また、ｐ＋型不純物領域（第２の半導体領域）１８よりもｐ型不純物濃度が低く形成されている。
ｐ型不純物領域（第５の半導体領域）４０深さは、例えば、２０〜１００ｎｍ程度である。また、ｐ型不純物濃度は、例えば、５Ｅ＋１６〜１Ｅ＋１８ａｔｏｍｓ／ｃｍ３程度である。
そして、第１の電極（アノード電極）２４とｐ型不純物領域（第５の半導体領域）４０はショットキー接続している。ショットキー接続するよう、電極材料・不純物濃度・プロセス熱履歴等が設定される。
本実施の形態によれば、ｐ型不純物領域（第５の半導体領域）４０の接合深さや不純物濃度を適宜選択して、ｐ型不純物領域（第５の半導体領域）４０の障壁高さを調整する。これにより、順方向の立ち上がり電圧（図３における矢印ａで示される電圧）を所望の値に調整することが可能となる。
（第７の実施の形態）
本実施の形態の半導体整流装置は、第１の電極と第５の半導体領域はオーミック接続していること以外は、第６の実施の形態と同様である。したがって、第６の実施の形態と重複する内容については記載を省略する。
第１の電極（アノード電極）２４とｐ型不純物領域（第５の半導体領域）４０はオーミック接続している。オーミック接続するよう、電極材料・不純物濃度・プロセス熱履歴等が設定される。
本実施の形態によれば、ｐ型不純物領域（第５の半導体領域）４０の接合深さや不純物濃度を適宜選択することにより、ｐ型不純物領域（第５の半導体領域）４０の障壁高さを調整する。これにより、順方向の立ち上がり電圧（図３における矢印ａで示される電圧）を所望の値に調整することが可能となる。
（第８の実施の形態）
本実施の形態の半導体整流装置は、第１の半導体領域と第１の電極との間に、第２の半導体領域より不純物濃度が低い第２導電型の第５の半導体領域を有し、第１の電極と第５の半導体領域との間に、第１導電型の第６の半導体領域を有し、第１の電極と第６の半導体領域とがオーミック接続していること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
上記構成を備えることにより、本実施の形態の半導体整流装置では、順方向の立ち上がり電圧（図３における矢印ａで示される電圧）を所望の値に調整することが可能となる。
以下、ワイドバンドギャップ半導体が炭化珪素（以下、ＳｉＣとも記述）であり、第１導電型がｎ型、第２導電型がｐ型であるＭＰＳを例に説明する。
図２５は、本実施の形態の半導体整流装置であるＭＰＳの模式的な断面図である。
図２５に示すように、ｎ−型ＳｉＣ層１４の表面に、ｎ型不純物領域（ｎ型ショットキー領域：第１の半導体領域）１６が存在する。ｎ型不純物領域１６はｎ−型ＳｉＣ層１４の上部に相当する。
そして、ｎ型不純物領域（ｎ型ショットキー領域：第１の半導体領域）１６と、第１の電極（アノード電極）２４との間に、ｐ型不純物領域（第５の半導体領域）４０が形成されている。このｐ型不純物領域（第５の半導体領域）４０は、ｐ＋型不純物領域（第２の半導体領域）１８よりもｐ型不純物濃度が低く形成されている。
ｐ型不純物領域（第５の半導体領域）４０の深さは、例えば、２０〜１００ｎｍ程度である。また、ｐ型不純物濃度は、例えば、５Ｅ＋１６〜１Ｅ＋１８ａｔｏｍｓ／ｃｍ３程度である。
さらに、第１の電極（アノード電極）２４とｐ型不純物領域（第５の半導体領域）４０との間に、ｎ型不純物領域（第６の半導体領域）４２が存在する。ｎ型不純物濃度は、例えば、１Ｅ＋１８〜１Ｅ＋２０ａｔｏｍｓ／ｃｍ３程度である。
そして、第１の電極（アノード電極）２４とｎ型不純物領域（第６の半導体領域）４２はオーミック接続している。オーミック接続するよう、電極材料・不純物濃度・プロセス熱履歴等が設定される。
本実施の形態によれば、ｐ型不純物領域（第５の半導体領域）４０およびｎ型不純物領域（第６の半導体領域）４２の接合深さや不純物濃度、を適宜選択することにより、障壁高さを調整し、順方向の立ち上がり電圧（図３における矢印ａで示される電圧）を、所望の値に調整し低減することが可能となる。
（第９の実施の形態）
本実施の形態の半導体整流装置は、第１の半導体領域と第１の電極との間に、第１の半導体領域より不純物濃度の高い第１導電型の第８の半導体領域を有すること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
上記構成を備えることにより、本実施の形態の半導体整流装置では、順方向の立ち上がり電圧（図３における矢印ａで示される電圧）を低減することが可能となる。
以下、ワイドバンドギャップ半導体が炭化珪素（以下、ＳｉＣとも記述）であり、第１導電型がｎ型、第２導電型がｐ型であるＭＰＳを例に説明する。
図２６は、本実施の形態の半導体整流装置であるＭＰＳの模式的な断面図である。
図２６に示すように、ｎ−型ＳｉＣ層１４の表面に、ｎ型不純物領域（ｎ型ショットキー領域：第１の半導体領域）１６が存在する。ｎ型不純物領域１６はｎ−型ＳｉＣ層１４の上部に相当する。
そして、ｎ型不純物領域（ｎ型ショットキー領域：第１の半導体領域）１６と、第１の電極（アノード電極）２４との間に、ｎ型不純物領域（第１の半導体領域）１６よりもｎ型不純物濃度の高いｎ型不純物領域（第７の半導体領域）４４が形成されている。
ｎ型不純物領域（第７の半導体領域）４０のｎ型不純物濃度は、例えば、１Ｅ＋１６〜１Ｅ＋１９ａｔｏｍｓ／ｃｍ３程度である。
本実施の形態によれば、ｎ型不純物領域（第７の半導体領域）４４を備えることにより、半導体側のフェルミレベルが下がり、ｎ型不純物領域（第１の半導体領域）１６と、第１の電極（アノード電極）２４との間にトンネル電流が流れやすくなる。したがって、順方向の立ち上がり電圧（図３における矢印ａで示される電圧）を低減することが可能となる。そして、立ち上がり電圧の低減幅は、ｎ型不純物領域（第７の半導体領域）４４のｎ型不純物濃度を調整することで実現可能である。
（第１０の実施の形態）
本実施の形態の半導体整流装置は、第２の電極が、半導体基板ではなく半導体層の下面に設けられること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
図２７は、本実施の形態の半導体整流装置の断面図である。第２の電極（カソード電極）２６が、ｎ−型ＳｉＣ層１４の下面に設けられること以外は第１の実施の形態と同様である。図１に示す第１の実施の形態に比べ、ｎ＋型の４Ｈ−ＳｉＣ基板１２がないことで厚さが薄くなり、低抵抗化が実現される。本実施の形態の半導体整流装置は、第２の電極（カソード電極）２６形成前に、ｎ＋型の４Ｈ−ＳｉＣ基板１２を研磨により除去することで製造することが可能である。
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体整流装置、半導体整流装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体整流装置、半導体整流装置の製造方法等に関わる要素を適宜選択して用いることができる。
例えば、実施の形態においては、第１導電型をｎ型、第２導電型をｐ型とする半導体整流装置を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とする半導体整流装置であっても構わない。
また、実施の形態では、正方形を基本とするｐ＋型不純物領域が２個形成される場合、および、円形の場合を例に説明したが、形状はその他の形状、例えば、所望の幅を有するストライプ状、格子状、ドット状、長方形、六角形、多角形、リング状であっても構わない。また、個数についても１個、あるいは２個より多い数であっても構わない。もっとも、発熱領域を分散させる観点からは、少なくとも複数個のｐ＋型不純物領域を有することが望ましい。
また、実施の形態では、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を例に説明したが、その他のワイドバンドギャップ半導体であるダイヤモンド、窒化ガリウム（ＧａＮ）等を適用することも可能である。
また、第１の電極はＮｉやＴｉ／Ａｌを材料とする場合を例に説明したが、ＭＰＳとして要求されるショットキー障壁高さ（φＢ）やコンタクト抵抗を得るために、その他の材料、例えば、Ｍｏ、Ｗ、Ｐｔ、Ｔａ、ＴａＮの単体、これらの合金、シリサイド、カーバイド等を用いることも可能である。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体整流装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
１０ ＭＰＳ
１２ ＳｉＣ基板（半導体基板）
１４ ｎ−型ＳｉＣ層（半導体層）
１６ ｎ型不純物領域（第１の半導体領域）
１８ ｐ＋型不純物領域（第２の半導体領域）
２０ リサーフ領域
２２ 絶縁膜
２４ 第１の電極
２６ 第２の電極
３０ ＭＰＳ
３２ 伝播領域（第３の半導体領域）
３６ ホール吐き出し領域（第４の半導体領域）
４０ ｐ型不純物領域（第５の半導体領域）
４２ ｎ型不純物領域（第６の半導体領域）
４４ ｎ型不純物領域（第７の半導体領域）

Claims (17)

  1. ワイドギャップ半導体の第１導電型の半導体基板と、
    前記半導体基板の上面に形成され、不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ３以下、厚さが８μｍ以上のワイドギャップ半導体の第１導電型の半導体層と、
    前記半導体層表面に形成されるワイドギャップ半導体の第１導電型の第１の半導体領域と、
    前記第１の半導体領域に挟まれて形成され、直線状部分を有し、幅が１５μｍ以上であるワイドギャップ半導体の第２導電型の第２の半導体領域と、
    前記第１および第２の半導体領域上に形成される第１の電極と、
    前記半導体基板の下面に形成される第２の電極と、
    を備え、
    前記直線状部分の伸長方向に略垂直に伸長し、前記直線状部分に端部が接続され、幅が略一定で１５μｍ未満の複数の第２導電型の第３の半導体領域を有することを特徴とする半導体整流装置。
  2. 前記第３の半導体領域の幅が０．５μｍ以上であることを特徴とする請求項１記載の半導体整流装置。
  3. 前記第３の半導体領域の間隔が８．０μｍ以上であることを特徴とする請求項１または請求項２記載の半導体整流装置。
  4. ワイドギャップ半導体の第１導電型の半導体基板と、
    前記半導体基板の上面に形成され、不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ ３ 以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ ３ 以下、厚さが８μｍ以上のワイドギャップ半導体の第１導電型の半導体層と、
    前記半導体層表面に形成されるワイドギャップ半導体の第１導電型の第１の半導体領域と、
    前記第１の半導体領域に囲まれて形成され、表面形状が円形で直径が１５μｍ以上のワイドギャップ半導体の第２導電型の複数の第２の半導体領域と、
    前記第１および第２の半導体領域上に形成される第１の電極と、
    前記半導体基板の下面に形成される第２の電極と、
    を備え、
    ２つの隣接する前記第２の半導体領域に端部が接続され、幅が略一定で１５μｍ未満の複数の第２導電型の第３の半導体領域を有することを特徴とする半導体整流装置。
  5. 前記半導体層の厚さが２０μｍ以上であることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体整流装置。
  6. 前記第２の半導体領域と前記第３の半導体領域に囲まれ、前記第２の半導体領域および前記第３の半導体領域と、前記第１の半導体領域を介して形成されるワイドギャップ半導体の第２導電型の第４の半導体領域を、さらに有することを特徴とする請求項１ないし請求項５いずれか一項記載の半導体整流装置。
  7. 前記第４の半導体領域の接合深さが、前記第２の半導体領域および前記第３の半導体領域の接合深さよりも深いことを特徴とする請求項６記載の半導体整流装置。
  8. 前記第１の電極と前記第１の半導体領域とはショットキー接続しており、
    前記第１の電極と前記第２の半導体領域とはオーミック接続しており、
    前記第１の電極と前記第３の半導体領域とはオーミック接続していることを特徴とする請求項１ないし請求項７いずれか一項記載の半導体整流装置。
  9. 前記ワイドギャップ半導体が炭化珪素（ＳｉＣ）であることを特徴とする請求項１ないし請求項８いずれか一項記載の半導体整流装置。
  10. 前記第１の半導体領域と前記第１の電極との間に、前記第２の半導体領域より浅く、かつ、不純物濃度が低い第２導電型の第５の半導体領域を有することを特徴とする請求項１ないし請求項７いずれか一項記載の半導体整流装置。
  11. 前記第１の電極と前記第５の半導体領域がショットキー接続していることを特徴とする請求項１０記載の半導体整流装置。
  12. 前記第１の電極と前記第５の半導体領域がオーミック接続していることを特徴とする請求項１０記載の半導体整流装置。
  13. 前記第１の電極と前記第５の半導体領域との間に、第１導電型の第６の半導体領域を有し、前記第１の電極と前記第６の半導体領域とがオーミック接続していることを特徴とする請求項１０記載の半導体整流装置。
  14. 前記第１の半導体領域と前記第１の電極との間に、前記第１の半導体領域より不純物濃度の高い第１導電型の第７の半導体領域を有することを特徴とする請求項１ないし請求項７いずれか一項記載の半導体整流装置。
  15. 不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ３以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ３以下、厚さが８μｍ以上のワイドギャップ半導体の第１導電型の半導体層と、
    前記半導体層表面に形成されるワイドギャップ半導体の第１導電型の第１の半導体領域と、
    前記第１の半導体領域に挟まれて形成され、直線状部分を有し、幅が１５μｍ以上であるワイドギャップ半導体の第２導電型の第２の半導体領域と、
    前記第１および第２の半導体領域上に形成される第１の電極と、
    前記半導体層の下面に形成される第２の電極と、
    を備え、
    前記直線状部分の伸長方向に略垂直に伸長し、前記直線状部分に端部が接続され、幅が略一定で１５μｍ未満の複数の第２導電型の第３の半導体領域を有することを特徴とする半導体整流装置。
  16. 不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ ３ 以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ ３ 以下、厚さが８μｍ以上のワイドギャップ半導体の第１導電型の半導体層と、
    前記半導体層表面に形成されるワイドギャップ半導体の第１導電型の第１の半導体領域と、
    前記第１の半導体領域に囲まれて形成され、表面形状が円形で直径が１５μｍ以上のワイドギャップ半導体の第２導電型の複数の第２の半導体領域と、
    前記第１および第２の半導体領域上に形成される第１の電極と、
    前記半導体層の下面に形成される第２の電極と、
    を備え、
    ２つの隣接する前記第２の半導体領域に端部が接続され、幅が略一定で１５μｍ未満の複数の第２導電型の第３の半導体領域を有することを特徴とする半導体整流装置。
  17. ワイドギャップ半導体の第１導電型の半導体基板と、
    前記半導体基板の上面に形成され、不純物濃度が１Ｅ＋１４ａｔｏｍｓ／ｃｍ ３ 以上５Ｅ＋１６ａｔｏｍｓ／ｃｍ ３ 以下、厚さが８μｍ以上のワイドギャップ半導体の第１導電型の半導体層と、
    前記半導体層表面に形成されるワイドギャップ半導体の第１導電型の第１の半導体領域と、
    前記第１の半導体領域に挟まれて形成され、幅が１５μｍ以上であるワイドギャップ半導体の第２導電型の第２の半導体領域と、
    前記第１および第２の半導体領域上に形成される第１の電極と、
    前記半導体基板の下面に形成される第２の電極と、
    を備え、
    前記第１の半導体領域と前記第１の電極との間に、前記第２の半導体領域より浅く、かつ、不純物濃度が低い第２導電型の第５の半導体領域を有し、
    前記第１の電極と前記第５の半導体領域との間に、第１導電型の第６の半導体領域を有し、前記第１の電極と前記第６の半導体領域とがオーミック接続していることを特徴とする半導体整流装置。
JP2011045935A 2011-03-03 2011-03-03 半導体整流装置 Active JP5306392B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011045935A JP5306392B2 (ja) 2011-03-03 2011-03-03 半導体整流装置
US13/220,107 US8841683B2 (en) 2011-03-03 2011-08-29 Semiconductor rectifier device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011045935A JP5306392B2 (ja) 2011-03-03 2011-03-03 半導体整流装置

Publications (2)

Publication Number Publication Date
JP2012182404A JP2012182404A (ja) 2012-09-20
JP5306392B2 true JP5306392B2 (ja) 2013-10-02

Family

ID=46752778

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011045935A Active JP5306392B2 (ja) 2011-03-03 2011-03-03 半導体整流装置

Country Status (2)

Country Link
US (1) US8841683B2 (ja)
JP (1) JP5306392B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10396162B2 (en) 2016-08-25 2019-08-27 Fuji Electric Co., Ltd. Silicon carbide semiconductor device

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10181532B2 (en) * 2013-03-15 2019-01-15 Cree, Inc. Low loss electronic devices having increased doping for reduced resistance and methods of forming the same
DE102013210546A1 (de) * 2013-06-06 2014-12-11 Robert Bosch Gmbh Hochspannungs-Trench-Junction-Barrier-Schottkydiode mit p-Schichten unter dem Schottky-Kontakt
KR20150014641A (ko) * 2013-07-30 2015-02-09 서울반도체 주식회사 질화갈륨계 다이오드 및 그 제조 방법
WO2016002057A1 (ja) * 2014-07-03 2016-01-07 株式会社日立製作所 半導体装置、パワーモジュール、電力変換装置、３相モータシステム、自動車、並びに鉄道車両
JP6415946B2 (ja) * 2014-11-26 2018-10-31 株式会社東芝 半導体装置の製造方法及び半導体装置
JP6363541B2 (ja) * 2015-03-16 2018-07-25 株式会社東芝 半導体装置及びその製造方法
CN106158982B (zh) * 2015-04-08 2019-02-05 瀚薪科技股份有限公司 碳化硅接面能障萧特基整流器
WO2017005684A1 (en) 2015-07-03 2017-01-12 Abb Schweiz Ag Junction barrier schottky diode with enhanced surge current capability
DE102016013542A1 (de) * 2016-11-14 2018-05-17 3 - 5 Power Electronics GmbH Stapelförmige Schottky-Diode
DE102017103111B4 (de) * 2017-02-16 2025-03-13 Semikron Elektronik Gmbh & Co. Kg Halbleiterdiode und elektronische Schaltungsanordnung hiermit
CN110870079B (zh) * 2017-07-08 2024-01-09 株式会社Flosfia 半导体装置
JP6799515B2 (ja) * 2017-09-20 2020-12-16 株式会社東芝 半導体装置
KR102507841B1 (ko) * 2018-05-04 2023-03-07 현대자동차 주식회사 반도체 소자 및 그 제조 방법
CN110534583B (zh) * 2019-08-01 2023-03-28 山东天岳电子科技有限公司 一种肖特基二极管及其制备方法
CN110571281B (zh) * 2019-08-01 2023-04-28 山东天岳电子科技有限公司 一种混合PiN结肖特基二极管及制造方法
TWI804731B (zh) * 2020-05-26 2023-06-11 世界先進積體電路股份有限公司 半導體裝置
CN118039638B (zh) * 2024-04-11 2024-07-05 合肥晶合集成电路股份有限公司 半导体器件版图结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5860577A (ja) * 1981-10-07 1983-04-11 Hitachi Ltd 半導体装置
JP2667477B2 (ja) * 1988-12-02 1997-10-27 株式会社東芝 ショットキーバリアダイオード
JPH0750791B2 (ja) * 1989-09-20 1995-05-31 株式会社日立製作所 半導体整流ダイオード及びそれを使つた電源装置並びに電子計算機
JP2590284B2 (ja) * 1990-02-28 1997-03-12 株式会社日立製作所 半導体装置及びその製造方法
US6524900B2 (en) * 2001-07-25 2003-02-25 Abb Research, Ltd Method concerning a junction barrier Schottky diode, such a diode and use thereof
JP3914226B2 (ja) * 2004-09-29 2007-05-16 株式会社東芝 高耐圧半導体装置
US7436022B2 (en) * 2005-02-11 2008-10-14 Alpha & Omega Semiconductors, Ltd. Enhancing Schottky breakdown voltage (BV) without affecting an integrated MOSFET-Schottky device layout
US8901699B2 (en) * 2005-05-11 2014-12-02 Cree, Inc. Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection
US7728403B2 (en) 2006-05-31 2010-06-01 Cree Sweden Ab Semiconductor device
JP4356767B2 (ja) * 2007-05-10 2009-11-04 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP4375439B2 (ja) * 2007-05-30 2009-12-02 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP4333782B2 (ja) * 2007-07-05 2009-09-16 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP2010003841A (ja) * 2008-06-19 2010-01-07 Toyota Motor Corp 縦型のショットキーダイオード
JP5435922B2 (ja) * 2008-08-12 2014-03-05 新電元工業株式会社 ショットキーバリアダイオードの製造方法
JP5713546B2 (ja) * 2008-09-08 2015-05-07 三菱電機株式会社 半導体装置
JP5175872B2 (ja) 2010-01-21 2013-04-03 株式会社東芝 半導体整流装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10396162B2 (en) 2016-08-25 2019-08-27 Fuji Electric Co., Ltd. Silicon carbide semiconductor device

Also Published As

Publication number Publication date
JP2012182404A (ja) 2012-09-20
US20120223333A1 (en) 2012-09-06
US8841683B2 (en) 2014-09-23

Similar Documents

Publication Publication Date Title
JP5306392B2 (ja) 半導体整流装置
JP5175872B2 (ja) 半導体整流装置
JP5172916B2 (ja) 半導体整流装置
KR102343716B1 (ko) 트렌치 mos형 쇼트키 다이오드
JP6158058B2 (ja) 半導体装置
JP4564510B2 (ja) 電力用半導体素子
US8154026B2 (en) Silicon carbide bipolar semiconductor device
US10396162B2 (en) Silicon carbide semiconductor device
JP5774205B2 (ja) 半導体装置
US9230958B2 (en) Wide band gap semiconductor apparatus and fabrication method thereof
JP6082314B2 (ja) 半導体装置
JP5439417B2 (ja) 半導体整流装置
JP2016502763A (ja) ショットキーダイオード及びショットキーダイオードの製造方法
JP7030665B2 (ja) 半導体装置
JP6139312B2 (ja) 半導体装置
JP2014175412A (ja) 半導体基板及び半導体装置
JP2018524815A (ja) 向上したサージ電流能力を有する接合障壁ショットキーダイオード
JP2016208030A (ja) 半導体素子及びその製造方法
CN104425565A (zh) 半导体装置及其制造方法
JP5377548B2 (ja) 半導体整流装置
JP5872327B2 (ja) 半導体整流素子
JP2008160024A (ja) 半導体装置
JP6930113B2 (ja) 半導体装置および半導体装置の製造方法
JP2014011285A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130305

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130430

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130604

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130625

R151 Written notification of patent or utility model registration

Ref document number: 5306392

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151