JP6139312B2 - 半導体装置 - Google Patents

Description

本発明の実施形態は、半導体装置に関する。

一般に、スイッチとして使用される半導体装置は、オン抵抗を低く、スイッチング損失を小さくすることが望まれている。近年では、高耐圧（例えば６００ボルト（Ｖ）以上）のパワー半導体装置としてＩＧＢＴ（Insulated Gate Bipolar Transistor）が広く用いられている。

ＩＧＢＴにおいて、ゲート電極にエミッタ電極に対して正のバイアスを印加するとｐ形ベース層のゲート酸化膜表面に反転層が形成され、電子がｎ⁻形ベース層に注入される。これにより、オン状態になる。ＩＧＢＴの定常オン状態では、ｎ⁻形ベース層中に電子と正孔とが蓄積され、その蓄積量に応じてオン電圧が低減される。

ＩＧＢＴのターンオフスイッチング状態において、ゲート電極のバイアスを除去すると、電子電流の注入が停止する。そして、空乏層がｐ形ベース層、ｎ⁻形ベース層間のｐｎ接合から形成され、蓄積キャリアを排出しながら、ｐ^＋形コレクタ層に向けて拡がる。電圧が電源電圧になったときに、ｐ^＋形コレクタ層近傍のｎ⁻形ベース層中に残留したキャリアがテイル電流となって、ターンオフスイッチング損失を増大させる。このため、スイッチング損失を低減するには、定常オン状態においてｎ⁻形ベース層のｐ^＋形コレクタ層側のキャリアの蓄積を抑制することが重要となる。

特開２００３−３１８４００号公報

本発明の実施形態は、ターンオフ時のスイッチング損失を低減できる半導体装置を提供する。

実施形態に係る半導体装置は、第１半導体領域と、第２半導体領域と、第３半導体領域と、制御電極と、絶縁膜と、第１電極と、第２電極と、第４半導体領域と、を含む。
第１半導体領域は、第１導電形である。第２半導体領域は、第２導電形である。第２半導体領域は、第１半導体領域の上に設けられる。第３半導体領域は、第１導電形である。第３半導体領域は、第２半導体領域の上に設けられる。
制御電極は、第１半導体領域と第３半導体領域との間の導通を制御する。
絶縁膜は、制御電極と、第２半導体領域との間に設けられる。
第１電極は、第２半導体領域及び第３半導体領域と電気的に接続される。
第４半導体領域は、第２導電形である。第４半導体領域は、第２電極と第１半導体領域との間に設けられる。第４半導体領域は、第２電極と電気的に接続される。
第４半導体領域は、第１部分と、第２部分と、を有する。
第１部分は、第１不純物濃度を有し、第２電極との接触面積として第１接触面積を有する。
第２部分は、第１不純物濃度よりも高い第２不純物濃度を有し、第２電極との接触面積として第１接触面積よりも小さい第２接触面積を有する。
第２電極と第４半導体領域との接触面に沿った第１方向における第１部分の第１長さは、第１方向における第２部分の第２長さよりも長い。

図１（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の構成を例示する模式図である。 図２は、半導体装置の特性を例示する図である。 図３は、定常オン状態における正孔の流れを例示する模式的断面図である。 図４は、短絡状態における正孔の流れを例示する模式的断面図である。 図５は、短絡状態での電界分布を例示する図である。 図６は、高濃度領域の幅と正孔の最大密度との関係を例示する図である。 図７（ａ）〜（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。 図８（ａ）〜（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。 図９は、第２の実施形態に係る半導体装置を例示する模式的断面図である。 図１０は、第３の実施形態に係る半導体装置を例示する模式的断面図である。 図１１は、第４の実施形態に係る半導体装置を例示する模式的断面図である。

以下、本発明の実施形態を図に基づき説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
なお、以下の説明において、ｎ^＋、ｎ、ｎ⁻及びｐ^＋、ｐ、ｐ⁻の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ^＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ⁻はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ⁻はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
また、以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。

（第１の実施形態）
図１（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の構成を例示する模式図である。
図１（ａ）には、第１の実施形態に係る半導体装置１１０の模式的断面図が表される。図１（ｂ）には、図１（ａ）のＡ−Ａにおける模式的断面図が表される。
図１（ａ）に表したように、第１の実施形態に係る半導体装置１１０は、第１導電形の第１半導体領域であるｎ⁻形ベース層１０と、第２導電形の第２半導体領域であるｐ形ベース層２０と、第１導電形の第３半導体領域であるｎ^＋形エミッタ層３０と、第２導電形の第４半導体領域であるｐ形コレクタ層４０と、制御電極であるゲート電極８０と、第１電極であるエミッタ電極８１と、第２電極であるコレクタ電極８２と、を備える。

ｎ⁻形ベース層１０は、例えばシリコン（Ｓｉ）にｎ形の不純物（例えば、燐（Ｐ）、砒素（Ａｓ））が添加された層である。

ｐ形ベース層２０は、ｎ⁻形ベース層１０の上に設けられる。ここで、ｎ⁻形ベース層１０とｐ形ベース層２０とを結ぶ方向をＺ方向、Ｚ方向と直交する方向の１つをＸ方向、Ｚ方向及びＸ方向と直交する方向をＹ方向ということにする。

ｐ形ベース層２０は、ｎ⁻形ベース層１０の表面部分に、ｐ形の不純物（例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ））をイオン注入することによって形成される。ｐ形ベース層２０は、ｎ⁻形ベース層１０の上に、例えばエピタキシャル成長によって積層されたものであってもよい。

ｎ^＋形エミッタ層３０は、ｐ形ベース層２０の上に設けられる。ｎ^＋形エミッタ層３０は、ｐ形ベース層２０の上の一部に設けられる。ｎ^＋形エミッタ層３０の深さ（Ｚ方向の長さ）は、ｐ形ベース層２０の深さよりも浅い。ｎ^＋形エミッタ層３０は、ｐ形ベース層２０の表面部分に、ｎ形の不純物（例えば、Ｐ、Ａｓ）をイオン注入することによって形成される。ｎ^＋形エミッタ層３０は、ｐ形ベース層２０の上に、例えばエピタキシャル成長によって積層されたものであってもよい。ｐ形ベース層２０の一部は、Ｚ方向において、ｎ⁻形ベース層１０と、ｎ^＋形エミッタ層３０との間に設けられる。

ｎ⁻形ベース層１０の厚さ（Ｚ方向の長さ）は、耐圧に応じて設計され、例えば５０マイクロメートル（μｍ）以上５００μｍ以下程度である。

ゲート電極８０は、ｎ^＋形ベース層１０と、ｎ^＋形エミッタ層３０との間の導通を制御する。ゲート電極８０と、ｐ形ベース層２０との間にはゲート絶縁膜９０が設けられる。ゲート電極８０は、例えばＹ方向に延在する。半導体装置１１０は、複数のゲート電極８０を有する。複数のゲート電極８０は、Ｘ方向に所定の間隔で配置される。ゲート電極８０は、例えばＺ方向にも延在する。半導体装置１１０のゲート電極８０の構造は、例えばトレンチゲート構造である。

エミッタ電極８１は、ｐ形ベース層２０及びｎ^＋形エミッタ層３０と電気的に接続される。エミッタ電極８１は、ｐ形ベース層２０及びｎ^＋形エミッタ層３０と例えばオーミック接触している。

ｐ形コレクタ層４０は、ｎ⁻形ベース層１０と、コレクタ電極８２との間に設けられる。ｐ形コレクタ層４０は、ｎ⁻形ベース層１０の裏面部分に、ｐ形の不純物（例えば、Ｂ、Ａｌ）をイオン注入することによって形成される。ｐ形コレクタ層４０は、ｎ⁻形ベース層１０の裏面に、例えばエピタキシャル成長によって積層されたものであってもよい。ｐ形コレクタ層４０の厚さ（Ｚ方向の長さ）は、例えば１０μｍ以下、好ましくは２μｍ以下である。

ｐ形コレクタ層４０は、コレクタ電極８２と電気的に接続される。コレクタ電極８２は、ｐ形コレクタ層４０と例えばオーミック接触している。このような半導体装置１１０は、例えばＩＧＢＴである。

半導体装置１１０において、ｐ形コレクタ層４０は、第１部分である低濃度ｐ⁻形コレクタ領域４１と、第２部分である高濃度ｐ^＋形コレクタ領域４２と、を有する。低濃度ｐ⁻形コレクタ領域４１は、ｐ形の不純物の濃度として第１不純物濃度を有する。高濃度ｐ^＋形コレクタ領域４２は、ｐ形の不純物の濃度として第２不純物濃度を有する。第２不純物濃度は、第１不純物濃度よりも高い。

低濃度ｐ⁻形コレクタ領域４１の不純物濃度である第１不純物濃度のピーク値（最大値）は、例えば１×１０^１６ｃｍ^−３以上１×１０^１８ｃｍ^−３以下である。高濃度ｐ^＋形コレクタ領域４２の不純物濃度である第２不純物濃度のピーク値（最大値）は、例えば１×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である。

１つの半導体装置１１０において、低濃度ｐ⁻形コレクタ領域４１は１つの領域であっても、複数の領域であってもよい。また、１つの半導体装置１１０において、高濃度ｐ^＋形コレクタ領域４２は１つの領域であっても、複数の領域であってもよい。また、高濃度ｐ^＋形コレクタ領域４２は、Ｘ方向またはＹ方向にストライプ状に延在していても、ＸＹ面に沿って島状に設けられていてもよい。

図１（ｂ）に表したように、低濃度ｐ⁻形コレクタ領域４１は、コレクタ電極８２との接触面積として第１接触面積Ｓ１を有する。高濃度ｐ^＋形コレクタ領域４２は、コレクタ電極８２との接触面積として第２接触面積Ｓ２を有する。第２接触面積Ｓ２は、第１接触面積Ｓ１よりも小さい。ここで、１つの半導体装置１１０に複数の低濃度ｐ⁻形コレクタ領域４１が設けられている場合、第１接触面積Ｓ１は複数の低濃度ｐ⁻形コレクタ領域４１のそれぞれとコレクタ電極８２との接触面積の合計である。同様に、１つの半導体装置１１０に複数の高濃度ｐ^＋形コレクタ領域４２が設けられている場合、第２接触面積Ｓ２は複数の高濃度ｐ^＋形コレクタ領域４２のそれぞれとコレクタ電極８２との接触面積の合計である。

次に、半導体装置１１０の動作について説明する。
図１（ａ）に表したコレクタ電極８２に高電位、エミッタ電極８１にコレクタ電極８２の電位よりも低い低電位が印加された状態で、ゲート電極８０に閾値以上のゲート電位を印加すると、ｐ形ベース層２０におけるゲート絶縁膜９０との界面付近に反転層（チャネル）が形成される。

例えば、エミッタ電極８１には接地電位または負電位を印加し、ゲート電極８０には正電位を印加する。コレクタ電極８２には、ゲート電極８０よりも高い正電位を印加する。これにより、電子がｎ^＋形エミッタ層３０からチャネルを介してｎ⁻形ベース層１０に注入され、さらに、ｐ形コレクタ層４０から正孔がｎ⁻形ベース層１０に注入されてオン状態になる。ｎ⁻形ベース層１０に注入された正孔は、ｐ形ベース層２０からエミッタ電極８１へ流れる。定常オン状態では、ｎ⁻形ベース層１０中に電子と正孔とが蓄積され、伝導度変調が生じてｎ⁻形ベース層１０の抵抗が低減する。すなわち、電子と正孔との蓄積量に応じてオン電圧が低減することになる。

一方、オン状態からゲート電極８０に印加されるゲート電位を閾値よりも低くすると、ｐ形ベース層２０におけるゲート絶縁膜９０との界面付近のチャネルが消滅し、電子の注入が停止され、オフ状態になる。オン状態からオフ状態へ切り替えられた状態（ターンオフスイッチング状態）においては、空乏層がｐ形ベース層２０とｎ⁻形ベース層１０との間のｐｎ接合から形成され、蓄積キャリアを排出しながら、ｐ形コレクタ層４０に向けて拡がる。

ターンオフスイッチング状態においては、電圧が電源電圧になったときに、ｐ形コレクタ層４０近傍のｎ⁻形ベース層１０中に残留するキャリアがテイル電流を発生させる要因となる。テイル電流は、ターンオフ時のスイッチング損失を増大させる。このため、定常オン状態において、ｎ⁻形ベース層１０のｐ形コレクタ層４０側の蓄積キャリアを低減することがスイッチング損失を低減する上で重要になる。

図２は、半導体装置の特性を例示する図である。
図２において横軸はコレクタ−エミッタ間電圧Ｖｃｅ、縦軸はコレクタ−エミッタ間電流Ｉｃｅを表している。図２に表したように、半導体装置１１０の特性ＩＶ１〜ＩＶ４はゲート電圧に依存する。ここで、コレクタ−エミッタ間電圧Ｖｃｅの増加に伴いコレクタ−エミッタ間電流Ｉｃｅが増加する領域を飽和領域Ｒ１、コレクタ−エミッタ間電圧Ｖｃｅを増加してもコレクタ−エミッタ間電流Ｉｃｅが増加しない領域を能動領域Ｒ２という。また、コレクタ−エミッタ間電圧Ｖｃｅを増加してもコレクタ−エミッタ間電流Ｉｃｅが増加しなくなる電流を飽和電流Ｉｓｃという。

半導体装置１１０は低オン電圧化のために飽和領域Ｒ１内で使用される。したがって、半導体装置１１０の定格電流（設計上、安定して動作する電流）Ｉａｃは、飽和領域Ｒ１内に設定される。例えば、定格電流Ｉａｃは、飽和電流Ｉｓｃの１／１００以上１／５以下程度である。

ここで、スイッチング損失を低減する観点から、定常オン状態におけるｎ⁻形ベース層１０のｐ形コレクタ層４０側の蓄積キャリアを低減させると、短絡状態においての耐量の低下を招く。

ＩＧＢＴ等の半導体装置１１０には、通常、短絡電流が流れても破壊しないという短絡時の安全動作領域ＳＣＳＯＡ(Short Circuit Safe Operating Area）が必要とされる。ここで、短絡状態とは、半導体装置１１０に接続された負荷などが短絡した時にゲート電圧を投入した状態である。

短絡状態では、電源電圧と半導体装置１１０とが直接接続されることにより、電源電圧が印加されたまま電流が流れる。この際、電源電圧が半導体装置１１０に直接印加されるので、電流は半導体装置１１０の飽和電流となる。半導体装置１１０のコレクタ側のキャリアが少ないと、印加された電界がコレクタ側で大きくなり、コレクタ側でアバランシェによるキャリアが発生して破壊に至る可能性がある。

すなわち、半導体装置１１０のスイッチング損失を低減させるためにはコレクタ側のキャリアを低減し、テイル電流を小さくすることが有効である。しかし、上述したように、キャリアが少ないとＳＣＳＯＡは劣化するという相反関係がある。本実施形態に係る半導体装置１１０では、定常のスイッチング時においては正孔注入を抑制し、飽和電流が流れているときには正孔注入を促進する構造が用いられる。これにより、半導体装置１１０では、スイッチング損失の低減とともに短絡耐量の向上を図る。

図３は、定常オン状態における正孔の流れを例示する模式的断面図である。
半導体装置１１０においては、定常オン状態において、主としてｐ形コレクタ層４０の低濃度ｐ⁻形コレクタ領域４１から正孔ｈが注入される。低濃度ｐ⁻形コレクタ領域４１の不純物濃度のピーク値（最大値）は、例えば１×１０^１６ｃｍ^−３以上１×１０^１８ｃｍ^−３以下である。これにより、定常電流におけるオン状態での正孔注入量を抑制し、スイッチング時間を短縮することができる。

一方、高濃度ｐ^＋形コレクタ領域４２の不純物濃度のピーク値（最大値）は、例えば１×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である。このような高濃度ｐ^＋形コレクタ領域４２が設けられていると、ｎ⁻形ベース層１０と高濃度ｐ^＋形コレクタ領域４２との間の内部電位が、ｎ⁻形ベース層１０と低濃度ｐ⁻形コレクタ領域４１との間の内部電位よりも大きいことによって高濃度ｐ^＋形コレクタ領域４２からは実質的に正孔ｈは注入されない。

つまり、高濃度ｐ^＋形コレクタ領域４２が設けられていると、実質的に低濃度ｐ⁻形コレクタ領域４１のみから正孔が注入される。ここで、低濃度ｐ⁻形コレクタ領域４１は正孔の注入効率が小さいために定常オン状態におけるキャリアの蓄積量が低減される。したがって、テイル電流が低減され、スイッチング損失の低減が達成される。

なお、高濃度ｐ^＋形コレクタ領域４２の接触面積Ｓ２は、低濃度ｐ⁻形コレクタ領域４１の接触面積Ｓ１よりも十分に小さい。したがって、ｐ形コレクタ層４０に高濃度ｐ^＋形コレクタ領域４２が設けられていても、オン電圧に大きな影響を与えない。

図４は、短絡状態における正孔の流れを例示する模式的断面図である。
半導体装置１１０が短絡状態になった場合、負荷に印加されていた電圧が半導体装置１１０に印加され、大きな短絡電流（例えば、定常オン状態の１０倍程度以上）が流れる。

このような短絡状態になった場合、ｐ形コレクタ層４０の高濃度ｐ^＋形コレクタ領域４２からｎ⁻形ベース層１０への正孔ｈの注入量が増加する。正孔ｈは、ｎ⁻形ベース層１０と高濃度ｐ^＋形コレクタ領域４２との間の内部電位を超えてｎ⁻形ベース層１０へ注入される。すなわち、短絡状態において、高濃度ｐ^＋形コレクタ領域４２は、飽和電流Ｉｓｃでの正孔注入量を促進する役目を果たす。短絡状態では、ｐ形コレクタ層４０の低濃度ｐ⁻形コレクタ領域４１のみならず高濃度ｐ^＋形コレクタ領域４２からも正孔が注入される。高濃度ｐ^＋形コレクタ領域４２からは低濃度ｐ⁻形コレクタ領域４１よりも多くの正孔が注入されるので、ｎ⁻形ベース層１０のｐ形コレクタ層４０側の電界が大きくなることが抑制される。したがって、半導体装置１１０の短絡耐量が向上する。

図５は、シミュレーション計算により求められた短絡状態での電界分布を例示する図である。
図５において横軸はｎ⁻形ベース層１０の深さ方向（Ｚ方向）の位置を表している。図５において縦軸は電界強度（field intensity）を表している。図５には、高濃度ｐ^＋形コレクタ領域４２が設けられていない場合の電界分布Ｄ１と、高濃度ｐ^＋形コレクタ領域４２が設けられている場合の電界分布Ｄ２とが表されている。

図５に表したように、短絡状態において、高濃度ｐ^＋形コレクタ領域４２が設けられていない場合の電界分布Ｄ１では、ｎ⁻形ベース層１０におけるｐ形コレクタ層４０側の電界が高くなっている。一方、高濃度ｐ^＋形コレクタ領域４２が設けられている場合の電界分布Ｄ２では、ｎ⁻形ベース層１０におけるｐ形コレクタ層４０側の電界が電界分布Ｄ１よりも低くなっていることが分かる。これは、短絡状態において高濃度ｐ^＋形コレクタ領域４２からｎ⁻形ベース層１０に正孔が注入されたことで、電界分布が緩和されたためである。高濃度ｐ^＋形コレクタ領域４２が設けられた半導体装置１１０では、短絡状態においてｎ⁻形ベース層１０におけるｐ形コレクタ層４０側の電界分布が緩和されるため、短絡耐量の向上が達成される。

ここで、高濃度ｐ^＋形コレクタ領域４２の面積や幅を大きくすると、定常電流でのオン状態での正孔注入量を抑制する効果が小さくなり、高速スイッチングに影響を及ぼす。そのため、どちらか一方を犠牲にせざるを得なかった。ところが本願発明者らは、オン状態では正孔注入量を抑制し、飽和電流が流れているときには正孔注入を促進することができる構造を新たに見出した。

このための条件は、少なくとも第１接触面積をＳ１、第２接触面積をＳ２とした場合に、Ｓ２＜Ｓ１を満たすことである。さらに好ましくは、半導体装置１１０の定格電流をＩａｃ、半導体装置１１０の飽和電流をＩｓｃとした場合、Ｓ２／（Ｓ１＋Ｓ２）≦Ｉａｃ／Ｉｓｃを満たすことである。

具体的には、通常、飽和電流Ｉｓｃが定格電流Ｉａｃの５倍以上１００倍以下程度であるので、Ｓ２／（Ｓ１＋Ｓ２）は、最大でも１／５以下であることが望ましい。

上記の関係を満たす場合の動作メカニズムは、以下の通りである。
例えば、飽和電流Ｉｓｃが定格電流Ｉａｃの５倍である場合、高濃度ｐ^＋形コレクタ領域４２の面積又は幅がｐ形コレクタ層４０の全面積又は全幅の１／５以下であるとすれば、定格電流Ｉａｃが流れている状態では、その１／５以下相当の電流が高濃度ｐ^＋形コレクタ領域４２に流れようとする。しかし、このように十分に小さな電流では、ｎ⁻形ベース層１０と高濃度ｐ^＋形コレクタ領域４２との間の内部電位が、ｎ⁻形ベース層１０と低濃度ｐ⁻形コレクタ領域４１との間の内部電位よりも大きいことによって、高濃度ｐ^＋形コレクタ領域４２からの正孔注入はほとんど無視される。そのため、定格電流時においては、低濃度ｐ⁻形コレクタ領域４１からの正孔電流のみが通電に寄与する。これにより、定常電流でのオン状態での正孔注入量を抑制する効果が発生する。すなわち、高速スイッチング動作が達成される。

これに対して、素子全領域に飽和電流Ｉｓｃが流れている状態では、その１／５の電流、すなわち定格電流Ｉａｃが高濃度ｐ^＋形コレクタ領域４２に流れることになる。これにより、高濃度ｐ^＋形コレクタ領域４２から正孔が注入される。ここで、大電流状態において、高濃度ｐ^＋形コレクタ領域４２は、低濃度ｐ⁻形コレクタ領域４１と比較して十分に大きな正孔の注入効率を有する。したがって、図５に示したように短絡状態においてｎ⁻形ベース層１０におけるｐ形コレクタ層４０側の電界分布が緩和されるため、短絡耐量の向上が達成される。

図１（ｂ）に表したように、低濃度ｐ⁻形コレクタ領域４１及び高濃度ｐ^＋形コレクタ領域４２がそれぞれ一定の幅でＸ方向またはＹ方向にストライプ状に延在する場合、第１接触面積Ｓ１は低濃度ｐ⁻形コレクタ領域４１の幅（Ｘ方向の長さ）Ｗ１に比例し、第２接触面積Ｓ２は高濃度ｐ^＋形コレクタ領域４２の幅（Ｘ方向の長さ）Ｗ２に比例する。したがって、上記関係式は、Ｗ２＜Ｗ１であり、より好ましくはＷ２／（Ｗ１＋Ｗ２）≦Ｉａｃ／Ｉｓｃと等価である。

具体的な一例として、低濃度ｐ⁻形コレクタ領域４１の幅Ｗ１が４μｍであり、飽和電流Ｉｓｃが定格電流Ｉａｃの５倍である場合には、高濃度ｐ^＋形コレクタ領域４２の幅Ｗ２は０．８μｍ以下であればよい。なお、低濃度ｐ⁻形コレクタ領域４１及び高濃度ｐ^＋形コレクタ領域４２がそれぞれ一定の幅でＹ方向に延在する場合には、それぞれの幅の比で第１接触面積Ｓ１及び第２接触面積Ｓ２が決まるのに対して、高濃度ｐ^＋形コレクタ領域４２が円形や四角形などの平面パターンを有するような場合には、それぞれの面積の比で決まる。すなわち、いずれの場合も基本的には同じことである。また、幅や面積については、素子の内部のすべての箇所で均一でなく、大小があっても総和で考えればよい。

図６は、高濃度ｐ^＋形コレクタ領域の幅と定格電流時の正孔の最大密度との関係を例示する図である。
図６は、シミュレーション計算の結果である。図６において横軸はＷ２／（Ｗ１＋Ｗ２）であり、縦軸はｎ⁻形ベース層１０のｐ形コレクタ層４０近傍での最大正孔密度Ｐ（ｃｍ^−３）を表している。

図６から分かるように、Ｗ２＜Ｗ１の範囲では、ｐ形コレクタ層４０近傍での最大正孔密度Ｐが低くなり、さらにＷ２／（Ｗ１＋Ｗ２）が０．２以下、すなわち、高濃度ｐ^＋形コレクタ領域４２の幅Ｗ２を、全コレクタ領域の幅（Ｗ１＋Ｗ２）の１／５以下にすると、ｎ⁻形ベース層１０のｐ形コレクタ層４０近傍での最大正孔密度Ｐが十分に低くなる。このシミュレーション結果より、ｐ形コレクタ層４０に高濃度ｐ^＋形コレクタ領域４２を設けた場合でも、ターンオフスイッチング時のテイル電流が十分に低減されることが分かる。具体的な数値としては、製造工程を考慮するとＷ２を極端に狭くすることは困難であり、また極端に広くすると正孔注入量のチップ内の横方向分布の変化が大きくなるので、Ｗ２は０．１μｍ以上１０μｍ以下程度とすればよい。

次に、半導体装置１１０の製造方法の一例を説明する。
図７（ａ）〜図８（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。
先ず、図７（ａ）に表したように、ｎ⁻形ベース層１０の第１面１０ａにｐ形ベース層２０を形成する。例えば、ｎ形の不純物が添加されたＳｉ基板（Ｓｉウェーハ等）を用意し、Ｓｉ基板の表面にｐ形の不純物を注入してｐ形ベース層２０を形成する。なお、ｎ形の不純物が添加されたＳｉ基板の表面に、ｐ^＋形のＳｉをエピタキシャル成長させてｐ形ベース層２０を形成してもよい。

ｎ⁻形ベース層１０の不純物濃度は、例えば１×１０^１３ｃｍ^−３以上１×１０^１６ｃｍ^−３以下である。ｎ⁻形ベース層１０の厚さは、例えば５０μｍ以上５００μｍ以下である。ｐ形ベース層２０の不純物濃度のピーク値は、例えば１×１０^１６ｃｍ^−３以上１×１０^１８ｃｍ^−３以下である。ｐ形ベース層２０の厚さは、例えば０．１μｍ以上５μｍ以下である。

続いて、ｐ形ベース層２０の上に、ｎ^＋形エミッタ層３０を形成する。例えば、ｐ形ベース層２０の表面にｎ形の不純物を注入してｎ^＋形エミッタ層３０を形成する。なお、ｐ形ベース層２０の表面に、ｎ^＋形のＳｉをエピタキシャル成長させてｎ^＋形エミッタ層３０を形成してもよい。ｎ^＋形エミッタ層３０は、Ｘ方向に所定の間隔で複数設けられてもよい。ｎ^＋形エミッタ層３０の不純物濃度のピーク値は、例えば１×１０^１８ｃｍ^−３以上１×１０^２１ｃｍ^−３以下である。ｎ^＋形エミッタ層３０厚さは、例えば０．１μｍ以上５μｍ以下である。

次に、図７（ｂ）に表したように、ｎ^＋形エミッタ層３０、ｐ形ベース層２０及びｎ⁻形ベース層１０の途中までトレンチＴを形成する。トレンチＴは、例えばＲＩＥ（Reactive Ion Etching）によって形成される。トレンチＴは、Ｘ方向に所定の間隔で複数設けられてもよい。トレンチＴの幅は、例えば０．１μｍ以上５μｍ以下、深さは例えば１μｍ以上１０μｍ以下である。

次に、図７（ｃ）に表したように、トレンチＴ内にゲート絶縁膜９０を介してゲート電極８０を形成する。ゲート絶縁膜９０には、例えば酸化シリコン（ＳｉＯ_２）が用いられる。ゲート電極８０には、例えばポリシリコンが用いられる。続いて、ｎ^＋形エミッタ層３０及びｐ形ベース層２０の上にエミッタ電極８１を形成する。エミッタ電極８１には、例えばアルミニウムやその合金が用いられる。

次に、図８（ａ）に表したように、ｎ⁻形ベース層１０の第１面１０ａとは反対の第２面１０ｂにｐ⁻形半導体層４００を形成する。例えば、ｎ⁻形ベース層１０の第２面１０ｂにｐ形の不純物を注入してｐ⁻形半導体層４００を形成する。なお、ｎ⁻形ベース層１０の第２面１０ｂに、ｐ^＋形のＳｉをエピタキシャル成長させてｐ⁻形半導体層４００を形成してもよい。ｐ⁻形半導体層４００の不純物濃度のピーク値（最大値）は、例えば１×１０^１６ｃｍ^−３以上１×１０^１８ｃｍ^−３以下である。

次に、ｐ⁻形半導体層４００の一部にマスクＭを形成する。その後、マスクＭを介してｐ⁻形半導体層４００の一部にｐ形の不純物を注入する。これにより、図８（ｂ）に表したように、ｐ⁻形半導体層４００のマスクＭによって覆われていない部分に、高濃度ｐ^＋形コレクタ領域４２が形成される。また、ｐ⁻形半導体層４００のマスクＭによって覆われた部分は、低濃度ｐ⁻形コレクタ領域４１になる。これにより、低濃度ｐ⁻形コレクタ領域４１と高濃度ｐ^＋形コレクタ領域４２とを有するｐ形コレクタ層４０が形成される。低濃度ｐ⁻形コレクタ領域４１の大きさ及び高濃度ｐ^＋形コレクタ領域４２の大きさは、マスクＭの大きさによって設定される。

次に、図８（ｃ）に表したように、ｐ形コレクタ層４０の上にコレクタ電極８２を形成する。コレクタ電極８２には、例えばアルミニウムやその合金が用いられる。これにより、半導体装置１１０が完成する。なお、以上に示した製造方法は、あくまで一例であり、最終的に半導体装置１１０ができれば、プロセスの順番を変えることは問題ない。

（第２の実施形態）
次に、第２の実施形態に係る半導体装置を説明する。
図９は、第２の実施形態に係る半導体装置を例示する模式的断面図である。
図９に表したように、第２の実施形態に係る半導体装置１２０は、図１に表した半導体装置１１０の構成に加え、第５半導体領域であるｎ^＋形バッファ層５０を備える。

ｎ^＋形バッファ層５０は、ｎ⁻形ベース層１０と、ｐ形コレクタ層４０との間に設けられる。ｎ^＋形バッファ層５０の不純物濃度は、ｎ⁻形ベース層１０の不純物濃度よりも高い。ｎ^＋形バッファ層５０の不純物濃度のピーク値（最大値）は、例えば１×１０^１５ｃｍ^−３以上１×１０^１８ｃｍ^−３以下である。

半導体装置１２０では、半導体装置１１０と同様に、高濃度ｐ^＋形コレクタ領域４２が設けられていることでオン状態における正孔注入量が抑制され、スイッチング損失が低減する。一方、飽和電流が流れているときには高濃度ｐ^＋形コレクタ領域４２及び低濃度ｐ⁻形コレクタ領域４１からｎ⁻形ベース層１０に正孔が注入され、短絡耐量の向上が達成される。

さらに、半導体装置１２０では、ｐ形コレクタ層４０とｎ⁻形ベース層１０との間にｎ^＋形バッファ層５０が設けられているため、オフ状態において空乏層がｐ形コレクタ層４０に達しにくいため、パンチスルーが抑制される。すなわち、半導体装置１２０は、半導体装置１１０に比べて同じ耐圧の素子を狭いｎ⁻形ベース層１０の幅で実現できるので高い耐圧を得ることができる。

（第３の実施形態）
次に、第３の実施形態に係る半導体装置を説明する。
図１０は、第３の実施形態に係る半導体装置を例示する模式的断面図である。
図１０に表したように、第３の実施形態に係る半導体装置１３０は、図１に表した半導体装置１１０に比べ、ｐ形コレクタ層４０の構成が相違する。

半導体装置１３０において、ｐ形コレクタ層４０は、低濃度ｐ⁻形コレクタ領域４１ａと、高濃度ｐ^＋形コレクタ領域４２ａとを有する。高濃度ｐ^＋形コレクタ領域４２ａの厚さ（Ｚ方向の長さ）ｈ２は、低濃度ｐ⁻形コレクタ領域４１ａの厚さ（Ｚ方向の長さ）ｈ１よりも浅い。高濃度ｐ^＋形コレクタ領域４２ａの深さｈ２は、低濃度ｐ⁻形コレクタ領域４１ａの深さｈ１の例えば１０％以上８０％以下程度である。

高濃度ｐ^＋形コレクタ領域４２ａにおいてコレクタ電極８２と接する面以外は低濃度ｐ⁻形コレクタ領域４１ａによって囲まれている。半導体装置１３０において、高濃度ｐ^＋形コレクタ領域４２ａはｎ⁻形ベース層１０と接していない。

このように、高濃度ｐ^＋形コレクタ領域４２ａが浅い場合であっても、高濃度ｐ^＋形コレクタ領域４２ａが設けられていることで、オン状態における正孔注入量が抑制され、スイッチング損失が低減する。一方、飽和電流が流れているときには高濃度ｐ^＋形コレクタ領域４２ａから低濃度ｐ⁻形コレクタ領域４１ａを介してｎ⁻形ベース層１０に正孔が注入され、短絡耐量の向上が達成される。

また、半導体装置１３０では、高濃度ｐ^＋形コレクタ領域４２ａの厚さｈ２が、低濃度ｐ⁻形コレクタ領域４１ａの厚さｈ１よりも浅いことで、微細な高濃度ｐ^＋形コレクタ領域４２ａを形成することができ、短絡耐量を維持しつつ、より高速な半導体装置を実現することができる。

（第４の実施形態）
次に、第４の実施形態に係る半導体装置を説明する。
図１１は、第４の実施形態に係る半導体装置を例示する模式的断面図である。
図１１に表したように、第４の実施形態に係る半導体装置１４０は、図１０に表した半導体装置１３０の構成に加え、第５半導体領域であるｎ^＋形バッファ層５０を備える。

ｎ^＋形バッファ層５０は、ｎ⁻形ベース層１０と、ｐ形コレクタ層４０との間に設けられる。ｎ^＋形バッファ層５０の不純物濃度は、ｎ⁻形ベース層１０の不純物濃度よりも高い。ｎ^＋形バッファ層５０の不純物濃度のピーク値（最大値）は、例えば１×１０^１５ｃｍ^−３以上１×１０^１８ｃｍ^−３以下である。

半導体装置１４０では、半導体装置１２０と同様にｐ形コレクタ層４０とｎ⁻形ベース層１０との間にｎ^＋形バッファ層５０が設けられているため、オフ状態において空乏層がｐ形コレクタ層４０に達しにくい。したがって、パンチスルーが抑制される。

さらに、半導体装置１４０では、半導体装置１３０と同様にｐ形コレクタ層４０が、低濃度ｐ⁻形コレクタ領域４１ａと、高濃度ｐ^＋形コレクタ領域４２ａとを有する。高濃度ｐ^＋形コレクタ領域４２ａの厚さ（Ｚ方向の長さ）ｈ２は、低濃度ｐ⁻形コレクタ領域４１ａの厚さ（Ｚ方向の長さ）ｈ１よりも浅い。すなわち、半導体装置１４０は、半導体装置１１０に比べて同じ耐圧の素子を狭いｎ⁻形ベース層１０幅で実現できる。したがって、半導体装置１４０は、低いオン電圧が得られる。さらに、半導体装置１４０では、微細な高濃度ｐ^＋形コレクタ領域４２ａを形成することができるので、短絡耐量を維持しつつより高速動作を実現できる。

以上説明したように、実施形態に係る半導体装置によれば、ターンオフ時のスイッチング損失を低減することができる。

なお、上記に実施形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

例えば、前述の各実施形態においては、第１導電形をｎ形、第２導電形をｐ形として説明したが、本発明は第１導電形をｐ形、第２導電形をｎ形としてもよい。

また、前述の各実施形態においては、半導体としてＳｉを用いた半導体装置を説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）等の化合物半導体、又は、ダイアモンド等のワイドバンドギャップ半導体を用いてもよい。

また、前述の各実施形態においては、半導体装置としてＩＧＢＴの例を説明したが、半導体装置は、バイポーラトランジスタやサイリスタなどのバイポーラ動作する半導体装置であれば適用可能である。ここでバイポーラトランジスタでは、ｎ^＋コレクタ層の一部を高濃度ｐ^＋形コレクタ領域４２ａとすればよい。また、ゲート電極の構造は、トレンチ構造のみならず、プレーナ構造であっても適用可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…ｎ⁻形ベース層、１０ａ…第１面、１０ｂ…第２面、２０…ｐ形ベース層、３０…ｎ^＋形エミッタ層、４０…ｐ形コレクタ層、４１，４１ａ…低濃度ｐ⁻形コレクタ領域、４２，４２ａ…高濃度ｐ^＋形コレクタ領域、５０…ｎ^＋形バッファ層、８０…ゲート電極、８１…エミッタ電極、８２…コレクタ電極、９０…ゲート絶縁膜、１１０，１２０，１３０，１４０…半導体装置、Ｉａｃ…定格電流、Ｉｓｃ…飽和電流、Ｓ１…第１接触面積、Ｓ２…第２接触面積

Claims (11)

1. 第１導電形の第１半導体領域と、
   前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
   前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
   前記第１半導体領域と前記第３半導体領域との間の導通を制御する制御電極と、
   前記制御電極と前記第２半導体領域との間に設けられた絶縁膜と、
   前記第２半導体領域及び前記第３半導体領域と電気的に接続された第１電極と、
   第２電極と、
   前記第２電極と前記第１半導体領域との間に設けられ、前記第２電極と電気的に接続された第２導電形の第４半導体領域であって、
   第１不純物濃度を有し、前記第２電極との接触面積として第１接触面積を有し、前記第２電極との接触面に沿った第１方向に第１長さを有する第１部分と、
   前記第１不純物濃度よりも高い第２不純物濃度を有し、前記第２電極との接触面積として前記第１接触面積よりも小さい第２接触面積を有し、前記第１方向に前記第１長さよりも短い第２長さを有する第２部分と、
   を有する前記第４半導体領域と、
   を備え、
   前記第１電極と前記第２電極との間に飽和電流よりも小さい電流が流れている場合には、実質的に前記第１部分のみからキャリアが前記第１半導体領域に注入され、
   前記第１電極と前記第２電極との間に飽和電流が流れている場合には、前記第１部分及び前記第２部分から前記キャリアが前記第１半導体領域に注入され、
   前記第１接触面積をＳ１、前記第２接触面積をＳ２、前記半導体装置の定格電流をＩａｃ、前記半導体装置の飽和電流をＩｓｃとした場合、
   Ｓ２／（Ｓ１＋Ｓ２）≦Ｉａｃ／Ｉｓｃ
   を満たす半導体装置。
2. 第１導電形の第１半導体領域と、
   前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
   前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
   前記第１半導体領域と前記第３半導体領域との間の導通を制御する制御電極と、
   前記制御電極と前記第２半導体領域との間に設けられた絶縁膜と、
   前記第２半導体領域及び前記第３半導体領域と電気的に接続された第１電極と、
   第２電極と、
   前記第２電極と前記第１半導体領域との間に設けられ、前記第２電極と電気的に接続された第２導電形の第４半導体領域であって、
   第１不純物濃度を有し、前記第２電極との接触面積として第１接触面積を有する第１部分と、
   前記第１不純物濃度よりも高い第２不純物濃度を有し、前記第２電極との接触面積として前記第１接触面積よりも小さい第２接触面積を有する第２部分と、
   を有し、前記第２電極と前記第４半導体領域との接触面に沿った第１方向における前記第１部分の第１長さは、前記第１方向における前記第２部分の第２長さよりも長い前記第４半導体領域と、
   を備えた半導体装置。
3. 前記第１電極と前記第２電極との間に飽和電流よりも小さい電流が流れている場合には、実質的に前記第１部分のみからキャリアが前記第１半導体領域に注入され、
   前記第１電極と前記第２電極との間に飽和電流が流れている場合には、前記第１部分及び前記第２部分から前記キャリアが前記第１半導体領域に注入される請求項２記載の半導体装置。
4. 前記第１接触面積をＳ１、前記第２接触面積をＳ２、前記半導体装置の定格電流をＩａｃ、前記半導体装置の飽和電流をＩｓｃとした場合、
   Ｓ２／（Ｓ１＋Ｓ２）≦Ｉａｃ／Ｉｓｃ
   を満たす請求項２または３に記載の半導体装置。
5. Ｓ２／（Ｓ１＋Ｓ２）は、１／５以下である請求項４記載の半導体装置。
6. 前記第１不純物濃度は、１×１０^１６ｃｍ^−３以上１×１０^１８ｃｍ^−３以下であり、
   前記第２不純物濃度は、１×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下である請求項２〜５のいずれか１つに記載の半導体装置。
7. 前記第１長さをＷ１、前記第２長さをＷ２とした場合、
   Ｗ２／（Ｗ１＋Ｗ２）は、１／５以下である請求項２記載の半導体装置。
8. 前記第２長さは０．１マイクロメートル以上１０マイクロメートル以下である請求項７記載の半導体装置。
9. 前記第１半導体領域と前記第４半導体領域との間に設けられ、前記第１半導体領域よりも不純物濃度の高い第１導電形の第５半導体領域をさらに備えた請求項２〜８のいずれか１つに記載の半導体装置。
10. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域と前記第３半導体領域との間の導通を制御する制御電極と、
    前記制御電極と前記第２半導体領域との間に設けられた絶縁膜と、
    前記第２半導体領域及び前記第３半導体領域と電気的に接続された第１電極と、
    第２電極と、
    前記第２電極と前記第１半導体領域との間に設けられ、前記第２電極と電気的に接続された第２導電形の第４半導体領域であって、
    第１不純物濃度を有し、前記第２電極との接触面積として第１接触面積を有する第１部分と、
    前記第１不純物濃度よりも高い第２不純物濃度を有し、前記第２電極との接触面積として前記第１接触面積よりも小さい第２接触面積を有する第２部分と、
    を有し、前記第１接触面積をＳ１、前記第２接触面積をＳ２、前記半導体装置の定格電流をＩａｃ、前記半導体装置の飽和電流をＩｓｃとした場合、
    Ｓ２／（Ｓ１＋Ｓ２）≦Ｉａｃ／Ｉｓｃ
    を満たす前記第４半導体領域と、
    を備えた半導体装置。
11. Ｓ２／（Ｓ１＋Ｓ２）は、１／５以下である請求項１０記載の半導体装置。

Images