JP5036327B2

JP5036327B2 - 半導体装置及びその製造方法

Info

Publication number: JP5036327B2
Application number: JP2007013099A
Authority: JP
Inventors: 卓也浜口; 秀樹春口; 哲次郎角田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-01-23
Filing date: 2007-01-23
Publication date: 2012-09-26
Anticipated expiration: 2027-01-23
Also published as: US20080173893A1; KR20080069501A; DE102007040587B4; US7777249B2; DE102007040587A1; JP2008181975A; KR100912625B1

Description

本発明は、ライトパンチスルー型の絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor: IGBT）の製造方法に関し、特に短絡試験での破壊耐量の低下を防ぎ、オン電圧のばらつきを抑えつつ、スイッチングスピードを速くすることができる半導体装置及びその製造方法に関するものである。

絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor: IGBT）は、インバータ等の電力変換装置に広く用いられている。ＩＧＢＴを動作させるときのトータル損失は、オン電圧で決まる定常損失と、ターンオンとターンオフのスピードで決まるスイッチング損失の合計で表すことができる。コンパクトでコストパフォーマンスの高いＩＧＢＴを得るためには、トータル損失を小さくする必要がある。そのため、表面ＭＯＳＦＥＴの微細化、プレーナー構造からトレンチ構造の変換、又は縦方向のキャリア分布の最適化を行うことで、トータル損失を下げる努力がなされている。

ＩＧＢＴは用途によって様々な周波数で駆動され、駆動周波数に合わせてオン電圧とスイッチングスピードを調整することも、トータル損失を下げるために重要である。例えば、高い周波数で駆動する場合には、トータル損失の中で定常損失の割合が小さくなり、スイッチング損失の割合が高くなる。この場合、トータル損失を下げるためには、多少オン電圧が高くても、スイッチングスピードの速い素子を設計する必要がある。

ＭＯＳ構造や断面構造が同じＩＧＢＴでは、オン電圧とスイッチングスピードはトレードオフの関係にある。即ち、オン電圧を低くすればスイッチングスピードは遅くなるし、オン電圧を高くすればスイッチングスピードは速くなる。これらの調整方法は大きく分けて２つあり、１つは、電子線、プロトン又はヘリウムの照射でＩＧＢＴ内部のライフタイムコントロールを行う方法である（例えば、特許文献１参照）。もう一つは、裏面のＰコレクタ層の濃度やＮバッファ層の濃度を調整し、オン状態の時にＰコレクタ層からＮ⁻ドリフト層に注入されるホールの注入効率を変える方法である。

ＩＧＢＴは、その縦構造から、エピウェハを材料とするパンチスルー型、フローティングゾーン (Floating Zone) ウェハを材料とするノンパンチスルー型、それらの中間的構造であるライトパンチスルー型に分類することができる。これらの構造のうち近年は、材料費が安く、特性的にも優れたライトパンチスルー型ＩＧＢＴの開発が盛んに行われている。

図１５は、従来のライトパンチスルー型ＩＧＢＴを示す断面図である。ウェハ１１の上面に、Ｎチャネルを持つ複数のＭＯＳＦＥＴがストライプ状に形成されている。即ち、Ｎ⁻ドリフト層１２上にＰベース層１３が形成され、Ｐベース層１３の表面の一部にＮ^＋エミッタ層１４が形成されている。Ｎ^＋エミッタ層１４を貫通するようにトレンチ溝が形成され、このトレンチ溝内にゲート絶縁膜１５を介してゲート電極１６が形成されている。

また、ゲート電極１６上に絶縁膜１７が形成されている。ウェハ１１の下面にＮバッファ層２１が形成されている。Ｎバッファ層２１よりもウェハ１１の下面側に、Ｐコレクタ層２２が形成されている。ウェハ１１の上面にエミッタ電極２３が形成され、ウェハ１１の下面にコレクタ電極２４が形成されている。

特開平９−１２１０５２号公報

ライトパンチスルー型ＩＧＢＴのオン電圧とスイッチングスピードの調整は、一般的にＰコレクタ層の濃度を調整することで行われる。即ち、スイッチングスピードを速くするためには、Ｐコレクタ層の濃度を下げてＰコレクタ層からＮ⁻ドリフト層へ注入されるホールの量を減らせばよい。しかし、ホールの注入効率が極端に小さくなると、ＩＧＢＴが短絡状態になった時にＰコレクタ側の電界強度が高くなる。そして、この電界強度によって発生したインパクトイオンによってＩＧＢＴ内部の寄生サイリスタがオンしやすくなるために、破壊耐量が低下するという問題がある。

また、Ｐコレクタ層の濃度を下げると、Ｐコレクタ層と接触して形成されたコレクタ電極とＰコレクタ層の接触抵抗のばらつきが大きくなる。このため、オン電圧のばらつきが大きくなるという問題がある。

本発明は、上述のような課題を解決するためになされたもので、その目的は、短絡試験での破壊耐量の低下を防ぎ、オン電圧のばらつきを抑えつつ、スイッチングスピードを速くすることができる半導体装置及びその製造方法を得るものである。

本発明の請求項１に係る半導体装置の製造方法は、ウェハの第１主面に第１導電型のチャネルを持つ複数のＭＯＳＦＥＴをストライプ状に形成する工程と、ウェハの第２主面に第１導電型の不純物を注入し、等間隔の隙間を空けてストライプ状にレーザーアニール処理を行うことでストライプ状に活性化されたバッファ層を形成する工程と、バッファ層を形成した後に、第２主面に第２導電型の不純物を注入し、第２主面の全面にレーザーアニール処理を行うことでコレクタ層を形成し、バッファ層を活性化する工程と、第１主面にエミッタ電極を形成し、第２主面にコレクタ電極を形成する工程とを有する。

本発明の請求項４に係る半導体装置は、ウェハの第１主面にストライプ状に形成され、第１導電型のチャネルを持つ複数のＭＯＳＦＥＴと、ウェハの第２主面に形成され、高活性化部と、前記高活性化部よりも不純物の活性化率が低い低活性化部とが交互にストライプ状に形成された第１導電型のバッファ層と、バッファ層よりもウェハの第２主面側に形成された第２導電型のコレクタ層と、ウェハの第１主面に形成されたエミッタ電極と、ウェハの第２主面に形成されたコレクタ電極とを有する。

本発明により、短絡試験での破壊耐量の低下を防ぎ、オン電圧のばらつきを抑えつつ、スイッチングスピードを速くすることができる。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。ウェハ１１の上面（第１主面）に、Ｎチャネルを持つ複数のＭＯＳＦＥＴがストライプ状に形成されている。即ち、Ｎ⁻ドリフト層１２上にＰベース層１３が形成され、Ｐベース層１３の表面の一部にＮ^＋エミッタ層１４が形成されている。Ｎ^＋エミッタ層１４を貫通するようにトレンチ溝が形成され、このトレンチ溝内にゲート絶縁膜１５を介してゲート電極１６が形成されている。ゲート電極１６上に絶縁膜１７が形成されている。

ウェハ１１の下面（第２主面）にＮバッファ層２１が形成されている。バッファ層２１よりもウェハ１１の下面側に、Ｐコレクタ層２２が形成されている。ウェハ１１の上面にエミッタ電極２３が形成され、ウェハ１１の下面にコレクタ電極２４が形成されている。図２は、本発明の実施の形態１に係る半導体装置のＮバッファ層を示す平面図である。高活性化部２１ａと低活性化部２１ｂが交互にストライプ状に形成されている。

次に、本発明の実施の形態１に係る半導体装置の製造方法について図面を参照しながら説明する。まず、図３に示すように、フローティングゾーンウェハ１１の上面に、Ｎチャネルを持つ複数のＭＯＳＦＥＴをストライプ状に形成する。即ち、Ｎ⁻ドリフト層１２上にＰベース層１３を形成し、Ｐベース層１３の表面の一部にＮ^＋エミッタ層１４を形成する。Ｎ^＋エミッタ層１４を貫通するようにトレンチ溝を形成し、このトレンチ溝内にゲート絶縁膜１５を介してゲート電極１６を形成する。ゲート電極１６上に絶縁膜１７を形成する。

次に、図４に示すように、ウェハ１１の下面にＡｓなどのＮ型不純物を注入する。そして、等間隔の隙間を空けてストライプ状にレーザーアニール処理を行うことでストライプ状に活性化されたＮバッファ層２１を形成する。

次に、図５に示すように、ウェハ１１の下面からＢなどのＰ型不純物を注入する。そして、ウェハ１１の下面の全面にレーザーアニール処理を行うことでＰコレクタ層２２を形成し、Ｎバッファ層２１を活性化する。

最後に、ウェハ１１の上面にエミッタ電極２３を形成し、ウェハ１１の下面にコレクタ電極２４を形成することで、図１に示すライトパンチスルー型のＩＧＢＴが形成される。

以上説明したように、本実施の形態では、Ｎ型不純物の注入後に局所的にレーザーアニール処理を行うことで、Ｎバッファ層２１内に高活性化部２１ａと低活性化部２１ｂを交互にストライプ状に形成する。これにより、Ｎバッファ層２１の高活性化部２１ａでは、オン時のＰコレクタ層２２からＮ⁻ドリフト層１２へのホール注入効率を低く抑えることができ、ターンオフスピード（即ち、スイッチングスピード）を速くすることができる。

また、短絡状態になり、Ｐコレクタ層２２側の電界強度が高くなる際に、Ｎバッファ層２１の低活性化部２１ｂを通してホールの注入が促進され、電界強度が下がるため、短絡試験での破壊耐量の低下を防ぐことができる。さらに、Ｎバッファ層２１の高活性化部２１ａが存在するため、Ｐコレクタ層２２の濃度を下げなくても、Ｐコレクタ層２２からＮ⁻ドリフト層１２への注入効率を下げることが可能であり、オン電圧のばらつきを抑えることができる。

実施の形態２．
実施の形態１では、Ｎバッファ層２１内の高活性化部２１ａと低活性化部２１ｂのストライプの向きを複数のＭＯＳＦＥＴのストライプの向きと平行にしていた。この場合、オン時のＩＧＢＴ内部のキャリア分布を均等にして安定動作を実現するためには、高活性化部２１ａと低活性化部２１ｂの間隔は、複数のＭＯＳＦＥＴのストライプピッチの倍数にする必要がある。しかし、レーザビームのビーム径はＭＯＳＦＥＴのストライプピッチよりも大きいため、レーザビームの照射精度が厳しく、実現が困難である。

そこで、実施の形態２では、Ｎバッファ層２１を形成する工程において、レーザーアニール処理を行う領域と行わない領域のストライプの向きを複数のＭＯＳＦＥＴのストライプの向きと直交させる。その他の工程は実施の形態１と同じである。

図６は、本発明の実施の形態２に係る半導体装置のＮバッファ層を示す平面図である。図７は図６のＡ−Ａ´での断面図であり、図８は図６のＢ−Ｂ´での断面図である。図示のように、Ｎバッファ層２１内の高活性化部２１ａと低活性化部２１ｂのストライプの向きは、複数のＭＯＳＦＥＴのストライプの向きと直交する。その他の構成は実施の形態１と同じである。

これにより、レーザーアニールを行う領域と行わない領域の間隔によらず、オン時のＩＧＢＴ内部のキャリア分布を均等にすることができ、安定した動作を実現することができ、破壊耐量も向上させることができる。

実施の形態３．
図９は、本発明の実施の形態３に係る半導体装置を示す断面図である。複数のＭＯＳＦＥＴの形成領域の外周においてウェハ１１の上面にガードリング２５（Field Limiting Ring: FLR）が形成されている。そして、ガードリング２５の形成領域に対応するＮバッファ層２１の領域の全面に高活性化部２１ａが形成されている。その他の構成は実施の形態１と同様である。

実施の形態３に係る半導体装置の製造工程では、実施の形態１の工程に加えて、複数のＭＯＳＦＥＴの形成領域の外周において、ＢなどのＰ型不純物を注入することでウェハ１１の上面にガードリング２５を形成する。そして、Ｎバッファ層２１を形成する工程において、ウェハ１１の下面の全面にＡｓなどのＮ型不純物を注入する。ＭＯＳＦＥＴの形成領域では、等間隔の隙間を空けてストライプ状にウェハ１１の下面にレーザーアニール処理を行うことでストライプ状に活性化されたＮバッファ層２１を形成する。一方、ガードリング２５の形成領域に対応するウェハ１１の下面の領域の全面にレーザーアニール処理を行う。その他の工程は実施の形態１と同様である。

ここで、ＩＧＢＴのオン時には、ＭＯＳＦＥＴのＮ^＋エミッタ層１４からチャネルを通じてＮ⁻ドリフト層１２に電子が供給される。これ伴い、Ｐコレクタ層２２からもＮ⁻ドリフト層１２にホールが注入される。このホールの注入によって、Ｎ⁻ドリフト層１２の抵抗が下がり、オン電圧を低くすることができる。Ｎ⁻ドリフト層１２へのホールの注入はＭＯＳＦＥＴ直下だけではなく、ＭＯＳＦＥＴ周辺のガードリング２５直下でも促進される。しかし、ガードリング２５直下のＮ⁻ドリフト層１２へのホール注入はオン電圧の低下にあまり貢献していない。

また、ターンオフ時には、Ｎ⁻ドリフト層１２に蓄積されていたキャリアは、コレクタ−エミッタ間に印加されている電界に引っ張られてエミッタ電極２３から抜けていく。しかし、ガードリング２５直下に蓄積されたホールは、全て近傍のエミッタ電極２３へ流れ込むため、ＩＧＢＴ内部で部分的にホール密度が高くなってしまう。このため、ＩＧＢＴ内部の寄生サイリスタがオンしやすくなってしまう。このようにしてＩＧＢＴ内部に部分的に破壊耐量の小さい領域ができてしまうと、スイッチングや短絡試験のターンオフ時にこの部分がラッチアップしてしまい、ＩＧＢＴが破壊されるという問題がある。

そこで、本実施の形態では、ガードリング２５直下においてＮバッファ層２１の活性化率を大きくする。これにより、オン時のガードリング２５直下のＮ⁻ドリフト層１２のホール密度を小さくすることができるため、ターンオフの過渡状態における破壊耐量を大きくすることができる。

実施の形態４．
図１０は、本発明の実施の形態４に係る半導体装置を示す断面図である。ウェハ１１の上面に、Ｎチャネルを持つ複数のＭＯＳＦＥＴがストライプ状に形成されている。ウェハ１１の下面にＮバッファ層２１が形成されている。Ｎバッファ層２１よりもウェハ１１の下面側に、Ｐコレクタ層２２が形成されている。ウェハ１１の上面にエミッタ電極２３が形成され、ウェハ１１の下面にコレクタ電極２４が形成されている。複数のＭＯＳＦＥＴのＮ⁻ドリフト層１２内にストライプ状又はメッシュ状の格子欠陥領域２６が形成されている。

次に、本発明の実施の形態４に係る半導体装置の製造方法について図面を参照しながら説明する。まず、図１１に示すように、フローティングゾーンウェハ１１の上面に、Ｎチャネルを持つ複数のＭＯＳＦＥＴをストライプ状に形成する。

次に、図１２に示すように、ウェハ１１の下面にＡｓなどのＮ型不純物を注入してレーザーアニール処理を行うことでＮバッファ層２１を形成する。そして、ウェハ１１の下面からＢなどのＰ型不純物を注入してレーザーアニール処理を行うことでＰコレクタ層２２を形成する。

次に、図１３に示すように、ストライプ状又はメッシュ状にＡＬの厚さが異なるＳＵＳマスク２７を用いて、複数のＭＯＳＦＥＴのＮ⁻ドリフト層１２に、コレクタ側からプロトンやヘリウムなどの荷電粒子を局所的に照射してストライプ状又はメッシュ状の格子欠陥領域２６を形成する。最後に、ウェハ１１の上面にエミッタ電極２３を形成し、ウェハ１１の下面にコレクタ電極２４を形成することで、図１０に示すライトパンチスルー型のＩＧＢＴが形成される。

ここで、スイッチングスピードを速くするためには、プロトンやヘリウムなどの荷電粒子のドーズ量を多くし、Ｎ⁻ドリフト層１２内の縦方向のライフタイムを極端に短くすれば良い。しかし、ドーズ量を多くし過ぎると、ＩＧＢＴのオン状態のコレクタ−エミッタ間の電圧が低い時にＰコレクタ層２２からのホールがＮ⁻ドリフト層１２内に注入されないため、ＭＯＳＦＥＴとしてしか動作せず、電流が流れない。コレクタ−エミッタ間の電圧が高くなるとＰコレクタ層２２からホールが注入されるようになり、ＩＧＢＴとして動作し始め、急激に電流が流れるようになる。つまりＩ−Ｖ波形がスナップバックする形状になってしまう。

そこで、本実施の形態では、複数のＭＯＳＦＥＴのＮ⁻ドリフト層１２内にストライプ状又はメッシュ状の格子欠陥領域２６を形成する。これにより、Ｎ⁻ドリフト層１２内に極端にライフタイムが短い領域と長い領域が交互に存在する。このようにライフタイムが極端に短い領域を形成することでＰコレクタ層２２からＮ⁻ドリフト層１２へのホール注入効率を抑えることができ、高速のＩＧＢＴを実現することができる。また、コレクタ−エミッタ間の電圧の電圧が低い状態においても、ホールは、ライフタイムの長い領域を通してＰコレクタ層２２からＮ⁻ドリフト層１２へ注入される。よって、ＩＧＢＴ動作が可能となり、安定した動作が可能となる。

実施の形態５．
図１４は、本発明の実施の形態５に係る半導体装置を示す断面図である。複数のＭＯＳＦＥＴの形成領域の外周においてウェハ１１の上面にガードリング２５（Field Limiting Ring: FLR）が形成されている。そして、ガードリング２５の形成領域に対応するＮ⁻ドリフト層１２の領域の全面に格子欠陥領域２６が形成されている。その他の構成は実施の形態１と同様である。

実施の形態３に係る半導体装置の製造工程では、実施の形態１の工程に加えて、複数のＭＯＳＦＥＴの形成領域の外周においてウェハ１１の上面に、ＢなどのＰ型不純物を注入することでガードリング２５を形成する。そして、格子欠陥領域２６を形成する工程において、ガードリング２５の形成領域に対応するＮ⁻ドリフト層１２の領域の全面に荷電粒子を照射して格子欠陥領域２６を形成する。その他の工程は実施の形態４と同様である。

本実施の形態により、実施の形態３と同様にターンオフの過渡状態における破壊耐量を大きくすることができる。

本発明の実施の形態１に係る半導体装置を示す断面図である。本発明の実施の形態１に係る半導体装置のＮバッファ層を示す平面図である。本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。本発明の実施の形態２に係る半導体装置のＮバッファ層を示す平面図である。図６のＡ−Ａ´での断面図である。図６のＢ−Ｂ´での断面図である。本発明の実施の形態３に係る半導体装置を示す断面図である。本発明の実施の形態４に係る半導体装置を示す断面図である。本発明の実施の形態４に係る半導体装置の製造方法を説明するための断面図である。本発明の実施の形態４に係る半導体装置の製造方法を説明するための断面図である。本発明の実施の形態４に係る半導体装置の製造方法を説明するための断面図である。本発明の実施の形態５に係る半導体装置を示す断面図である。従来のライトパンチスルー型ＩＧＢＴを示す断面図である。

符号の説明

１１フローティングゾーンウェハ
２１Ｎバッファ層
２１ｂ低活性化部
２１ａ高活性化部
２２Ｐコレクタ層
２５ガードリング
２６格子欠陥領域

Claims

ウェハの第１主面に第１導電型のチャネルを持つ複数のＭＯＳＦＥＴをストライプ状に形成する工程と、
前記ウェハの第２主面に第１導電型の不純物を注入し、等間隔の隙間を空けてストライプ状にレーザーアニール処理を行うことでストライプ状に活性化されたバッファ層を形成する工程と、
前記バッファ層を形成した後に、前記第２主面に第２導電型の不純物を注入し、前記第２主面の全面にレーザーアニール処理を行うことでコレクタ層を形成し、前記バッファ層を活性化する工程と、
前記第１主面にエミッタ電極を形成し、前記第２主面にコレクタ電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
前記バッファ層を形成する工程において、レーザーアニール処理を行う領域と行わない領域のストライプの向きを前記複数のＭＯＳＦＥＴのストライプの向きと直交させることを特徴とする請求項１に記載の半導体装置の製造方法。
前記複数のＭＯＳＦＥＴの形成領域の外周において前記第１主面にガードリングを形成する工程を更に有し、
前記バッファ層を形成する工程において、前記第２主面の全面に第１導電型の不純物を注入し、前記ガードリングの形成領域に対応する前記第２主面の領域の全面にレーザーアニール処理を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
ウェハの第１主面にストライプ状に形成され、第１導電型のチャネルを持つ複数のＭＯＳＦＥＴと、
前記ウェハの第２主面に形成され、高活性化部と、前記高活性化部よりも不純物の活性化率が低い低活性化部とが交互にストライプ状に形成された第１導電型のバッファ層と、
前記バッファ層よりも前記ウェハの第２主面側に形成された第２導電型のコレクタ層と、
前記ウェハの第１主面に形成されたエミッタ電極と、
前記ウェハの第２主面に形成されたコレクタ電極とを有することを特徴とする半導体装置。
前記バッファ層内の高活性化部と低活性化部のストライプの向きは、前記複数のＭＯＳＦＥＴのストライプの向きと直交することを特徴とする請求項４に記載の半導体装置。
前記複数のＭＯＳＦＥＴの形成領域の外周において前記第１主面に形成されたガードリングを更に有し、
前記ガードリングの形成領域に対応する前記バッファ層の領域の全面に前記高活性化部が形成されていることを特徴とする請求項４に記載の半導体装置。