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KR101977957B1 - 전력 반도체 소자 및 그 제조방법 - Google Patents

전력 반도체 소자 및 그 제조방법 Download PDF

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KR101977957B1
KR101977957B1 KR1020170142732A KR20170142732A KR101977957B1 KR 101977957 B1 KR101977957 B1 KR 101977957B1 KR 1020170142732 A KR1020170142732 A KR 1020170142732A KR 20170142732 A KR20170142732 A KR 20170142732A KR 101977957 B1 KR101977957 B1 KR 101977957B1
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현대오트론 주식회사
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Abstract

본 발명은 액티브(active) 셀 영역의 일부를 구성하되, 제 1 도전형의 불순물이 제 1 농도로 도핑된 에피택셜층; 상기 에피택셜층 아래에 배치되되, 제 1 도전형의 불순물이 제 2 농도로 도핑되어 활성화된 필드 스톱 영역; 및 상기 필드 스톱 영역 아래에 배치되되, 제 2 도전형의 불순물이 도핑된 콜렉터 영역;을 포함하되, 상기 필드 스톱 영역은 도핑된 상기 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역과 약한 영역이 교호적으로 반복 배치되어 구성된 것을 특징으로 하는 전력 반도체 소자를 제공한다.

Description

전력 반도체 소자 및 그 제조방법{Power semiconductor device and method of fabricating the same}
본 발명은 전력 반도체 소자 및 그 제조방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자 및 그 제조방법에 관한 것이다.
절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다. 1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되어지고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다. 따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자 뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.
본 발명은 효율과 강건성을 모두 개선시킬 수 있는 전력 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 액티브(active) 셀 영역의 일부를 구성하되, 제 1 도전형의 불순물이 제 1 농도로 도핑된 에피택셜층; 상기 에피택셜층 아래에 배치되되, 제 1 도전형의 불순물이 제 2 농도로 도핑되어 활성화된 필드 스톱 영역; 및 상기 필드 스톱 영역 아래에 배치되되, 제 2 도전형의 불순물이 도핑된 콜렉터 영역;을 포함하되, 상기 필드 스톱 영역은 도핑된 상기 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역과 약한 영역이 교호적으로 반복 배치되어 구성된 것을 특징으로 한다.
상기 전력 반도체 소자가 스위칭 온(switching on) 시, 상기 필드 스톱 영역 중 활성화가 상대적으로 약한 영역을 통과하는 홀 전류가 상기 필드 스톱 영역 중 활성화가 상대적으로 강한 영역을 통과하는 홀 전류 보다 더 크며, 상기 전력 반도체 소자가 스위칭 오프(switching off) 시, 상기 필드 스톱 영역 중 활성화가 상대적으로 강한 영역을 통과하는 전자 전류가 상기 필드 스톱 영역 중 활성화가 상대적으로 약한 영역을 통과하는 전자 전류 보다 더 큰 것을 특징으로 한다.
상기 전력 반도체 소자에서, 상기 필드 스톱 영역에서 제 1 도전형의 불순물이 도핑된 제 2 농도는 상기 에피택셜층에서 제 1 도전형의 불순물이 도핑된 제 1 농도 보다 상대적으로 더 높을 수 있다.
상기 전력 반도체 소자에서, 상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 p형 및 n형 중 각각 어느 하나일 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자의 제조방법이 제공된다. 상기 전력 반도체 소자의 제조방법은 액티브(active) 셀 영역의 일부를 구성하되, 반도체 웨이퍼 상에 제 1 도전형의 불순물이 제 1 농도로 도핑된 에피택셜층을 형성하는 단계; 상기 에피택셜층 상에 게이트 구조체를 형성하는 단계; 상기 반도체 웨이퍼 중 테두리를 제외한 부분을 제거하는 단계; 상기 에피택셜층의 하부에 제 1 도전형의 불순물을 제 2 농도로 도핑한 후 제 1 레이저 어닐링 공정으로 어닐링하여 활성화시켜 필드 스톱 영역을 형성하는 단계; 및 상기 에피택셜층의 하부 중에서 상기 필드 스톱 영역의 아래에 제 2 도전형의 불순물을 도핑한 후 제 2 레이저 어닐링 공정으로 어닐링하여 활성화시켜 콜렉터 영역을 형성하는 단계;를 포함하되, 상기 제 1 레이저 어닐링 공정은 제 2 농도로 도핑된 상기 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역과 약한 영역이 교호적으로 반복 배치되어 구성되도록 수행되는 것을 특징으로 한다.
상기 과제를 해결하기 위한 본 발명의 또 다른 관점에 의한 전력 반도체 소자의 제조방법이 제공된다. 상기 전력 반도체 소자의 제조방법은 액티브(active) 셀 영역의 일부를 구성하되, 반도체 웨이퍼 상에 제 1 도전형의 불순물이 제 1 농도로 도핑된 에피택셜층을 형성하는 단계; 상기 에피택셜층 상에 게이트 구조체를 형성하는 단계; 상기 반도체 웨이퍼 중 테두리를 제외한 부분을 제거하는 단계; 상기 에피택셜층의 하부에 제 2 도전형의 불순물을 도핑한 후 제 2 레이저 어닐링 공정으로 어닐링하여 활성화시켜 콜렉터 영역을 형성하는 단계; 및 상기 에피택셜층의 하부 중에서 상기 콜렉터 영역 상에 제 1 도전형의 불순물을 제 2 농도로 도핑한 후 제 1 레이저 어닐링 공정으로 어닐링하여 활성화시켜 필드 스톱 영역을 형성하는 단계;를 포함하되, 상기 제 1 레이저 어닐링 공정은 제 2 농도로 도핑된 상기 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역과 약한 영역이 교호적으로 반복 배치되어 구성되도록 수행되는 것을 특징으로 한다.
상기 전력 반도체 소자의 제조방법에서, 상기 필드 스톱 영역은 도핑된 상기 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역과 약한 영역이 교호적으로 반복 배치되어 구성되도록, 상기 제 1 레이저 어닐링 공정은 레이저 에너지 및 어닐링 시간 중의 적어도 어느 하나가 상기 활성화가 상대적으로 강한 영역과 약한 영역에 차등적으로 적용되도록 수행되는 것을 특징으로 할 수 있다.
상기 전력 반도체 소자의 제조방법들에서, 상기 반도체 웨이퍼 중 테두리를 제외한 부분을 제거하는 단계는 타이코 프로세스 그라인딩 공정을 이용하여 제거하는 단계를 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 효율과 강건성을 모두 개선시킬 수 있는 전력 반도체 소자 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 일반적인 전력 반도체 소자의 액티브 셀 영역의 일부를 도해하는 도면이다.
도 2는 도 1의 A 영역에서 필드 스톱 영역의 두께에 따른 농도 프로파일과 효율과 강건성을 나타낸 표이다.
도 3은 일반적인 전력 반도체 소자에서 효율과 강건성의 관계를 나타낸 그래프이다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자에서 효율과 강건성을 도해하는 도면이다.
도 5는 본 발명의 일 실시예에 따른 예시적인 전력 반도체 소자에서 액티브 셀 영역의 단면을 도해하는 도면이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 전력 반도체 소자를 제조하는 과정 중의 일부를 도해하는 도면들이다.
도 8은 이온 주입 공정과 후속의 어닐링 공정에 따른 활성화에 따른 격자 변화를 도해하는 도면이다.
도 9는 본 발명의 실시예와 비교예에 따른 전력 반도체 소자에서 버퍼층 구성, 불순물 농도 프로파일, 효율성 및 강건성을 요약하여 정리한 표이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이고 제 2 도전형이 p형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 p형이고 제 2 도전형은 n형일 수도 있다.
도 1은 일반적인 전력 반도체 소자의 액티브 셀 영역의 일부를 도해하는 도면이고, 도 2는 도 1의 A 영역에서 필드 스톱 영역의 두께에 따른 농도 프로파일과 효율과 강건성을 나타낸 표이고, 도 3은 일반적인 전력 반도체 소자에서 효율과 강건성의 관계를 나타낸 그래프이다.
도 1 내지 도 3을 참조하면, 액티브(active) 셀 영역의 일부를 구성하되, 제 1 도전형의 불순물이 제 1 농도로 도핑된 에피택셜층(10), 상기 에피택셜층(10) 아래에 배치되되, 제 1 도전형의 불순물이 제 2 농도로 도핑되어 활성화된 필드 스톱 영역(70) 및 상기 필드 스톱 영역(70) 아래에 배치되되, 제 2 도전형의 불순물이 도핑된 콜렉터 영역(71)을 포함하는 전력 반도체 소자에서, 필드 스톱 영역(70)은 버퍼층으로 이해될 수 있다.
필드 스톱 영역(70)의 두께가 상대적으로 얇은 경우, 스위칭 온(switching on) 시 정공에 의한 상방의 전류가 상대적으로 높아 스위칭 속도(효율)가 양호하지만, 스위칭 오프(switching off) 시 전자에 의한 하방의 오프 전류가 상대적으로 낮아 강건성이 양호하지 못하다는 문제점이 발생한다.
한편, 필드 스톱 영역(70)의 두께가 상대적으로 두꺼운 경우, 스위칭 오프(switching off) 시 전자에 의한 하방의 오프 전류가 상대적으로 높아 강건성이 양호하지만, 스위칭 온(switching on) 시 정공에 의한 상방의 전류가 상대적으로 낮아 스위칭 속도(효율)가 양호하지 못하다는 문제점이 발생한다.
따라서, 전력 반도체 소자의 효율과 강건성은 통상적으로 서로 트레이드 오프(trade off) 관계를 가질 수 밖에 없다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자에서 효율과 강건성을 도해하는 도면이다.
본 발명의 일 실시예에 따른 전력 반도체 소자는 액티브(active) 셀 영역의 일부를 구성하되, 제 1 도전형(예를 들어, N형)의 불순물이 제 1 농도로 도핑된 에피택셜층(10); 상기 에피택셜층(10) 아래에 배치되되, 제 1 도전형의 불순물이 제 2 농도로 도핑되어 활성화된 필드 스톱 영역(70)을 포함한다.
상기 필드 스톱 영역(70)은 도핑된 상기 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역(70a)과 약한 영역(70b)이 교호적으로 반복 배치되어 구성된다. 예를 들어, 도핑된 상기 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역(70a)과 약한 영역(70b)은 에피택셜층(10)의 상면과 나란한 방향으로 서로 연결되면서 교호적으로 반복 배치될 수 있다. 다른 관점에서 살펴보면, 도핑된 상기 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역(70a)은 약한 영역(70b) 보다 전력 반도체 소자의 깊이 방향(도면에서 세로 방향)으로의 길이가 상대적으로 더 길 수 있다.
도 4의 (a)를 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자는 스위칭 온(switching on) 시, 상기 필드 스톱 영역(70) 중 활성화가 상대적으로 약한 영역(70b)을 통과하는 홀 전류가 상기 필드 스톱 영역(70) 중 활성화가 상대적으로 강한 영역(70a)을 통과하는 홀 전류 보다 더 크므로, 저활성화 영역을 통한 효율 증가가 확보된다.
또한, 도 4의 (b)를 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자는 스위칭 오프(switching off) 시, 상기 필드 스톱 영역(70) 중 활성화가 상대적으로 강한 영역(70a)을 통과하는 전자 전류가 상기 필드 스톱 영역(70) 중 활성화가 상대적으로 약한 영역(70b)을 통과하는 전자 전류 보다 더 크므로, 고활성화 영역을 통한 오프 전류가 효과적으로 흘러나가 강건성이 확보된다.
따라서, 본 발명의 일 실시예에 따른 전력 반도체 소자는 상기 필드 스톱 영역(70)은 도핑된 상기 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역(70a)과 약한 영역(70b)이 교호적으로 반복 배치되어 구성됨으로써 효율과 강건성을 동시에 확보할 수 있다는 현저한 효과를 가진다.
도 5는 본 발명의 일 실시예에 따른 예시적인 전력 반도체 소자에서 액티브 셀 영역의 단면을 도해하는 도면이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 예시적인 전력 반도체 소자(100)는 액티브(active) 셀 영역의 일부를 구성하되, 제 1 도전형의 불순물이 제 1 농도로 도핑된 에피택셜층(10); 상기 에피택셜층(10) 아래에 배치되되, 제 1 도전형의 불순물이 제 2 농도로 도핑되어 활성화된 버퍼층으로서의 필드 스톱 영역(70); 및 상기 필드 스톱 영역(70) 아래에 배치되되, 제 2 도전형의 불순물이 도핑된 콜렉터 영역(71);을 포함한다. 상기 필드 스톱 영역(70)은 도핑된 상기 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역과 약한 영역이 교호적으로 반복 배치되어 구성된다.
기판으로서 에피택셜층(10)은 반도체 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다. 상기 반도체 웨이퍼는, 예를 들어, 제 1 도전형의 불순물이 저농도로 도핑된 반도체 웨이퍼를 포함할 수 있다. 예시적으로, 반도체 웨이퍼에서 n형 불순물의 도핑 농도는, 예컨대, 1013 내지 1016/cm3 정도일 수 있다. 이러한 n형 불순물의 도핑 농도를 고려하면, 에피택셜 성장된 에피층을 포함하는 기판(10)은 N- 기판이라 할 수 있다. 그러나, 기판(10)의 물질 및 도핑 농도 등은 이에 한정되지 않으며, 달라질 수 있다. 액티브 셀 영역은 다수의 활성 셀(Active cell)들이 존재하여 수직 방향으로 전류의 도통이 이루어지는 영역을 포함한다.
에피택셜층(10)의 상면과 반대면인 하면에는 버퍼층으로서 필드 스톱 영역(70)이 구비된다. 필드 스톱 영역(70)은 제 1 도전형 불순물이 도핑된 영역일 수 있다. 예컨대, 필드 스톱 영역(70)의 n형 불순물 농도는 1014 내지 1018/cm3 정도일 수 있다. 필드 스톱 영역(70)의 n형 불순물 농도를 고려하면, 필드 스톱 영역(70)은 N0 층이라 할 수 있다. 필드 스톱 영역(70)의 n형 불순물 농도는 에피택셜 성장된 에피층을 포함하는 기판(10)의 n형 불순물 농도 보다 높을 수 있다. 필드 스톱 영역(70) 아래에는 콜렉터 영역(71)이 구비될 수 있다. 콜렉터 영역(71)은 제 2 도전형 불순물, 예를 들어, p형 불순물이 도핑된 영역일 수 있다. 한편, 콜렉터 영역(70) 아래에 제 2 금속막(76)이 더 구비될 수 있다. 제 2 금속막(76)은 콜렉터 전극으로 제공될 수 있다.
나아가, 이하에서는, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)를 구성하는 예시적인 구성요소들을 설명한다. 다만, 이러한 예시적인 구성요소들에 의하여 본 발명의 기술적 사상을 한정하고자 함은 아니며, 전력 반도체 소자의 구성에 대한 이해를 위한 설명으로서 제공되는 것이다.
본 발명의 일 실시예에 따른 예시적인 전력 반도체 소자(100)는 에피택셜층(10) 내에 서로 이격된 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 배치된 한 쌍의 게이트 전극(50a, 50b)을 포함할 수 있다. 여기에서, 에피택셜층(10)은 반도체 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 제 1 트렌치(20a) 및 제 2 트렌치(20b) 사이에 배치된 제 2 도전형의 바디 영역(42)과 제 2 도전형의 바디 영역(42) 내에 제 1 트렌치(20a) 및 제 2 트렌치(20b)에 각각 인접하여 서로 이격 배치된 한 쌍의 제 1 도전형의 소스 영역(44a, 44b)을 포함할 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 제 1 트렌치(20a)의 바닥면과 적어도 일측면을 각각 둘러싸는 제 2 도전형의 플로팅 영역(30a)을 포함하고, 제 1 트렌치(20b)의 바닥면과 적어도 일측면을 각각 둘러싸는 제 2 도전형의 플로팅 영역(30b)을 포함하되, 한 쌍의 제 2 도전형의 플로팅 영역(30a, 30b)은 서로 이격되어 배치될 수 있다. 기판으로서의 에피택셜층(10)의 상면(1s)을 기준으로 플로팅 영역(30a, 30b)의 바닥면 까지의 깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 바닥면까지의 깊이보다 더 깊을 수 있다. 즉, 제 2 도전형의 플로팅 영역(30a, 30b)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 깊을 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 한 쌍의 제 2 도전형의 플로팅 영역(30a, 30b) 아래(12)로부터 한 쌍의 제 2 도전형의 플로팅 영역(30a, 30b) 사이(14)를 통과하여 제 2 도전형의 바디 영역(42)까지 이어지는, 제 1 도전형의 드리프트 영역을 포함한다.
한편, 제 2 도전형의 바디 영역(42)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 얕으며, 제 2 도전형의 플로팅 영역(30a, 30b)의 도핑 최대깊이는 제 1 트렌치(20a) 및 제 2 트렌치(20b)의 깊이 보다 깊을 수 있다.
기판의 상부에는 게이트 전극(50a, 50b)과 전기적으로 연결된 도전성 패턴(64)과 소스 영역(44a,44b) 및 바디 영역(42)과 전기적으로 연결된 도전성 패턴(68)이 형성될 수 있다. 도전성 패턴(64, 68)은 전극이나 콘택의 역할을 수행하며, 절연패턴(62, 66)이 개재되어 전기적으로 절연될 수 있다. 한편, 기판의 하부에는 컬렉터 전극(76)가 배치될 수 있다.
이하에서는, 본 발명의 일 실시예에 의한 전력 반도체 소자의 제조방법을 설명한다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 전력 반도체 소자를 제조하는 과정 중의 일부를 도해하는 도면들이다. 도 6에 도시된 전력 반도체 소자는 레이저 어닐링 공정을 적용하기 전에 해당하며, 도 7에 도시된 전력 반도체 소자는 레이저 어닐링 공정을 적용한 후에 해당한다.
도 7의 (b)는 도 7의 (a)에 도시된 전력 반도체 소자에서 A-A 라인을 따라 절취한 단면에서 도핑 농도 프로파일을 나타낸 그래프이고, 도 7의 (c)는 도 7의 (a)에 도시된 전력 반도체 소자에서 B-B 라인을 따라 절취한 단면에서 도핑 농도 프로파일을 나타낸 그래프이고, 도 7의 (d)는 도 7의 (a)에 도시된 전력 반도체 소자에서 전기장 프로파일을 나타낸 그래프이다.
일 관점에 따른, 상기 전력 반도체 소자의 제조방법은 액티브(active) 셀 영역의 일부를 구성하되, 반도체 웨이퍼(200) 상에 제 1 도전형의 불순물이 제 1 농도로 도핑된 에피택셜층을 형성하는 단계; 상기 에피택셜층 상에 게이트 구조체를 형성하는 단계; 상기 반도체 웨이퍼(200) 중 테두리(250)를 제외한 부분을 제거하는 단계; 상기 에피택셜층의 하부에 제 1 도전형의 불순물을 제 2 농도로 도핑한 후 제 1 레이저 어닐링 공정으로 어닐링하여 활성화시켜 필드 스톱 영역을 형성하는 단계; 및 상기 에피택셜층의 하부 중에서 상기 필드 스톱 영역의 아래에 제 2 도전형의 불순물을 도핑한 후 제 2 레이저 어닐링 공정으로 어닐링하여 활성화시켜 콜렉터 영역을 형성하는 단계;를 포함하되, 상기 제 1 레이저 어닐링 공정은 제 2 농도로 도핑된 상기 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역과 약한 영역이 교호적으로 반복 배치되어 구성되도록 수행되는 것을 특징으로 한다. 이 경우, 필드 스톱 영역을 콜렉터 영역 보다 먼저 형성하게 된다.
다른 관점에 따른, 상기 전력 반도체 소자의 제조방법은 액티브(active) 셀 영역의 일부를 구성하되, 반도체 웨이퍼(200) 상에 제 1 도전형의 불순물이 제 1 농도로 도핑된 에피택셜층을 형성하는 단계; 상기 에피택셜층 상에 게이트 구조체를 형성하는 단계; 상기 반도체 웨이퍼 중(200) 테두리(250)를 제외한 부분을 제거하는 단계; 상기 에피택셜층의 하부에 제 2 도전형의 불순물을 도핑한 후 제 2 레이저 어닐링 공정으로 어닐링하여 활성화시켜 콜렉터 영역을 형성하는 단계; 및 상기 에피택셜층의 하부 중에서 상기 콜렉터 영역 상에 제 1 도전형의 불순물을 제 2 농도로 도핑한 후 제 1 레이저 어닐링 공정으로 어닐링하여 활성화시켜 필드 스톱 영역을 형성하는 단계;를 포함하되, 상기 제 1 레이저 어닐링 공정은 제 2 농도로 도핑된 상기 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역과 약한 영역이 교호적으로 반복 배치되어 구성되도록 수행되는 것을 특징으로 한다. 이 경우, 콜렉터 영역을 필드 스톱 영역 보다 먼저 형성하게 된다.
여기에서, 상기 반도체 웨이퍼(200)는, 예를 들어, 제 1 도전형의 불순물이 저농도로 도핑된 반도체 웨이퍼를 포함할 수 있다. 예시적으로, 반도체 웨이퍼에서 n형 불순물의 도핑 농도는, 예컨대, 1013 내지 1016/cm3 정도일 수 있다. 이러한 n형 불순물의 도핑 농도를 고려하면, 에피택셜 성장된 에피층을 포함하는 기판은 N- 기판이라 할 수 있다.
반도체 웨이퍼(200)의 두께가 상대적으로 두껍기 때문에, 반도체 웨이퍼(200)의 후면을 통하여 에피택셜층의 하면에 불순물을 도핑하고 활성화하여 스톱 필드 영역과 콜렉터 영역을 형성하는 것은 비효율적이다. 따라서, 스톱 필드 영역과 콜렉터 영역을 형성하기 전에 반도체 웨이퍼(200)의 적어도 일부의 두께를 후면으로부터 제거하는 것이 필요하다. 이러한 제거 공정은 식각 공정이나 그라인딩 공정 등을 이용한 씨닝(thinning) 공정을 포함할 수 있다. 그러나, 반도체 웨이퍼(200)의 전체 면적에 걸쳐 씨닝 공정을 적용할 경우, 휨 현상이 발생하여 후속 공정의 핸들링 등이 용이하지 않은 문제점이 발생할 수 있으므로, 반도체 웨이퍼(200)의 테두리(250)는 소정의 두께 이상을 남겨두고, 반도체 웨이퍼(200)의 테두리(250)를 제외한 나머지 중앙 부분을 에피택셜층이 노출되도록 제거하는 것이 바람직하다. 예를 들어, 반도체 웨이퍼 중 테두리를 제외한 부분을 제거하는 단계는 타이코 프로세스 그라인딩 공정을 이용하여 제거하는 단계를 포함할 수 있다.
이러한 구조 하에서 에피택셜층의 하면에 필드 스톱 영역의 불순물 활성화 정도를 차등화하기 위한 방법으로 불순물 도핑 농도를 차등화하는 것은 포토리소그래피 공정을 수반하므로 실질적으로 용이하지 않다.
따라서, 필드 스톱 영역을 형성하기 위하여 주입되는 불순물의 도핑 농도는 액티브 셀 영역에 걸쳐 동일하게 적용하고, 이러한 불순물이 주입된 예비적인 필드 스톱 영역(70c)에 대하여 어닐링 공정으로서 도 6의 (c)에 도시된 레이저 어닐링 공정을 제 1 영역(70a)과 제 2 영역(70b)에 차등하여 수행함으로써, 최종적으로 구현된 필드 스톱 영역(70)은 도핑된 상기 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역(70a)과 약한 영역(70b)이 교호적으로 반복 배치되도록 구성된다. 레이저 어닐링 공정의 차등화 방법은 레이저 에너지 및 어닐링 시간 중의 적어도 어느 하나가 제 1 영역(70a)과 제 2 영역(70b)에 차등적으로 적용되도록 수행될 수 있다.
예컨대, 전력 반도체 소자의 필드 스톱 영역(70)에서 제 2 영역(70b)인 저활성화 영역은 전력 반도체 소자의 필드 스톱 영역(70) 중에서 제 1 영역(70a)인 고활성화 영역 대비 상기 레이저 어닐링 공정의 레이저 에너지 및 어닐링 시간 중의 적어도 어느 하나가 상대적으로 적거나 짧을 수 있다.
도 8의 (a)와 (b)는 이온 주입 공정과 후속의 어닐링 공정에 따른 활성화에 따른 격자 변화를 도해하는 도면이다.
도 8을 참조하면, ●로 표현된 도펀트 이온(dopant ion)을 주입하는 과정에서 격자가 깨지며, 깨진 격자가 레이저 어닐링 공정을 거치면서 복구되고 캐리어인 도펀트 이온이 활성화되는 것을 확인할 수 있다.
지금까지 본 발명의 기술적 사상을 실시예와 비교예를 참조하여 설명하였다.
도 9는 본 발명의 실시예와 비교예에 따른 전력 반도체 소자에서 버퍼층 구성, 불순물 농도 프로파일, 효율성 및 강건성을 요약하여 정리한 표이다.
도 9를 참조하면, 액티브(active) 셀 영역의 일부를 구성하되, 제 1 도전형의 불순물이 제 1 농도로 도핑된 에피택셜층(10), 상기 에피택셜층(10) 아래에 배치되되, 제 1 도전형의 불순물이 제 2 농도로 도핑되어 활성화된 필드 스톱 영역(70) 및 상기 필드 스톱 영역(70) 아래에 배치되되, 제 2 도전형의 불순물이 도핑된 콜렉터 영역(71)을 포함하는 전력 반도체 소자에서, 필드 스톱 영역(70)은 버퍼층으로 이해될 수 있다.
비교예 1과 같이, 필드 스톱 영역(70)의 두께가 상대적으로 얇은 경우, 스위칭 온(switching on) 시 정공에 의한 상방의 전류가 상대적으로 높아 스위칭 속도(효율)가 양호하지만, 스위칭 오프(switching off) 시 전자에 의한 하방의 오프 전류가 상대적으로 낮아 강건성이 양호하지 못하다는 문제점이 발생한다.
비교예 2와 같이, 필드 스톱 영역(70)의 두께가 상대적으로 두꺼운 경우, 스위칭 오프(switching off) 시 전자에 의한 하방의 오프 전류가 상대적으로 높아 강건성이 양호하지만, 스위칭 온(switching on) 시 정공에 의한 상방의 전류가 상대적으로 낮아 스위칭 속도(효율)가 양호하지 못하다는 문제점이 발생한다.
이에 반하여, 실시예에서는, 필드 스톱 영역(70)은 도핑된 상기 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역과 약한 영역이 교호적으로 반복 배치되어 구성되는 강/약 교차형 구조를 가지며, 이러한 구조에서는 스위칭 오프(switching off) 시 전자에 의한 하방의 오프 전류가 상대적으로 높아 강건성이 양호하며, 스위칭 온(switching on) 시 정공에 의한 상방의 전류도 상대적으로 높아 스위칭 속도(효율)도 양호함을 확인하였다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10 : 에피택셜층
70 : 버퍼층으로서 필드 스톱 영역
70a : 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역
70b : 제 1 도전형의 불순물의 활성화가 상대적으로 약한 영역
71 : 콜렉터 영역

Claims (8)

  1. 액티브(active) 셀 영역의 일부를 구성하되, 제1 도전형의 불순물이 제1 농도로 도핑된 에피택셜층;
    상기 에피택셜층 아래에 배치되되, 제1 도전형의 불순물이 제2 농도로 도핑되어 활성화된 필드 스톱 영역; 및
    상기 필드 스톱 영역 아래에 배치되되, 제2 도전형의 불순물이 도핑된 콜렉터 영역;
    을 포함하되,
    상기 필드 스톱 영역은 두께가 상대적으로 두꺼운 영역과 두께가 상대적으로 얇은 영역이 교호적으로 반복 배치되며, 도핑된 상기 제1 도전형의 불순물의 활성화가 상대적으로 강한 영역과 약한 영역이 교호적으로 반복 배치되되, 상기 두께가 상대적으로 두꺼운 영역은 상기 활성화가 상대적으로 강한 영역에 해당하며, 상기 두께가 상대적으로 얇은 영역은 상기 활성화가 상대적으로 약한 영역에 해당하는것을특징으로하는,
    전력 반도체 소자.
  2. 제 1 항에 있어서,
    상기 전력 반도체 소자가 스위칭 온(switching on) 시, 상기 필드 스톱 영역 중 활성화가 상대적으로 약한 영역을 통과하는 홀 전류가 상기 필드 스톱 영역 중 활성화가 상대적으로 강한 영역을 통과하는 홀 전류 보다 더 크며, 상기 전력 반도체 소자가 스위칭 오프(switching off) 시, 상기 필드 스톱 영역 중 활성화가 상대적으로 강한 영역을 통과하는 전자 전류가 상기 필드 스톱 영역 중 활성화가 상대적으로 약한 영역을 통과하는 전자 전류 보다 더 큰 것을 특징으로 하는,
    전력 반도체 소자.
  3. 제 1 항에 있어서,
    상기 필드 스톱 영역에서 제 1 도전형의 불순물이 도핑된 제 2 농도는 상기 에피택셜층에서 제 1 도전형의 불순물이 도핑된 제 1 농도 보다 상대적으로 더 높은 것을 특징으로 하는,
    전력 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 1 도전형 및 상기 제 2 도전형은 서로 반대의 도전형을 가지되 p형 및 n형 중 각각 어느 하나인,
    전력 반도체 소자.
  5. 액티브(active) 셀 영역의 일부를 구성하되, 반도체 웨이퍼 상에 제1 도전형의 불순물이 제1 농도로 도핑된 에피택셜층을 형성하는 단계;
    상기 에피택셜층 상에 게이트 구조체를 형성하는 단계;
    상기 반도체 웨이퍼 중 테두리를 제외한 부분을 제거하는 단계;
    상기 에피택셜층의 하부에 제1 도전형의 불순물을 제2 농도로 도핑한 후 제1 레이저 어닐링 공정으로 어닐링하여 활성화시켜 필드 스톱 영역을 형성하는 단계; 및
    상기 에피택셜층의 하부 중에서 상기 필드 스톱 영역의 아래에 제2 도전형의 불순물을 도핑한 후 제2 레이저 어닐링 공정으로 어닐링하여 활성화시켜 콜렉터 영역을 형성하는 단계;
    를 포함하되,
    상기 필드 스톱 영역은 두께가 상대적으로 두꺼운 영역과 두께가 상대적으로 얇은 영역이 교호적으로 반복 배치되되, 제2 농도로 도핑된 상기 제1 도전형의 불순물의 활성화가 상대적으로 강한 영역과 약한 영역이 교호적으로 반복 배치되며,
    상기 제1 레이저 어닐링 공정은 상기 두께가 상대적으로 두꺼운 영역은 상기 활성화가 상대적으로 강한 영역에 해당하며, 상기 두께가 상대적으로 얇은 영역은 상기 활성화가 상대적으로 약한 영역에 해당되도록 수행되는것을 특징으로하는,
    전력 반도체 소자의 제조방법.
  6. 액티브(active) 셀 영역의 일부를 구성하되, 반도체 웨이퍼 상에 제1 도전형의 불순물이 제1 농도로 도핑된 에피택셜층을 형성하는 단계;
    상기 에피택셜층 상에 게이트 구조체를 형성하는 단계;
    상기 반도체 웨이퍼 중 테두리를 제외한 부분을 제거하는 단계;
    상기 에피택셜층의 하부에 제2 도전형의 불순물을 도핑한 후 제2 레이저 어닐링 공정으로 어닐링하여 활성화시켜 콜렉터 영역을 형성하는 단계; 및
    상기 에피택셜층의 하부 중에서 상기 콜렉터 영역 상에 제1 도전형의 불순물을 제2 농도로 도핑한 후 제1 레이저 어닐링 공정으로 어닐링하여 활성화시켜 필드 스톱 영역을 형성하는 단계;
    를 포함하되,
    상기 필드 스톱 영역은 두께가 상대적으로 두꺼운 영역과 두께가 상대적으로 얇은 영역이 교호적으로 반복 배치되되, 제2 농도로 도핑된 상기 제1 도전형의 불순물의 활성화가 상대적으로 강한 영역과 약한 영역이 교호적으로 반복 배치되며,
    상기 제1 레이저 어닐링 공정은 상기 두께가 상대적으로 두꺼운 영역은 상기 활성화가 상대적으로 강한 영역에 해당하며, 상기 두께가 상대적으로 얇은 영역은 상기 활성화가 상대적으로 약한 영역에 해당되도록 수행되는것을 특징으로 하는,
    전력 반도체 소자의 제조방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 필드 스톱 영역은 도핑된 상기 제 1 도전형의 불순물의 활성화가 상대적으로 강한 영역과 약한 영역이 교호적으로 반복 배치되어 구성되도록 상기 제 1 레이저 어닐링 공정은 레이저 에너지 및 어닐링 시간 중의 적어도 어느 하나가 상기 활성화가 상대적으로 강한 영역과 약한 영역에 차등적으로 적용되도록 수행되는 것을 특징으로 하는,
    전력 반도체 소자의 제조방법.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 반도체 웨이퍼 중 테두리를 제외한 부분을 제거하는 단계는 타이코 프로세스 그라인딩 공정을 이용하여 제거하는 단계를 포함하는,
    전력 반도체 소자의 제조방법.
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