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CN112201690A - Mosfet晶体管 - Google Patents

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CN112201690A
CN112201690A CN202011016736.XA CN202011016736A CN112201690A CN 112201690 A CN112201690 A CN 112201690A CN 202011016736 A CN202011016736 A CN 202011016736A CN 112201690 A CN112201690 A CN 112201690A
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Abstract

本发明公开了一种MOSFET晶体管，MOSFET晶体管包括：衬底；缓冲层；漂移区；掺杂基区；帽层；多个沟槽；多个沟槽自帽层一侧向衬底一侧延伸，并延伸至漂移区内；多个重掺杂区，重掺杂区位于漂移区内且位于沟槽的底部，第一金属层，第一金属层覆盖部分台面、沟槽的部分底部以及和部分底部相连的侧壁；栅介质层以及栅极；第一电极和第二电极；MOSFET晶体管中具有第一原胞区和第二原胞区。由此，通过设置沟槽、第一原胞区和第二原胞区，实现了重掺杂区对沟槽栅的电场屏蔽，实现了掺杂基区与第二电极的电连接，同时也反并联了肖特基二极管，在不影响原胞尺寸的基础上，可以降低MOSFET晶体管的制备难度，可以降低MOSFET晶体管的生产成本，还可以降低MOSFET晶体管导通电阻。

Description

MOSFET晶体管
技术领域
本发明涉及半导体领域，尤其是涉及一种MOSFET晶体管。
背景技术
宽禁带半导体材料SiC相比于Si具有约3倍的禁带宽度、10倍的临界击穿电场强度、3倍的热导率，因此SiC MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor-金氧半场效晶体管)相比与Si基IGBT(Insulated Gate Bipolar Transistor-绝缘栅双极型晶体管)具有更高的耐压、更高的工作频率和更高的耐温等优势。无论是从理论上还是从实践中，都已经证实了SiC MOSFET相比于Si基IGBT具有10以上的开关频率和更好的开关效率。但是由于目前SiC材料的成本高、技术不成熟以及制备工艺的难度大，因此导致SiC MOSFET的成本高
另一方面，在很多的应用情况下，例如在全桥应用中，晶体管需要反并联一个续流二极管一起工作，例如目前常用的Si基IGBT模块反并联了Si快恢复二极管作为续流二极管。SiC MOSFET因为内部寄生的pn二极管的开启电压高，损耗大，因此往往需要反并联SiC肖特基二极管作为续流二极管。如果在一个器件(MOSFET晶体管)中集成了续流二极管，那么不仅可以提高芯片的集成度和可靠性，同时也可以有效的降低芯片成本。但在现有技术中，在一个MOSFET芯片中集成肖特基二极管时，会使原胞尺寸增加，从而会导致导通电阻增加。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明的一个目的在于提出一种MOSFET晶体管，该MOSFET晶体管通过设置沟槽、第一原胞区和第二原胞区，与现有技术相比，实现了重掺杂区对沟槽栅的电场屏蔽，实现了掺杂基区与第二电极的电连接，同时也反并联了肖特基二极管，在不影响原胞尺寸的基础上，可以降低MOSFET晶体管的制备难度，也可以降低MOSFET晶体管的生产成本，还可以降低MOSFET晶体管的导通电阻。
根据本发明的MOSFET晶体管包括：衬底；缓冲层，所述缓冲层位于所述衬底的一侧；漂移区，所述漂移区位于所述缓冲层远离所述衬底的一侧；掺杂基区，所述掺杂基区位于所述漂移区远离所述缓冲层的一侧；帽层，所述帽层位于所述掺杂基区远离所述漂移区的一侧；多个沟槽，所述多个沟槽自所述帽层一侧向所述衬底一侧延伸，并延伸至所述漂移区内；多个重掺杂区，所述重掺杂区至少位于所述漂移区内且位于所述沟槽的底部；第一金属层，所述第一金属层覆盖所述沟槽的部分台面、部分底部以及和所述部分底部相连的侧壁；栅介质层以及栅极，所述栅介质层以及栅极位于所述沟槽内且所述栅极和所述第一金属层之间间隔有隔离介质；第一电极和第二电极，所述第一电极位于所述衬底远离所述缓冲层的一侧，所述第二电极填充于所述沟槽内并与所述第一金属层接触；所述MOSFET晶体管中具有第一原胞区和第二原胞区，位于所述第二原胞区中的所述重掺杂区中的一部分进一步延伸至具有所述第一金属层一侧的沟槽侧壁处。
根据本发明的MOSFET晶体管，通过设置沟槽、第一原胞区和第二原胞区，与现有技术相比，实现了重掺杂区对沟槽栅的电场屏蔽，提高了器件栅的可靠性。实现了掺杂基区与第二电极的电连接，同时也反并联了肖特基二极管，在不影响原胞尺寸的基础上，可以降低MOSFET晶体管的制备难度，可以降低MOSFET晶体管的生产成本，还可以降低MOSFET晶体管导通电阻。
在本发明的一些示例中，所述第二原胞区中的所述第一金属层与所述沟槽侧壁处和沟槽底部的所述重掺杂区之间形成欧姆接触，与所述部分台面上的帽层之间形成欧姆接触；所述第一原胞区中的所述第一金属层和所述飘移区之间形成肖特基接触，与所述部分台面上的帽层之间形成欧姆接触。
在本发明的一些示例中，所述衬底、所述缓冲层、所述漂移区和所述帽层具有第一掺杂类型，所述掺杂基区和所述重掺杂区具有第二掺杂类型。
在本发明的一些示例中，所述衬底以及所述帽层均为重掺杂，所述漂移区为轻掺杂。
在本发明的一些示例中，所述重掺杂区在所述衬底上的正投影和所述沟槽的栅极侧壁在所述衬底上的正投影之间的距离D满足：0≤D≤Th，所述Th为所述栅极和所述隔离介质宽度之和。
在本发明的一些示例中，所述掺杂基区的厚度不小于0.2微米。
在本发明的一些示例中，所述沟槽的深度大于所述掺杂基区的厚度。
在本发明的一些示例中，所述沟槽延伸至所述漂移区中的部分的深度不小于0.2微米。
在本发明的一些示例中，所述的MOSFET晶体管进一步包括：轻掺杂导电层，所述轻掺杂导电层位于所述漂移区内且位于相邻的两个所述重掺杂区之间，所述轻掺杂导电层的掺杂类型与所述漂移区的掺杂类型相同，且掺杂浓度大于所述漂移区的掺杂浓度。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是根据本发明实施例的MOSFET晶体管的第一原胞区的结构示意图；
图2是根据本发明实施例的MOSFET晶体管的第二原胞区的结构示意图；
图3是根据本发明实施例的MOSFET晶体管的第一原胞区和第二原胞区的结构示意图；
图4是根据本发明实施例的MOSFET晶体管的第一原胞区和第二原胞区立体图；
图5是根据本发明实施例的MOSFET晶体管芯片电路结构图。
附图标记：
MOSFET晶体管100；
栅极1；第一电极2；第二电极3；
衬底10；缓冲层20；漂移区30；掺杂基区40；帽层50；沟槽60；重掺杂区70；第一金属层80；栅介质层90；隔离介质11；
第一原胞区110；第二原胞区120；欧姆接触130；肖特基接触140；
肖特基二极管200；轻掺杂导电层300。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
下面参考图1-图5描述根据本发明实施例的MOSFET晶体管100。
如图1-图5所示，根据本发明实施例的MOSFET晶体管100包括：衬底10、缓冲层20、漂移区30、掺杂基区40、帽层50、多个沟槽60、多个重掺杂区70、第一金属层80、栅介质层90、栅极1、第一电极2和第二电极3。衬底10的掺杂类型可以为n型重掺杂低电阻率，缓冲层20位于衬底10的一侧，需要说明的是，在图1所示的上下方向，缓冲层20可以位于衬底10的上方。漂移区30位于缓冲层20远离衬底10的一侧，需要解释的是，在图1所示的上下方向，漂移区30可以位于缓冲层20的上方，缓冲层20可以位于漂移区30和衬底10之间，漂移区30的一侧可以与缓冲层20接触。掺杂基区40位于漂移区30远离缓冲层20的一侧，需要说明的是，在图1所示的上下方向，掺杂基区40可以位于漂移区30的上方。帽层50位于掺杂基区40远离漂移区30的一侧，需要解释的是，在图1所示的上下方向，帽层50可以位于掺杂基区40的上方，并且掺杂基区40的一侧可以与帽层50接触，帽层50的掺杂类型可以为n型重掺杂。多个沟槽60自帽层50一侧向衬底10一侧延伸，并延伸至漂移区30内，需要说明的是，在图1所示的上、下、左、右方向，沟槽60可以从帽层50的左侧向下方延伸，沟槽60可以从帽层50的右侧向下方延伸，多个沟槽60还可以同时从帽层50的左、右两侧向下方延伸。重掺杂区70至少位于漂移区30内且位于沟槽60的底部，需要解释的是，重掺杂区70可以为重掺杂浓度p区，重掺杂区70的至少一部分位于漂移区30内，重掺杂区70的至少一部分位于沟槽60的底部。第一金属层80覆盖沟槽60的部分底部、部分台面以及和部分底部相连的侧壁，需要说明的是，第一金属层80可以覆盖和沟槽60的部分底部相连的沟槽60的侧壁，也即沟槽内远离栅极1的侧壁，第一金属层80也可以覆盖沟槽60的部分底部和部分台面上的帽层50。栅介质层90以及栅极1位于沟槽60内且栅极1和第一金属层80之间间隔有隔离介质11，需要解释的是，在图1所示的左右方向，栅极1可以位于沟槽60内并且栅极1可以靠近相邻的掺杂基区40和帽层50的左侧设置，隔离介质11可以位于栅极1和第一金属层80之间；栅介质层90可以位于沟槽60内并且栅极1可以靠近相邻的掺杂基区40和帽层50的右侧设置，并且栅介质层90的一部分可以设置在栅极1与掺杂基区40之间。第一电极2位于衬底10远离缓冲层20的一侧，第二电极3填充于沟槽60内并与第一金属层80接触，需要说明的是，在图1所示的上下方向，第一电极2可以位于衬底10的下方，也可以理解为，衬底10可以位于第一电极2和缓冲层20之间，第二电极3可以设置在沟槽60的上方，第二电极3的一部分可以填充在沟槽60内，并且第二电极3与第一金属层80接触。MOSFET晶体管100中具有第一原胞区110和第二原胞区120，位于第二原胞区120中的重掺杂区70中的一部分进一步延伸至具有第一金属层80一侧的沟槽60侧壁处，需要解释的是，位于第二原胞区120中的重掺杂区70的一部分可以延伸至沟槽60的具有第一金属层80的侧壁处。
其中，在第二原胞区120中，重掺杂区70的一部分可以延伸至沟槽60的侧壁处，也即远离栅极1的侧壁处，并且掺杂基区40可以通过第二原胞区120中沟槽60侧壁处的重掺杂区70与第二电极3连接，从而可以实现对第二电极3、掺杂基区40、帽层50的短路，抑制MOSFET晶体管100的双极结型晶体管效应。MOSFET晶体管100有源区可以由两种结构的原胞区组成，两种结构的原胞区可以分别是第一原胞区110和第二原胞区120，第一原胞区110和第二原胞区120可以是非对称的布置，多个沟槽60可以位于第一原胞区110和/或第二原胞区120，具体地，在图1所示的左右方向，沟槽60的右侧可以是栅极1和栅介质层90，沟槽60的左侧可以是第二电极3和第一金属层80，栅极1和第二电极3之间可以用隔离介质11进行隔离。
由此，通过设置沟槽60、第一原胞区110和第二原胞区120，与现有技术相比，实现了重掺杂区对沟槽栅的电场屏蔽，提高了器件栅的可靠性。实现了掺杂基区40与第二电极3的电连接，同时也反并联了肖特基二极管200，在不影响原胞尺寸的基础上，可以降低MOSFET晶体管100的制备难度，可以降低MOSFET晶体管100的生产成本，还可以降低MOSFET晶体管100导通电阻。
在本发明的一些实施例中，如图1-图4所示，第二原胞区120中的第一金属层80与沟槽60侧壁处和沟槽60底部的重掺杂区70之间可以形成欧姆接触130，与部分台面上的帽层50之间可以形成欧姆接触130，第一原胞区110中的第一金属层80和飘移区30之间可以形成肖特基接触140，与部分台面上的帽层50之间可以形成欧姆接触130。需要说明的是，在第二原胞区120中，第一金属层80与沟槽60的侧壁处的重掺杂区70之间可以形成欧姆接触130，同时，第一金属层80的一部分可以覆盖到部分台面上，第一金属层80可以与部分台面上的帽层50形成欧姆接触130。在第一原胞区110中，沟槽60内的第一金属层80可以与n型轻掺杂的漂移区30形成肖特基接触140，沟槽60内的第一金属层80也可以与掺杂基区40形成肖特基接触140，同时，第一金属层80的一部分可以覆盖到部分台面上，第一金属层80可以与部分台面上的帽层50形成欧姆接触130。
进一步的，有源区的原胞可以为位于同一平面并且交替排列的排列方式，第一原胞区110和第二原胞区120的排列周期以及相应的面积的比例可以根据续流电流的大小而定，例如，有源区的原胞的排列方式可以为第一原胞区110、第二原胞区120、第一原胞区110、第二原胞区120，有源区的原胞的排列方式也可以为第一原胞区110、第一原胞区110、第二原胞区120、第一原胞区110、第一原胞区110、第二原胞区120，但本发明不限于此，有源区的原胞的排列方式还可以为其他形式，第一原胞区110的比例越大，则续流能力越强。
作为一个实施例，如图1-图4所示，第二电极3可以与台面上的帽层50、掺杂基区40、沟槽60内的重掺杂区70、沟槽60侧壁的重掺杂区70以及肖特基接触140电连接，而第一原胞区110中的肖特基接触140的两侧分别设置有重掺杂区70，这样可以组成一个嵌入pn二极管的肖特基二极管200(MPS)结构，如此设置可以屏蔽肖特基接触140处的电场，降低肖特基二极管200的反偏漏电流，同时并联的pn二极管也能在大电流时注入少数载流子进行电导率的调制，从而增加肖特基二极管200的浪涌电流能力。
在本发明的一些实施例中，衬底10、缓冲层20、漂移区30和帽层50可以具有第一掺杂类型，掺杂基区40和重掺杂区70可以具有第二掺杂类型，需要说明的是，第一掺杂类型可以为n型掺杂，第二掺杂类型可以为p型掺杂，即衬底10、缓冲层20、漂移区30和帽层50的掺杂类型可以为n型掺杂，掺杂基区40和重掺杂区70的掺杂类型可以为p型掺杂，但本发明不限于此，衬底10、缓冲层20、漂移区30和帽层50可以具有第二掺杂类型，在衬底10、缓冲层20、漂移区30和帽层50具有第二掺杂类型的同时，掺杂基区40和重掺杂区70可以具有第一掺杂类型，即衬底10、缓冲层20、漂移区30和帽层50的掺杂类型可以为p型掺杂，掺杂基区40和重掺杂区70的掺杂类型可以为n型掺杂，这样设置可以灵活的改变衬底10、缓冲层20、漂移区30、帽层50、掺杂基区40和重掺杂区70的掺杂类型，从而可以降低MOSFET晶体管100的制造难度，进而可以提高MOSFET晶体管100的制造效率。
在本发明的一些实施例中，衬底10以及帽层50均可以为重掺杂，漂移区30可以为轻掺杂，需要解释的是，掺杂基区40的浓度根据设计的阈值电压而定，衬底10以及帽层50均可以为p型重掺杂，衬底10以及帽层50也均可以为n型重掺杂，漂移区30可以为p型轻掺杂，漂移区30也可以为n型轻掺杂，当衬底10为p型重掺杂时，漂移区30为p型轻掺杂，帽层50为p型重掺杂，掺杂基区40为n型掺杂，当衬底10为为n型重掺杂时，漂移区30为n型轻掺杂，帽层50为n型重掺杂，掺杂基区40为p型掺杂，这样设置可以灵活的改变衬底10、漂移区30以及掺杂基区40的掺杂类型，从而可以便于MOSFET晶体管100的制造。
在本发明的一些实施例中，重掺杂区70在衬底10上的正投影和沟槽60的栅极侧壁在衬底10上的正投影之间的距离D可以满足：0≤D≤Th，Th为栅极1和隔离介质11宽度之和。也可以理解为，重掺杂区70在衬底10上的正投影可以与沟槽60的栅极侧壁在衬底10上的正投影可以重合，沟槽60的栅极侧壁在衬底10上的正投影的长度也可以大于重掺杂区70在衬底10上的正投影的长度，但沟槽60的侧壁在衬底10上的正投影大于重掺杂区70在衬底10上的正投影的长度不能大于栅极1和隔离介质11的宽度之和，重掺杂区70在衬底10上的正投影和沟槽60的侧壁在衬底10上的正投影之间的距离可以根据材料结构和MOSFET晶体管100的性能而设计，如此设置可以保证沟槽60内的欧姆接触130是在重掺杂区70上。
在本发明的一些实施例中，掺杂基区40的厚度可以不小于0.2微米，以避免基区的穿通。需要说明的是，掺杂基区40的浓度、厚度可以采用外延生长的方法形成，也可以通过离子注入的方法增加，根据阈值电压设计和击穿电压的设计，掺杂基区40的厚度可以大于0.2微米，若掺杂基区40的厚度太薄则容易穿通，掺杂基区40的厚度太厚则会增加沟槽60长度和电阻，同时，掺杂基区40的掺杂浓度可以设置在1×e15cm-3-5×e17cm-3，这样设置可以使MOSFET晶体管100具有更好的工作性能。
在本发明的一些实施例中，掺杂基区40的厚度可以为0.2-1微米，需要解释的是，掺杂基区40的厚度可以设置为0.2-1微米之间，优选地，掺杂基区40的厚度可以设置为0.5微米，如此设置可以便于MOSFET晶体管100的生产，同时也可以保证MOSFET晶体管100具有更好的工作性能。
作为一个实施例，位于掺杂基区40上方的帽层50的掺杂浓度可以大于1×e19cm-3，位于掺杂基区40上方的帽层50的厚度可以大于0.1微米，优选地，帽层50的厚度在0.2-1微之间，如此设置可以避免欧姆接触130容易穿透，可以避免导通电阻过大，还可以降低沟槽60的刻蚀难度。
在本发明的一些实施例中，重掺杂区70的掺杂浓度可以大于1×e19cm-3，需要说明的是，沟槽60底部的重掺杂区70和掺杂基区40可以通过在沟槽60的侧壁进行p型重掺杂来电连接，沟槽60底部的重掺杂区70和沟槽60侧壁的重掺杂区70可以通过垂直方向的离子注入形成和倾斜方向的离子注入形成，由此，第二电极3同时可以与掺杂基区40电连接，从而可以抑制MOSFET晶体管100的双极结型晶体管效应，提高了MOSFET晶体管100的可靠性，并且，沟槽60底部的重掺杂区70和沟槽60侧壁的重掺杂区70的掺杂浓度可以大于1×e19cm-3，这样设置有利于形成良好的欧姆接触130。
在本发明的一些实施例中，沟槽60结构的深度可以大于掺杂基区40的厚度，需要解释的是，当沟槽60结构的深度大于掺杂基区40的厚度时，可以使MOSFET晶体管100具有更好的工作性能。
在本发明的一些实施例中，沟槽60延伸至漂移区30中的部分的深度可以不小于0.2微米，需要说明的是，沟槽60延伸至漂移区30中的部分的深度可以为0.2微米，沟槽60延伸至漂移区30中的部分的深度可以大于0.2微米，沟槽60深入到漂移区30的部分可以成为第一原胞区110中的部分肖特基接触140区域，两个沟槽60内p型重掺杂区的间隔要满足对沟槽栅和肖特基接触140的电场屏蔽的要求，同时需要提供低电阻的导电通道，由此，可以使MOSFET晶体管100具有更好的工作性能。
在本发明的一些实施例中，MOSFET晶体管100可以进一步包括：轻掺杂导电层300(n型导电层)，轻掺杂导电层300可以位于漂移区30内并且可以位于相邻的两个重掺杂区70之间，轻掺杂导电层300的掺杂类型与漂移区30的掺杂类型可以相同，并且掺杂浓度可以大于漂移区30的掺杂浓度。需要解释的是，相邻的两个重掺杂区70之间可以设置有JFET(Junction Field-Effect Transistor-结型场效应晶体管)区，轻掺杂导电层300可以位于漂移区30内，轻掺杂导电层300可以位于相邻的两个重掺杂区70之间，若漂移区30的掺杂类型为n型掺杂，则轻掺杂导电层300的掺杂类型为n型掺杂，若漂移区30的掺杂类型为p型掺杂，则轻掺杂导电层300的掺杂类型为p型掺杂，轻掺杂导电层300的掺杂浓度可以大于漂移区30的掺杂浓度，但进行轻掺杂导电层300的掺杂浓度的设计时需要考虑到电场屏蔽的效应，若轻掺杂导电层300的掺杂浓度过高，则对沟槽60和肖特基接触140的电场屏蔽就弱，如此设置可以进一步降低JFET区的导通电阻。
作为一个实施例，JFET区的宽度可以小于整个原胞的宽度，JFET区的宽度越小，重掺杂区70对沟槽60底部栅介质电场的屏蔽作用越好，由此，减少JFET区的宽度可以增加MOSFET晶体管100的可靠性，并且提高JFET区的掺杂浓度可以减小JFET区的导通电阻，重掺杂区70下方的掺杂浓度高有利于载流子经过沟槽60后可以更好的向漂移层30的各方向扩散，从而可以减少导通电阻，并且JFET区下方的漂移层30作为MOSFET晶体管100的耐压漂移层30，漂移层30的掺杂浓度、掺杂厚度可以根据MOSFET晶体管100设计的耐压能力确定，如对于1200V的MOSFET晶体管100，浓度可以为5×e15cm-3-20×e15cm-3，厚度可以为7-15微米之间。
在本发明的一些实施例中，MOSFET晶体管100可以满足以下条件的至少之一：形成衬底10的材料包括SiC；形成第一金属层80的材料可以包括Ti、Mo、Ni、MoN、Pt等的至少之一。形成第二电极3的材料可以包括TiAl、TiNiAg、TiAu等中的至少之一。形成第一电极2的材料可以包括TiNiAg，第一电极2的厚度可以大于1微米，形成隔离介质11的材料可以包括SiO2、Si3N4，需要说明的是，形成隔离介质11的材料可以包括SiO2、Si3N4中的一种或多种，形成隔离介质11的材料也可以为SiO2和Si3N4。栅极1为多晶硅栅，需要说明的是，形成栅极1的材料可以为多晶硅。如此设置可以便于MOSFET晶体管100，同时也可以根据不同的情况选择不同材料的MOSFET晶体管100，从而可以提高MOSFET晶体管100的使用性能。
需要说明的是，由于沟槽60侧壁是在其它晶面上，热氧化速率是沟槽60底部面上的2倍以上，因此用一般的热氧化生长栅介质的方法结果在沟槽60底部的栅介质要远小于沟槽60的侧壁处，导致沟槽60底部的栅介质在MOSFET晶体管100工作栅电压下具有很大的电场，甚至发生击穿，降低MOSFET晶体管100的可靠性和寿命。因此，在栅介质制备工艺中，可以先用LPCVD方法淀积多晶硅，使沟槽60底部的多晶硅厚度大于沟槽60侧壁的厚度，然后再热氧化，再用NO或N2O、POCl3等气氛进行退火改善界面陷阱。使得最终在沟槽60底部总的SiO2厚度大于等于沟槽60的侧壁处。沟槽60侧壁处的栅介质厚度达到20-100纳米之间的设计要求。
多晶硅上面的栅源隔离介质11可以是SiO2、Si3N4。沟槽60内的第二电极3和多晶硅栅极1的隔离介质11优选SiO2，优选厚度大于0.5微米。用热氧化多晶硅的方法生成，也可以用LPCVD淀积SiO2后再刻蚀的方法生成，也可以用两者相结合的方法，即先热氧化多晶硅，再LPCVD淀积SiO2。
第一金属层80可以为Ti、Ni、Mo、MoN、Pt等金属，淀积后进行退火，改善肖特基接触140。同时，由于p+区和n+区表面大于1E19cm-3的高掺杂浓度，因此与沟槽60中的重掺杂区70和台面上的帽层50形成好的欧姆接触130。另外，还有一种方法，在沟槽60侧壁是用多晶硅，由于多晶硅的费米能级与掺杂浓度有关，因此与SiC之间的势垒高度与多晶硅的掺杂浓度有关，可以通过调节此处多晶硅的掺杂浓度调节势垒高度。而在沟槽60底部的重掺杂区70和台面上的帽层50用金属形成，例如Ni等，并进行RTA形成沟槽60底部重掺杂区70和台面上帽层50的欧姆接触130，保持在沟槽60侧壁处的肖特基接触140。
第二电极3的金属可以是TiAl或者TiNiAg或者TiAu等，厚度大于1微米。
第一电极2可以包括第一电极2的欧姆接触和第一电极2的压块金属组成，压块金属可以为TiNiAg等，厚度大于1微米。
整个MOSFET晶体管100由有源区、结终端区和划片槽区组成，并且在有源区上对各原胞的栅极1、第二电极3分别进行金属引出，做上相应的压块金属，利于MOSFET晶体管100后续的封装应用。
需要说明的是，与现有技术相比，MOSFET晶体管100由于栅沟道只有在沟槽60的一侧，因此栅沟道密度减少了一半，饱和电流相应减少。饱和电流由沟道电阻决定，而MOSFET晶体管100的耐短路时间由饱和电流决定：
tsC＝4ρCPΔTMAx/(EC×JD,sat)
其中ρ半导体材料密度，CP是材料特征热容，ΔTMAX是最高允许温升，EC临界电场强度。因此饱和电流直接关系到MOSFET晶体管100的耐短路电流能力。因此MOSFET晶体管100的短路电流能力提高了一倍。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，“多个”的含义是两个或两个以上。
在本发明的描述中，第一特征在第二特征“之上”或“之下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。
在本发明的描述中，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。

Claims (9)

1.一种MOSFET晶体管，其特征在于，包括：
衬底；
缓冲层，所述缓冲层位于所述衬底的一侧；
漂移区，所述漂移区位于所述缓冲层远离所述衬底的一侧；
掺杂基区，所述掺杂基区位于所述漂移区远离所述缓冲层的一侧；
帽层，所述帽层位于所述掺杂基区远离所述漂移区的一侧；
多个沟槽，所述多个沟槽自所述帽层一侧向所述衬底一侧延伸，并延伸至所述漂移区内；
多个重掺杂区，所述重掺杂区至少位于所述漂移区内且位于所述沟槽的底部，
第一金属层，所述第一金属层覆盖所述沟槽的部分台面、部分底部以及和所述部分底部相连的侧壁；
栅介质层以及栅极，所述栅介质层以及栅极位于所述沟槽内且所述栅极和所述第一金属层之间间隔有隔离介质，
第一电极和第二电极，所述第一电极位于所述衬底远离所述缓冲层的一侧，所述第二电极填充于所述沟槽内并与所述第一金属层接触，
所述MOSFET晶体管中具有第一原胞区和第二原胞区，位于所述第二原胞区中的所述重掺杂区中的一部分进一步延伸至具有所述第一金属层一侧的沟槽侧壁处。
2.根据权利要求1所述的MOSFET晶体管，其特征在于，所述第二原胞区中的所述第一金属层与所述沟槽侧壁处和沟槽底部的所述重掺杂区之间形成欧姆接触，与所述部分台面上的帽层之间形成欧姆接触；
所述第一原胞区中的所述第一金属层和所述漂移区之间形成肖特基接触，与所述部分台面上的帽层之间形成欧姆接触。
3.根据权利要求1所述的MOSFET晶体管，其特征在于，所述衬底、所述缓冲层、所述漂移区和所述帽层具有第一掺杂类型，所述掺杂基区和所述重掺杂区具有第二掺杂类型。
4.根据权利要求3所述的MOSFET晶体管，其特征在于，所述衬底以及所述帽层为重掺杂，所述漂移区为轻掺杂。
5.根据权利要求1所述的MOSFET晶体管，其特征在于，所述重掺杂区在所述衬底上的正投影和所述沟槽的栅极侧壁在所述衬底上的正投影之间的距离D满足：
0≤D≤Th，
所述Th为所述栅极和所述隔离介质宽度之和。
6.根据权利要求1所述的MOSFET晶体管，其特征在于，所述掺杂基区的厚度不小于0.2微米。
7.根据权利要求1所述的MOSFET晶体管，其特征在于，所述沟槽的深度大于所述掺杂基区的厚度。
8.根据权利要求9所述的MOSFET晶体管，其特征在于，所述沟槽延伸至所述漂移区中的部分的深度不小于0.2微米。
9.根据权利要求1所述的MOSFET晶体管，其特征在于，进一步包括：
轻掺杂导电层，所述轻掺杂导电层位于所述漂移区内且位于相邻的两个所述重掺杂区之间，所述轻掺杂导电层的掺杂类型与所述漂移区的掺杂类型相同，且掺杂浓度大于所述漂移区的掺杂浓度。
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